DE102008064796B3 - Reduction of threshold voltage variation in transistors comprises forming layer of silicon-containing semiconductor alloy on silicon-containing crystalline semiconductor regions, and forming two gate electrode structures - Google Patents
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Abstract
Description
Gebiet der vorliegenden ErfindungField of the present invention
Im Allgemeinen betrifft die vorliegende Erfindung komplexe integrierte Schaltungen mit modernen Transistorelementen, die hochkapazitive Gate-Strukturen mit einer Metall enthaltenden Elektrode und einem Gate-Dielektrikum mit großem ε mit erhöhter Permitivität aufweisen im Vergleich zu Gate-Dielektrika, etwa Siliziumdioxid und Siliziumnitrid.In general, the present invention relates to complex integrated circuits with advanced transistor elements having high capacitance gate structures with a metal-containing electrode and a high-capacitance gate dielectric of increased permittivity compared to gate dielectrics, such as silicon dioxide and silicon nitride.
Beschreibung des Stands der TechnikDescription of the Related Art
Die Herstellung moderner integrierter Schaltungen, etwa von CPUs, Speicherbauelementen, ASICs (anwendungsspezifischen integrierten Schaltungen) und dergleichen, erfordert, dass eine große Anzahl an Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einem spezifizierten Schaltungsaufbau hergestellt wird, wobei Feldeffekttransistoren eine wichtige Art an Schaltungselementen repräsentieren, die im Wesentlichen das Leistungsverhalten der integrierten Schaltungen bestimmen. Im Allgemeinen werden eine Vielzahl von Prozesstechnologien aktuell eingesetzt, wobei für viele Arten komplexer Schaltungen mit Feldeffekttransistoren die MOS-Technologie aktuell eine der vielversprechendsten Vorgehensweisen aufgrund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung von beispielsweise der MOS-Technologie werden Millionen von Transistoren, etwa n-Kanaltransistoren und/oder p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein Feldeffekttransistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche stark dotierter Gebiete, die als Drain- und Source-Gebiete bezeichnet werden, mit einem leicht dotierten oder nicht dotierten Gebiet, etwa einem Kanalgebiet, gebildet sind, das benachbart zu den stark dotierten Gebieten angeordnet ist. In einem Feldeffekttransistor ist die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, durch eine Gate-Elektrode gesteuert, die benachbart zu dem Kanalgebiet ausgebildet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals aufgrund des Anlegens einer geeigneten Steuerspannung an die Gate-Elektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Ladungsträger und – für eine vorgegebene Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Source-Gebiet und dem Drain-Gebiet ab, der auch als Kanallänge bezeichnet wird. Somit beeinflusst in Kombination mit der Fähigkeit, rasch einen leitenden Kanal unter der isolierenden Schicht beim Anlegen der Steuerspannung an die Gate-Elektrode aufzubauen, die Leitfähigkeit des Kanalgebiets wesentlich das Leistungsverhalten von MOS-Transistoren. Da somit die Geschwindigkeit des Aufbaus des Kanals, die von der Leitfähigkeit der Gate-Elektrode abhängt, und der Kanalwiderstand im Wesentlichen die Transistoreigenschaften bestimmt, ist die Verringerung der Kanallänge – und damit verknüpft die Verringerung des Kanalwiderstands und die Verringerung des Gate-Widerstands – ein wichtiges Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.The fabrication of advanced integrated circuits, such as CPUs, memory devices, ASICs (application specific integrated circuits), and the like, requires that a large number of circuit elements be fabricated on a given chip area according to a specified circuit configuration, with field effect transistors representing an important type of circuit elements essentially determine the performance of the integrated circuits. In general, a variety of process technologies are currently used, and for many types of complex circuits with field effect transistors, MOS technology is currently one of the most promising approaches due to the good performance in terms of operating speed and / or power consumption and / or cost efficiency. During the fabrication of complex integrated circuits using, for example, MOS technology, millions of transistors, such as n-channel transistors and / or p-channel transistors, are fabricated on a substrate having a crystalline semiconductor layer. Regardless of whether an n-channel transistor or a p-channel transistor is considered, a field-effect transistor includes so-called pn-junctions which are lightly doped or not through an interface of heavily doped regions, referred to as drain and source regions doped region, such as a channel region, which is disposed adjacent to the heavily doped regions. In a field effect transistor, the conductivity of the channel region, i. H. the forward current of the conductive channel, controlled by a gate electrode formed adjacent to the channel region and separated therefrom by a thin insulating layer. The conductivity of the channel region in the construction of a conductive channel due to the application of a suitable control voltage to the gate electrode depends on the dopant concentration, the mobility of the carriers and, for a given dimension of the channel region in the transistor width direction, the distance between the source region and the drain region, which is also referred to as the channel length. Thus, in combination with the ability to rapidly build up a conductive channel under the insulating layer upon application of the control voltage to the gate electrode, the conductivity of the channel region substantially affects the performance of MOS transistors. Thus, since the channel build-up speed and the channel resistance essentially determine the transistor characteristics, the reduction in channel length - and, associated with this, the reduction in channel resistance and the reduction in gate resistance - is a factor important design criterion to achieve an increase in the operating speed of integrated circuits.
Gegenwärtig wird der größte Teil der integrierten Schaltungen auf Grundlage von Silizium aufgrund von dessen nahezu unbegrenzter Verfügbarkeit, den gut verstandenen Eigenschaften des Siliziums und damit in Beziehung stehenden Materialien und Prozesse und der Erfahrung, die über die letzten 50 Jahre gewonnen wurde, hergestellt. Daher bleibt in der absehbaren Zukunft Silizium das Material der Wahl für Schaltungsgenerationen, die für Massenprodukte vorgesehen sind. Ein Grund für die Bedeutung des Siliziums bei der Herstellung von Halbleiterbauelementen besteht in den guten Eigenschaften einer Silizium/Siliziumdioxid-Grenzfläche, die eine zuverlässige elektrische Integrierung unterschiedlicher Gebiete ermöglicht. Die Silizium/Siliziumdioxid-Grenzfläche ist bei hohen Temperaturen stabil und ermöglicht damit das Ausführen nachfolgender Hochtemperaturprozesse, wie sie beispielsweise für Ausheizprozesse zur Aktivierung der Dotierstoffe und zum Ausheilen von Kristallschäden erforderlich sind, ohne die elektrischen Eigenschaften der Grenzfläche zu beeinträchtigen.Currently, most of the silicon-based integrated circuits are manufactured because of its near-infinite availability, the well-understood properties of silicon and related materials and processes, and the experience gained over the last 50 years. Therefore, in the foreseeable future, silicon remains the material of choice for circuit generations intended for mass production. One reason for the importance of silicon in the fabrication of semiconductor devices is the good properties of a silicon / silicon dioxide interface that enables reliable electrical integration of different areas. The silicon / silicon dioxide interface is stable at high temperatures, thereby enabling subsequent high temperature processes such as those required for bake processes to activate the dopants and to heal crystal damage without compromising the electrical properties of the interface.
Aus den zuvor genannten Gründen wird Siliziumdioxid vorzugsweise als eine Gate-Isolationsschicht in Feldeffekttransistoren eingesetzt, die die Gate-Elektrode, wie häufig aus Polysilizium oder andere Metall enthaltende Materialien aufgebaut ist, von dem Siliziumkanalgebiet trennt. Beim ständigen Verbessern des Bauteilleitungsverhaltens von Feldeffekttransistoren wurde die Länge des Kanalgebiets kontinuierlich verringert, um damit die Schaltgeschwindigkeit und den Durchlassstrom zu verbessern. Da das Transistorleistungsverhalten durch die Spannung gesteuert wird, die der Gate-Elektrode zur Invertierung der Oberfläche des Kanalgebiets in eine ausreichend hohe Ladungsträgerdichte zugeführt wird, um den gewünschten Durchlassstrom bei einer vorgegebenen Versorgungsspannung zu erreichen, ist ein gewisser Grad an kapazitiver Kopplung beizubehalten, die durch den Kondensator hervorgerufen wird, der durch die Gate-Elektrode, das Kanalgebiet und das dazwischen angeordnete Siliziumdioxid gebildet ist. Es zeigt sich jedoch, dass das Verringern der Kanallänge eine erhöhte kapazitive Kopplung erfordert, um das sogenannte Kurzkanalverhalten während des Transistorbetriebs zu vermeiden. Das Kurzkanalverhalten kann zu einem erhöhten Leckstrom und zu einer ausgeprägten Abhängigkeit der Schwellwertspannung von der Kanallänge führen. Aggressiv skalierte Transistorbauelemente mit einer relativ geringen Versorgungsspannung und damit einer geringeren Schwellwertspannung weisen eine exponente Zunahme des Leckstromes auf, wobei auch gleichzeitig eine höhere kapazitive Kopplung der Gate-Elektrode an das Kanalgebiet erforderlich ist. Somit muss die Dicke der Siliziumdioxid-Schicht entsprechend verändert werden, um die erforderliche Kapazität zwischen dem Gate- und dem Kanalgebiet zu schaffen. Beispielsweise erfordert eine Kanallänge von ungefähr 0,08 μm eine Gate-Dielektrikum aus Siliziumdioxid, das eine Dicke von ungefähr 1,2 nm aufweist. Obwohl im Allgemeinen die Verwendung von Hochgeschwindigkeitstransistorelementen mit einem äußerst kurzen Kanal auf Hochgeschwindigkeitsanwendungen beschränkt ist, wohingegen Transistorelemente mit einem längeren Kanal für weniger kritische Anwendungen eingesetzt werden, etwa als Speichertransistoren, kann der relativ hohe Leckstrom, der durch direkte Tunneln von Ladungsträgern durch eine sehr dünne Siliziumdioxid-Isolationsschicht hervorgerufen wird, Werte für eine Oxiddicke im Bereich von 1–2 nm erreichen, die nicht mehr mit den Erfordernissen für modernste Schaltungen kompatibel sind.For the foregoing reasons, silicon dioxide is preferably used as a gate insulating layer in field effect transistors that separate the gate electrode from the silicon channel region, as often constructed of polysilicon or other metal-containing materials. In steadily improving the device conduction behavior of field effect transistors, the length of the channel region has been continuously reduced, thereby improving the switching speed and the on-state current. Since the transistor performance is controlled by the voltage supplied to the gate electrode for inversion of the surface of the channel region to a sufficiently high carrier density to achieve the desired forward current at a given supply voltage, a certain degree of capacitive coupling is to be maintained the capacitor is caused, which is formed by the gate electrode, the channel region and the silicon dioxide arranged therebetween. It turns out, however, that reducing the channel length requires increased capacitive coupling to the so-called Short channel behavior during transistor operation to avoid. The short channel behavior can lead to increased leakage current and to a pronounced dependence of the threshold voltage on the channel length. Aggressively scaled transistor devices with a relatively low supply voltage and thus a lower threshold voltage exhibit an exponential increase in leakage current, while at the same time requiring a higher capacitive coupling of the gate electrode to the channel region. Thus, the thickness of the silicon dioxide layer must be altered accordingly to provide the required capacitance between the gate and channel regions. For example, a channel length of about 0.08 μm requires a silicon dioxide gate dielectric having a thickness of about 1.2 nm. Although in general the use of high speed, ultra-short channel transistor elements is limited to high speed applications, whereas longer channel transistor elements are used for less critical applications, such as memory transistors, the relatively high leakage current produced by direct tunneling of carriers through a very thin channel Silicon dioxide insulation layer is achieved, reaching values for an oxide thickness in the range of 1-2 nm, which are no longer compatible with the requirements for the most modern circuits.
Daher wurde das Ersetzen des Siliziumdioxids oder zumindest eines Teils davon als Material für Gate-Isolationsschichten insbesondere für sehr dünne Siliziumdioxid-Gate-Schichten, vorgeschlagen. Mögliche alternative Dielektrika sind Materialien, die eine deutlich höhere Permittivität aufweisen, so dass eine physikalische Größe der Dicke einer entsprechend gebildeten Gate-Isolationsschicht dennoch eine kapazitive Kopplung ergibt, die durch eine sehr dünne Siliziumdioxid-Schicht erreicht würde. Üblicherweise wird eine Dicke, die zum Erreichen einer spezifizierten kapazitiven Kopplung mittels Siliziumdioxid erreicht wird, als eine Kapazitäts-Äquivalenz-Dicke (CET) bezeichnet. Somit erscheint es auf den ersten Blick einfach, das Siliziumdioxid durch Materialien mit großem ε zu ersetzen, um damit eine Kapazitäts-Äquivalenz-Dicke im Bereich von 1 nm oder weniger zu erhalten.Therefore, replacing the silicon dioxide or at least a portion thereof has been proposed as the material for gate insulating films, particularly for very thin silicon dioxide gate films. Possible alternative dielectrics are materials that have a significantly higher permittivity, so that a physical size of the thickness of a correspondingly formed gate insulation layer nevertheless results in a capacitive coupling that would be achieved by a very thin silicon dioxide layer. Typically, a thickness achieved to achieve a specified silicon dioxide capacitive coupling is referred to as a capacitance equivalent thickness (CET). Thus, at first glance, it seems easy to replace the silica with high-k materials to obtain a capacitance equivalent thickness in the range of 1 nm or less.
Es wurde daher vorgeschlagen, Siliziumdioxid durch Materialien mit hoher Permittivität, etwa Tantaloxid (Ta2O5) mit einem ε von ungefähr 25, durch Strontiumtitanoxid (SrTiO3) mit einem ε von ungefähr 150, durch Hafniumoxid (HfO2), durch HfSiO, durch Zirkonoxid (ZrO2) und dergleichen zu ersetzen.It has therefore been proposed to use silica with high permittivity, such as tantalum oxide (Ta 2 O 5 ) with an ε of about 25, with strontium titanium oxide (SrTiO 3 ) with an ε of about 150, with hafnium oxide (HfO 2 ), with HfSiO, by zirconium oxide (ZrO 2 ) and the like.
Beim Übergang zu einer komplexen Gate-Architektur auf der Grundlage Dielektrika mit großem ε kann das Transistorleistungsverhalten auch erhöht werden, indem ein geeignetes leitendes Material für die Gate-Elektrode vorgesehen wird, um damit das für gewöhnlich verwendete Polysiliziummaterial zu ersetzen, da Polysilizium eine Ladungsträgerverarmung in der Nähe der Grenzfläche zu dem Gate-Dielektrikum aufweist, wodurch die effektive Kapazität zwischen dem Kanalgebiet und der Gate-Elektrode verringert wird. Es wurde daher ein Gate-Stapel vorgeschlagen, in welchem ein dielektrisches Material mit großem ε für eine erhöhte Kapazität selbst einer weniger kritischen Dicke im Vergleich zu einer Siliziumdioxidschicht sorgt, während zusätzlich Leckströme auf einem akzeptablem Niveau gehalten werden. Andererseits wird ein Metall enthaltendes Nicht-Polysiliziummaterial, etwa Titannitrid, Aluminiumoxid und dergleichen, so hergestellt, dass dieses direkt mit dem dielektrischen Material mit großem ε in Kontakt ist, wodurch die Anwesenheit einer Verarmungszone im Wesentlichen vermieden wird. Da typischerweise eine geringe Schwellwertspannung des Transistors, die die Spannung repräsentiert, bei der sich ein leitender Kanal in dem Kanalgebiet ausbildet, wünschenswert ist, um hohe Durchlassströme zu erreichen, erfordert üblicherweise die Steuerbarkeit des entsprechenden Kanals aufwändige laterale Dotierstoffprofile und Dotierstoffgradienten zumindest in der Nähe der pn-Übergänge. Daher werden sogenannte Halo-Gebiete für gewöhnlich durch Ionenimplantation hergestellt, um eine Dotierstoffsorte einzuführen, deren Leitfähigkeitsart der Leitfähigkeitsart des verbleibenden Kanalgebiets und des Halbleitergebiets entspricht, um damit den resultierenden pn-Übergangsdotierstoffgradienten nach Herstellung entsprechender Erweiterungsgebiete und tiefer Drain- und Source-Gebiete zu „verstärken”. Auf diese Weise bestimmt die Schwellwertspannung des Transistors wesentlich die Steuerbarkeit des Kanals, wobei eine ausgeprägte Variabilität der Schwellwertspannung bei geringeren Gate-Längen beobachtet werden kann. Durch das Vorsehen eines geeigneten Halo-Implantationsgebiets kann somit die Steuerbarkeit des Kanals verbessert werden, wodurch auch die Variabilität der Schwellwertspannung, was auch als Schwellwertvariabilität bezeichnet wird, verringert wird und wodurch auch ausgeprägte Fluktuationen des Transistorleistungsverhaltens mit einer Änderung der Gate-Länge verringert werden. Da die Schwellwertspannung der Transistoren wesentlich durch die Austrittsarbeit des Gate-Materials beeinflusst ist, das mit dem Gate-Dielektrikumsmaterial in Kontakt ist, muss eine geeignete Einstellung der effektiven Austrittsarbeit in Bezug auf die Leitfähigkeitsart des betrachteten Transistors sichergestellt sein.In transitioning to a large-scale ε-type complex gate architecture, transistor performance can also be increased by providing a suitable conductive material for the gate to replace the commonly used polysilicon material, since polysilicon reduces carrier depletion has near the interface with the gate dielectric, thereby reducing the effective capacitance between the channel region and the gate electrode. Therefore, a gate stack has been proposed in which a high-k dielectric material for an increased capacitance itself provides a less critical thickness as compared to a silicon dioxide layer, while additionally maintaining leakage currents at an acceptable level. On the other hand, a metal-containing non-polysilicon material, such as titanium nitride, alumina, and the like, is prepared to be in direct contact with the high-k dielectric material, thereby substantially avoiding the presence of a depletion zone. Typically, since a low threshold voltage of the transistor representing the voltage at which a conductive channel forms in the channel region is desirable to achieve high forward currents, usually the controllability of the corresponding channel requires expensive lateral dopant profiles and dopant gradients at least near the pn junctions. Thus, so-called halo regions are usually fabricated by ion implantation to introduce a dopant species whose conductivity type corresponds to the conductivity type of the remaining channel region and the semiconductor region, to thereby provide the resulting pn junction dopant gradient after formation of respective extension regions and deep drain and source regions. strengthen ". In this way, the threshold voltage of the transistor substantially determines the controllability of the channel, whereby a marked variability of the threshold voltage can be observed at smaller gate lengths. By providing a suitable halo implantation region, the controllability of the channel can thus be improved, which also reduces the variability of the threshold voltage, also referred to as threshold variability, and also reduces pronounced fluctuations in transistor performance with a change in gate length. Since the threshold voltage of the transistors is significantly affected by the work function of the gate material in contact with the gate dielectric material, appropriate adjustment of the effective work function with respect to the conductivity type of the transistor under consideration must be ensured.
Beispielsweise werden geeignete Metall enthaltende Gate-Elektrodenmaterialien, etwa Titannitrid, Aluminiumoxid und dergleichen, häufig eingesetzt, wobei die entsprechende Austrittarbeit so eingestellt wird, dass diese für eine Art an Transistor geeignet ist, etwa für n-Kanaltransistoren, während p-Kanaltransistoren eine andere Austrittsarbeit und damit ein unterschiedlich behandeltes Metall enthaltendes Elektrodenmaterial erfordern, um die gewünschte Schwellwertspannung zu erreichen. In diesem Falle sind komplexe und aufwändige Fertigungsschemata erforderlich, um unterschiedliche Gate-Elektrodenmaterialien vorzusehen, um damit den Erfordernissen der unterschiedlichen Transistorarten Rechnung zu tragen. Aus diesem Grunde wurde auch vorgeschlagen, die Schwellwertspannung der Transistorbauelemente in geeigneter Weise einzustellen, indem speziell gesteuertes Halbleitermaterial an der Grenzfläche zwischen dem dielektrischen Material mit großem ε und dem Kanalgebiet des Transistorbauelements vorgesehen wird, um damit in geeigneter Weise die Bandlücke des speziell gestalteten Halbleitermaterials an die Austrittsarbeit des Metall enthaltenden Gate-Elektrodenmaterials „anzupassen”, wodurch die gewünschte geringe Schwellwertspannung des betrachteten Transistors erreicht wird. Typischerweise wird ein entsprechend speziell gestaltetes Halbleitermaterial, etwa Silizium/Germanium und dergleichen, durch eine epitaktische Aufwachstechnik vorgesehen, die ebenfalls einen zusätzlichen komplexen Prozessschritt repräsentiert, die jedoch insgesamt für eine geringere Prozesskomplexität im Vergleich zu dem Vorsehen der unterschiedlichen Metall enthaltenden Gate-Elektrodenmaterialien sorgt, oder die eine höhere Flexibilität beim Einstellen geeigneter Transistoreigenschaften ermöglicht.For example, suitable metal-containing gate electrode materials, such as titanium nitride, alumina, and the like, are commonly employed, with the corresponding leakage work being adjusted to be suitable for one type of transistor, such as n-channel transistors, while p-type. Channel transistors require a different work function and thus a differently treated metal containing electrode material to achieve the desired threshold voltage. In this case, complex and expensive manufacturing schemes are required to provide different gate electrode materials to accommodate the needs of different types of transistors. For this reason, it has also been proposed to suitably adjust the threshold voltage of the transistor devices by providing specially controlled semiconductor material at the interface between the high-k dielectric material and the channel region of the transistor device to suitably adjust the bandgap of the specially designed semiconductor material "adjust" the work function of the metal-containing gate electrode material, thereby achieving the desired low threshold voltage of the transistor under consideration. Typically, a correspondingly designed semiconductor material, such as silicon / germanium and the like, is provided by an epitaxial growth technique, which also represents an additional complex process step, but which provides overall lower process complexity as compared to providing the different metal-containing gate electrode materials. or which allows greater flexibility in setting suitable transistor properties.
Es zeigt sich jedoch, dass die Fertigungssequenz zum Vorsehen der Schwellwerteinstellung der Halbleiterlegierung deutlich die Schwellwertvariabilität über das Halbleiterchipgebiet hinweg oder über Substrate hinweg beeinflusst, wie dies detaillierter mit Bezug zu den
Das in
Die Transistoren
Obwohl die Schwellwertspannung des p-Kanaltransistors
In der
In der
In der
Angesichts der zuvor beschriebenen Situation betrifft die vorliegende Erfindung Fertigungstechniken für Halbleiterbauelemente, in denen eine effiziente Schwellwerteinstellung auf der Grundlage einer Halbleiterlegierung erreicht wird, die in dem Kanalgebiet vorgesehen wird, wobei eines oder mehrere der oben erkannten Probleme vermieden oder zumindest in der Auswirkung reduziert wird. In view of the situation described above, the present invention relates to fabrication techniques for semiconductor devices in which efficient threshold adjustment is achieved based on a semiconductor alloy provided in the channel region, avoiding or at least reducing in effect one or more of the problems identified above.
Überblick über die vorliegende ErfindungOverview of the present invention
Im Allgemeinen stellt die vorliegende Erfindung Fertigungstechniken bereit, in denen die Schwellwertvariabilität von Transistoren, die eine Schwellwerteinstellung des Halbleiterlegierungsmaterials aufweisen, deutlich verringert wird, indem Prozessungleichmäßigkeiten während des Abscheidens des Schwellwert-einstellenden Halbleitermaterials reduziert werden. Zu diesem Zweck wird der Grad an „Strukturmuster” während des epitaktischen Aufwachsprozesses zum Abscheiden des Schwellwert-einstellenden Halbleitermaterials verringert, wodurch ein hohes Maß an Gleichmäßigkeit über einzelne Halbleiterchipgebiete hinweg und auch über gesamte Substrate hinweg erreicht wird. In dieser Hinsicht ist der Begriff „Strukturmusterbeeinflussung” als die Wirkung der Variabilität der Schichtdicke und/oder Materialzusammensetzung während eines Abscheideprozesses in Abhängigkeit der „Nachbarschaft” des Bereiches zu verstehen, auf welchem das entsprechende Material abzuscheiden ist. Das heißt, typischerweise hängt das Abscheideverhalten von den lokalen Abscheidebedingungen ab, die wiederum durch die Nachbarschaft des Abscheidebereiches bestimmt sind, wobei insbesondere ein ausgeprägter Unterschied zwischen dicht gepackten Bauteilgebieten und nicht-dicht gepackten Bauteilgebieten beobachtet wird. Gemäß den hierin offenbarten Prinzipien können somit die entsprechenden lokalen Abscheidebedingungen gleichmäßiger gestaltet werden, indem das Schwellwert-einstellende Material in einer mehr „globalen” Weise abgeschieden wird und dieses in einer nachfolgenden gleichmäßigen gut steuerbaren Strukturierungssequenz strukturiert wird.In general, the present invention provides fabrication techniques in which the threshold variability of transistors having threshold adjustment of the semiconductor alloy material is significantly reduced by reducing process non-uniformities during deposition of the threshold-adjusting semiconductor material. For this purpose, the degree of "patterning" during the epitaxial growth process for depositing the threshold-adjusting semiconductor material is reduced, thereby achieving a high degree of uniformity across individual semiconductor chip regions and also across entire substrates. In this regard, the term "pattern control" is to be understood as the effect of the variability of the layer thickness and / or material composition during a deposition process as a function of the "proximity" of the region on which the corresponding material is to be deposited. That is, typically, the deposition behavior depends on the local deposition conditions, which in turn are determined by the proximity of the deposition region, and in particular, a pronounced difference is observed between densely packed device regions and non-densely packaged device regions. Thus, in accordance with the principles disclosed herein, the corresponding local deposition conditions may be made more uniform by depositing the threshold adjusting material in a more "global" manner and structuring it in a subsequent uniform well-controllable patterning sequence.
Ein erfindungsgemäßes Verfahren umfasstA method according to the invention comprises
Bilden einer Schicht aus einer Silizium-enthaltenden Halbleiterlegierung auf einem ersten Silizium-enthaltenden kristallinen Halbleitergebiet und einem zweiten Silizium-enthaltenden kristallinen Halbleitergebiet;
Entfernen der Schicht aus Silizium-enthaltender Halbleiterlegierung selektiv von dem zweiten Silizium-enthaltenden kristallinen Halbleitergebiet, was Bilden einer Hartmaskenschicht selektiv über dem ersten Silizium-enthaltenden kristallinen Halbleitergebiet und Ausführen eines Ätzprozesses unter Verwendung der Hartmaskenschicht als eine Ätzmaske umfasst;
Bilden einer ersten Gate-Elektrodenstruktur eines ersten Transistors auf der Schicht aus Silizium-enthaltenden Halbleiterlegierung, wobei die erste Gate-Elektrodenstruktur eine Gate-Isolationsschicht mit einem Dielektrikum mit großem ε und ein darauf ausgebildetes Metall-enthaltendes Gate-Elektrodenmaterial aufweist; und
Bilden einer zweiten Gate-Elektrodenstruktur eines zweiten Transistors über dem zweiten Silizium-enthaltenden kristallinen Halbleitergebiet, wobei
die zweite Gate-Elektrodenstruktur eine Gate-Isolationsschicht mit einem Dielektrikum mit großem ε und einem Metall-enthaltenden Gate-Elektrodenmaterial aufweist, das auf der Gate-Isolationsschicht mit Dielektrikum mit großem ε der zweiten Gate-Elektrodenstruktur gebildet ist; und wobei das Entfernen der Schicht aus Silizium-enthaltender Halbleiterlegierung das Bilden einer Hartmaskenschicht selektiv über dem ersten Silizium-enthaltenden kristallinen Halbleitergebiet und Ausführen eines Ätzprozesses unter Verwendung der Hartmaskenschicht als eine Ätzmaske umfasst und wobei Ausführen des Ätzprozesses das Anwenden eines nasschemischen Ätzrezepts auf der Grundlage von Tetramethylammoniumhydroxid (TMAH) umfasst.Forming a layer of a silicon-containing semiconductor alloy on a first silicon-containing crystalline semiconductor region and a second silicon-containing crystalline semiconductor region;
Removing the layer of silicon-containing semiconductor alloy selectively from the second silicon-containing crystalline semiconductor region, comprising forming a hard mask layer selectively over the first silicon-containing crystalline semiconductor region and performing an etching process using the hard mask layer as an etch mask;
Forming a first gate electrode structure of a first transistor on the layer of silicon-containing semiconductor alloy, the first gate electrode structure comprising a gate insulation layer with a high-k dielectric and a metal-containing gate electrode material formed thereon; and
Forming a second gate electrode structure of a second transistor over the second silicon-containing crystalline semiconductor region, wherein
the second gate electrode structure comprises a gate insulation layer having a high-k dielectric and a metal-containing gate electrode material formed on the high-k dielectric gate insulation layer of the second gate electrode structure; and wherein removing the layer of silicon-containing semiconductor alloy comprises forming a hard mask layer selectively over the first silicon-containing crystalline semiconductor region and performing an etching process using the hard mask layer as an etch mask, and performing the etching process applying a wet chemical etch recipe based on Tetramethylammonium hydroxide (TMAH).
Kurze Beschreibung der ZeichnungenBrief description of the drawings
Weitere Ausführungsformen der Erfindung sind in den angefügten Patentansprüchen definiert und gehen dort aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:Further embodiments of the invention are defined in the appended claims and will become apparent from the following detailed description, when studied with reference to the accompanying drawings, in which:
Detaillierte BeschreibungDetailed description
Im Allgemeinen stellt die vorliegende Erfindung Halbleiterbauelemente und Techniken bereit, in denen komplexe Gate-Elektrodenstrukturen in einer frühen Fertigungsphase auf der Grundlage eines dielektrischen Materials mit großem ε und einem Metall-enthaltenden Elektrodenmaterial hergestellt werden. In diesem Falle kann die Schwellwertspannung eine Art an Transistoren eingestellt werden, indem ein geeignetes Halbleitermaterial in dem Kanalgebiet des jeweiligen Transistors vorgesehen wird, was auf der Grundlage eines Fertigungsprozesses mit besserer Gleichmäßigkeit bewerkstelligt werden kann, wodurch die Schwellwertvariabilität verringert wird, die selbst durch geringe Abweichungen in der Schichtdicke und/oder Materialzusammensetzung von ungefähr ±5% hervorgerufen wird. Das heißt, wie zuvor mit Bezug zu dem Halbleiterbauelement
Der erhöhte Grad an Gleichmäßigkeit wird in einigen anschaulichen Ausführungsformen erreicht, indem die Schwellwert-einstellende Halbleiterlegierung in einer „nicht-selektiven” Weise abgeschieden wird, wobei die Halbleiterlegierung auf aktiven Gebieten jede Art an Transistor abgeschieden wird und nachfolgend von einer Art an Transistoren, etwa von n-Kanaltransistoren, auf der Grundlage eines gut steuerbaren Ätzprozesses abgetragen wird. Es sollte beachtet werden, dass der Begriff „nicht-selektive” Abscheidung auch auf Fälle zutrifft, in denen dennoch ein Grad an Flexibilität zwischen kristallinen Halbleiteroberflächen und dielektrischen Oberflächenbereichen erreicht wird, die etwa in Form von Isolationsstrukturen und dergleichen vorgesehen sind. Selbst wenn eine Abscheidung der Halbleiterlegierung auf kristalline Halbleiteroberflächen beschränkt wird, können somit deutlich bessere Abscheidebedingungen über den gesamten Halbleiterchip hinweg oder das Substrat hinweg, das eine Vielzahl von Halbleiterchips aufweisen kann, erreicht, da auf lokalem Maßstab sehr ähnliche Abscheidebedingungen erreicht werden, da typischerweise beide Transistorarten in unmittelbarer Nähe zueinander positioniert sind, unabhängig davon, ob dicht gepackte oder nicht-dicht gepackte Bauteilgebiete betrachtet werden. In anderen anschaulichen Ausführungsform werden die Isolationsstrukturen hergestellt, nachdem die Halbleiterlegierung in einer sehr nicht-selektiven Weise abgeschieden wird, wodurch die Gleichmäßigkeit der Abscheidebedingungen noch weiter verbessert wird. In einigen anschaulichen hierin offenbarten Ausführungsformen wird die Strukturierung der Halbleiterlegierung bewerkstelligt, ohne dass ein zusätzlicher Lithografieschritt erforderlich ist, wodurch für einen effizienten gesamten Fertigungsablauf gesorgt wird.The increased degree of uniformity is achieved in some illustrative embodiments by depositing the threshold-adjusting semiconductor alloy in a "non-selective" manner, wherein the semiconductor alloy is deposited on active regions of each type of transistor and subsequently on one type of transistors, such as transistors of n-channel transistors, is removed on the basis of a well controllable etching process. It should be noted that the term "non-selective" deposition also applies to cases in which, nevertheless, a degree of flexibility is achieved between crystalline semiconductor surfaces and dielectric surface regions, for instance in the form of insulating structures and the like. Thus, even if deposition of the semiconductor alloy is limited to crystalline semiconductor surfaces, significantly better deposition conditions can be achieved across the entire semiconductor chip or substrate, which may comprise a plurality of semiconductor chips, since very similar deposition conditions are achieved on a local scale, since typically both Transistor types are positioned in close proximity to each other, regardless of whether densely packed or non-densely packed component areas are considered. In other illustrative embodiments, the isolation structures are formed after the semiconductor alloy is deposited in a very non-selective manner, thereby further improving the uniformity of the deposition conditions. In some illustrative embodiments disclosed herein, the patterning of the semiconductor alloy is accomplished without the need for an additional lithography step, thereby providing an efficient overall manufacturing process.
Mit Bezug zu den
Im Hinblick auf die bislang beschriebenen Komponenten und in Bezug auf entsprechende Fertigungstechniken zur Herstellung dieser Komponenten gelten die gleichen Kriterien, wie zuvor mit Bezug zu dem Halbleiterbauelement
Mit Bezug zu den
Die Transistoren
Es gilt also: die vorliegende Erfindung stellt Halbleiterbauelemente und Fertigungstechniken bereit, in denen mit der Abscheidung in Beziehung stehende Ungleichmäßigkeiten für die Herstellung einer Schwellwert-einstellenden Halbleiterlegierung verringert werden, indem das Material auf aktiven Gebieten für jede Art von Transistor abgeschieden wird und nachfolgend die Halbleiterlegierung auf der Grundlage einer gut steuerbaren Strukturierungssequenz strukturiert wird. Folglich können aufwändige Gate-Elektrodenstrukturen mit dielektrischem Material mit großem ε und mit einem Metall-enthaltenden Elektrodenmaterial in einer frühen Fertigungsphase hergestellt werden, d. h. vor der Erzeugung der Drain- und Source-Gebiete, auf der Grundlage einer Schwellwert-einstellenden Halbleiterlegierung, etwa eines Silizium/Germaniummaterials, wobei die bessere Gleichmäßigkeit während der selektiven Herstellung des Schwellwert-einstellenden Materials zu einer geringeren Schwellwertvariabilität führt, selbst wenn äußerst größenreduzierte Halbleiterbauelemente betrachtet werden.Thus, the present invention provides semiconductor devices and fabrication techniques in which deposition-related non-uniformities in the fabrication of a threshold-adjusting semiconductor alloy are reduced by depositing the material in active regions for each type of transistor and subsequently the semiconductor alloy is structured on the basis of a well-controllable structuring sequence. Consequently, expensive gate electrode structures with high-k dielectric material and with a metal-containing electrode material can be fabricated in an early manufacturing stage, i. H. prior to the generation of the drain and source regions, based on a threshold-adjusting semiconductor alloy, such as a silicon germanium material, wherein the improved uniformity during selective fabrication of the threshold adjusting material results in lower threshold variability, even if highly scaled semiconductor devices to be viewed as.
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