DE102009019095A1 - Integrierter Schaltkreis, Herstellungverfahren, Speichermodul und Computersystem - Google Patents

Integrierter Schaltkreis, Herstellungverfahren, Speichermodul und Computersystem Download PDF

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Abstract

Die Erfindung bezieht sich auf einen integrierten Schaltkreis, wie ein Flash-Speicherbauelement, auf ein Verfahren zur Herstellung desselben, auf ein Festkörperspeichermodul unter Verwendung desselben sowie auf ein zugehöriges Computersystem. Ein integrierter Schaltkreis gemäß der Erfindung beinhaltet einen Speicherzellenbereich mit einer Mehrzahl von Speicherzellentransistoren (134), die jeweils eine auf einem Substrat (101) ausgebildete Tunnelbarrierenschicht (105a), eine über der Tunnelbarrierenschicht ausgebildete Ladungsspeicherschicht (107) und eine über der Ladungsspeicherschicht ausgebildete Blockierschicht (117), wobei eine Gateelektrode (119) des Transistors über der Blockierschicht ausgebildet ist. Eine erste Grabenisolation ist in dem Speicherzellenbereich zum Isolieren von wenigstens einem der Speicherzellentransistoren ausgebildet. Die Tunnelbarrierenschicht beinhaltet eine erste dielektrische Schicht und eine zweite dielektrische Schicht und/oder ist in jedem der Mehrzahl von Speicherzellentransistoren und auf der ersten Grabenisolation in dem Speicherzellenbereich ausgebildet. Verwendung z.B. in der Flash-Speicherbauelementtechnologie.

Description

  • Die Erfindung bezieht sich auf einen integrierten Schaltkreis, wie ein Flash-Speicherbauelement, auf ein Verfahren zur Herstellung desselben, auf ein Festkörperspeichermodul, das denselben verwendet, sowie auf ein zugehöriges Computersystem.
  • Nichtflüchtige Speicherbauelemente, wie Flash-Speicherbauelemente, können in einer Konfiguration vom NOR-Typ oder einer Konfiguration vom NAND-Typ bereitgestellt werden. Nichtflüchtige Halbleiterspeicherbauelemente vom NAND-Typ weisen eine Mehrzahl von elektrisch wiederbeschreibbaren nichtflüchtigen Speicherzellen auf, die seriell miteinander verbunden sind.
  • Zwei Typen von nichtflüchtigen Speicherzellen sind Speicherzellen vom Typ mit floatendem Gate und Speicherzellen vom Typ mit floatender Einfangstelle (Ladungseinfangstelle). Ein Speicherbauelement vom Typ mit floatendem Gate kann ein Steuergate und ein leitfähiges floatendes Gate beinhalten, das durch eine isolierende Schicht von einem in einem Substrat ausgebildeten Feldeffekttransistor(FET)-Kanal isoliert ist. Spei cherbauelemente vom Typ mit floatendem Gate können programmiert werden, indem Ladungen als freie Ladungsträger auf dem leitfähigen floatenden Gate gespeichert werden.
  • Die Mehrfach-Tunnelbarriere des Typs mit Ladungseinfangstelle ist in den Offenlegungsschriften US 2006/0198190 A1 , US 2006/0202262 A1 und US 2006/0202252 A1 beschrieben, deren Offenbarungen sämtlich durch Verweis hierin aufgenommen sind. Die Mehrfach-Tunnelbarriere des Typs mit floatendem Gate ist in den Patentschriften US 6.784.484 und US 7.026.686 beschrieben, deren Offenbarungen beide durch Verweis hierin aufgenommen sind.
  • Speicherbauelemente vom Typ mit floatender Einfangstelle (Ladungseinfangstelle) können eine nichtleitfähige Ladungsspeicherschicht zwischen einer Gateelektrode und einem in einem Substrat ausgebildeten Feldeffekttransistor(FET)-Kanal beinhalten. Speicherbauelemente vom Typ mit floatender Einfangstelle können programmiert werden, indem Ladungen in Einfangstellen in der nichtleitfähigen Ladungsspeicherschicht gespeichert werden.
  • Eine Speicherzelle vom Typ mit floatendem Gate gleicht einem Standard-MOSFET-Transistor mit der Ausnahme, dass sie zwei Gates anstelle von nur einem aufweist. Ein Gate ist das Steuergate (CG) wie in anderen MOSFET-Transistoren, das zweite Gate ist jedoch ein floatendes Gate (FG), das rundherum durch einen Oxidisolator isoliert ist. Das floatende Gate (FG) befindet sich zwischen dem Steuergate (CG) und dem Substrat. Da das FG durch seine isolierende Oxidschicht isoliert ist, werden jegliche Elektronen, die auf ihm platziert werden, dort eingefangen und speichern dadurch die Information.
  • Wenn Elektronen auf dem FG eingefangen werden, modifizieren sie ein elektrisches Feld (löschen es teilweise aus), das von dem CG herrührt, was die Schwellenspannung (Vt) der Zelle modifiziert. Wenn daher die Zelle durch Beaufschlagen des Steuergates (CG) mit einer spezifischen Spannung ”gelesen” wird, fließt in Abhängigkeit von der Schwellenspannung (Vt) der Zelle entweder ein elektrischer Strom zwischen den Source- und Drain-Verbindungen der Zelle oder er fließt nicht. Dieses Vorhandensein oder Fehlen eines Stroms wird erfasst und in Einsen und Nullen übersetzt, was die gespeicherten Daten reproduziert.
  • Ein herkömmliches Einheitsspeicherbauelement vom Typ mit floatender Einfangstelle kann eine SONOS(Silicium-Oxid-Nitrid-Oxid-Halbleiter)-Schichtstruktur beinhalten. Ein sehr grundlegender Typ von SONOS-Bauelement kann ein polykristallines Silicium(”Polysilicium”, Poly-Si)-Gate beinhalten, das über einer dielektrischen Schicht ausgebildet ist, die eine Siliciumnitridschicht beinhaltet, die als Sandwich zwischen Siliciumoxidschichten eingefügt ist.
  • Ein nichtflüchtiges Speicherbauelement vom Typ mit floatender Einfangstelle verwendet für Speichervorgänge Einfangstellenniveaus, wie jene, die in einer Siliciumnitridschicht zu finden sind, für Speichervorgänge. Wenn eine positive Spannung an die Gateelektrode angelegt wird, tunneln Elektronen über die Tunnelisolierschicht, um in der Ladungsspeicherschicht eingefangen zu werden. Wenn die Elektronen in der Ladungsspeicherschicht akkumulieren, wird eine Schwellenspannung des Speicherbauelements erhöht, und das Speicherbauelement wird programmiert. Wenn im Gegensatz dazu eine negative Spannung an die Gateelektrode angelegt wird, werden eingefangene Elektronen über die Tunnelisolierschicht in das Halbleitersubstrat entladen. Gleichzeitig werden durch die Tunnelisolierschicht Löcher eingefangen. Demzufolge wird die Schwellenspannung des Einheitsspeicherbauelements verringert, und das Speicherbauelement wird gelöscht.
  • Flash-Speicherbauelemente können drei Typen von Transistoren aufweisen, und zwar: die Speicherzellentransistoren (die nichtflüchtige Datenspeicher-Speicherzellen implementieren); Transistoren für niedrige Spannung und Transistoren für hohe Spannung. Eine flache Grabenisolation (STI), auch als 'Boxisolationstechnik' bekannt, ist ein Element eines integrierten Schaltkreises, das eine elektrische Stromleckage zwischen benachbarten Halbleiterbauelementkomponenten verhindert. STI wird im Allgemeinen bei CMOS-Prozesstechnologieknoten von 250 Nanometern und weniger verwendet. STI wird typischerweise früh während des Halbleiterbauelementfertigungsprozesses erzeugt, bevor Transistoren gebildet werden. Die Schlüsselschritte des STI-Prozesses beinhalten das Ätzen einer Struktur von Gräben in das Siliciumsubstrat, das Aufbringen von einem oder mehreren dielektrischen Materialien (wie Siliciumdioxid), um die Gräben zu füllen, und das Entfernen des überschüssigen dielektrischen Materials unter Verwendung einer Technik wie chemisch-mechanische Planarisierung (CMP).
  • Der Erfindung liegt als technisches Problem die Bereitstellung eines integrierten Schaltkreises, eines Verfahrens zur Herstellung desselben, eines Festkörperspeichermoduls, das denselben verwendet, und eines zugehörigen Computersystems zugrunde, die in der Lage sind, vorteilhafte integrierte Transistorstrukturen mit ziemlich geringem Herstellungsaufwand zu erzielen.
  • Die Erfindung löst dieses Problem durch die Bereitstellung eines integrierten Schaltkreises mit den Merkmalen des Anspruchs 1, eines Herstellungsverfahrens mit den Merkmalen des Anspruchs 21, 22 oder 29, eines Festkörperspeichermoduls mit den Merkmalen des Anspruchs 33 und eines Computersystems mit den Merkmalen des Anspruchs 37. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben, deren Wortlaut hiermit durch Verweis aufgenommen ist, um eine unnötige Textwiederholung zu vermeiden.
  • Vorteilhafte Ausführungsformen der Erfindung werden im Folgenden beschrieben und sind in den Zeichnungen gezeigt, in denen:
  • 1 ein Blockdiagramm eines Computersystems ist, das eine entfernbare Speicherkarte mit einem Flash-Speicherbauelement beinhaltet,
  • 2A bis 2E Querschnittansichten sind, die Schritte eines Verfahrens zur Herstellung eines Speicherbauelements zeigen,
  • 2F eine Seitenquerschnittansicht von drei Bereichen eines integrierten Schaltkreises ist, der das Speicherbauelement der 2A bis 2E enthält,
  • 3A bis 3E Querschnittansichten sind, die Schritte eines Verfahrens zur Herstellung eines weiteren Speicherbauelements zeigen,
  • 3F eine Seitenquerschnittansicht von drei Bereichen eines integrierten Schaltkreises ist, der das Speicherbauelement der 3A bis 3E enthält,
  • 4A eine Seitenquerschnittansicht von drei Bereichen eines integrierten Schaltkreises ist, der ein weiteres Speicherbauelement enthält,
  • 5A bis 5G Querschnittansichten sind, welche die Schritte eines Verfahrens zur Herstellung eines weiteren Speicherbauelements zeigen,
  • 5H eine Seitenquerschnittansicht von drei Bereichen eines integrierten Schaltkreises ist, der das Speicherbauelement der 5A bis 5G enthält, und
  • 6 ein Blockdiagramm eines Computersystems ist, das ein Flash-Speicherbauelement beinhaltet.
  • Die Erfindung wird im Folgenden unter Bezugnahme auf die begleitenden Zeichnungen vollständiger beschrieben, in denen exemplarische Ausführungsformen der Erfindung gezeigt sind. In den Zeichnungen können die Abmessungen und relativen Abmessungen von Schichten und Bereichen zwecks Klarheit der Darstellung übertrieben dargestellt sein.
  • Es versteht sich, dass wenn ein Element oder eine Schicht als ”auf”, ”darauf”, ”verbunden mit” oder ”gekoppelt mit” einem anderen Element oder einer anderen Schicht bezeichnet wird, dieses/diese direkt auf, darauf, verbunden oder gekoppelt mit dem anderen Element oder der anderen Schicht sein kann oder zwischenliegende Elemente oder Schichten vorhanden sein können. Im Gegensatz dazu sind keine zwischenliegenden Elemente oder Schichten vorhanden, wenn ein Element als ”direkt auf”, ”direkt verbunden mit” oder ”direkt gekoppelt mit” einem anderen Element oder einer anderen Schicht bezeichnet wird. Gleiche Bezugszeichen beziehen sich überall in den Figuren auf gleiche Elemente.
  • Räumlich relative Ausdrücke, wie ”unter”, ”unterhalb”, ”untere”, ”über”, ”obere”, ”vertikal” und dergleichen können zwecks Einfachheit der Beschreibung hierin verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element (anderen Elementen) oder Merkmal (anderen Merkmalen) zu beschreiben, wie in den Figuren dargestellt. Es versteht sich, dass die räumlich relativen Ausdrücke dazu gedacht sind, verschiedene Orientierungen des Bauelements in Verwendung oder Betrieb zusätzlich zu der in den Figuren gezeigten Orientierung zu umfassen.
  • 1 ist ein Blockdiagramm eines Computersystems mit einem Computer 20, der als Host für eine entfernbare Speicherkarte 10 mit einem Flash-Speicherbauelement gemäß einer Ausführungsform der Erfindung fungiert. Die Speicherkarte 10 beinhaltet des Weiteren eine Flash-Speichersteuereinheit (nicht gezeigt), die Datenfluss und Befehle zwischen einer Speicherschnittstelle I/F 25 in dem Hostcomputer 20 und den Flash-Speicherzellen (nicht gezeigt) in der Speicherkarte 10 steuert. Beispiele für den Computer 20 beinhalten Personalcomputer, Dateiserver, periphere Geräte, drahtlose Geräte, Digitalkameras, digitale Personalassistenzgeräte (PDAs), MP3-Audioplayer, MPEG-Videoplayer und Audiorekorder. Die entfernbare Speicherkarte weist typischerweise ein Gehäuse auf, das einen vorgegebenen Formfaktor und eine vorgegebene Schnittstelle besitzt, wie SD (Secure Digital), MS (Speicherstick), CF (Kompakt-Flash), SMC (smart media), MMC (Multimedia) oder XD (XC-Bildkarte), PCMCIA, CardBus, IDE, EIDE, SATA, SCSI, universaler serieller Bus wie z. B. ein USB-Flash-Treiber etc. Für den Fachmann ist ersichtlich, dass zusätzliche Schaltungseinheiten und Steuersignale vorgesehen sein können und dass das Computersystem von 1 vereinfacht wurde.
  • 2F ist eine Seitenquerschnittansicht von drei Bereichen eines integrierten Schaltkreises, der ein Speicherbauelement enthält, gemäß einer Ausführungsform der Erfindung. 2F zeigt die Struktur von Transistoren in dem Speicherbauelement, die in einem integrierten Schaltkreis auf einem Substrat 101 gemäß einer exemplarischen Ausführungsform der Erfindung ausgebildet sind. Das Substrat 101 kann ein intrinsisches Halbleiter (z. B. einkristallines Silicium, Germanium, Silicium-Germanium)-Substrat, ein Silicium-auf-Isolator(SOI)-Substrat, ein Substrat mit einem Dünnfilm, der durch einen selektiven epitaxialen Wachstums(SEG)-Prozess erhalten wird, etc. beinhalten. Das Speicherbauelement von 2F beinhaltet ein Feld nichtflüchtiger Speicherzellen 131 und einen peripheren Schaltungsaufbau, der einen Adressen-Schaltungsaufbau, einen Steuer-Schaltungsaufbau und einen Eingabe/Ausgabe(E/A)-Schaltungsaufbau umfasst, der aus Transistoren für niedrige Spannung (LVTs) 136 und/oder Transistoren für hohe Spannung (HVTs) 138 gebildet ist. Die Speicherzellen 131 werden auch als Flash-Speicherzellen bezeichnet, in denen Blöcke von Speicherzellen in einer Flash-Operation gleichzeitig gelöscht werden können.
  • Bezugnehmend auf 2F enthält das Speicherbauelement in einem ersten (Speicherzellen-)Bereich (Bereich auf der linken Seite von 2F) des integrierten Schaltkreises eine Mehrzahl von auf einem Substratbereich 101A ausgebildeten Speicherzellen 131, die seriell verbunden sind (NAND-Flash-Konfiguration). Ein erster Transistor 130 und ein letzter Transistor 132 in jeder Kette können ein Kettenauswahltransistor (SST) (auch als ein Bitleitungsauswahltransistor bekannt) beziehungsweise ein Masseauswahltransistor (GST) sein, während mittlere Transistoren 134 Datenspeicherzellen bilden.
  • In einem zweiten Bereich (mittlerer von 2F) des integrierten Schaltkreises ist eine Mehrzahl von Transistoren für niedrige Spannung (LVT) 136 des Speicherbauelements in einem peripheren, auf einem Substratbereich 101B ausgebildeten Gebiet des integrierten Schaltkreises ausgebildet. In einem dritten Bereich (rechte Seite von 2F) des integrierten Schaltkreises enthält das Speicherbauelement eine Mehrzahl von Transistoren für hohe Spannung (HVT) 138, die auf einem Substratbereich 101C ausgebildet sind. Somit kann das Flash-Speicherbauelement in 2F drei Typen von Transistoren aufweisen, die aus Speicherzellen 131, Transistoren für niedrige Spannung (LVT) 136 und Transistoren für hohe Spannung (HVT) 138 bestehen. Die Transistoren für niedrige Spannung (LVT) 136 und die Transistoren für hohe Spannung (HVT) 138 können den peripheren Schaltungsaufbau des Speicherbauelements beinhalten. Zugehörige Tunnelbarrierenschichtbereiche 105a, 105b und 105c in den drei Typen von Transistoren 131, LVT 136 und HVT 138 können unter Verwendung der gleichen Prozessschritte ohne Strukturierung praktisch gleichzeitig gebildet werden.
  • Bezugnehmend auf 2F beinhaltet das Speicherbauelement eine strukturierte Transistorgateelektrodenschicht 115, 119. Wenngleich lediglich einige strukturierte Gateelektrodenmuster in 2F gezeigt sind, welche die Speicherzellen 131, die LVTs 136 und die HVTs 138 bilden, ist es ersichtlich, dass der integrierte Schaltkreis, der das Speicherbauelement beinhaltet, eine große Anzahl von strukturierten Gates enthalten kann, die Speicherzellen und peripheren Schaltungsaufbau beinhalten.
  • In den Speicherzellen 131 ist zwischen dem Substratbereich 101A und der strukturierten Gateelektrodenschicht 119 eine Tunnelisolationsschicht 105a mit einer ersten Dielektrizitätskonstanten vorgesehen. Des Weiteren sind eine Ladungsspeicherschicht 107 und eine Blockierisolationsschicht 117 mit einer zweiten Dielektrizitätskonstanten vorgesehen, die größer als die erste Dielektrizitätskonstante sein kann. Die Blockierisolationsschicht 117 kann aus einem Material gebildet sein, das aus einem von O/N/O, O/hoch-k/O, SiO2, SiN, SiON, HfO2, ZrO2, Al2O3 oder irgendeiner Kombination derselben ausgewählt ist.
  • Die Tunnelisolationsschicht, d. h. die Tunnelbarrierenschicht, 105a, die Ladungsspeicherschicht 107, die Blockierisolationsschicht 117 und die Gateelektrode, die aus der ersten leitfähigen Schicht 115 und/oder der zweiten leitfähigen Schicht 119 besteht, sind sequentiell über einem aktiven Kanalbereich des dotierten (z. B. p-leitenden) Halbleitersubstrats 101 gestapelt. Wie gezeigt, sind zwei n+-leitende Störstellendiffusionen 128 auf entgegengesetzten Seiten von Transistorkanälen ausgebildet und begrenzen die aktiven Bereiche innerhalb des linken Speicherzellenbereichs des Substrats 101.
  • In dieser exemplarischen Ausführungsform kann die Tunnelbarriere 105a innerhalb der in dem Substratbereich 101A ausgebildeten Speicherzelle 131 aus drei Schichten 105-1, 105-2, 105-3 bestehen. Die erste Schicht 105-1 ist eine Oxidschicht, die durch einen Oxidationsprozess (z. B. durch eine thermische Oxidation) oder durch chemische Gasphasenabscheidung (CVD) gebildet werden kann. Die zweite Schicht 105-2 kann SiON, SiN oder ein anderes Material mit hohem k, z. B. Al2O3, HFO2, HfSiON, ZrO2, oder ein Gemisch derselben beinhalten und kann durch einen atomaren Schichtdepositions(ALD)-Prozess oder durch chemische Gasphasenabscheidung (CVD) gebildet werden.
  • Gemäß entsprechenden Ausführungsformen der Erfindung kann die zweite Schicht 105-2 der Tunnelbarriere metallisches Oxid oder metallisches Oxynitrid eines Elements der Gruppe 111 oder eines Elements der Gruppe VB im Periodensystem der Elemente beinhalten. Gemäß weiteren Ausführungsformen kann die zweite Schicht 105-2 der Tunnelbarriere dotiertes Metalloxid oder dotiertes Metalloxynitrid beinhalten, wobei das Metalloxid mit einem Element der Gruppe IV des Periodensystems der Elemente dotiert ist. Das Element der Gruppe IV kann mit einem Metalloxid mit etwa 0,1 Gewichtsprozent bis 30 Gewichtsprozent dotiert sein. Die zweite Schicht 105-2 der Tunnelbarriere kann außerdem eines von La2O3, Hf1-xAlxO, HffSi1-xO2, ZrxSi1-xO2, ZrSi-Oxynitrid oder irgendeine Kombination derselben beinhalten.
  • Die dritte Schicht 105-3 der Tunnelbarriere 105 ist eine Oxidschicht, die durch einen Temperprozess oder durch chemische Gasphasenabscheidung (CVD) gebildet werden kann. In verschiedenen weiteren exemplarischen Ausführungsformen kann die Tunnelbarriere 105a in den Speicherzellen 131 im Wesentlichen aus zwei Schichten bestehen, z. B. den Schichten 105-1 und 105-2, welche die zweite (”Nitrid”-)Schicht 105-2 beinhalten. In weiteren exemplarischen Ausführungsformen kann die Tunnelbarriere 105a in den Speicherzellen 131 im Wesentlichen aus einer Schicht bestehen, welche die zweite (”Nitrid”-)Schicht 105-2 beinhaltet.
  • In der vorliegenden, in 2F gezeigten exemplarischen Ausführungsform wird die Tunnelbarrierenschicht 105a, 105b, 105c gebildet, nachdem wenigstens ein flacher Grabenisolations(STI)-Prozess abgeschlossen ist, der überall in den verschiedenen Substratbereichen 101A, 101B, 101C eine Mehrzahl von STIs 113 gebildet hat. Somit ist die Tunnelbarrierenschicht 105a, 105b, 105c über den mit Oxid gefüllten STI-Gräben gebildet, die in jedem Substratbereich 101A, 101B, 101C ausgebildet sind. Das STI-Grabenfüllmaterial kann aus der gleichen Oxidzusammensetzung wie das Material der ersten (Oxid-)Schicht 105-1 der Tunnelbarrierenschicht 105a, 105b, 105c gebildet sein. Somit sind über den mit Oxid gefüllten STI-Gräben wenigstens in den Substratbereichen 101A und 101B in Wirklichkeit zwei Schichten vorhanden, welche die zweite und die dritte Schicht 105-2, 105-3 der Tunnelbarrierenschicht 105a, 105b, 105c beinhalten. In einigen Ausführungsformen kann die innerhalb aller drei Bereiche des integrierten Schaltkreises ausgebildete Tunnelbarrierenschicht 105a, 105b, 105c in einer Reihe von Prozessschritten gebildet werden, die keine Strukturierung von einer oder mehreren der Komponentenschichten 105-1, 105-2, 105-3 beinhalten.
  • In der in 2F gezeigten exemplarischen Ausführungsform ist die aus den drei Schichten 105-1, 105-2, 105-3 bestehende Tunnelbarrierenschicht 105b das Gatedielektrikum zwischen der Gateelektrode 115, 119 des Transistors für niedrige Spannung (LVT) und seinem Kanal in dem Halbleitersubstrat 101B.
  • Zwischen der Gateelektrode 115, 119 des Transistors für hohe Spannung (HVT) und seinem Kanal in dem Halbleitersubstrat 101C ist typischerweise ein dickeres Gatedielektrikum (dielektrische Oxidschicht 103) erforderlich. Somit beinhaltet die Tunnelbarrierenschicht 105c in dem Transistor für hohe Spannung (HVT) in dem rechten peripheren Bereich des integrierten Schaltkreises effektiv die zweite und die dritte Schicht 105-2, 105-3, die über einer dicken ersten Oxidschicht 103c (dickere Schicht 105-1) ausgebildet sind.
  • Die Ladungsspeicherschicht 107 kann nitriertes Silicium (z. B. Si3N4 oder Siliciumoxynitrid SiON), siliciumreiches Oxid oder ferroelektrisches Material beinhalten. Eine derartige Ladungseinfangtechnologie ist z. B. in den Patentschriften US 6.858.906 und US 7.253.467 sowie der Offenlegungsschrift US 2006/0180851 A1 beschrieben, deren Offenbarungen sämtlich durch Verweis in ihrer Gesamtheit hierin aufgenommen sind.
  • Über der/den leitfähigen Schicht(en) 115 und/oder 119 wird eine Schicht aus Photoresistmaterial 121 (121a, 121b, 121c) strukturiert, und dann wird/werden die leitfähige(n) Schicht(en) 115 und/oder 119 geätzt und dadurch strukturiert, um die Gateelektroden der einzelnen Transistoren 130, 134, 132, 136, 138 zu bilden. Das Speicherbauelement gemäß dieser Ausführungsform kann des Weiteren einen auf den vertikalen Seiten der strukturierten Gateelektroden der Transistoren ausgebildeten Abstandshalter 126 beinhalten. Der Abstandshalter 126 und das strukturierte Photoresistmaterial 121 können dazu verwendet werden, die Ladungsspeicherschicht 107 und die Blockierisolationsschicht 117 zu strukturieren, die über der Tunnelbarrierenschicht 105a ausgebildet sind. Der Abstandshalter 126 und die strukturierten Gateelektroden 115/119 können dazu verwendet werden, die Dotierung der Diffusionsbereiche 128 in dem Substrat 101 (101A, 101B, 101C) zu strukturieren.
  • Die 2A bis 2E zeigen die Schritte eines Verfahrens zur Herstellung des Speicherbauelements von 2F. Bezugnehmend auf 2A wird eine dicke Gatedielektrikum(Oxid)-Schicht 103 auf der Oberseite des Substrats 101C für das Gatedielektrikum von Transistoren für hohe Spannung (HVT) in dem rechten Bereich des integrierten Schaltkreises gebildet.
  • Bezugnehmend auf 2B wird eine strukturierte Maskenschicht (nicht gezeigt) auf dem Substrat 101 und auf dem HVT-Gatedielektrikumoxid 103 gebildet. Unter Verwendung der strukturierten Maske werden Bereiche des Substrats 101 (101A, 101B, 101C) und des HVT-Gatedielektrikumoxids 103 entfernt, um Gräben in dem Substrat 101 zu bilden. Auf der resultierenden Struktur wird ein Grabenfüllmaterial (z. B. Siliciumoxid) gebildet, um die Gräben zu füllen. Die Grabenfüllung wird durch ein chemisch-mechanisches Polieren (CMP) teilweise entfernt, um die Maskenschicht freizulegen, wodurch aktive Halbleiterbereiche (zwischen STI-Gräben 113) gebildet werden. Nachfolgend wird ein oberer Bereich der STI-Füllung vertieft, d. h. zusammen mit der strukturierten Maske teilweise entfernt, so dass sich die Oberseite des STI auf der Höhe der Oberseite des HVT-Gatedielektrikumoxids 103 befindet.
  • Bezugnehmend auf 2C wird die Tunnelbarrierenschicht 105 (105a, 105b, 105c) ohne Strukturierung auf allen drei Bereichen des integrierten Schaltkreises gebildet.
  • Bezugnehmend auf 2D wird die erste leitfähige Schicht 115 (z. B. eine Polysiliciumgateschicht) auf dem mittleren und rechten Bereich des integrierten Schaltkreises gebildet. Die Ladungsspeicherschicht 107 wird auf der Tunnelbarrierenschicht 105 innerhalb des linken Speicherzellenbereichs des integrierten Schaltkreises gebildet. Die Blockierisolationsschicht 117 wird auf der Ladungsspeicherschicht 107 innerhalb des linken Speicherzellenbereichs des integrierten Schaltkreises gebildet. Die Blockierisolationsschicht 117 kann zum Beispiel durch eine Technik wie atomare chemische Gasphasenschichtabscheidung (ALCVD) aufgebracht werden.
  • Bezugnehmend auf 2E wird die zweite leitfähige Schicht 119 innerhalb des linken Speicherzellenbereichs auf der Blockierisolationsschicht 117 und innerhalb der LVT- und HVT-Bereiche des integrierten Schaltkreises direkt auf der ersten leitfähigen Schicht 115 gebildet. Dann wird eine strukturierte Photoresistschicht 121 als Gatemaske auf der zweiten leitfähigen Schicht 119 gebildet. Dann werden diejenigen Bereiche der ersten leitfähigen Schicht 119 und der zweiten leitfähigen Schicht 115 weggeätzt, die nicht mit der strukturierten Photoresistschicht 121 bedeckt (überlappt) sind, um die einzelnen Gateelektroden der Transistoren 130, 132, 134, 136 und 138 zu bilden. Dann werden die vertikalen Seiten der strukturierten Gateelektroden der einzelnen Transistoren 130, 132, 134, 136 und 138 mit einem Abstandshalter (z. B. Oxid) 126 bedeckt (siehe 2F). Die Bereiche der Ladungsspeicherschicht 107 und der Blockierisolationsschicht 117, die nicht mit dem Abstandshalter (z. B. Oxid) 126 oder der strukturierten Photoresistschicht 121 bedeckt (überlappt) sind, werden entfernt. Und dann werden n+-leitende Störstellendiffusionen 128 auf entgegengesetzten Seiten der Transistorkanäle innerhalb des Substrats 101 gebildet. Somit sind die Speicherzellentransistoren 134 der Speicherzelle 131, die Transistoren für niedrige Spannung (LVT) 136 und die Transistoren für hohe Spannung (HVT) 138 fertiggestellt.
  • Als Ergebnis werden die Tunnelbarrierenschicht 105, die erste Ladungsspeicherschicht 107, die Blockierisolationsschicht 117, die Gateelektrodenschicht 115/119 und die strukturierte Photoresistschicht 121 auf aktiven Gebieten in allen drei Bereichen des integrierten Schaltkreises gebildet. Und die Tunnelbarrierenschicht 105 (105a, 105b, 105c) bedeckt (überlappt) die STI-Füllung in jedem der drei Bereiche des integrierten Schaltkreises.
  • 3F ist eine Seitenquerschnittansicht (z. B. parallel zu einer nicht gezeigten Bitleitung) von drei Bereichen eines integrierten Schaltkreises, der ein Speicherbauelement enthält, gemäß einer weiteren Ausführungsform der Erfindung. 3F zeigt insbesondere die Struktur von Transistoren in dem Speicherbauelement, die in dem integrierten Schaltkreis auf einem Substrat 101 ausgebildet sind. Das Speicherbauelement von 3F gleicht dem Speicherbauelement von 2F, mit der Ausnahme, dass sich die Struktur von Transistoren für niedrige Spannung LVT und von Transistoren für hohe Spannung HVT in dem Speicherbauelement von 3F von jenen in dem Speicherbauelement von 2F unterscheidet. Die Struktur von Transistoren in den Speicherzellen 131 (Transistoren 130, 134, 132) in dem Speicherbauelement von 3F ist die gleiche wie in dem Speicherbauelement von 2F, und auf eine redundante Beschreibung derselben wird verzichtet.
  • Bezugnehmend auf 3F beinhaltet in dem zweiten Bereich (mittlerer Bereich von 3F) des integrierten Schaltkreises die Mehrzahl von Transistoren für niedrige Spannung (LVT) 136 des Speicherbauelements, die in dem peripheren Gebiet des integrierten Schaltkreises ausgebildet sind, ein Gatedielektrikum 103b, das im Wesentlichen aus Oxid bestehen kann. In dem dritten Bereich (rechter Seitenbereich von 3F) des integrierten Schaltkreises weist die Mehrzahl von Transistoren für hohe Spannung (HVT) 138 Gatedielektrika 103c auf, die ebenfalls im Wesentlichen aus Oxid bestehen können. Wie in 3F gezeigt, enthalten die jeweiligen Gatedielektrika 103b und 103c der Transistoren für niedrige Spannung (LVT) 136 und der Transistoren für hohe Spannung (HVT 138) die zweite (”Nitrid”-)Schicht 105-2 der Tunnelbarrierenschicht 105a nicht, die innerhalb des linken Speicherzellenbereichs des Speicherbauelements über dem Substrat ausgebildet ist. Das Gatedielektri kum (Oxid) 103c des Transistors für hohe Spannung (HVT) 138 kann dicker als das Gatedielektrikum (Oxid) 103b der Transistoren für niedrige Spannung (LVT) 136 sein.
  • Die 3A bis 3E zeigen die Schritte eines Verfahrens zur Herstellung des Speicherbauelements von 3F. Bezugnehmend auf 3A wird eine dielektrische (Oxid-)Schicht 103 auf der Oberseite des Bereichs mit Transistoren für hohe Spannung (HVT) des Substrats 101 für das Gatedielektrikum von Transistoren für hohe Spannung (HVT) in diesem rechen Seitenbereich des integrierten Schaltkreises gebildet.
  • Bezugnehmend auf 3B wird eine zweite dielektrische (Oxid-)Schicht auf der Oberseite der Substratbereiche 101B und 101C gebildet, um die Gatedielektrikumoxidschicht 103b der Transistoren für niedrige Spannung (LVT) und die dickere Gatedielektrikumschicht 103c der Transistoren für hohe Spannung (HVT) in diesen Bereichen des integrierten Schaltkreises zu bilden. Dann wird eine strukturierte Maskenschicht (nicht gezeigt) auf dem Substrat 101 sowie auf dem LVT-Gatedielektrikumoxid 103b und auf dem HVT-Gatedielektrikumoxid 103c gebildet. Unter Verwendung der strukturierten Maske werden Bereiche des Substrats 101 und der LVT- und HVT-Gatedielektrikumoxide 103a und 103b entfernt, um Gräben in dem Substrat 101 zu bilden. Ein Grabenfüllmaterial (z. B. Siliciumoxid) wird auf der resultierenden Struktur gebildet, um die Gräben zu füllen. Die Grabenfüllung wird durch ein chemisch-mechanisches Polieren (CMP) teilweise entfernt, um die Maskenschicht freizulegen, wodurch aktive Halbleiterbereiche (zwischen STI-Gräben 113) gebildet werden. Nachfolgend wird ein oberer Bereich der STI-Füllung vertieft, d. h. zusammen mit der strukturierten Maske teilweise entfernt, so dass sich die Oberseite der STI auf der Höhe der Oberseite der Gatedielektrikumoxide 103b und 103c befindet.
  • Bezugnehmend auf 3C wird die erste leitfähige Schicht 115 (z. B. eine Polysiliciumgateschicht) auf dem mittleren und dem rechten Bereich des integrierten Schaltkreises gebildet, welche die STIs 113 überlappt.
  • Bezugnehmend auf 3D werden die Tunnelbarrierenschicht 105a, die Ladungsspeicherschicht 107 und die Blockierisolationsschicht 117 sequentiell auf dem linken Speicherzellenbereich des Substrats gebildet, der die STIs 113 überlappt.
  • Bezugnehmend auf 3E wird die zweite leitfähige Schicht 119 (z. B. eine Polysiliciumgateschicht) auf allen drei Bereichen des integrierten Schaltkreises gebildet. Die zweite leitfähige Schicht 119 kann innerhalb der mittleren und rechten LVT- und HVT-Bereiche des integrierten Schaltkreises direkt auf der ersten leitfähigen Schicht 115 gebildet werden. Dann wird eine strukturierte Photoresistschicht 121 als Gatemaske auf der zweiten leitfähigen Schicht 119 gebildet.
  • Bezugnehmend auf 3F werden diejenigen Bereiche der ersten leitfähigen Schicht 119 und der zweiten leitfähigen Schicht 115 weggeätzt, die nicht mit der strukturierten Photoresistschicht 121 bedeckt (überlappt) sind, um die einzelnen Gateelektroden der Transistoren 130, 132, 134, 136 und 138 zu bilden. Dann werden die vertikalen Seiten der strukturierten Gateelektroden der einzelnen Transistoren 130, 132, 134, 1436 und 138 mit einem Abstandshalter (z. B. Oxid) 126 bedeckt. Die Bereiche der Ladungsspeicherschicht 107 und der Blockierisolationsschicht 117, die nicht mit dem Abstandshalter (z. B. Oxid) 126 oder der strukturierten Photoresistschicht 121 bedeckt (überlappt) sind, werden entfernt. Und dann werden n+-leitende Störstellendiffusionen 128 auf entgegengesetzten Seiten der Transistorkanäle innerhalb des Substrats 101 gebildet. So werden die Speicherzellentransistoren 134 der Spei cherzelle 131, die Transistoren für niedrige Spannung (LVT) 136 und die Transistoren für hohe Spannung (HVT) 138, gebildet.
  • Als Ergebnis sind die Tunnelbarrierenschicht 105, die erste Ladungsspeicherschicht 107, die Blockierisolationsschicht 117, die Gateelektrodenschicht 115/119 und die strukturierte Photoresistschicht 121 auf aktiven Gebieten in allen drei Bereichen des integrierten Schaltkreises gebildet. Und die Tunnelbarrierenschicht 105 (105a) bedeckt (überlappt) die STI im linken Speicherzellenbereich, jedoch nicht im mittleren und im rechten Bereich des integrierten Schaltkreises. Die erste Ladungsspeicherschicht 107 und die Blockierisolationsschicht 117 überlappen jedoch keine STI in dem integrierten Schaltkreis.
  • 4 ist eine Querschnittansicht (z. B. parallel zu einer Bitleitung) (nicht gezeigt) von drei Bereichen eines integrierten Schaltkreises, der ein Speicherbauelement enthält, gemäß einer weiteren Ausführungsform der Erfindung. 4 zeigt insbesondere die Struktur von Transistoren in dem Speicherbauelement, die in einem integrierten Schaltkreis auf einem Substrat 101 ausgebildet sind. Das Speicherbauelement von 4 ist dem Speicherbauelement von 2F ähnlich, mit der Ausnahme, dass die Schichten der Transistoren, die nach der Tunnelbarrierenschicht 105 (105a, 105b, 105c) gebildet sind, anders strukturiert sind und die Dotierung der n+-leitenden Störstellendiffusionen in den Substratbereichen 101B, 101C anders strukturiert ist. Diese Unterschiede sind in der Verwendung von zwei Abstandshaltern, einem inneren Abstandshalter 126 und einem äußeren Abstandshalter 127, als strukturierte Dotiermasken begründet.
  • Bezugnehmend auf 4 können die zugehörigen Tunnelbarrierenschichtbereiche 105a, 105b und 105c in den drei Typen von Transistoren 131, LVT 136 und HVT 138 unter Verwendung der gleichen Prozessschritte ohne Strukturieren irgendeiner der Komponentenschichten 105-1, 105-2 und 105-3 ungefähr gleichzeitig gebildet werden. Danach werden eine Ladungsspeicherschicht 107 und eine Blockierisolationsschicht 117 sequentiell innerhalb des linken Bereichs der Speicherzelle 131 des integrierten Schaltkreises gebildet. Danach wird/werden eine (oder mehrere) leitfähige Schicht(en) 115 und/oder 119 gebildet. Danach wird eine Schicht aus Photoresistmaterial 121 (121a, 121b, 121c) über der/den leitfähigen Schicht(en) 115 und/oder 119 strukturiert. Dann werden die leitfähige(n) Schicht(en) 115 und/oder 119 geätzt und dadurch strukturiert, um die Gateelektroden der einzelnen Transistoren 131, 136, 138 in allen drei Bereichen des integrierten Schaltkreises zu bilden. Danach wird auf den vertikalen Seiten der strukturierten Gateelektroden der einzelnen Transistoren in allen drei Bereichen des integrierten Schaltkreises ein innerer Abstandshalter gebildet. Danach wird der innere Abstandshalter 126 als Maske verwendet, um die Blockierisolationsschicht 117 und die Ladungseinfangschicht 107 (die einzelne Ladungsspeicherbereiche bildet) innerhalb des linken Bereichs der Speicherzelle 131 des integrierten Schaltkreises zu durchtrennen (zu strukturieren). Danach wird ein äußerer Abstandshalter 127 auf den ungefähr vertikalen Seiten des inneren Abstandshalters 126 in allen drei Bereichen des integrierten Schaltkreises gebildet. Danach wird der äußere Abstandshalter 127 als Maske verwendet, um die Dotierung der n+-leitenden Störstellendiffusionen 128 in dem Substrat (101a, 101b, 101c) in allen drei Bereichen des integrierten Schaltkreises zu strukturieren. Die n+-leitenden Störstellendiffusionen 128 können durch Ionenimplantation und/oder andere Diffusionsverfahren gebildet werden. In alternativen Ausführungsformen können die in 3F gezeigten Speicherbauelemente in ähnlicher Weise unter Verwendung von zwei Abstandshaltern 126 und 127 als Strukturmasken anstelle der Verwendung von lediglich einem derartigen Abstandshalter 126 zur Durchtrennung (Strukturierung) der Blockierisolationsschicht 117 und der Ladungseinfangschicht 107 (die einzelne Ladungsspeicherbereiche bildet) modifiziert werden.
  • 5H zeigt drei Bereiche eines integrierten Schaltkreises, der ein Speicherbauelement enthält, gemäß einer weiteren Ausführungsform der Erfindung. 5H zeigt insbesondere die Struktur von Transistoren in dem Speicherbauelement, die in einem integrierten Schaltkreis auf einem Substrat 101 ausgebildet sind. Das Speicherbauelement von 5H unterscheidet sich von dem Speicherbauelement von 2F dahingehend, dass einige der über der Tunnelbarrierenschicht 105 (105a, 105b, 105c) ausgebildeten Schichten unterschiedlich sind. Dieser Unterschied ist in der Verwendung einer ersten leitfähigen Schicht 115 als Ladungsspeicherschicht (floatendes Gate) von Speicherzellen 134 und der Verwendung von angrenzenden Kontakten 119a zwischen der ersten leitfähigen Schicht 115 und der zweiten leitfähigen Schicht 119 zur Bildung von Gateelektroden der einzelnen Transistoren 130, 132, 136, 138 begründet. Das floatende Gate 115 kann aus hoch n-leitend dotiertem Polysilicium bestehen. Die Information, die in der Speicherzelle gespeichert ist, ist durch die Ladung auf dem floatenden Gate 115 bestimmt. Das Auslesen der Speicherzellen 134 kann durch Verwenden der Gateelektroden 119 durchgeführt werden.
  • In der in 5H gezeigten vorliegenden exemplarischen Ausführungsform wird die Tunnelbarrierenschicht 105 (105a, 105b, 105c) gebildet, bevor ein Prozess für eine flache Grabenisolation (STI) eine Mehrzahl von STIs 113 überall in den verschiedenen Substratbereichen 101A, 101B, 101C gebildet hat. Die Tunnelbarrierenschicht 105 (105a, 105b, 105c), welche die zweite (”Nitrid”-)Schicht 105-2 beinhaltet, ist durch die mit Oxid gefüllten STI-Gräben durchtrennt, die in jedem der Substratbereiche 101A, 11B, 101C ausgebildet sind. Die Tunnelbarrierenschicht 105 (105a, 105b, 105c), welche die zweite (”Nitrid”-)Schicht 105-2 beinhaltet, ist in dem Gatedielektrikum jedes einzelnen Transistors 130, 132, 136 und 138 enthalten. In der in 5H gezeigten exemplarischen Ausführungsform ist die Tunnelbarrierenschicht 105 (105b), die aus drei Schichten (105-1, 105-2, 105-3) besteht, das Gatedielektrikum zwischen der Gateelektrode 115/119 des Transistors für niedrige Spannung (LVT) und seinem Kanal in dem Halbleitersubstrat 101B. Somit ist die Tunnelbarrierenschicht 105 (105a, 105b, 105c), welche die zweite (”Nitrid”-)Schicht 105-2 beinhaltet, das gesamte Gatedielektrikum jedes einzelnen Transistors 130, 132 und 136.
  • In einigen Ausführungsformen kann die Tunnelbarrierenschicht 105 (105a, 105b, 105c), die in allen drei Bereichen des integrierten Schaltkreises ausgebildet ist, in einer Reihe von Prozessschritten gebildet werden, die kein Strukturieren (anders als durch Bildung der STI-Gräben 113) von einer oder mehreren der Komponentenschichten 105-1, 105-2, 105-3 beinhalten.
  • Die 5A bis 5G zeigen die Schritte eines Verfahrens zur Herstellung des Speicherbauelements von 5H. Bezugnehmend auf 5A wird eine dicke Gatedielektrikum(Oxid)-Schicht 103 auf der Oberseite des Substratbereichs 101C für das Gatedielektrikum der Transistoren für hohe Spannung (HVT) in dem rechten Bereich des integrierten Schaltkreises gebildet.
  • Bezugnehmend auf 5B wird die Tunnelbarrierenschicht 105 (105a, 105b, 105c) ohne Strukturieren auf allen drei Bereichen des integrierten Schaltkreises, direkt auf dem Substrat 100 (101A und 101B) und direkt auf der dicken Gatedielektrikum(Oxid)-Schicht 103 gebildet.
  • Bezugnehmend auf 5C wird eine Pufferschicht 109 ohne Strukturieren auf allen drei Bereichen des integrierten Schaltkreises direkt auf der Tunnelbarrierenschicht 105 (105a, 105b, 105c) gebildet. Dann wird eine Stoppschicht 111 ohne Strukturieren auf allen drei Bereichen des integrierten Schaltkreises direkt auf der Pufferschicht 109 gebildet. Dann wird eine strukturierte Maskenschicht (nicht gezeigt) auf der Stoppschicht 111 gebildet. Unter Verwendung der strukturierten Maske werden Berei che der Stoppschicht 111, der Pufferschicht 109, der Tunnelbarrierenschicht 105 (105a, 105b, 105c), des HVT-Gatedielektrikumoxids 103 und des Substrats 101 entfernt, um Gräben in dem Substrat 101 (101A, 101B, 101C) zu bilden. Auf der resultierenden Struktur wird ein Grabenfüllmaterial (z. B. Siliciumoxid) gebildet, um die Gräben zu füllen. Die Grabenfüllung wird teilweise entfernt (z. B. durch chemisch-mechanisches Polieren (CMP)), um die Stoppschicht 111 und/oder die Pufferschicht 109 freizulegen.
  • Bezugnehmend auf 5D werden die Stoppschicht 111 und die Pufferschicht 109 bis auf die Oberseite der Tunnelbarrierenschicht 105 entfernt (z. B. durch chemisches Ätzen), wobei Vertiefungen dazwischen und unterhalb der Oberseite der STIs in dem Substrat 101 (101A, 101B, 101C) zurückbleiben.
  • Bezugnehmend auf 5E wird die erste leitfähige Schicht 115 (z. B. eine Polysiliciumgateschicht) ohne Strukturieren auf der Tunnelbarrierenschicht 105 (105a, 105b, 105c) in dem mittleren und dem rechten Bereich des integrierten Schaltkreises gebildet, die auch die Vertiefungen dazwischen füllt und die Oberseite der STIs bedeckt. Innerhalb des linken Bereichs der Speicherzelle 131 des Speicherbauelements bildet die erste leitfähige Schicht 115 (nachfolgend strukturiert) eine Ladungsspeicherschicht (floatendes Gate), die auf der Tunnelbarrierenschicht 105 ausgebildet ist.
  • Bezugnehmend auf 5F wird die Blockierisolationsschicht 117 auf der ersten leitfähigen Schicht 115 innerhalb aller drei Bereiche des Speicherbauelements gebildet und strukturiert. Das Strukturieren der Blockierisolationsschicht 117 erzeugt eine Mehrzahl von Durchkontaktöffnungen 118a bis hinunter auf die Oberseite der ersten leitfähigen Schicht 115 für ein nachfolgendes Füllen mit einem leitfähigen Material 119, um eine Mehrzahl von angrenzenden Kontakten 119a zu bilden, siehe 5G.
  • Bezugnehmend auf 5G wird die zweite leitfähige Schicht 119 ohne Strukturieren auf der strukturierten Blockierisolationsschicht 117 gebildet, wobei die Mehrzahl von Durchkontaktöffnungen 118a bis hinunter auf die Oberseite der ersten leitfähigen Schicht 115 (unter Bilden einer Mehrzahl von angrenzenden Kontakten 119a) innerhalb aller drei Bereiche des Speicherbauelements gefüllt wird. Dann wird eine strukturierte Photoresistschicht 121 (121a, 121b, 121c) als Gatemaske auf der zweiten leitfähigen Schicht 119 gebildet. Dann werden die Bereiche der ersten leitfähigen Schicht 119, der Blockierisolationsschicht 117 und der zweiten leitfähigen Schicht 115 weggeätzt, die nicht durch die strukturierte Photoresistschicht 121 (121a, 121b, 121c) bedeckt (überlappt) sind, um die einzelnen Gateelektroden der Transistoren 130, 132, 134, 136 und 138 zu bilden. Außerdem werden floatende Gates aus der ersten leitfähigen Schicht 115 in Speicherzellen 134 gebildet.
  • Wiederum bezugnehmend auf 5H werden die vertikalen Seiten der strukturierten Gateelektroden der einzelnen Transistoren 130, 132, 134, 136 und 138 mit einem Abstandshalter (z. B. Oxid) 126 bedeckt. Und dann werden n+-leitende Störstellendiffusionen 128 auf entgegengesetzten Seiten der Transistorkanäle innerhalb des Substrats 101 gebildet. Damit sind die Speicherzellentransistoren 131, die Transistoren für niedrige Spannung (LVT) 136 und die Transistoren für hohe Spannung (HVT) 138 fertiggestellt.
  • Als Ergebnis ist die Tunnelbarrierenschicht 105 auf aktiven Gebieten in allen drei Bereichen des integrierten Schaltkreises ausgebildet. Die Tunnelbarrierenschicht 105 (105a, 105b, 105c) bedeckt (überlappt) die STIs in keinem der drei Bereiche des integrierten Schaltkreises. Die Tunnelbarrierenschicht 105 stellt das gesamte Gatedielektrikum der Transisto ren 130 und 132 in den Speicherzellen 131 und der Transistoren für niedrige Spannung (LVT) dar. Die Tunnelbarrierenschicht 105 (105c) bildet einen Teil des Gatedielektrikums (105c + 103) in den Transistoren für hohe Spannung (HVT).
  • 6 zeigt ein Computersystem 600 mit einem Flash-Speicherbauelement gemäß einer exemplarischen Ausführungsform der Erfindung. Das Computersystem 600 beinhaltet ein Speichersystem 1310 mit einem Flash-Speicherbauelement 1311 gemäß einer Ausführungsform der Erfindung. Das Speicherbauelement 1311 ist mit einer Speichersteuereinheit 1312 gekoppelt, um auf das Flash-Speicherzellenfeld in dem Flash-Speicherbauelement 1311 zuzugreifen. Das Flash-Speicherbauelement 1311, das mit der Speichersteuereinheit 1312 gekoppelt ist, bildet einen Teil des Computersystems 600. Einige Beispiele des Computersystems 600 beinhalten Personalcomputer, periphere Bauelemente, drahtlose Bauelemente, Digitalkameras, Personal Digital Assistants (PDAs), MP3-Audioplayer, MPEG-Videoplayer, digitale Audiorekorder und digitale Videorekorder. Das Speichersystem 1310 kann ein Festplattenlaufwerk auf Speicherkartenbasis, eine Festkörperdisk SSD (CIS), eine Hybrid(SSD/magnetische)-Disk, ein Kamerabildprozessor (CIS) oder ein Speicherkern sein, der in die CPU 1330 integriert ist.
  • Das Speicherbauelement 1311 des Speichersystems 1310 von 6 empfängt Steuersignale über Steuerleitungen von dem Systembus 1360 über die Speichersteuereinheit 1312, um den Zugriff auf das Speicherzellenfeld in dem Speicherbauelement 1311 zu steuern. Ein Zugriff auf das Speicherzellenfeld in dem Speicherbauelement 1311 wird durch integrierte Transistoren in einem peripheren Schaltungsaufbau und über Wortleitungen und Bitleitungen in dem Speicherbauelement 1311 zu einer oder mehreren Zielspeicherzellen geleitet. Nach einem Zugriff auf das Speicherzellenfeld in Reaktion auf die Steuersignale und die Adressensignale werden Daten durch die integrierten Transistoren in dem pe ripheren Schaltungsaufbau in dem Speicherbauelement 1311 in die Speicherzellen geschrieben oder aus diesen gelesen.
  • Das Speicherbauelement 1311 des Speichersystems 1310 von 6 und das Speicherbauelement in der Speicherkarte 1210 von 1 können in verschiedenen Packungstypen montiert sein, die Ball Grid Arrays (BGAs), Chip Scale Packages (DSPs), Plastic Leaded Chip Carrier (PLCC), Plastic Dual In-Line Package (PDIP), Mehrchippackung (MCP), Wafer-level Fabricated Package (WFP) und Wafer-Level Processed Stack Package (WSP) umfassen.
  • Wie vorstehend beschrieben, sind in Speicherbauelementen gemäß exemplarischen Ausführungsformen der Erfindung Speicherzellen, Transistoren für niedrige Spannung und Transistoren für hohe Spannung, die bei einer vergleichsweise höheren Spannung arbeiten, integriert und werden unter Verwendung der gleichen Prozessschritte gebildet, womit die Fertigungseffizienz erhöht wird.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • - US 2006/0198190 A1 [0004]
    • - US 2006/0202262 A1 [0004]
    • - US 2006/0202252 A1 [0004]
    • - US 6784484 [0004]
    • - US 7026686 [0004]
    • - US 6858906 [0039]
    • - US 7253467 [0039]
    • - US 2006/0180851 A1 [0039]

Claims (38)

  1. Integrierter Schaltkreis mit – einem Speicherzellenbereich mit einer Mehrzahl von Speicherzellentransistoren (134), wobei jeder Speicherzellentransistor eine auf einem Substrat (101) ausgebildete Tunnelbarrierenschicht (105a) und eine über der Tunnelbarrierenschicht ausgebildete Ladungsspeicherschicht (107) sowie eine über der Ladungsspeicherschicht ausgebildete Blockierschicht (117) beinhaltet und seine Transistorgateelektrode (119) über der Blockierschicht ausgebildet ist, und – einer in dem Speicherzellenbereich ausgebildeten ersten Grabenisolation (TI) zum Isolieren von wenigstens einem der Seicherzellentransistoren, – wobei die Tunnelbarrierenschicht eine erste dielektrische Schicht und eine zweite dielektrische Schicht beinhaltet und/oder wobei die Tunnelbarrierenschicht in jedem der Mehrzahl von Speicherzellentransistoren und auf der ersten Grabenisolation in dem Speicherzellenbereich ausgebildet ist.
  2. Integrierter Schaltkreis nach Anspruch 1, wobei die Tunnelbarrierenschicht kontinuierlich in der Mehrzahl von Speicherzellentransistoren und auf der ersten Grabenisolation in dem Speicherzellenbereich ausgebildet ist.
  3. Integrierter Schaltkreis nach Anspruch 1 oder 2, wobei die erste dielektrische Schicht der Tunnelbarrierenschicht ein höheres k als die zweite dielektrische Schicht der Tunnelbarrierenschicht aufweist.
  4. Integrierter Schaltkreis nach einem der Ansprüche 1 bis 3, wobei die erste dielektrische Schicht der Tunnelbarrierenschicht eine Auswahl aus der Gruppe beinhaltet, die aus SiON, SiN, Al2O3, HfO2, HfSiON und ZrO2 besteht.
  5. Integrierter Schaltkreis nach einem der Ansprüche 1 bis 4, wobei die innerhalb des Speicherzellenbereichs ausgebildete Tunnelbarrierenschicht des Weiteren eine dritte dielektrische Schicht beinhaltet, wobei die erste dielektrische Schicht der Tunnelbarrierenschicht über der dritten dielektrischen Schicht der Tunnelbarrierenschicht ausgebildet ist und die zweite dielektrische Schicht der Tunnelbarrierenschicht über der ersten dielektrischen Schicht der Tunnelbarrierenschicht ausgebildet ist.
  6. Integrierter Schaltkreis nach einem der Ansprüche 1 bis 5, wobei die Ladungsspeicherschicht floatende Gates der Speicherzellentransistoren beinhaltet.
  7. Integrierter Schaltkreis nach einem der Ansprüche 1 bis 6, wobei die erste Grabenisolation in dem Speicherzellenbereich Oxid beinhaltet.
  8. Integrierter Schaltkreis nach einem der Ansprüche 1 bis 7, wobei der erste und der zweite Speicherzellentransistor in einer Kette vom NAND-Typ ausgebildet sind und die in dem Speicherzellenbereich ausgebildete erste Grabenisolation die Kette isoliert, die den ersten und den zweiten Speicherzellentransistor beinhaltet.
  9. Integrierter Schaltkreis nach Anspruch 8, wobei die Speicherschicht und die Blockierschicht des ersten Speicherzellentransistors in der Kette so strukturiert sind, dass sie von der Speicher schicht und der Blockierschicht eines zweiten Speicherzellentransistors in der Kette getrennt sind.
  10. Integrierter Schaltkreis nach einem der Ansprüche 1 bis 9, der des Weiteren beinhaltet: – einen peripheren Bereich außerhalb des Speicherzellenbereichs, der Transistoren für niedrige Spannung (LVT) und Transistoren für hohe Spannung (HVT) beinhaltet, – eine in dem peripheren Bereich ausgebildete zweite Grabenisolation (TI) zum Isolieren von wenigstens einem der Transistoren für niedrige Spannung und – eine in dem peripheren Bereich ausgebildete dritte Grabenisolation (TI) zum Isolieren von wenigstens einem der Transistoren für hohe Spannung.
  11. Integrierter Schaltkreis nach Anspruch 10, wobei die Tunnelbarrierenschicht auf der zweiten Grabenisolation und auf der dritten Grabenisolation in dem peripheren Bereich ausgebildet ist.
  12. Integrierter Schaltkreis nach Anspruch 10 oder 11, wobei die Tunnelbarrierenschicht nicht auf der zweiten Grabenisolation ausgebildet ist und/oder nicht auf der dritten Grabenisolation in dem peripheren Bereich ausgebildet ist.
  13. Integrierter Schaltkreis nach einem der Ansprüche 10 bis 12, wobei wenigstens eine der ersten Grabenisolation, der zweiten Grabenisolation und der dritten Grabenisolation das gleiche dielektrische Material wie die zweite dielektrische Schicht der Tunnelbarrierenschicht beinhaltet.
  14. Integrierter Schaltkreis nach einem der Ansprüche 10 bis 13, wobei jeder der Speicherzellentransistoren, der Transistoren für nied rige Spannung und der Transistoren für hohe Spannung ein Feldeffekttransistor (FET) mit einem Transistorgate ist.
  15. Integrierter Schaltkreis nach einem der Ansprüche 10 bis 14, wobei das Gatedielektrikum der Transistoren für hohe Spannung die Tunnelbarrierenschicht und eine Oxidschicht beinhaltet.
  16. Integrierter Schaltkreis nach einem der Ansprüche 10 bis 15, wobei die dritte Grabenisolation in dem peripheren Bereich Oxid beinhaltet und die Tunnelbarrierenschicht auf der dritten Grabenisolation in dem peripheren Bereich ausgebildet ist.
  17. Integrierter Schaltkreis nach einem der Ansprüche 10 bis 16, wobei das Gatedielektrikum der Transistoren für niedrige Spannung (LVT) im Wesentlichen aus der Tunnelbarrierenschicht besteht.
  18. Integrierter Schaltkreis nach einem der Ansprüche 10, 11 und '13 bis 17, wobei die Tunnelbarrierenschicht auf der zweiten Grabenisolation und auf der dritten Grabenisolation ausgebildet ist.
  19. Integrierter Schaltkreis nach einem der Ansprüche 10 bis 18, wobei keiner der Transistoren für niedrige Spannung (LVT) und der Transistoren für hohe Spannung (HVT) die Tunnelbarrierenschicht beinhaltet.
  20. Integrierter Schaltkreis nach einem der Ansprüche 10 bis 18, wobei die Gateoxidschicht der HVT dicker als die Gateoxidschicht der LVT ist.
  21. Verfahren zur Herstellung eines integrierten Schaltkreises gemäß einem der Ansprüche 1 bis 20, das umfasst: – Bilden einer Mehrzahl von Speicherzellentransistoren (134) in einem Speicherzellenbereich durch Bilden einer Tunnelbarrierenschicht (105a) auf einem Substrat (101), einer Ladungsspeicherschicht (107) über der Tunnelbarrierenschicht, einer Blockierschicht über der Ladungsspeicherschicht und einer Gateelektrode (119) über der Blockierschicht in einem Speicherzellenbereich und – Bilden einer ersten Grabenisolation (TI) in dem Speicherzellenbereich zum Isolieren von wenigstens einem der Speicherzellentransistoren, – wobei die Tunnelbarrierenschicht unter Verwendung einer ersten dielektrischen Schicht und einer zweiten dielektrischen Schicht gebildet wird und/oder wobei die Tunnelbarrierenschicht in jedem der Mehrzahl von Speicherzellentransistoren und auf der ersten Grabenisolation in dem Speicherzellenbereich gebildet wird.
  22. Verfahren zur Herstellung eines integrierten Schaltkreises auf einem Substrat, wobei der integrierte Schaltkreis einen Speicherzellenbereich mit einer Mehrzahl von Speicherzellentransistoren, die jeweils eine Gateelektrode aufweisen, und einen peripheren Bereich aufweist, der Transistoren für niedrige Spannung (LVT) und Transistoren für hohe Spannung (HVT) außerhalb des Speicherzellenbereichs beinhaltet, wobei das Verfahren umfasst: – Bilden einer ersten Grabenisolation (TI) innerhalb des Speicherzellenbereichs zum Isolieren von wenigstens einem der Speicherzellentransistoren, Bilden einer zweiten Grabenisolation (TI) zum Isolieren von wenigstens einem der Transistoren für niedrige Spannung (LVT) und Bilden einer dritten Grabenisolation (TI) zum Isolieren von wenigstens einem der Transistoren für hohe Spannung (HVT) und – Bilden einer Tunnelbarrierenschicht mit einer ersten und einer zweiten dielektrischen Schicht innerhalb des Speicherzellenbereichs zwischen den Gateelektroden der Speicherzellentransistoren und dem Substrat und innerhalb des peripheren Bereichs.
  23. Verfahren nach Anspruch 22, wobei das Bilden der Tunnelbarrierenschicht innerhalb des peripheren Bereichs das Bilden der Tunnelbarrierenschicht innerhalb der Transistoren für niedrige Spannung (LVT) und innerhalb der Transistoren für hohe Spannung (HVT) beinhaltet.
  24. Verfahren nach Anspruch 22 oder 23, wobei die erste, die zweite und die dritte Grabenisolation vor dem Bilden der Tunnelbarrierenschicht gebildet werden und die Tunnelbarrierenschicht auf der ersten Grabenisolation gebildet wird.
  25. Verfahren nach Anspruch 22 oder 23, wobei die erste Grabenisolation, die zweite Grabenisolation und die dritte Grabenisolation vor dem Bilden der Tunnelbarrierenschicht gebildet werden und die Tunnelbarrierenschicht auf der zweiten Grabenisolation und auf der dritten Grabenisolation gebildet wird.
  26. Verfahren nach Anspruch 22 oder 23, wobei die erste Grabenisolation, die zweite Grabenisolation und die dritte Grabenisolation nach dem Bilden der Tunnelbarrierenschicht gebildet werden und die Tunnelbarrierenschicht weder auf der ersten Grabenisolation, noch auf der zweiten Grabenisolation, noch auf der dritten Grabenisolation gebildet wird.
  27. Verfahren nach einem der Ansprüche 22 bis 26, wobei der Schritt des Bildens der ersten Grabenisolation, der zweiten Grabenisolation und der dritten Grabenisolation die Unterschritte umfasst: – Bilden einer Pufferschicht (109) auf der Tunnelbarrierenschicht, – Bilden einer Stoppschicht auf der Pufferschicht, – Ätzen der Pufferschicht, der Stoppschicht und des Substrats, um Gräben zu bilden, – Füllen der Gräben und – Entfernen der Pufferschicht und der Stoppschicht.
  28. Verfahren nach einem der Ansprüche 22 bis 27, das des Weiteren die Schritte umfasst: – Bilden einer ersten leitfähigen Schicht auf der Tunnelbarrierenschicht, – Bilden einer Blockierisolationsschicht auf der ersten leitfähigen Schicht, – Strukturieren der Blockierisolationsschicht innerhalb des peripheren Bereichs, um angrenzende Kontaktöffnungen zu bilden, – Strukturieren der Blockierisolationsschicht innerhalb des Speicherzellenbereichs, um Gatedielektrika der Speicherzellentransistoren und angrenzende Kontaktöffnungen zu bilden, – Bilden einer zweiten leitfähigen Schicht auf der strukturierten Blockierisolationsschicht und Bilden von angrenzenden Kontakten, welche die erste leitfähige Schicht und die zweite leitfähige Schicht innerhalb der Gateelektroden der LVT und der HVT in dem peripheren Bereich verbinden, und – Strukturieren der zweiten leitfähigen Schicht, der Blockierisolationsschicht und der ersten leitfähigen Schicht innerhalb des peripheren Bereichs.
  29. Verfahren zur Herstellung eines integrierten Schaltkreises auf einem Substrat, wobei der integrierte Schaltkreis einen Speicherzel lenbereich mit einer Mehrzahl von Speicherzellentransistoren, die jeweils eine Gateelektrode aufweisen, und einen peripheren Bereich mit Transistoren für niedrige Spannung (LVT) und Transistoren für hohe Spannung (HVT) außerhalb des Speicherzellenbereichs aufweist, wobei das Verfahren umfasst: – Bilden einer Gateoxidschicht auf dem Substrat innerhalb des peripheren Bereichs, – Bilden einer ersten Grabenisolation (TI) innerhalb des Speicherzellenbereichs zum Isolieren von wenigstens einem der Speicherzellentransistoren und Bilden einer zweiten Grabenisolation (TI) zum Isolieren von wenigstens einem der Transistoren für niedrige Spannung (LVT) und Bilden einer dritten Grabenisolation (TI) zum Isolieren von wenigstens einem der Transistoren für hohe Spannung (HVT) und – Bilden einer Tunnelbarrierenschicht mit einer ersten und einer zweiten dielektrischen Schicht innerhalb des Speicherzellenbereichs zwischen den Gateelektroden der Speicherzellentransistoren und dem Substrat und auf der ersten Grabenisolation (TI) in dem Speicherzellenbereich, – wobei die Gateoxidschicht dicker als die Tunnelbarrierenschicht ist.
  30. Verfahren nach einem der Ansprüche 21 bis 29, wobei der Schritt des Bildens der Tunnelbarrierenschicht die Unterschritte umfasst: – Bilden der ersten dielektrischen Schicht, – Bilden der zweiten dielektrischen Schicht auf der ersten dielektrischen Schicht und – Bilden einer dritten dielektrischen Schicht auf der zweiten dielektrischen Schicht, – wobei die erste dielektrische Schicht eine Oxidschicht ist, die zweite dielektrische Schicht eine Nitridschicht ist und die dritte dielektrische Schicht eine Oxidschicht ist.
  31. Verfahren nach Anspruch 29 oder 30, das des Weiteren die Schritte umfasst: – Bilden einer Ladungsspeicherschicht der Speicherzellentransistoren auf der Tunnelbarrierenschicht innerhalb des Speicherzellenbereichs, – Bilden einer Blockierisolationsschicht der Speicherzellentransistoren innerhalb des Speicherzellenbereichs, wobei die Blockierisolationsschicht eine Auswahl aus der Gruppe beinhaltet, die aus SiO2, SiN, SiON, HfO2, ZrO und Al2O3 besteht, – Bilden einer leitfähigen Gateelektrodenschicht auf der Blockierisolationsschicht der Speicherzellentransistoren innerhalb des Speicherzellenbereichs und – Strukturieren der Blockierisolationsschicht, der Ladungsspeicherschicht und der leitfähigen Gateelektrodenschicht der Speicherzellentransistoren innerhalb des Speicherzellenbereichs.
  32. Verfahren nach einem der Ansprüche 29 bis 31, das des Weiteren die Schritte umfasst: – Strukturieren der Blockierisolationsschicht, der Ladungsspeicherschicht und der leitfähigen Gateelektrodenschicht der Speicherzellentransistoren innerhalb des Speicherzellenbereichs, – Bilden von inneren Abstandshaltern auf den vertikalen Seiten der strukturieren Blockierisolationsschicht, der Ladungsspeicherschicht und der leitfähigen Gateelektrodenschicht der Speicherzellentransistoren innerhalb des Speicherzellenbereichs, – Strukturieren der Blockierisolationsschicht und der Ladungsspeicherschicht unter Verwendung der inneren Abstandshalter als Maske, – Bilden von äußeren Abstandshaltern auf den inneren Abstandshaltern und – Dotieren des Substrats unter Verwendung der äußeren Abstandshalter als Maske.
  33. Festkörperspeichermodul für ein Computersystem, wobei das Modul beinhaltet: – ein Gehäuse, – ein Schnittstellenverbindungselement an dem Gehäuse, – eine Flash-Speichersteuereinheit, die sich innerhalb des Gehäuses befindet, und – den integrierten Schaltkreis nach einem der Ansprüche 1 bis 20, der sich innerhalb des Gehäuses befindet und mit dem Schnittstellenverbindungselement elektrisch verbunden ist, wobei die Mehrzahl von Speicherzellentransistoren in dem integrierten Schaltkreis in einem Feld zur Datenspeicherung angeordnet ist und durch die Flash-Speichersteuereinheit gesteuert wird.
  34. Festkörperspeichermodul nach Anspruch 33, wobei das Schnittstellenverbindungselement ein IDE-Schnittstellenverbindungselement ist, das eine Vierzig-IDE-Pin-Schnittstelle und ein Leistungsverbindungselement beinhaltet.
  35. Festkörperspeichermodul nach Anspruch 33 oder 34, wobei das Gehäuse einen SD-Kartenformfaktor aufweist und das Schnittstellenverbindungselement acht elektrische Kontaktflecken aufweist.
  36. Festkörperspeichermodul nach einem der Ansprüche 33 bis 35, wobei das Gehäuse den Formfaktor einer Auswahl aus der Gruppe aufweist, die aus einem MS (Speicherstick), CF (Compact- Flash), SMC (Smart-Media), MMC (Multimedia), SD (Secure Digital) oder XD (XD-Bildkarte) besteht.
  37. Computersystem mit dem Festkörperspeichermodul nach einem der Ansprüche 33 bis 36.
  38. Computersystem nach Anspruch 37, wobei das Computersystem eines der Gruppe ist, die aus einem Personalcomputer (PC), einem Personal Digital Assistant (PDA), einem MP3-Player, einem digitalen Audiorekorder, einem stiftförmigen Computer, einer Digitalkamera oder einem Videorekorder besteht.
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