DE102009030510A1 - Aufbau und Verfahren zum Ausbilden eines Trench-FET mit abgeschirmtem Gate mit einem Zwischenelektroden-Dielektrikum mit einer Nitridschicht darin - Google Patents

Aufbau und Verfahren zum Ausbilden eines Trench-FET mit abgeschirmtem Gate mit einem Zwischenelektroden-Dielektrikum mit einer Nitridschicht darin Download PDF

Info

Publication number
DE102009030510A1
DE102009030510A1 DE102009030510A DE102009030510A DE102009030510A1 DE 102009030510 A1 DE102009030510 A1 DE 102009030510A1 DE 102009030510 A DE102009030510 A DE 102009030510A DE 102009030510 A DE102009030510 A DE 102009030510A DE 102009030510 A1 DE102009030510 A1 DE 102009030510A1
Authority
DE
Germany
Prior art keywords
oxide layer
dielectric
gate
nitride layer
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102009030510A
Other languages
English (en)
Other versions
DE102009030510B4 (de
Inventor
Scott L. West Jordan Hunt
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fairchild Semiconductor Corp
Original Assignee
Fairchild Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fairchild Semiconductor Corp filed Critical Fairchild Semiconductor Corp
Publication of DE102009030510A1 publication Critical patent/DE102009030510A1/de
Application granted granted Critical
Publication of DE102009030510B4 publication Critical patent/DE102009030510B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode

Abstract

Ein Feldeffekttransistor (FET) mit abgeschirmtem Gate umfasst mehrere Gräben, die sich in ein Halbleitergebiet erstrecken. In einem Bodenabschnitt jedes Grabens wird eine Abschirmelektrode angeordnet, und über der Abschirmelektrode wird in jedem Graben eine Gate-Elektrode angeordnet. Ein Zwischenelektrodendielektrikum (IED) erstreckt sich zwischen der Abschirmelektrode und der Gate-Elektrode. Das IED umfasst eine erste Oxidschicht und eine Nitridschicht über der ersten Oxidschicht.

Description

  • HINTERGRUND DER ERFINDUNG
  • Die vorliegende Erfindung betrifft allgemein die Halbleitertechnologie und insbesondere Aufbauten und Verfahren zum Ausbilden von Zwischenelektrodendielektrika (IEDs) und Gate-Dielektrika in Trench-Feldeffekttransistoren (Trench-FETs) mit abgeschirmtem Gate.
  • Trench-FETs mit abgeschirmtem Gate sind gegenüber herkömmlichen FETs in der Hinsicht vorteilhaft, dass die Abschirmelektrode die Gate-Drain-Kapazität (Cgd) reduziert und die Durchbruchspannung des Transistors verbessert, ohne den Ein-Widerstand zu verschlechtern. Herkömmliche Trench-FETs mit abgeschirmtem Gate umfassen eine Abschirmelektrode unter einer Gate-Elektrode. Die Abschirm- und Gate-Elektrode sind voneinander durch eine Dielektrikumschicht isoliert, die als Zwischenelektrodendielektrikum oder IED bezeichnet ist. Die Gate-Elektrode ist von den Body-Gebieten, die neben ihr liegen, durch ein Gate-Dielektrikum isoliert. Herkömmliche Verfahren zum Ausbilden des IED und des Gate-Dielektrikums umfassen Prozesse einer thermischen Oxidation und/oder einer Chemical Vapor Deposition (CVD).
  • Herkömmliche Trench-FETs mit abgeschirmtem Gate weisen eine Anzahl von Nachteilen auf. Die Gate-Elektroden weisen scharfe untere Ecken auf, die zu einem starken elektrischen Feld führen, was einen Gate-Leckstrom erhöhen kann. Ferner führt ein durch thermische Oxidation ausgebildetes IED oder Gate-Dielektrikum zu einer Einnahme des Mesa-Gebiets zwischen nebeneinander liegenden Gräben und entlang den Grabenseitenwänden, was zu einem kritischen Abmessungsverlust (CD-Verlust) führt. Ferner weist ein durch CVD ausgebildetes IED oder Gate-Dielektrikum relativ hohe Grenzflächenladungen und Dielektrikumfallenladungen auf, die den Leckstrom erhöhen und die Dielektrikumqualität reduzieren.
  • Somit besteht ein Bedarf an Aufbauten und Verfahren zum Ausbilden von Trench-FETs mit abgeschirmtem Gate mit verbesserter IED- und Gate-Dielektrikumschicht.
  • KURZZUSAMMENFASSUNG DER ERFINDUNG
  • Gemäß einer Ausführungsform der Erfindung umfasst ein Feldeffekttransistor (FET) mit abgeschirmtem Gate mehrere Gräben, die sich in ein Halbleitergebiet erstrecken. Eine Abschirmelektrode ist in einem Bodenabschnitt jedes Grabens angeordnet, und eine Gate-Elektrode ist in jedem Graben über der Abschirmelektrode angeordnet. Ein Zwischenelektrodendielektrikum (IED) erstreckt sich zwischen der Abschirmelektrode und der Gate-Elektrode. Das IED umfasst eine erste Oxidschicht und eine Nitridschicht über der ersten Oxidschicht.
  • Bei einer Ausführungsform umfasst der FET mit abgeschirmtem Gate ferner ein Abschirmdielektrikum, das die unteren Seitenwände und den Boden jedes Grabens auskleidet. Die Oberflächen des Abschirmdielektrikums sind relativ zu einer Oberfläche der Abschirmelektrode vertieft, um Vertiefungen auszubilden, die neben den gegenüberliegenden Seiten der Abschirmelektrode liegen. Die erste Oxidschicht und die Nitridschicht füllen die Vertiefungen.
  • Bei einer anderen Ausführungsform überlappen die erste Oxidschicht und die Nitridschicht die Abschirmelektrode entlang einer Tiefe der mehreren Gräben.
  • Bei einer anderen Ausführungsform umfasst der FET mit abgeschirmtem Gate ferner ein Gate-Dielektrikum, das sich zwischen der Gate-Elektrode und dem Halbleitergebiet erstreckt. Das Gate-Dielektrikum umfasst eine erste Oxidschicht und eine Nitridschicht über der ersten Oxidschicht.
  • Bei einer anderen Ausführungsform grenzen die Nitridschicht in dem IED und in dem Gate-Dielektrikum aneinander.
  • Bei einer anderen Ausführungsform umfasst das Gate-Dielektrikum ferner eine zweite Oxidschicht, die sich vertikal zwischen der Gate-Elektrode und der Nitridschicht erstreckt.
  • Bei noch einer anderen Ausführungsform umfasst das IED ferner eine zweite Oxidschicht über der Nitridschicht.
  • Gemäß einer anderen Ausführungsform der Erfindung wird der FET mit abgeschirmtem Gate wie folgt ausgebildet. Es werden mehrere Gräben in einem Halbleitergebiet ausgebildet. In einem Bodenabschnitt jedes Grabens wird eine Abschirmelektrode ausgebildet. Es wird eine Dielektrikumschicht ausgebildet, die eine erste Oxidschicht und eine Nitridschicht umfasst, die sich beide lateral über der Abschirmelektrode erstrecken. Über der Abschirmelektrode wird eine Gate-Elektrode ausgebildet.
  • Bei einer Ausführungsform umfasst das Ausbilden der Dielektrikumschicht, dass die erste Oxidschicht ausgebildet wird, die Nitridschicht über der ersten Oxidschicht ausgebildet wird und eine zweite Oxidschicht über der Nitridschicht ausgebildet wird.
  • Bei einer anderen Ausführungsform wird eine Abschirmdielektrikumschicht ausgebildet, die die unteren Seitenwände und den Boden jedes Grabens auskleidet. Die Oberflächen der Abschirmdielektrikumschicht werden relativ zu einer Oberfläche der Abschirmelektrode vertieft, um neben den gegenüberliegenden Seiten der Abschirmelektrode Vertiefungen auszubilden.
  • Bei einer anderen Ausführungsform erstreckt sich die Nitridschicht ferner vertikal entlang den oberen Seitenwänden jedes Grabens zwischen der Gate-Elektrode und dem Halbleitergebiet.
  • Bei einer anderen Ausführungsform wird die erste Oxidschicht unter Verwendung eines Prozesses einer thermischen Oxidation ausgebildet, der auch zur Ausbildung einer Oxidschicht führt, die sich entlang den oberen Seitenwänden jedes Grabens vertikal erstreckt.
  • Bei noch einer anderen Ausführungsform ist die Dicke der sich lateral erstreckenden ersten Oxidschicht größer als die Dicke der Oxidschicht, die sich entlang den oberen Seitenwänden jedes Grabens vertikal erstreckt.
  • Die nachfolgende detaillierte Beschreibung und die begleitenden Zeichnungen liefern ein besseres Verständnis der Natur und Vorteile der vorliegenden Erfindung.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1A–1F sind vereinfachte Querschnittsansichten bei verschiedenen Stufen eines Prozesses zum Ausbilden des IED und Gate-Dielektrikums eines Trench-FET mit abgeschirmtem Gate gemäß einer Ausführungsform der Erfindung.
  • 2 zeigt eine vereinfachte Querschnittsansicht eines Aufbaus eines Trench-FET mit abgeschirmtem Gate gemäß einer Ausführungsform der Erfindung.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • Gemäß Ausführungsformen der vorliegenden Erfindung umfassen das IED und Gate-Dielektrikum eines Trench-FET mit abgeschirmtem Gate eine erste Oxidschicht und eine Nitridschicht. Einige Ausführungsformen umfassen auch eine zweite Oxidschicht über der Nitridschicht. Die erste Oxidschicht und die Nitridschicht füllen die Vertiefungen über dem Abschirmdielektrikum neben den gegenüberliegenden Seiten der Abschirmelektrode, die ansonsten am Boden der Gate-Elektrode scharfe Ecken bilden würden. Dies reduziert den Leckstrom zwischen der Abschirm- und Gate-Elektrode. Diese und andere Ausführungsformen der Erfindung sowie andere Merkmale und Vorteile werden nachstehend ausführlicher beschrieben.
  • 1A–1F sind vereinfachte Querschnittsansichten bei verschiedenen Stufen eines Prozesses zum Ausbilden der IED- und Gate-Dielektrikumschicht eines Trench-FET mit abgeschirmtem Gate gemäß einer Ausführungsform der Erfindung. Es ist zu verstehen, dass die folgende Beschrei bung lediglich beispielhaft ist und der Schutzumfang der Erfindung nicht auf diese spezifischen Beispiele beschränkt ist. Es sei angemerkt, dass die verschiedenen Abmessungen in den Figuren dieser Anmeldung nicht maßstäblich sind und dass deren Größe manchmal übertrieben oder reduziert ist, um verschiedene Aufbaumerkmale deutlicher zu zeigen.
  • In 1A wird zum Ausbilden des Trench-FET mit abgeschirmtem Gate ein Halbleitergebiet 100 als Basis bereitgestellt. Über der Fläche des Halbleitergebiets 100 wird unter Verwendung von bekannten Techniken eine Hartmaske 102 ausgebildet. Bei einer Ausführungsform umfasst die Hartmaske 102 Oxid. In 1B wird ein Graben bzw. Trench 104 in einem Halbleitergebiet 100 unter Verwendung von herkömmlichen Fotolithographie- und Ätztechniken ausgebildet. Bei einer Ausführungsform umfasst das Halbleitergebiet 100 eine n-leitende Epitaxieschicht, die über einem stark dotierten n+-leitenden Substrat ausgebildet wird. Bei einigen Ausführungsformen erstreckt sich der Graben 104 in die Epitaxieschicht und endet er in dieser. Bei anderen Ausführungsformen erstreckt sich der Graben 104 durch die Epitaxieschicht und endet er in dem Substrat. Nach der Ausbildung des Grabens 104 kann die Hartmaske 102 entfernt werden.
  • In 1C wird ein Abschirmdielektrikum 106 entlang den Seitenwänden und dem Boden des Grabens 104 und über den Mesa-Gebieten neben dem Graben 104 unter Verwendung von bekannten Techniken ausgebildet. Bei einer Ausführungsform umfasst das Abschirmdielektrikum 106 Oxid mit einer Dicke im Bereich von 700–1300 Ǻ und kann es unter Verwendung eines herkömmlichen Prozesses einer Oxidabscheidung oder einer thermischen Oxidation ausgebildet werden.
  • In 1D wird eine Abschirmelektrode 108 unter Verwendung von bekannten Techniken in dem unteren Abschnitt des Grabens 104 über dem Abschirmdielektrikum 106 ausgebildet. Die Ausbildung der Abschirmelektrode 108 kann das Abscheiden einer Schicht von Polysilizium über dem Abschirmdielektrikum 106, um den Graben 104 zu füllen, umfassen. Das Polysilizium kann unter Verwendung von herkömmlichen Polysiliziumabscheidungstechniken abgeschieden werden. Das Polysilizium kann dann unter Verwendung von bekannten Techniken geätzt werden, um das Polysilizium zu vertiefen um die Abschirmelektrode 108 in dem unteren Abschnitt des Grabens 104 auszubilden.
  • Die Abschnitte des Abschirmdielektrikums 106 entlang den oberen Seitenwänden des Grabens 104 und über den Mesa-Gebieten neben dem Graben 104 können unter Verwendung von bekannten Dielektrikumätztechniken entfernt werden. Der Dielektrikumätzprozess ätzt das Abschirmdielektrikum 106 derart, dass die Oberflächen des Abschirmdielektrikums 106 relativ zu der Oberfläche der Abschirmelektrode 108 vertieft werden, wodurch Vertiefungen 110 zwischen einem oberen Abschnitt der Abschirmelektrode 108 und dem Halbleitergebiet 100 ausgebildet werden.
  • In 1E werden ein IED 117 und ein Gate-Dielektrikum 119 über der Abschirmelektrode 108 und entlang den oberen Seitenwänden des Grabens 104 ausgebildet. Das IED 117 und das Gate-Dielektrikum 119 umfassen eine erste Oxidschicht 112a, b und eine Nitridschicht 114. Einige Ausführungsformen umfassen auch eine zweite Oxidschicht 116.
  • Die erste Oxidschicht 112a, b wird entlang den oberen Grabenseitenwänden (Abschnitt 112a) und über der Abschirmelektrode 108 (Abschnitt 112b) unter Verwendung von bekannten Techniken ausgebildet. Die erste Oxidschicht 112a, b kann auch die Mesa-Gebiete neben dem Graben 104 bedecken. Bei einer Ausführungsform kann die erste Oxidschicht 112a, b unter Verwendung eines herkömmlichen Prozesses einer thermischen Oxidation ausgebildet werden und eine Dicke in dem Bereich von 150–300 Ǻ aufweisen. Bei einigen Ausführungsformen ist es erwünscht, ein dickeres IED 117 als Gate-Dielektrikum 119 zu haben, um einen Leckstrom zwischen der Gate- und Abschirmelektrode zu reduzieren. Bei solchen Ausführungsformen kann ein Prozess einer thermischen Oxidation mit geringer Temperatur (z. B. etwa 850°C) unter Verwendung von bekannten Techniken derart ausgeführt werden, dass eine dickere Oxidschicht 112b entlang der Oberseite der Polysiliziumabschirmelektrode als die Oxidschicht 112a entlang den oberen Grabenseitenwänden ausgebildet wird (wie in 1E gezeigt). Unter Verwendung solch eines Prozesses kann ein Dickenverhältnis in dem Bereich von 1,5:1 bis 2:1 und größer erreicht werden.
  • Über der ersten Oxidschicht 112a, b wird die Nitridschicht 114 ausgebildet. Bei einer Ausführungsform kann die Nitridschicht 114 unter Verwendung eines herkömmlichen Low Pressure Chemical Vapor Deposition-Prozesses (LPCVD-Prozesses) ausgebildet werden und eine Dicke im Bereich von 200–600 Ǻ aufweisen. Bei einer Ausführungsform werden die Dicken der Nitridschicht 114 und der ersten Oxidschicht 112a, b ausgewählt, um sicherzustellen, dass die Nitridschicht 114 und die erste Oxidschicht 112a, b die Vertiefungen 110 füllen. Der LPCVD-Prozess reduziert vorteilhafterweise den CD-Verlust, da er nicht das Halbleitergebiet entlang den Grabenseitenwänden einnimmt wie ein Prozess einer thermischen Oxidation.
  • Bei einer Ausführungsform füllen die erste Oxidschicht 112a, b und die Nitridschicht 114 die Vertiefungen 110 in 1F so, dass Gebiete 118 ausgebildet werden. Die Gebiete 118 überlappen die Abschirmelektrode 108 entlang einer Tiefe des Grabens 104. Bei herkömmlichen Trench-FETs mit abgeschirmtem Gate werden die Gebiete 118 typischerweise mit Polysilizium gefüllt und bilden somit am Boden der Gate-Elektrode scharfe Ecken, die zu einem starken elektrischen Feld und einem erhöhten Gate-Leckstrom führen. Das Füllen der Gebiete 118 mit der ersten Oxidschicht 112a, b und der Nitridschicht 114 verringert somit das elektrische Feld und reduziert den Gate-Leckstrom.
  • Die zweite Oxidschicht 116 kann über der Nitridschicht 114 unter Verwendung von herkömmlichen Verfahren ausgebildet werden. Bei einer Ausführungsform kann die zweite Oxidschicht 116 unter Verwendung eines herkömmlichen Prozesses einer thermischen Oxidation ausgebildet werden und eine Dicke in dem Bereich von 25–45 Ǻ aufweisen. Die zweite Oxidschicht 116 wird zum Teil ausgebildet, weil ein Polysilizium-Gate 120 und die Nitridschicht 114 keine gute Grenzfläche bilden.
  • In 1F wird die Gate-Elektrode 120 in dem oberen Abschnitt des Grabens 104 ausgebildet. Die Ausbildung der Gate-Elektrode 120 kann das Abscheiden einer Schicht von Polysilizium über dem IED 117 und dem Gate-Dielektrikum 119, um den Graben 104 zu füllen, umfassen. Das Polysilizium kann unter Verwendung von herkömmlichen Polysiliziumabscheidungstechniken abgeschieden werden. Das abgeschiedene Polysilizium wird dann unter Verwendung von bekannten Techniken geätzt, um in dem oberen Abschnitt des Grabens 104 die Gate-Elektrode 120 auszubilden. Wie es in 1F gezeigt ist, kann die Oberseite der Gate-Elektrode 120 unter die Fläche des Halbleitergebiets 100 vertieft werden. Das Polysiliziumätzen kann auch die Abschnitte der ersten Oxidschicht 112a, b, der Nitridschicht 114 und der zweiten Oxidschicht 116 entfernen, die sich neben dem Graben 104 über den Mesa-Gebieten erstrecken. Bei einer Ausführungsform umfasst das Polysiliziumvertiefungsätzen einen ersten Polysiliziumätzschritt, der an der zweiten Oxidschicht 116 endet. Es kann ein kurzer Oxidätzschritt folgen, um die zweite Oxidschicht 116 über den Mesa-Gebieten zu entfernen. Dann kann ein zeitlich gesteuerter Polysiliziumätzschritt verwendet werden, um die Gate-Elektrode 120 zu vertiefen. Dieser Schritt kann auch die Nitridschicht 114 über den Mesa-Gebieten entfernen, während die erste Oxidschicht 112a, b verbleibt und die Mesa-Flächen schützt. Ein letzter Oxidätzschritt kann verwendet werden, um die erste Oxidschicht 112a, b über den Mesa-Gebieten zu entfernen. Alternativ können die Abschnitte der ersten Oxidschicht 112a, b, der Nitridschicht 114 und der zweiten Oxidschicht 116, die sich über den Mesa-Gebieten erstrecken, nach dem Polysiliziumvertiefungsätzen entfernt werden.
  • Die verbleibenden Abschnitte des Aufbaus eines Trench-FET mit abgeschirmtem Gate können unter Verwendung einer beliebigen einer Anzahl von bekannten Techniken ausgebildet werden. 2 zeigt eine vereinfachte Querschnittsansicht eines vollständigeren Aufbaus eines Trench-FET mit abgeschirmtem Gate gemäß einer Ausführungsform der Erfindung.
  • In 2 umfasst das Halbleitergebiet 200 ein n-leitendes Driftgebiet 224 über einem stark dotierten n+-leitenden Substrat 222. Bei dieser Ausführungsform erstreckt sich ein Graben 204 in das Driftgebiet 224. Über dem Driftgebiet 224 erstrecken sich Body-Gebiete 226 mit p-Leitfähigkeit. Source-Gebiete 228 mit n+-Leitfähigkeit flankieren den Graben 104. Bei einer Ausführungsform wird das Driftgebiet 224 in einem oberen Abschnitt einer n-leitenden Epitaxieschicht ausgebildet, die unter Verwendung von bekannten Techniken über dem Substrat 222 ausgebildet wird. Alternativ können die Source-Gebiete 228 und die Body-Gebiete 226 vor dem Ätzen des Grabens 204 ausgebildet werden. Ein Abschirmdielektri kum 206, eine Abschirmelektrode 208, eine Gate-Elektrode 220, ein IED 217 und ein Gate-Dielektrikum 219 werden alle unter Verwendung von Techniken ausgebildet, die den in Verbindung mit 1A – 1F beschriebenen ähnlich sind.
  • Der Querschnitt in 2 entspricht einer Ausführungsform, bei der eine Ausgestaltung einer offenen Zelle verwendet wird, wobei die Source-Gebiete 228 und der Graben 204 streifenförmig sind und sich parallel zueinander erstrecken. Bei dieser Ausführungsform werden herkömmliche Techniken verwendet, um Heavy-Body-Gebiete 230 mit p+-Leitfähigkeit periodisch oder kontinuierlich entlang den Source-Streifen auszubilden. Über dem Aufbau wird eine Dielektrikumschicht (z. B. BPSG) ausgebildet und strukturiert, um nach einem Reflow-Prozess eine Dielektrikumkuppel 232 auszubilden. Über dem gesamten Aufbau kann eine oberseitige leitende Verbindungsschicht 234 (die z. B. Metall umfasst) ausgebildet werden, die die Source-Gebiete 228 und die Heavy-Body-Gebiete 230 elektrisch kontaktiert. Ähnlich kann eine unterseitige leitende Verbindungsschicht (nicht gezeigt), die z. B. Metall umfasst, und die Rückseite des Substanz 222 elektrisch kontaktiert, unter Verwendung von bekannten Techniken ausgebildet werden. Das Verfahren der vorliegenden Erfindung ist nicht auf eine Ausgestaltung einer offenen Zelle beschränkt. Die Realisierung der vorliegenden Erfindung in einer Ausgestaltung einer geschlossenen Zelle wäre für Fachleute angesichts dieser Offenbarung offensichtlich.
  • Es sei angemerkt, dass, während die in 2 gezeigte Ausführungsform einen n-Kanal-FET zeigt, ein p-Kanal-FET durch Umkehren der Polarität der verschiedenen Halbleitergebiete erhalten werden kann. Ferner werden bei Ausführungsformen, bei denen die Halbleitergebiete 100, 200 eine Epitaxieschicht umfassen, die sich über einem Substrat erstreckt, MOS- FETs erhalten, wenn das Substrat und die Epitaxieschicht vom gleichen Leitfähigkeitstyp sind, und IGBTs erhalten, wenn das Substrat den zu dem Leitfähigkeitstyp der Epitaxieschicht entgegengesetzten aufweist.
  • Das IED und das Gate-Dielektrikum, die gemäß Ausführungsformen der Erfindung ausgebildet werden, haben neben anderen Vorteilen und Merkmalen die Vorteile eines reduzierten CD-Verlusts (durch Verwenden eines Abscheidungsprozesses für die Nitridschicht 114, der keine Mesa-Gebiete oder Grabenseitenwände einnimmt), einer leicht skalierbaren Dicke (die Nitridschicht 114 kann ohne zusätzliche Einnahme der Mesa-Gebiete oder Grabenseitenwände dicker gemacht werden), eines geringeren elektrischen Felds und eines reduzierten Gate-Leckstroms zwischen der Abschirm- und Gate-Elektrode (durch Füllen der Gebiete 118 mit der ersten Oxidschicht 112a, b und der Nitridschicht 114 anstatt von Gate-Polysilizium), relativ geringer Grenzflächenladungen und Dielektrikumfallenladungen (durch Verwenden eines Prozesses einer thermischen Oxidation für die erste Oxidschicht 112a, b, deren Qualität höher ist als die eines abgeschiedenen Films), eines geringeren Gate-Leckstroms und einer verbesserten Dielektrikumqualität (durch Verwenden eines Dielektrikums, das sowohl einen Oxid- als auch einen Nitridfilm umfasst), einer reduzierten Dickenempfindlichkeit hinsichtlich Schwankungen der Dotierung der Abschirmelektrode 108 (durch Verwenden eines Abscheidungsprozesses für die Nitridschicht 114, der hinsichtlich Dotierungsschwankungen weniger empfindlich ist als ein thermischer Prozess), einer reduzierten Dotiermitteldiffusion in die Dielektrikumschichten (die Nitridschicht 114 wirkt als Barriere für die Diffusion) und einer größeren Stabilität hinsichtlich Partikeln und Pinholes (ein Verwenden von mehr als einem Film in dem Dielektrikum reduziert die Wahrscheinlichkeit einer Ausrichtung von Defekten in jedem Film). Ferner ist die Realisierung der hierin beschriebenen Ausführungsformen der Erfindung vorteilhafterweise einfach, wo durch ein einfaches Integrieren dieser mit herkömmlichen Prozessen ermöglicht wird. Beispielsweise sind keine Opferschichten erforderlich. Jeder Dielektrikumfilm, der abschieden wird, verbleibt als Teil des schließlichen IED und Gate-Dielektrikums. Ferner können das IED und das Gate-Dielektrikum im Gegensatz zu herkömmlichen Prozessen gemäß einer Ausführungsform der Erfindung gleichzeitig ausgebildet werden. Es sind keine zusätzlichen Prozessschritte zum Ausbilden des Gate-Dielektrikums separat von denen, die für das IED erforderlich sind, erforderlich.
  • Obwohl oben eine Anzahl von spezifischen Ausführungsformen gezeigt und beschrieben ist, sind die Ausführungsformen der Erfindung nicht darauf beschränkt. Beispielsweise ist zu verstehen, dass die Dotierpolaritäten der gezeigten und beschriebenen Aufbauten umgekehrt werden könnten und/oder die Dotierkonzentrationen der verschiedenen Elemente geändert werden könnten, ohne von der Erfindung abzuweichen. Die verschiedenen oben beschriebenen Ausführungsformen können auch mit Silizium, Siliziumcarbid, Galliumarsenid, Galliumnitrid, Diamant oder anderen Halbleitermaterialien realisiert werden. Ferner können die Merkmale einer oder mehrerer Ausführungsformen der Erfindung mit einem oder mehreren Merkmalen anderer Ausführungsformen der Erfindung kombiniert werden, ohne von dem Schutzumfang der Erfindung abzuweichen.
  • Daher sollte der Schutzumfang der vorliegenden Erfindung nicht in Bezug auf die obige Beschreibung bestimmt werden, sondern sollte er in Bezug auf die beigefügten Ansprüche, zusammen mit ihrem vollen Schutzumfang von Äquivalenten, bestimmt werden.

Claims (36)

  1. Feldeffekttransistor (FET) mit abgeschirmtem Gate, umfassend: mehrere Gräben, die sich in ein Halbleitergebiet erstrecken; eine Abschirmelektrode in einem Bodenabschnitt jedes Grabens; eine Gate-Elektrode über der Abschirmelektrode; und ein Zwischenelektrodendielektrikum (IED), das sich zwischen der Abschirmelektrode und der Gate-Elektrode erstreckt, wobei das IED umfasst: (i) eine erste Oxidschicht, und (ii) eine Nitridschicht über der ersten Oxidschicht.
  2. FET mit abgeschirmtem Gate nach Anspruch 1, wobei das Halbleitergebiet ferner umfasst: ein Driftgebiet vom ersten Leitfähigkeitstyp, das sich über einem Substrat erstreckt, wobei das Substrat eine höhere Dotierkonzentration aufweist als das Driftgebiet; ein Body-Gebiet vom zweiten Leitfähigkeitstyp, das sich über dem Driftgebiet erstreckt; und Source-Gebiete vom ersten Leitfähigkeitstyp neben jedem Graben in dem Body-Gebiet, wobei sich die mehreren Gräben in das Driftgebiet erstrecken und in diesem enden.
  3. FET mit abgeschirmtem Gate nach Anspruch 1, wobei das Halbleitergebiet ferner umfasst: ein Driftgebiet vom ersten Leitfähigkeitstyp, das sich über einem Substrat erstreckt, wobei das Substrat eine höhere Dotierkonzentration aufweist als das Driftgebiet; ein Body-Gebiet vom zweiten Leitfähigkeitstyp, das sich über dem Driftgebiet erstreckt; und Source-Gebiete vom ersten Leitfähigkeitstyp neben jedem Graben in dem Body-Gebiet, wobei sich die mehreren Gräben in das Substrat erstrecken und in diesem enden.
  4. FET mit abgeschirmtem Gate nach Anspruch 1, ferner umfassend: ein Abschirmdielektrikum, das untere Seitenwände und einen Boden jedes Grabens auskleidet, wobei Oberflächen des Abschirmdielektrikums relativ zu einer Oberfläche der Abschirmelektrode vertieft sind, um neben gegenüberliegenden Seiten der Abschirmelektrode Vertiefungen auszubilden, und wobei die erste Oxidschicht und die Nitridschicht die Vertiefungen füllen.
  5. FET mit abgeschirmtem Gate nach Anspruch 4, wobei die erste Oxidschicht und die Nitridschicht die Abschirmelektrode entlang einer Tiefe der mehreren Gräben überlappen.
  6. FET mit abgeschirmtem Gate nach Anspruch 1, ferner umfassend: ein Gate-Dielektrikum, das sich zwischen der Gate-Elektrode und dem Halbleitergebiet erstreckt, wobei das Gate-Dielektrikum umfasst: (i) die erste Oxidschicht, und (ii) die Nitridschicht über der ersten Oxidschicht.
  7. FET mit abgeschirmtem Gate nach Anspruch 6, wobei die Nitridschicht in dem IED und in dem Gate-Dielektrikum aneinandergrenzen.
  8. FET mit abgeschirmtem Gate nach Anspruch 6, wobei die Nitridschicht dicker ist als die erste Oxidschicht.
  9. FET mit abgeschirmtem Gate nach Anspruch 6, wobei die Nitridschicht dünner ist als die erste Oxidschicht.
  10. FET mit abgeschirmtem Gate nach Anspruch 6, wobei eine Dicke der ersten Oxidschicht in dem IED größer ist als eine Dicke der ersten Oxidschicht in dem Gate-Dielektrikum.
  11. FET mit abgeschirmtem Gate nach Anspruch 6, wobei das Gate-Dielektrikum ferner eine zweite Oxidschicht umfasst, die sich vertikal zwischen der Gate-Elektrode und der Nitridschicht erstreckt.
  12. FET mit abgeschirmtem Gate nach Anspruch 11, wobei die zweite Oxidschicht auch einen Teil des IED bildet und sich über der Nitridschicht erstreckt.
  13. FET mit abgeschirmtem Gate nach Anspruch 12, wobei die zweite Oxidschicht in dem IED und in dem Gate-Dielektrikum aneinandergrenzen.
  14. FET mit abgeschirmtem Gate nach Anspruch 13, wobei die erste Oxidschicht dicker ist als die zweite Oxidschicht.
  15. Feldeffekttransistor (FET) mit abgeschirmtem Gate, umfassend: mehrere Gräben, die sich in ein Halbleitergebiet erstrecken; eine Abschirmelektrode in einem Bodenabschnitt jedes Grabens; eine Gate-Elektrode über der Abschirmelektrode; und ein Zwischenelektrodendielektrikum (IED), das sich zwischen der Abschirmelektrode und der Gate-Elektrode erstreckt, wobei das IED umfasst: (i) eine erste Oxidschicht, und (ii) eine Nitridschicht über der ersten Oxidschicht, wobei sich die Nitridschicht lateral zwischen der Abschirmelektrode und der Gate-Elektrode erstreckt, wobei die Nitridschicht äußere Abschnitte aufweist, die sich nach unten erstrecken.
  16. FET mit abgeschirmtem Gate nach Anspruch 15, wobei die äußeren Abschnitte der Nitridschicht, die sich nach unten erstrecken, die Abschirmelektrode entlang einer Tiefe der mehreren Gräben überlappen.
  17. FET mit abgeschirmtem Gate nach Anspruch 15, ferner umfassend: ein Abschirmdielektrikum, das untere Seitenwände und einen Boden jedes Grabens auskleidet, wobei Oberflächen des Abschirmdielektrikums relativ zu einer Oberfläche der Abschirmelektrode vertieft sind, um neben gegenüberliegenden Seiten der Abschirmelektrode Vertiefungen auszubilden, und wobei die äußeren Abschnitte der Nitridschicht, die sich nach unten erstrecken, die Vertiefungen füllen.
  18. FET mit abgeschirmtem Gate nach Anspruch 15, ferner umfassend: ein Gate-Dielektrikum, das sich zwischen der Gate-Elektrode und dem Halbleitergebiet erstreckt, wobei das Gate-Dielektrikum umfasst: (i) die erste Oxidschicht, und (ii) die Nitridschicht über der ersten Oxidschicht.
  19. FET mit abgeschirmtem Gate nach Anspruch 18, wobei die Nitridschicht in dem IED und in dem Gate-Dielektrikum aneinandergrenzen.
  20. FET mit abgeschirmtem Gate nach Anspruch 18, wobei eine Dicke der ersten Oxidschicht in dem IED größer ist als eine Dicke der ersten Oxidschicht in dem Gate-Dielektrikum.
  21. FET mit abgeschirmtem Gate nach Anspruch 18, wobei das Gate-Dielektrikum ferner eine zweite Oxidschicht umfasst, die sich vertikal zwischen der Gate-Elektrode und der Nitridschicht erstreckt.
  22. FET mit abgeschirmtem Gate nach Anspruch 21, wobei das IED ferner die zweite Oxidschicht über der Nitridschicht umfasst.
  23. FET mit abgeschirmtem Gate nach Anspruch 22, wobei die zweite Oxidschicht in dem IED und in dem Gate-Dielektrikum aneinandergrenzen.
  24. FET mit abgeschirmtem Gate nach Anspruch 23, wobei die erste Oxidschicht dicker ist als die zweite Oxidschicht.
  25. Verfahren zum Ausbilden eines Feldeffekttransistors (FET) mit abgeschirmtem Gate, wobei das Verfahren umfasst, dass in einem Halbleitergebiet mehrere Gräben ausgebildet werden; in einem Bodenabschnitt jedes Grabens eine Abschirmelektrode ausgebildet wird; eine Dielektrikumschicht ausgebildet wird, die eine erste Oxidschicht und eine Nitridschicht umfasst, die sich beide lateral über der Abschirmelektrode erstrecken; und eine Gate-Elektrode über der Dielektrikumschicht ausgebildet wird.
  26. Verfahren nach Anspruch 25, wobei das Ausbilden der Dielektrikumschicht umfasst, dass (i) die erste Oxidschicht ausgebildet wird; (ii) die Nitridschicht über der ersten Oxidschicht ausgebildet wird; und (iii) eine zweite Oxidschicht über der Nitridschicht ausgebildet wird.
  27. Verfahren nach Anspruch 25, das ferner umfasst, dass eine Abschirmdielektrikumschicht ausgebildet wird, die untere Seitenwände und einen Boden jedes Grabens auskleidet, wobei Oberflächen des Abschirmdielektrikums relativ zu einer Oberfläche der Abschirmelektrode vertieft werden, um neben gegenüberliegenden Seiten der Abschirmelektrode Vertiefungen auszubilden, wobei die erste Oxidschicht und die Nitridschicht die Vertiefungen füllen.
  28. Verfahren nach Anspruch 27, wobei die erste Oxidschicht und die Nitridschicht die Abschirmelektrode entlang einer Tiefe der mehreren Gräben überlappen.
  29. Verfahren nach Anspruch 25, wobei sich die Nitridschicht ferner vertikal entlang oberen Seitenwänden jedes Grabens zwischen der Gate-Elektrode und dem Halbleitergebiet erstreckt.
  30. Verfahren nach Anspruch 29, wobei die erste Oxidschicht unter Verwendung eines Prozesses einer thermischen Oxidation ausgebildet wird, der auch zur Ausbildung einer Oxidschicht führt, die sich vertikal entlang oberen Seitenwänden jedes Grabens erstreckt.
  31. Verfahren nach Anspruch 30, wobei eine Dicke der sich lateral erstreckenden ersten Oxidschicht größer ist als eine Dicke der Oxidschicht, die sich vertikal entlang den oberen Seitenwänden jedes Grabens erstreckt.
  32. Verfahren zum Ausbilden eines Feldeffekttransistors (FET) mit abgeschirmtem Gate, wobei das Verfahren umfasst, dass mehrere Gräben in einem Halbleitergebiet ausgebildet werden; ein Abschirmdielektrikum ausgebildet wird, das gegenüberliegende Seitenwände und einen Boden jedes Grabens auskleidet; in einem Bodenabschnitt jedes Grabens über dem Abschirmdielektrikum eine Abschirmelektrode ausgebildet wird; das Abschirmdielektrikum unter eine Oberfläche der Abschirmelektrode vertieft wird, um Vertiefungen zwischen einem oberen Abschnitt der Abschirmelektrode und dem Halbleitergebiet auszubilden; in jedem Graben eine Nitridschicht über der Abschirmelektrode ausgebildet wird, wobei die Nitridschicht die Vertiefungen teilweise füllt; und in einem oberen Abschnitt jedes Grabens über der Nitridschicht eine Gate-Elektrode ausgebildet wird.
  33. Verfahren nach Anspruch 32, das ferner umfasst, dass eine Dielektrikumschicht ausgebildet wird, die sich zwischen der Abschirmelektrode und der Gate-Elektrode erstreckt, wobei die Dielektrikumschicht umfasst: (i) eine erste Oxidschicht, (ii) die Nitridschicht über der ersten Oxidschicht, und (iii) die zweite Oxidschicht über der Nitridschicht, wobei zumindest die erste Oxidschicht und die Nitridschicht die Vertiefungen füllen und die Abschirmelektrode entlang einer Tiefe der mehreren Gräben überlappen.
  34. Verfahren nach Anspruch 32, wobei sich die Nitridschicht ferner vertikal entlang oberen Seitenwänden jedes Grabens zwischen der Gate-Elektrode und dem Halbleitergebiet erstreckt.
  35. Verfahren nach Anspruch 32, wobei die erste Oxidschicht unter Verwendung eines Prozesses einer thermischen Oxidation ausgebildet wird, der auch zur Ausbildung einer Oxidschicht führt, die sich vertikal entlang oberen Seitenwänden jedes Grabens erstreckt.
  36. Verfahren nach Anspruch 35, wobei eine Dicke der sich lateral erstreckenden ersten Oxidschicht größer ist als eine Dicke der Oxidschicht, die sich vertikal entlang den oberen Seitenwänden jedes Grabens erstreckt.
DE102009030510.6A 2008-06-26 2009-06-25 Aufbau und Verfahren zum Ausbilden eines Trench-FET mit abgeschirmtem Gate mit einem Zwischenelektroden-Dielektrikum mit einer Nitridschicht darin Expired - Fee Related DE102009030510B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/146,791 US7872305B2 (en) 2008-06-26 2008-06-26 Shielded gate trench FET with an inter-electrode dielectric having a nitride layer therein
US12/146,791 2008-06-26

Publications (2)

Publication Number Publication Date
DE102009030510A1 true DE102009030510A1 (de) 2010-01-14
DE102009030510B4 DE102009030510B4 (de) 2020-11-12

Family

ID=41413026

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102009030510.6A Expired - Fee Related DE102009030510B4 (de) 2008-06-26 2009-06-25 Aufbau und Verfahren zum Ausbilden eines Trench-FET mit abgeschirmtem Gate mit einem Zwischenelektroden-Dielektrikum mit einer Nitridschicht darin

Country Status (5)

Country Link
US (2) US7872305B2 (de)
KR (1) KR101644372B1 (de)
CN (1) CN101615632B (de)
DE (1) DE102009030510B4 (de)
TW (1) TW201010079A (de)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050163704A1 (en) * 2004-01-23 2005-07-28 Ovonic Battery Company Base-facilitated production of hydrogen from biomass
US7872305B2 (en) * 2008-06-26 2011-01-18 Fairchild Semiconductor Corporation Shielded gate trench FET with an inter-electrode dielectric having a nitride layer therein
US8592266B2 (en) * 2010-10-27 2013-11-26 International Business Machines Corporation Replacement gate MOSFET with a high performance gate electrode
US8610205B2 (en) * 2011-03-16 2013-12-17 Fairchild Semiconductor Corporation Inter-poly dielectric in a shielded gate MOSFET device
US8633539B2 (en) * 2011-06-27 2014-01-21 Infineon Technologies Austria Ag Trench transistor and manufacturing method of the trench transistor
US8889532B2 (en) * 2011-06-27 2014-11-18 Semiconductor Components Industries, Llc Method of making an insulated gate semiconductor device and structure
US8878287B1 (en) 2012-04-12 2014-11-04 Micrel, Inc. Split slot FET with embedded drain
TWI512841B (zh) * 2012-07-13 2015-12-11 Ubiq Semiconductor Corp 溝槽式閘極金氧半場效電晶體的製造方法
KR101927408B1 (ko) 2012-07-20 2019-03-07 삼성전자주식회사 고전자 이동도 트랜지스터 및 그 제조방법
KR101792276B1 (ko) * 2012-08-23 2017-11-02 매그나칩 반도체 유한회사 반도체 소자 및 그 소자의 제조 방법
TWI529900B (zh) * 2012-08-26 2016-04-11 萬國半導體股份有限公司 在sgt mosfet 中靈活調節crss 以平滑波形避免直流-直流器件中電磁干擾
JP6056292B2 (ja) * 2012-09-12 2017-01-11 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP5811973B2 (ja) 2012-09-12 2015-11-11 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2014056913A (ja) 2012-09-12 2014-03-27 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
US9000497B2 (en) * 2012-09-14 2015-04-07 Renesas Electronics Corporation Trench MOSFET having an independent coupled element in a trench
KR101922122B1 (ko) 2012-09-28 2018-11-26 삼성전자주식회사 노멀리 오프 고전자이동도 트랜지스터
KR102156130B1 (ko) 2014-04-10 2020-09-15 삼성전자주식회사 반도체 소자 형성 방법
CN105789043B (zh) * 2014-12-25 2019-03-12 华润微电子（重庆）有限公司 沟槽型半导体器件及其制作方法
CN106057903A (zh) * 2016-08-01 2016-10-26 上海华虹宏力半导体制造有限公司 屏蔽栅沟槽型mosfet及其制造方法
CN106876276A (zh) * 2017-01-04 2017-06-20 上海华虹宏力半导体制造有限公司 沟槽型双层栅mos结构的制造方法
CN106920752A (zh) * 2017-03-15 2017-07-04 西安龙腾新能源科技发展有限公司 低压超结mosfet栅源氧化层结构及制造方法
TWI678805B (zh) * 2017-05-19 2019-12-01 帥群微電子股份有限公司 溝槽式功率半導體元件及其製造方法
CN108962972B (zh) * 2017-05-19 2021-12-21 帅群微电子股份有限公司 沟槽式功率半导体元件及其制造方法
CN109216450B (zh) * 2017-06-30 2021-11-30 帅群微电子股份有限公司 沟槽式功率半导体元件的制造方法
CN109216449B (zh) * 2017-06-30 2021-07-30 帅群微电子股份有限公司 沟槽式功率半导体元件及其制造方法
CN107492486A (zh) * 2017-08-15 2017-12-19 上海华虹宏力半导体制造有限公司 沟槽型双层栅mos介质层的工艺方法
CN108493251A (zh) * 2018-04-19 2018-09-04 张帅 屏蔽栅场效应晶体管及其制造方法
CN113519054B (zh) * 2019-03-01 2024-03-26 艾鲍尔半导体 制造屏蔽栅极沟槽mosfet装置的方法
CN110896026A (zh) * 2019-11-22 2020-03-20 矽力杰半导体技术(杭州)有限公司 沟槽型mosfet结构及其制造方法
CN111681963B (zh) * 2020-08-11 2020-11-20 中芯集成电路制造(绍兴)有限公司 一种屏蔽栅场效应晶体管及其形成方法
CN111933529B (zh) * 2020-10-13 2021-01-05 江苏长晶科技有限公司 一种沟槽型mosfet的制造方法及其结构
CN114242578B (zh) * 2022-02-21 2022-06-17 威海银创微电子技术有限公司 SGT Mosfet中IPO厚度的可控方法、装置及介质
CN115132587B (zh) * 2022-07-05 2023-05-09 上海功成半导体科技有限公司 一种功率器件及其制备方法
CN116013776B (zh) * 2023-03-02 2023-09-15 绍兴中芯集成电路制造股份有限公司 屏蔽栅沟槽型晶体管的制备方法及屏蔽栅沟槽型晶体管

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6351018B1 (en) 1999-02-26 2002-02-26 Fairchild Semiconductor Corporation Monolithically integrated trench MOSFET and Schottky diode
US6437386B1 (en) 2000-08-16 2002-08-20 Fairchild Semiconductor Corporation Method for creating thick oxide on the bottom surface of a trench structure in silicon
DE10063443B4 (de) * 2000-12-20 2005-03-03 Infineon Technologies Ag Verfahren zur Herstellung einer Elektrode eines mittels Feldeffekt steuerbaren Halbleiterbauelements und mittels Feldeffekt steuerbares Halbleiterbauelement
US6870220B2 (en) 2002-08-23 2005-03-22 Fairchild Semiconductor Corporation Method and apparatus for improved MOS gating to reduce miller capacitance and switching losses
DE10341592B4 (de) * 2002-07-31 2008-01-24 Infineon Technologies Ag Leistungstransistor mit besonders ausgeformter Gate- und Feldelektrode
TWI248136B (en) 2002-03-19 2006-01-21 Infineon Technologies Ag Method for fabricating a transistor arrangement having trench transistor cells having a field electrode
US7091573B2 (en) * 2002-03-19 2006-08-15 Infineon Technologies Ag Power transistor
KR100467023B1 (ko) 2002-10-31 2005-01-24 삼성전자주식회사 자기 정렬 접촉 구조 및 그 형성 방법
US7087959B2 (en) * 2004-08-18 2006-08-08 Agere Systems Inc. Metal-oxide-semiconductor device having an enhanced shielding structure
JP2008536316A (ja) 2005-04-06 2008-09-04 フェアチャイルド・セミコンダクター・コーポレーション トレンチゲート電界効果トランジスタおよびその形成方法
WO2006127914A2 (en) 2005-05-26 2006-11-30 Fairchild Semiconductor Corporation Trench-gate field effect transistors and methods of forming the same
DE102005041256B4 (de) * 2005-08-31 2007-12-20 Infineon Technologies Ag Trenchtransistor
US7872305B2 (en) 2008-06-26 2011-01-18 Fairchild Semiconductor Corporation Shielded gate trench FET with an inter-electrode dielectric having a nitride layer therein

Also Published As

Publication number Publication date
KR20100002195A (ko) 2010-01-06
KR101644372B1 (ko) 2016-08-01
US20090321817A1 (en) 2009-12-31
CN101615632A (zh) 2009-12-30
US20110081773A1 (en) 2011-04-07
US7872305B2 (en) 2011-01-18
DE102009030510B4 (de) 2020-11-12
TW201010079A (en) 2010-03-01
US8129241B2 (en) 2012-03-06
CN101615632B (zh) 2013-10-23

Similar Documents

Publication Publication Date Title
DE102009030510B4 (de) Aufbau und Verfahren zum Ausbilden eines Trench-FET mit abgeschirmtem Gate mit einem Zwischenelektroden-Dielektrikum mit einer Nitridschicht darin
DE112006000832B4 (de) Trenched-Gate-Feldeffekttransistoren und Verfahren zum Bilden derselben
DE102014117780B4 (de) Halbleiterbauelement mit einer Grabenelektrode und Verfahren zur Herstellung
DE102009025601A1 (de) Structure and method for forming a thick bottom dielectric (TBD) for trench-gate devices
DE19539541B4 (de) Lateraler Trench-MISFET und Verfahren zu seiner Herstellung
DE102012004084B4 (de) Graben-MOSFET mit Abschirmdielektrikum, Abschirmelektrode und Interpolydielektrikum sowie Verfahren zu seiner Herstellung
DE102009041474A1 (de) Aufbauten und Verfahren zum Ausbilden von Trenchfeldeffekttransistoren mit hoher Dichte
DE102005041108B3 (de) Verfahren zur Herstellung eines Trench-Transistors und Trench-Transistor
DE10350684B4 (de) Verfahren zur Herstellung einer Leistungstransistoranordnung und mit diesem Verfahren hergestellte Leistungstransistoranordnung
DE102009031657A1 (de) Aufbau und Verfahren zum Ausbilden eines Trench-Fet mit abgeschirmtem Gate mit einem Zwischenelektroden-Dielektrikum mit einem Low-K-Dielektrikum darin
DE112008002269T5 (de) Verfahren und Aufbau für einen Trench-Fet mit abgeschirmtem Gate
DE102010000113B4 (de) Halbleiterbauelement und Verfahren zur Herstellung
DE10297177T5 (de) Graben-FET mit selbstausgerichteter Source und selbstausgerichtetem Kontakt
DE112007002971T5 (de) Aufbau und Verfahren zum Ausbilden eines planaren Schottky-Kontakts
DE112006001516T5 (de) Feldeffekttransistor mit Ladungsgleichgewicht
DE102013214196A1 (de) Halbleiterbauelement
DE112006002077T5 (de) Struktur und Verfahren zum Bilden eines Inter-Poly-Dielektrikums in einem Feldeffekttransistor mit abgeschirmtem Gate
DE112006001318T5 (de) Trench-Gate-Feldeffekttransistoren und Verfahren zum Bilden derselben
DE112006003705T5 (de) Selbstjustierende Graben-MOSFET-Struktur und Herstellungsverfahren
DE102014107325A1 (de) Halbleiterbauelement
DE202004021554U1 (de) Anordnung zum Ausbilden eines Trench-MOSFETs mit Selbstausrichtungsmerkmalen
DE112006001697T5 (de) Strukturen und Verfahren zum Bilden von Feldeffekttransistoren mit abgeschirmtem Gate
DE4212829A1 (de) Verfahren zur herstellung von metall-oxid-halbleiter-feldeffekttransistoren
DE102004036330A1 (de) Integriertes Fet- und Schottky-Bauelement
DE112005001434B4 (de) MOS-gatterverknüpftes Leistungshalbleiter-Bauelement mit Source-Feldelektrode

Legal Events

Date Code Title Description
R082 Change of representative

Representative=s name: MUELLER-BORE & PARTNER PATENTANWAELTE, EUROPEA, DE

Representative=s name: MUELLER-BORE & PARTNER PATENTANWAELTE PARTG MB, DE

Representative=s name: WUESTHOFF & WUESTHOFF, PATENTANWAELTE PARTG MB, DE

R012 Request for examination validly filed
R082 Change of representative

Representative=s name: WUESTHOFF & WUESTHOFF, PATENTANWAELTE PARTG MB, DE

R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee