DE102010054782A1 - Gehäustes elektrisches Bauelement - Google Patents

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Abstract

Ein gehäustes elektrisches Bauelement umfasst ein Trägersubstrat (10), ein Federeinrichtung (20), die auf dem Trägersubstrat (10) angeordnet ist, einen Chip (30), der an einer ersten Seite (31) des Chips an die Federeinrichtung (20) gekoppelt ist, und ein Abdeckelement (100), das auf dem Trägersubstrat (10) angeordnet ist. Das Abdeckelement (100) ist derart über dem Chip (20) angeordnet, dass das Abdeckelement (100) den Chip (30) mindestens an einer zweiten von der ersten Seite verschiedenen Seite (32) des Chips berührt. Das Bauelement weist einen geringen Platzbedarf und eine hohe Dichtigkeit gegenüber Einflüssen aus der Umgebung auf.

Description

  • Die Erfindung betrifft ein gehäustes Bauelement, bei dem eine thermomechanische Stressbelastung auf einen Chip im Inneren des Gehäuses reduziert ist. Die Erfindung betrifft desweiteren ein Verfahren zur stressreduzierten Häusung von Chips.
  • Ein gehäustes Bauelement weist im Inneren einen Chip auf, der eine integrierte Schaltung enthalten kann oder auf dem beispielsweise metallische Strukturen zur Erzeugung einer akustischen Welle angeordnet sind. Der Chip ist im Allgemeinen auf einem Trägersubstrat angeordnet und von einem Gehäuse umgeben. In den meisten Fällen unterscheidet sich der thermische Ausdehnungskoeffizient des Chips von dem thermischen Ausdehnungskoeffizienten des Materials des Trägersubstrats beziehungsweise des Gehäuses. Dadurch treten bei Temperaturwechseln mechanische Belastungen der internen elektrischen Verbindungen zwischen Chip und Trägersubstrat auf, die je nach Stärke der Belastung zu Ausfällen des Bauelements führen können. Desweiteren kann der temperaturbedingte Stress oder auch von außen, zum Beispiel über eine Leiterplatte, eingeleitete mechanische Verspannungen die elektrischen Kenngrößen sensibler Chips, beispielsweise von MEMS (Microelectromechanical Systems)-Sensoren, Oberflächenwellen(SAW)-/Volumenwellen(BAW)-Filter oder Quarz-/Silizium-Resonatoren, unzulässig beeinflussen.
  • Hochempfindliche Chips der genannten Art werden überwiegend in Hohlraumgehäuse eingebaut, die aus einer Keramik oder einem Polymermaterial ausgebildet sind. Das Bauelement kann anschließend mit einem Metalldeckel durch Kleben, Löten oder Schweißen verschlossen werden. Eine derartige Bauform eines gehäusten Bauelements setzt der erzielbaren Miniaturisierung Grenzen.
  • Weniger stressempfindliche Komponenten werden daher häufig an ein Trägerelement, beispielsweise eine Rahmenstruktur (Leadframe) beziehungsweise ein Panel, geklebt, mit dem Trägerelement elektrisch kontaktiert und mit einer duroplastischen Pressmasse direkt umhüllt. Bei dieser Bauform erfolgt jedoch eine ungehinderte Stressübertragung durch intern thermomechanisch fehlangepasste Materialien oder auch eine Stressübertragung von außen auf den sensiblen Chip, wodurch die Genauigkeit und Reproduzierbarkeit der elektrischen Parameter des Bauelements verschlechtert werden. Insbesondere ergeben sich Zuverlässigkeitsprobleme in Bezug auf die Funktionstauglichkeit des Chips bei Temperaturzyklen.
  • Es ist wünschenswert, ein gehäustes elektrisches Bauelement anzugeben, bei dem ein auf einen Chip des Bauelements in Folge thermomechanischer Belastung ausgeübter Stress reduziert ist. Desweiteren soll ein Verfahren zur Herstellung eines gehäusten elektrischen Bauelements angegeben werden, bei dem der in Folge einer thermomechanischen Belastung ausgeübte Stress auf einen Chip im Inneren des Gehäuses reduziert ist.
  • Ein gehäustes elektrisches Bauelement umfasst ein Trägersubstrat, ein Federeinrichtung, die auf dem Trägersubstrat angeordnet ist, einen Chip, der an einer ersten Seite des Chips an die Federeinrichtung gekoppelt ist, und ein Abdeckelement, das auf dem Trägersubstrat angeordnet ist. Das Abdeckelement ist derart über dem Chip angeordnet, dass das Abdeckelement den Chip mindestens an einer zweiten von der ersten Seite verschiedenen Seite des Chips berührt.
  • Das Bauelement weist einen geringen Platzbedarf und eine hohe Dichtigkeit gegenüber Einflüssen aus der Umgebung auf. Bei Verwendung eines Trägersubstrats aus einer Keramik und eines Abdeckelements, das eine Schicht aus Metall aufweist, kann umlaufend um den Chip eine durchgehende Metall- beziehungsweise Keramikumhüllung ohne Stossstellen realisiert werden. Wesentlich dabei ist insbesondere die feste und dichte Verbindung am Übergang zwischen Keramik und Metall, welche beispielsweise mittels eines Sputterprozesses realisiert werden kann.
  • Ein Verfahren zur Herstellung eines gehäusten elektrischen Bauelements umfasst das Bereitstellen eines Trägersubstrats. Auf dem Trägersubstrat wird eine Federeinrichtung angeordnet. Auf der Federeinrichtung wird ein Chip derart angeordnet, dass eine erste Seite des Chips an die Federeinrichtung gekoppelt ist. Über dem Chip wird ein Abdeckelement derart angeordnet, dass das Abdeckelement den Chip mindestens an einer zweiten von der ersten Seite verschiedenen Seite des Chips berührt.
  • Weitere Ausführungsformen des gehäusten elektrischen Bauelements und des Verfahrens zur Herstellung des gehäusten elektrischen Bauelements sind den Unteransprüchen zu entnehmen.
  • Die Erfindung wird im Folgenden anhand von Figuren, die Ausführungsbeispiele der vorliegenden Erfindung zeigen, näher erläutert.
  • Es zeigen:
  • 1 eine erste Ausführungsform eines gehäusten elektrischen Bauelements mit Reduzierung des auf einen Chip in Folge thermomechanischer Belastung ausgeübten Stresses,
  • 2 eine Federeinrichtung als Kontaktelement zur Kontaktierung des Chips in einer vergrößerten Darstellung,
  • 3 eine weitere Ausführungsform eines gehäusten elektrischen Bauelements mit Reduzierung des auf einen Chip in Folge thermomechanischen Belastung ausgeübten Stresses,
  • 4 eine weitere Ausführungsform eines gehäusten elektrischen Bauelements mit Reduzierung des auf einen Chip in Folge einer thermomechanischen Belastung ausgeübten Stresses,
  • 5 eine weitere Ausführungsform eines gehäusten elektrischen Bauelements mit Reduzierung des auf einen Chip in Folge einer thermomechanischen Belastung ausgeübten Stresses.
  • 1 zeigt eine Ausführungsform 1000 eines gehäusten elektrischen Bauelements mit einem Trägersubstrat 10, auf dem ein Chip 30 angeordnet ist. Der Chip kann beispielsweise ein Substrat umfassen, in oder auf dem eine integrierte Schaltung enthalten ist. Im Falle eines Oberflächen- oder Volumenwellen-Bauelements kann der Chip 30 beispielsweise ein Trägersubstrat, auf dem metallische Strukturen zur Anregung einer akustischen Oberflächenwelle oder einer Volumenwelle angeordnet sind, aufweisen. Der Chip 30 ist auf einer Federeinrichtung 20 angeordnet. Der Chip kann beispielsweise in Flip-Chip-Montage auf die Federeinrichtung aufgesetzt werden. Die Federeinrichtung ist als ein federndes, leitfähiges Kontaktelement ausgebildet, durch die die Kontaktflächen des Chips mit äußeren Kontaktanschlüssen 110 des Bauelements zum Anlegen beziehungsweise Abgreifen eines Signals verbunden sind. Das Trägersubstrat kann als ein Mehrschicht-Träger ausgebildet sein, der an seiner Unterseite die Kontaktanschlüsse 110 zur äußeren Kontaktierung des Chips 30 aufweist. Im Ausführungsbeispiel der 1 enthält das Trägersubstrat 10 Bohrungen 80, so genannten Vias, die mit einem leitfähigen Material, beispielsweise einem Metall, ausgekleidet oder aufgefüllt sind. Die Bohrungen 80 sind versetzt zueinander angeordnet. Zur Verbindung der Vias 80 sind Leiterbahnzüge 90 innerhalb des Trägersubstrats angeordnet.
  • Auf der Oberseite des Trägersubstrats, die dem Inneren des Bauelements zugewandt ist, sind die Federeinrichtungen 20, die neben ihrer Funktion als federnde Halterungen für den Chip die Funktion eines federnden Kontaktelements haben, angeordnet. Jede der beiden Federeinrichtungen weist eine Schicht 21 auf, die über einem der Vias 80 angeordnet ist. Eine weitere jeweilige Schicht 22 der Federeinrichtungen 20 ist an ihrem Ende E22a mit der Schicht 21 verbunden. Ein weiteres Ende E22b der Schicht 22 ist frei beweglich über dem Trägersubstrat angeordnet. Die Schicht 22 bildet somit einen Federarm der Federeinrichtung 20, die an ihrem Ende E22a auf der Schicht 21, die als ein Haltearm für den Federarm dient, angeordnet ist.
  • Die Kontaktflächen des Chips 30 sind jeweils über ein Verbindungselement 60 mit der jeweiligen Federeinrichtung 20, insbesondere mit dem Federarm 22 der Federeinrichtung, verbunden. Im Falle einer Flip-Chip-Montage des Chips 30 auf den federnden Kontaktelementen 20 können die Verbindungselemente 60 beispielsweise als Lotbumps, gelötete Metallpfosten (Pillars), Goldstudbumps oder Leitkleberbumps ausgebildet sein.
  • Bei der in 1 gezeigten Ausführungsform 1000 eines gehäusten elektrischen Bauelements ist auf dem Trägersubstrat 10 ein Auflageelement 70 angeordnet. Das Auflageelement 70 kann als ein Rahmen des gehäusten Bauelements ausgeführt sein, auf dem der Chip randseitig aufliegt. Der Rahmen kann ein Teil des Trägers sein. In einer bevorzugten Ausführungsform weist das Auflageelement ein Material aus einem Metall auf und kann in einem additiven Prozess auf dem Trägersubstrat aufgebaut werden.
  • Über dem Chip 30 ist ein Abdeckelement 100 derart angeordnet, dass das Abdeckelement den Chip 30 mindestens an einer Seite 32 des Chips berührt. Bei der in 1 gezeigten Ausführungsform des gehäusten elektrischen Bauelements berührt das Abdeckelement den Chip an insgesamt fünf Hauptoberflächen, insbesondere an der Oberfläche der Oberseite 32 und an den Seitenflächen 33. Das Abdeckelement 100 kann eine Schicht 40 aufweisen, die als eine Laminatschicht ausgebildet sein kann. Das Laminat kann eine durch einen Tiefziehprozess an die Oberflächen des Chips angeschmiegte und anschließend ausgehärtete Polymerfolie, insbesondere ein ”B-Stage”-Material, sein.
  • Die Schicht 40 ist derart ausgebildet, dass ein Abschnitt 41 der Schicht 40 die Oberflächen der Oberseite 32 und der Seitenflächen 33 des Chips 30 berührt. Der Abschnitt 41 der Schicht 40 kann unmittelbar an die Oberflächen der Oberseite und der Seitenflächen des Chips angeschmiegt sein. In einer bevorzugten Ausführungsform berührt die Schicht 40 des Abdeckelements die gesamte Oberfläche der Oberseite 32 und der Seitenflächen 33 des Chips. Ein weiterer Abschnitt 42 der Schicht 40 ist auf dem Trägersubstrat angeordnet. Zwischen dem Abschnitt 41 und dem Abschnitt 42 weist die Schicht 40 einen Abschnitt 43 auf, der das Auflageelement 70 berührt. Die Schicht 40 schmiegt sich somit im Bereich des Abschnitts 42 an das Trägersubstrat und im Bereich des Abschnitts 43 an das Auflageelement 70 an.
  • Die Abdeckung 100 weist eine weitere Schicht 50 auf, die über der Schicht 40 angeordnet ist. Die Schicht 50 kann beispielsweise als eine Schichtenfolge aus einer dünnen, zum Beispiel gesputterten, Unterschicht (Seed Layer) und einer auf der Unterschicht galvanisch abgeschiedenen Verstärkungsschicht ausgebildet sein. Der Seed Layer kann beispielsweise eine Dicke zwischen 0,1 μm und 2 μm aufweisen. Er kann ein Material aus Titan, Wolfram, Chrom und/oder Kupfer enthalten. Die Verstärkungsschicht kann eine Schichtdicke zwischen 10 μm und 100 μm aufweisen und beispielsweise Kupfer und/oder Nickel enthalten.
  • Die Schicht 50 weist einen Abschnitt 51 auf, der die Schicht 40 berührt. Bei der in 1 gezeigten Ausführungsform des gehäusten elektrischen Bauelements schmiegt sich der Abschnitt 51 der Schicht 50 dicht und ohne Zwischenspalt an die Schicht 40 an. Die Schicht 40 weist im Bereich des Abschnitts 43 eine Aussparung 44 auf, in die sich das Material der Schicht 50 erstreckt. Dadurch wird eine Verbindung zwischen der Schicht 50 und dem Auflageelement 70 gebildet. Wenn die Schicht 50 aus einem metallischen Material ausgebildet ist und durch die Ausnehmung 44 in der Laminatschicht 40 mit dem ebenfalls vorzugsweise metallischen Rahmen 70 verbunden ist, ermöglicht diese punktuelle Anbindung einen elektrischen Kontakt. Wenn das Trägersubstrat 10, auf dem das Auflageelement 70 angeordnet ist, an ein geeignetes (Masse-)Potenzial angeschlossen ist, wird durch das Abdeckelement 100, insbesondere durch den elektrisch leitfähigen Teil 50 der Abdeckung 100, in Bezug auf den Chip eine gute elektromagnetische Schirmwirkung erzielt. Eine umlaufende linienhafte Anbindung der Schicht 50 an das Auflageelement 70 ermöglicht darüber hinaus einen hermetisch, diffusionsdichten Abschluss.
  • Das Trägersubstrat 10 ist vorzugsweise eine Anordnung aus einer HTCC(High Temperature Cofired Ceramics)-Keramik oder eine LTCC(Low Temperature Cofired Ceramics)-Keramik, bei der alle Funktionselemente, insbesondere die Bodenfläche, die Vias, die internen Leiterzüge, die beispielsweise in SMT (Surface Mounted Technologie) ausgebildeten Lötpads und Kontaktanschlüsse, in Mehrlagentechnik aufgebaut und gemeinsam gesintert werden. Es sind jedoch weitere Gestaltungsmöglichkeiten denkbar. Beispielsweise kann für das Trägersubstrat ein organischer Träger in Form einer Leiterplatte verwendet werden.
  • Gemäß einem möglichen Verfahren zum Aufbringen der Strukturen der Federeinrichtungen 20 und des Auflageelements 70 auf dem Trägersubstrat 10 kann das Auflageelement 70 auf dem Trägersubstrat 10 angeordnet werden, indem zunächst eine Unterschicht (Seed Layer) ganzflächig auf das Trägersubstrat 10 gesputtert wird. Anschließend erfolgt eine Maskierung der Unterschicht und eine galvanische Schichtabscheidung, zum Beispiel von Kupfer und/oder Nickel, in den Maskenöffnungen. Anschließend wird die Maske entfernt und die Unterschicht weggeätzt. Um eine möglichst plane, ebene Auflage für den Chip zu erzielen, kann das Auflageelement 70 auf seiner Oberseite, beispielsweise durch Fräsen oder Schleifen, mechanisch nachgearbeitet werden. Dadurch werden bereits ein gewisses Maß an Dichtheit und eine sehr hohe Druckbelastbarkeit in gegebenenfalls später folgenden Prozessen, insbesondere bei einer Spritzgussumhüllung auf Baugruppenebene, erzielt. Das Auflageelement kann rahmenförmig ausgebildet werden.
  • Die federnden Kontaktelemente 20 können mit einem gleichartigen Verfahren wie der Rahmen 70 hergestellt werden und vorzugsweise unmittelbar im selben Schritt. Es ist in diesem Fall möglich, den Rahmen 70 in einer zweiten Schichtabscheidung weiter aufzudicken, um eine Höhe zu erzielen, die deutlich über jener der Federeinrichtung 20 liegt. Geeignete Materialien für die federnden Kontaktelemente 20 sind beispielsweise Kupfer und Nickel mit einer Gesamtdicke im Bereich zwischen 10 μm bis 100 μm. Je nach Kontaktierungsverfahren zum Chip können weitere Schichten, beispielsweise Silber, Palladium, Gold, Zinn oder Lötstopp-Filme, ergänzt werden.
  • 2 zeigt die Herstellung der Federeinrichtung 20 auf dem Trägersubstrat 10. Dargestellt ist ein Abschnitt des Trägersubstrats 10, auf dem die Federeinrichtungen 20 angeordnet wird. Zunächst wird eine Opferschicht 220 auf dem Trägersubstrat 10 aufgebracht und derart strukturiert, dass die Opferschicht nur auf einem Teil des Trägersubstrats angeordnet ist. Über das freie Trägersubstrat 10 und die Opferschicht 220 wird anschließend eine Unterschicht (Seed Layer) 210 aufgebracht. Das Aufbringen der Unterschicht 210 kann durch Sputtern erfolgen. Nachfolgend wird eine Plating Resist-Schicht 200 aufgebracht und in der in 2 gezeigten Weise strukturiert, so dass ein Bereich zwischen den beiden Abschnitten der Plating-Resist-Schicht 200 frei bleibt. In diesem Bereich erfolgt das galvanische Abscheiden des Federelements 20. Anschließend wird die Plating-Resist-Schicht 200 entfernt. Danach wird der freiliegende Seed Layer 210 entfernt. Die Fotoresistschicht 220 kann eine Dicke zwischen typischerweise 1 μm bis 50 μm aufweisen. Die Opferschicht 220 kann zur Erzielung der Federwirkung des Federarms 22 in einem späteren Schritt entfernt werden. Die Opferschicht 220 kann auch derart weich ausgebildet sein, dass sie unter der Kontaktstelle 22 der Federeinrichtung verbleiben kann.
  • Neben dem Versatz des Trägerarms 21 und des Federarms 22 in der Queransicht des Bauelements können der Trägerarm und der Federarm auch in der Draufsicht auf das Bauelement seitlich zueinander versetzt angeordnet sein. In der Draufsicht sind der Trägerarm 21 und der Federarm 22 vorzugsweise nicht genau geradlinig angeordnet, wodurch Zug- und Druckspannungen durch die Federeinrichtung in Längsrichtung besser abgemildert werden können.
  • In einer bevorzugten Ausführungsform entspricht die Höhe des Auflageelements 70 ungefähr der Summe aus der Opferschichtdicke, der Dicke des Federarms und der Dicke des Verbindungselements zwischen Chip und Federeinrichtung im verbundenen Zustand. Das Verbindungselement kann beispielsweise ein komprimierter Goldstudbump oder eine kollabierte Lotkugel sein. Als besonders günstig hat sich erwiesen, wenn der Höhenschwund des Verbindungselements 60 beim Herstellen der Verbindung mindestens der Dicke der Opferschicht 220 entspricht. In diesem Fall wird die Federeinrichtung 20 beim Aufsetzen des Chips 30 elastisch bis auf Anschlag, das heißt auf die Trägersubstratoberfläche, heruntergedrückt, was je nach Verbindungsverfahren nützlich oder zwingend erforderlich ist.
  • 3 zeigt eine Ausführungsform 2000 des gehäusten elektrischen Bauelements. Gleiche Komponenten wie bei der Ausführungsform der 1 sind in 3 mit gleichen Bezugszeichen bezeichnet. Bei der in 3 gezeigten Ausführungsform des gehäusten Bauelements weist das Auflageelement 70 eine geringere Höhe im Vergleich zu der in 1 gezeigten Ausführungsform auf. Ein Auflageelement mit einer geringeren Höhe als die Federeinrichtung 20 wird vorzugsweise dann verwendet, wenn das Auflageelement 70 bereits auf dem Trägersubstrat 10 vorgefertigt wird oder das verwendete Verfahren eine Limitierung bezüglich der Dicke des Auflageelements 70 aufweist. Wird das Auflageelement 70 dagegen durch galvanische Abscheidung aufgebaut, so ist es im Allgemeinen kostengünstiger, das Auflageelement ausschließlich aus der Materiallage zu formen, aus der auch die Federn aufgebaut sind. Dadurch weist das Auflageelement im Allgemeinen auch in etwa die Dicke der Federeinrichtung auf. Bei der in 3 dargestellten Ausführungsform des gehäusten Bauelements wird der Chip 30 lediglich durch die Federeinrichtung 20 gehalten. Da der Chip nicht auf dem Auflageelement 70 aufliegt, kann das Einebnen der Oberfläche des Auflageelements entfallen.
  • 4 zeigt eine Ausführungsform 3000 eines gehäusten elektrischen Bauelements ohne Auflageelement 70. Ansonsten sind gleiche Komponente mit gleichen Bezugszeichen wie in den 1 und 3 bezeichnet. Bei der in 4 gezeigten Ausführungsform des Bauelements ist ein hermetischer Abschluss realisierbar, indem die Schicht 40, beispielsweise eine Laminatschicht, im Außenbereich das Trägersubstrat 10, beispielsweise eine Keramik, nicht überdeckt und die Schicht 50, beispielsweise eine metallische Deckschicht (Plating), sich an die Laminatschicht 40 anschließt und auf dem Außenbereich des Trägersubstrats angeordnet ist. Die Schicht 50 weist daher einen Abschnitt 51 auf, der die gesamte Oberfläche der Laminatschicht 40 berührt. Desweiteren weist die Deckschicht 50 einen sich an den Abschnitt 51 anschließenden Abschnitt 52 auf, der unmittelbar auf dem Trägersubstrat 10 aufliegt und das Trägersubstrat berührt. Durch das Sputtern und die galvanische Abscheidung der metallischen Deckschicht 50 auf dem Trägersubstrat 10, ist ein hermetischer Abschluss realisierbar.
  • 5 zeigt eine Ausführungsform 4000 des gehäusten elektrischen Bauelements, bei der auf eine hermetisch, diffusionsdichte Verkapselung des Chips verzichtet wird. Anstelle des Vorsehens eines Abdeckelements aus einer Laminatschicht und einer metallischen darüber angeordneten Deckschicht sind die Oberflächen der Oberseite 32 und die Oberflächen der Seitenflächen 33 des Chips in eine dicke Polymerschicht 120, beispielsweise eine Globtop-Schicht, eingebettet. Die Polymerschicht 120 kann beispielsweise durch Laminierung, Sprühen, Tauchen oder Vergießen aufgebracht werden, wobei das Polymermaterial durch geeignete Prozessführung nur wenig in den Hohlraum zwischen dem Chip 30 und dem Trägersubstrat 10 eindringt. Auch mehrschichtige Anordnungen können verwendet werden. Beispielsweise kann ein Laminat mit einer unteren Schicht, die den Hohlraum entsprechend schützt, und einer oberen Auffüllschicht vorgesehen sein.
  • Derartige Polymerbeschichtungen können auch in Verbindung mit dem Abdeckelement 100 aus der Laminatschicht 40 und der metallischen Deckschicht 50 verwendet werden, um beispielsweise eine quaderförmige Bauteilkontur zu erzielen. Weitere Funktionsschichten können beispielsweise zwecks kontrastreicher Beschriftbarkeit ergänzt werden.
  • Um die Fertigungskosten niedrig zu halten, werden vorzugsweise fläche Arrays aus einer Vielzahl von gehäusten Bauelementen nach einer der in den 1, 3, 4 und 5 gezeigten Ausführungsform gemeinsam prozessiert und erst in einem fortgeschrittenem oder in einem vollständig fertiggestellten Zustand vereinzelt. Gehäuste Bauelemente mit dem in den 1 und 3 bis 4 gezeigten Aufbau der Abdeckung ermöglichen somit eine sehr effiziente Nutzenfertigung mit hohem Miniaturisierungsgrad.
  • Bezugszeichenliste
    • 10
    Trägersubstrat
    20
    Federeinrichtung
    21
    Haltearm
    22
    Federarm
    30
    Chip
    40
    Schicht des Abdeckelements
    50
    Deckschicht des Abdeckelements
    60
    Verbindungselement
    70
    Auflageelement/Rahmen
    80
    metallische Bohrung/Via
    90
    Leiterbahnzug
    100
    Abdeckelement
    110
    äußerer Kontaktanschluss
    120
    Polymerschicht/Globtop-Schicht
    200
    Plating-Resist-Schicht
    210
    Unterschicht/Seed Layer
    220
    Fotolack/Fotoresist-Schicht

Claims (15)

  1. Gehäustes elektrisches Bauelement, umfassend: – ein Trägersubstrat (10), – ein Federeinrichtung (20), die auf dem Trägersubstrat (10) angeordnet ist, – einen Chip (30), der an einer ersten Seite (31) des Chips an die Federeinrichtung (20) gekoppelt ist, – ein Abdeckelement (100), das auf dem Trägersubstrat (10) angeordnet ist, – wobei das Abdeckelement (100) derart über dem Chip (20) angeordnet ist, dass das Abdeckelement (100) den Chip (30) mindestens an einer zweiten von der ersten Seite verschiedenen Seite (32) des Chips berührt.
  2. Gehäustes elektrisches Bauelement nach Anspruch 1, umfassend: – ein Auflageelement (70), das auf dem Trägersubstrat (10) angeordnet ist, – wobei das Auflageelement (70) derart ausgebildet ist, dass die erste Seite (31) des Chips (30) zumindest teilweise auf dem Auflageelement (70) aufliegt.
  3. Gehäustes elektrisches Bauelement nach Anspruch 2, umfassend: – ein Verbindungselement (60) zur Verbindung des Chips (30) mit der Federeinrichtung (20), – wobei die Federeinrichtung (20) mindestens einen Trägerarm (21) und einen Federarm (22) aufweist, – wobei der Trägerarm (21) auf dem Trägersubstrat (10) angeordnet ist, – wobei ein Ende (E22a) des Federarms (22) an dem mindestens einen Trägerarm (21) fixiert ist und ein weiteres Ende (E22b) des Federarms über dem Trägersubstrat (10) beweglich angeordnet ist, – wobei das Auflageelement (70) eine Höhe aufweist, die der Summe der Höhe des Verbindungselements (60), des Federarms (22) und des mindestens einen Trägerarms (21) über dem Trägersubstrat entspricht.
  4. Gehäustes elektrisches Bauelement nach einem der Ansprüche 2 oder 3, wobei der Chip (30) beweglich auf dem Auflageelement (70) aufliegt.
  5. Gehäustes elektrisches Bauelement nach einem der Ansprüche 1 bis 4, – wobei das Abdeckelement (100) mindestens eine erste Schicht (40) aus einem Material aus Kunststoff aufweist, – wobei die erste Schicht (40) einen ersten Abschnitt (41) aufweist, der den Chip (30) an der mindestens einen zweiten Seite (32) des Chips berührt.
  6. Gehäustes elektrisches Bauelement nach Anspruch 5, wobei die erste Schicht (40) des Abdeckelements einen zweiten Abschnitt (42) aufweist, der auf dem Trägersubstrat (10) angeordnet ist.
  7. Gehäustes elektrisches Bauelement nach Anspruch 6, wobei die erste Schicht (40) des Abdeckelements einen dritten Abschnitt (43) aufweist, der das Auflageelement (70) berührt.
  8. Gehäustes elektrisches Bauelement nach einem der Ansprüche 5 bis 7, – wobei das Abdeckelement mindestens eine zweite Schicht (50) aus einem Material aus Metall aufweist, – wobei die zweite Schicht (50) einen ersten Abschnitt (51) aufweist, der die gesamte erste Schicht (40) berührt.
  9. Gehäustes elektrisches Bauelement nach Anspruch 8, wobei die zweite Schicht (50) des Abdeckelements einen zweiten Abschnitt (52) aufweist, der auf dem Trägersubstrat (10) angeordnet ist.
  10. Gehäustes elektrisches Bauelement nach einem der Ansprüche 8 oder 9, – wobei der dritte Abschnitt (43) der ersten Schicht (40) des Abdeckelements eine Aussparung (44) aufweist, – wobei die zweite Schicht (50) des Abdeckelements in der Aussparung (44) mit dem Auflageelement (70) kontaktiert ist.
  11. Gehäustes elektrisches Bauelement nach einem der Ansprüche 1 bis 10, – wobei das Trägersubstrat (10) eine Leiterbahn (80, 90) und einen Kontaktanschluss (110) zur Kontaktierung des Bauelements (1000) aufweist, – wobei die Federeinrichtung (20) als ein federndes leitfähiges Kontaktelement ausgebildet ist, das an die Leiterbahn (80, 90) des Trägersubstrats (10) angekoppelt ist, – wobei der Chip (30) über die Federeinrichtung (20) und die Leiterbahn (80, 90) des Trägersubstrats (10) mit dem Kontaktanschluss (110) des Trägersubstrats verbunden ist.
  12. Verfahren zur Herstellung eines gehäusten elektrischen Bauelements, umfassend: – Bereitstellen eines Trägersubstrats (10), – Anordnen einer Federeinrichtung (20) auf dem Trägersubstrat (10), – Anordnen eines Chips (30) auf der Federeinrichtung (20) derart, dass eine erste Seite (31) des Chips an die Federeinrichtung (20) gekoppelt ist, – Anordnen eines Abdeckelements (100) über dem Chip (30) derart, dass das Abdeckelement (100) den Chip (30) mindestens an einer zweiten von der ersten Seite verschiedenen Seite (32) des Chips berührt.
  13. Verfahren nach Anspruch 12, umfassend: Anordnen der Federeinrichtung (20) auf dem Trägersubstrat (10) durch die folgenden Schritte (a) bis (c): (a) Sputtern und galvanisches Abscheiden einer ersten Schicht (21) auf dem Trägersubstrat (10), (b) Sputtern und galvanisches Abscheiden einer zweiten Schicht (22) auf einem Endabschnitt (E21a) der ersten Schicht (21) und auf einem Fotolack (200), (c) Entfernen des Fotolacks (200) unter der zweiten Schicht (22).
  14. Verfahren nach einem der Ansprüche 12 oder 13, umfassend: Anordnen eines Auflageelements (70) auf dem Trägersubstrat (10) durch die folgenden Schritte (a) bis (b): (a) Sputtern und galvanisches Abscheiden einer dritten Schicht (70) auf dem Trägersubstrat (10), (b) Mechanisches Nachbearbeiten der dritten Schicht (70) derart, dass die dritte Schicht (70) eine ebene Oberfläche, die zur Auflage für den Chip (30) geeignet ist, aufweist.
  15. Verfahren nach einem der Ansprüche 12 bis 14, umfassend: Anordnen des Abdeckelements (100) auf dem Trägersubstrat (10) durch die folgenden Schritte (a) bis (b): (a) Laminieren einer Folie (40) aus einem Material aus Kunststoff üben den Chip (30) und das Trägersubstrat (10), (b) Sputtern und galvanisches Abscheiden einer vierten Schicht (50) auf der Folie (40) und auf der an die Folie (40) angrenzenden Trägerschicht (10).
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US15/796,181 US10154582B2 (en) 2010-12-16 2017-10-27 Method for producing a cased electrical component

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10117027B2 (en) 2014-05-08 2018-10-30 Tdk Corporation Microphone and method for producing a microphone
DE102018104279A1 (de) * 2018-02-26 2019-08-29 Tdk Electronics Ag Elektronische Vorrichtung
DE102020207799A1 (de) 2020-06-24 2021-12-30 Robert Bosch Gesellschaft mit beschränkter Haftung MEMS-Modul
US11492250B2 (en) 2019-11-08 2022-11-08 Tdk Corporation Electronic device and method for manufacturing an electronic device

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102010054782A1 (de) 2010-12-16 2012-06-21 Epcos Ag Gehäustes elektrisches Bauelement
US9368458B2 (en) 2013-07-10 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Die-on-interposer assembly with dam structure and method of manufacturing the same
US9343431B2 (en) 2013-07-10 2016-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Dam structure for enhancing joint yield in bonding processes
KR101538543B1 (ko) * 2013-08-13 2015-07-22 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
EP3143643B1 (de) * 2014-05-15 2022-06-01 Intel Corporation Geformtes verbundgehäuse für integrierte schaltungsanordnung
US10091887B2 (en) * 2015-04-02 2018-10-02 Tactotek Oy Multi-material structure with embedded electronics
US20160297671A1 (en) 2015-04-13 2016-10-13 Epcos Ag MEMS Sensor Component
CN108025906A (zh) * 2015-09-30 2018-05-11 Tdk株式会社 带有阻尼的弹性安装传感器系统
DE102015122434A1 (de) * 2015-12-21 2017-06-22 Snaptrack, Inc. MEMS Bauelement
US10141245B2 (en) * 2016-08-24 2018-11-27 Qorvo Us, Inc. High-power acoustic device with improved performance
TWI660448B (zh) * 2017-12-19 2019-05-21 英屬開曼群島商錼創科技股份有限公司 微型元件結構
US10741501B1 (en) * 2018-10-22 2020-08-11 Keysight Technologies, Inc. Systems and methods for sheathing electronic components
KR20210092122A (ko) * 2020-01-14 2021-07-23 파워테크 테크놀로지 인코포레이티드 후면 증착형 차폐층을 갖는 배치-타입 반도체 패키징 구조물 및 그 제조 방법
TWI753825B (zh) * 2021-05-11 2022-01-21 財團法人工業技術研究院 微型元件結構及顯示裝置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6492194B1 (en) * 1999-10-15 2002-12-10 Thomson-Csf Method for the packaging of electronic components
DE10329329A1 (de) * 2003-06-30 2005-02-17 Siemens Ag Kostengünstiges Hochfrequenz-Package
DE102004040465A1 (de) * 2003-09-24 2005-05-04 Tai Saw Technology Co Paketanordnung für elektronische Einrichtung und Verfahren zum Herstellen der Paketanordnung
US20070069354A1 (en) * 2005-09-26 2007-03-29 Jochen Dangelmaier Semiconductor sensor device with sensor chip and method for producing the same
US20090127697A1 (en) * 2005-10-20 2009-05-21 Wolfgang Pahl Housing with a Cavity for a Mechanically-Sensitive Electronic Component and Method for Production
US20090232336A1 (en) * 2006-09-29 2009-09-17 Wolfgang Pahl Component Comprising a MEMS Microphone and Method for the Production of Said Component

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5772451A (en) * 1993-11-16 1998-06-30 Form Factor, Inc. Sockets for electronic components and methods of connecting to electronic components
DE69723976T2 (de) 1996-05-17 2004-06-09 Formfactor, Inc., Livermore Einbrennen und testen eines halbleiterwafers
EP1321978B1 (de) * 1996-05-17 2010-02-17 FormFactor, Inc. Kontaktstruktur
DE19806818C1 (de) 1998-02-18 1999-11-04 Siemens Matsushita Components Verfahren zur Herstellung eines elektronischen Bauelements, insbesondere eines mit akustischen Oberflächenwllen arbeitenden OFW-Bauelements
DE10016132A1 (de) 2000-03-31 2001-10-18 Infineon Technologies Ag Elektronisches Bauelement mit flexiblen Kontaktierungsstellen und Verfahren zu dessen Herstellung
US6290510B1 (en) 2000-07-27 2001-09-18 Xerox Corporation Spring structure with self-aligned release material
DE10136743B4 (de) 2001-07-27 2013-02-14 Epcos Ag Verfahren zur hermetischen Verkapselung eines Bauelementes
US7049693B2 (en) * 2001-08-29 2006-05-23 Micron Technology, Inc. Electrical contact array for substrate assemblies
DE10238523B4 (de) 2002-08-22 2014-10-02 Epcos Ag Verkapseltes elektronisches Bauelement und Verfahren zur Herstellung
JP3826875B2 (ja) 2002-10-29 2006-09-27 セイコーエプソン株式会社 圧電デバイスおよびその製造方法
US6920689B2 (en) * 2002-12-06 2005-07-26 Formfactor, Inc. Method for making a socket to perform testing on integrated circuits
US8102657B2 (en) * 2003-12-02 2012-01-24 Super Talent Electronics, Inc. Single shot molding method for COB USB/EUSB devices with contact pad ribs
JP4095049B2 (ja) 2004-08-30 2008-06-04 シャープ株式会社 電極気密封止を用いた高信頼性半導体装置
US20060197232A1 (en) 2005-02-25 2006-09-07 National University Of Singapore Planar microspring integrated circuit chip interconnection to next level
KR100691160B1 (ko) * 2005-05-06 2007-03-09 삼성전기주식회사 적층형 표면탄성파 패키지 및 그 제조방법
DE102006025162B3 (de) * 2006-05-30 2008-01-31 Epcos Ag Flip-Chip-Bauelement und Verfahren zur Herstellung
US20090140433A1 (en) * 2007-11-30 2009-06-04 Alces Technology, Inc. MEMS chip-to-chip interconnects
JP2009239235A (ja) 2008-03-28 2009-10-15 Komaden:Kk Ｌｅｄモジュール及びｌｅｄ表示装置
DE102010054782A1 (de) 2010-12-16 2012-06-21 Epcos Ag Gehäustes elektrisches Bauelement

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6492194B1 (en) * 1999-10-15 2002-12-10 Thomson-Csf Method for the packaging of electronic components
DE10329329A1 (de) * 2003-06-30 2005-02-17 Siemens Ag Kostengünstiges Hochfrequenz-Package
DE102004040465A1 (de) * 2003-09-24 2005-05-04 Tai Saw Technology Co Paketanordnung für elektronische Einrichtung und Verfahren zum Herstellen der Paketanordnung
US20070069354A1 (en) * 2005-09-26 2007-03-29 Jochen Dangelmaier Semiconductor sensor device with sensor chip and method for producing the same
US20090127697A1 (en) * 2005-10-20 2009-05-21 Wolfgang Pahl Housing with a Cavity for a Mechanically-Sensitive Electronic Component and Method for Production
US20090232336A1 (en) * 2006-09-29 2009-09-17 Wolfgang Pahl Component Comprising a MEMS Microphone and Method for the Production of Said Component

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10117027B2 (en) 2014-05-08 2018-10-30 Tdk Corporation Microphone and method for producing a microphone
DE102018104279A1 (de) * 2018-02-26 2019-08-29 Tdk Electronics Ag Elektronische Vorrichtung
US10903156B2 (en) 2018-02-26 2021-01-26 Tdk Corporation Electronic device with stud bumps
US11444015B2 (en) 2018-02-26 2022-09-13 Tdk Corporation Electronic device with stud bumps
US11492250B2 (en) 2019-11-08 2022-11-08 Tdk Corporation Electronic device and method for manufacturing an electronic device
DE102020207799A1 (de) 2020-06-24 2021-12-30 Robert Bosch Gesellschaft mit beschränkter Haftung MEMS-Modul

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