DE102016117046A1 - Halbleiterstruktur und zugehöriges herstellungsverfahren - Google Patents

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Hong-Shyang Wu
Kuo-Ming Wu
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Eine Halbleiterstruktur wird offenbart. Die Halbleiterstruktur weist Folgendes auf: ein Substrat, eine Gatestruktur, die auf dem Substrat gebildet ist, eine Sourceregion und eine Drainregion, die in dem Substrat auf jeder Seite der Gatestruktur gebildet ist, wobei sowohl die Sourceregion als auch die Drainregion einen ersten Leitfähigkeitstyp aufweisen, und eine dielektrische Schicht mit einem ersten Abschnitt und einem zweiten Abschnitt, wobei der erste Abschnitt der dielektrischen Schicht auf einem Abschnitt der Gatestruktur gebildet ist und der zweite Abschnitt der dielektrischen Schicht auf dem Substrat gebildet ist und sich zu einem Abschnitt der Drainregion erstreckt, wobei die dielektrische Schicht mindestens eine Aussparung auf dem zweiten Abschnitt aufweist. Ein zugehöriges Herstellungsverfahren wird ebenfalls offenbart.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung Nr. 62/273,473, die am 31. Dezember 2015 eingereicht wurde und hierin in ihrer Gesamtheit durch Bezugnahme aufgenommen wird.
  • ALLGEMEINER STAND DER TECHNIK
  • Die Industrie der integrierten Halbleiterschaltungen (Integrated Circuit = IC) hat ein schnelles Wachstum erfahren. Technologische Fortschritte bei IC-Materialien und -Konstruktion haben IC-Generationen hervorgebracht, bei denen jede Generation kleinere und komplexere Schaltungen als die vorherige Generation hat. Allerdings haben diese Fortschritte die Komplexität der Verarbeitung und Herstellung von IC erhöht, sodass zur Umsetzung dieser Fortschritte ähnliche Entwicklungen bei der IC-Verarbeitung und -Herstellung benötigt werden. Da beispielsweise Halbleiterschaltungen, die aus Vorrichtungen wie Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFET) zusammengesetzt sind, für Hochspannungsanwendungen ausgelegt sind, entstehen Probleme im Hinblick auf die Integration einer Hochspannungsvorrichtung mit einer Niederspannungsvorrichtung (z. B. einer Logikvorrichtung) für die System-on-Chip-(SOC)-Technologie. Da Logikvorrichtungen mit voranschreitenden Technologien immer kleiner werden (z. B. 45 nm und darunter), kann der Prozessfluss von einer hohen Implantationskonzenration begleitet sein, um einen Durchgriff zwischen einer Source und einem Drain zu verhindern oder den Widerstand einer Source und eines Drains zu verringern, und kann somit größere Leckageprobleme und die Verschlechterung der Vorrichtungszuverlässigkeit verursachen.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung sind am besten aus der folgenden ausführlichen Beschreibung zu verstehen, wenn diese mit den beiliegenden Figuren gelesen wird. Es sei klargestellt, dass gemäß der Standardpraxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. In der Tat können die Abmessungen der verschiedenen Merkmale willkürlich erhöht oder reduziert werden.
  • 1 bis 11 sind Schaubilder, die eine Hochspannungs-Halbleitervorrichtung in verschiedenen Herstellungsstufen gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung darstellen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zur Implementierung unterschiedlicher Merkmal der Offenbarung bereit. Spezifische Beispiele von Komponenten und Anordnungen sind nachstehend zur Vereinfachung der vorliegenden Offenbarung beschrieben. Diese sind natürlich reine Beispiele und sollen nicht einschränkend sein. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der nun folgenden Beschreibung Ausführungsformen beinhalten, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen beinhalten, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sind, sodass das erste und das zweite Merkmal nicht in direktem Kontakt stehen. Zudem kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und schreibt selbst keine Beziehung zwischen den verschiedenen erläuterten Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können räumliche Begriffe wie „unterhalb”, „unter”, „unterer”, „über”, „oberer” und dergleichen hierin zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element(en) oder Merkmal(en), die in den Figuren veranschaulicht sind, zu beschreiben. Die räumlichen Ausdrücke sollen neben den in den Figuren dargestellten Ausrichtungen andere Ausrichtungen der Vorrichtung umfassen, die verwendet wird oder in Betrieb ist. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad oder in anderen Ausrichtungen gedreht sein) und die hierin verwendeten räumlichen Deskriptoren können gleichermaßen entsprechend interpretiert werden.
  • Ungeachtet dessen, dass die numerischen Bereiche und Parameter, die den breiten Schutzumfang der Offenbarung darlegen, Annäherungen sind, werden die Zahlenwerte, die in den spezifischen Beispielen dargestellt sind, präzise wie möglich angegeben. Jeder Zahlenwert enthält jedoch inhärent gewisse Fehler, die notwendigerweise aus der Standardabweichung in den zugehörigen Prüfmessungen resultieren. Wie hier verwendet, bezieht sich der Begriff „etwa” im Allgemeinen auf innerhalb von 10%, 5%, 1% oder 0,5% eines bestimmten Wertes oder Bereichs. Als Alternative bezieht sich der Begriff „etwa” auf innerhalb eines akzeptablen Standardfehlers des Mittelwertes liegend, der von einem Durchschnittsfachmann in Betracht gezogen wird. Im Gegensatz zu den Anwendungs-/Arbeitsbeispielen oder sofern nicht ausdrücklich anderweitig angegeben, sind alle hierin offenbarten numerischen Bereiche, Mengen, Werte und Prozentangaben wie diejenigen für Materialmengen, Zeitdauern, Temperaturen, Betriebsbedingungen, Mengenverhältnisse und dergleichen als in allen Fällen durch den Begriff „etwa” modifiziert zu verstehen. Dementsprechend sind, sofern nicht das Gegenteil angegeben ist, die numerischen Parameter, die in der vorliegenden Offenbarung und den beiliegenden Ansprüchen angegeben sind, Annäherungen, die je nach Wunsch variieren können. Zumindest ist jeder numerische Parameter unter Berücksichtigung der Anzahl von beschriebenen signifikanten Stellen und durch Anwenden von gebräuchlichen Rundungstechniken zu verstehen. Bereiche können hierin von einem Endpunkt zu einem anderen Endpunkt oder zwischen zwei Endpunkten ausgedrückt werden. Alle hierin offenbarten Bereiche schließen die Endpunkte ein, sofern nicht anderweitig angegeben.
  • 1 bis 11 sind Schaubilder, die eine Hochspannungs-Halbleitervorrichtung 100 in verschiedenen Herstellungsstufen gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung darstellen. Es sei darauf hingewiesen, dass 1 bis 11 für ein besseres Verständnis der offenbarten Ausführungsform vereinfacht wurden. Darüber hinaus kann die Hochspannungs-Halbleitervorrichtung 100 als ein System-on-Chip-(SoC)-Vorrichtung mit verschiedenen PMOS- und NMOS-Transistoren konfiguriert sein, die für den Betrieb bei unterschiedlichen Spannungspegeln hergestellt sind. Die PMOS- und NMOS-Transistoren können eine Niederspannungsfunktion, die Logik-/Speichervorrichtungen und/oder Eingabe-/Ausgabevorrichtungen umfasst, und eine Hochspannungsfunktion bereitstellen, die Leistungsmanagementvorrichtungen umfasst. Zum Beispiel können Transistoren, die eine Niederspannungsfunktion bereitstellen, Betriebs-(oder Drain)-Spannungen von 1,1 V mit der standardmäßigen CMOS-Technologie oder Spannungen von 1,8/2,5/3,3/V mit speziellen (Eingabe/Ausgabe)-Transistoren in der standardmäßigen CMOS-Technologie aufweisen. Zudem können Transistoren, die eine Mittel-/Hochspannungsfunktion bereitstellen, Betriebs-(oder Drain)-Spannungen von 5 V oder mehr (z. B. 20 bis 35 V) aufweisen. Es versteht sich, dass die Hochspannungs-Halbleitervorrichtung 100 auch Widerstände, Kondensatoren, Induktoren, Dioden und andere geeignete mikroelektronische Vorrichtungen aufweisen kann, die typischerweise in integrierten Schaltungen implementiert sind. In der vorliegenden Ausführungsform umfasst die Hochspannungs-Halbleitervorrichtung 100 eine n-leitende Hochspannungs-MOS-(NHVMOS)-Vorrichtung.
  • Unter Bezugnahme auf 1 ist ein Halbleitersubstrat 202 bereitgestellt. Das Substrat 202 kann einen Halbleiterwafer wie einen Siliciumwafer aufweisen. Als Alternative kann das Substrat 202 andere elementare Halbleiter wie Germanium aufweisen. Das Substrat 202 kann auch einen Verbindungshalbleiter wie Siliciumcarbid, Galliumarsenid, Indiumarsenid und Indiumphosphid aufweisen. Darüber hinaus kann das Substrat 202 einen Legierungshalbleiter wie Siliciumgermanium, Siliciumgermaniumcarbid, Galliumarsenidphosphid und Galliumindiumphosphid aufweisen. In einer Ausführungsform weist das Substrat 202 eine Epitaxieschicht (Epi-Schicht) auf, die über einem Bulk-Halbleiter liegt. Darüber hinaus kann das Substrat 202 eine Halbleiter-auf-Isolator-(SOI)-Struktur aufweisen. Darüber hinaus kann das Substrat 202 eine vergrabene Oxid-(BOX)-Schicht aufweisen, die durch einen Prozess wie eine Trennung durch implantierten Sauerstoff (SIMOX) gebildet wird. In verschiedenen Ausführungsformen kann das Substrat 202 eine vergrabene Schicht wie eine n-leitende vergrabene Schicht (NBL), eine p-leitende vergrabene Schicht (PBL) und/oder eine dielektrische vergrabene Schicht mit einer vergrabenen Oxid-(Buried Oxide = BOX)-Schicht aufweisen. In der vorliegenden Ausführungsform, die als ein n-leitender HVMOS dargestellt ist, weist das Substrat 202 ein p-leitendes Siliciumsubstrat (p-Substrat) auf. Zur Bildung eines komplementären HVMOS kann eine n-leitende vergrabene Schicht, das heißt, eine tiefe n-Wanne (Deep N-Well = DNW), tief unter der aktiven Region des p-leitenden HVMOS des p-Substrats 202 implantiert sein.
  • Isoliermerkmalsstrukturen 204 wie flache Grabenisolationen (Shallow Trench Isolation = STI) oder eine lokale Oxidation von Silicium (Local Oxidation Of Silicon = LOCOS) können in dem Substrat 202 gebildet sein, um verschiedene aktive Regionen zu definieren und elektrisch zu isolieren. Zum Beispiel kann die Bildung eines STI-Merkmals das Trockenätzen eines Grabens in einem Substrat und das Füllen des Grabens mit Isolatormaterialien wie Siliciumoxid, Siliciumnitrid oder Siliciumoxinitrid umfassen. Der gefüllte Graben kann eine mehrschichtige Struktur wie eine thermische Oxid-Auskleidungsschicht aufweisen, die mit Siliciumnitrid oder Siliciumoxid gefüllt ist. Unter weiterer Bezugnahme auf die Ausführungsform kann die STI-Struktur unter Verwendung einer Verarbeitungssequenz wie der folgenden erzeugt werden: Züchten eines Pad-Oxids, Bilden einer chemischen Niederdruck-Dampfabscheidungs-(Low Pressure Chemical Vapor Deposition = LPCVD)-Nitridschicht, Strukturieren einer STI-Öffnung mittels Fotolack und Maskierung, Ätzen eines Grabens in das Substrat, wahlweise Züchten einer thermischen Oxidgraben-Auskleidungsschicht, um die Grabengrenzfläche zu verbessern, Füllen des Grabens mit CVD-Oxid unter Verwendung einer chemisch-mechanischen Polier-(CMP)-Bearbeitung zum Zurückätzen und Planarisieren und Anwenden eines Nitridabscheidungsprozesses, um das Siliciumnitrid zu entfernen.
  • In 2 ist eine N-Wanne (NW) 206 in verschiedenen Regionen des P-Substrats 202 durch Ionenimplantation oder Diffusionstechniken gebildet, die im Stand der Technik bekannt sind. Zum Beispiel wird eine N-Wannenmaske zum Strukturieren einer Fotolackschicht 205 in einem Photolithographieprozess oder einem anderen geeigneten Prozess verwendet. Ein beispielhafter Photolithographieprozess kann die Verarbeitungsschritte Fotolackbeschichten, langsames Backen, Maskenausrichten, Belichten, Nachbelichtungsbacken, Entwickeln und schnelles Backen umfassen. Eine Ionenimplantation, die einen n-leitenden Dotierstoff wie Arsen oder Phosphor verwendet, kann zur Bildung der N-Wanne (NW) 206 in dem Substrat 202 ausgeführt werden. Die N-Wanne 206 kann als ein erweiterter Drain der NHVMOS-Vorrichtung bezeichnet werden.
  • In 3 ist eine P-Wanne (NW) 208 in verschiedenen Regionen des P-Substrats 202 durch Ionenimplantation oder Diffusionstechniken gebildet, die im Stand der Technik bekannt sind. Die P-Wanne 208 kann auf ähnliche Weise wie oben für die N-Wanne 206 erläutert gebildet werden. Eine P-Wannenmaske wird zum Strukturieren einer Fotolackschicht 207 verwendet, welche die N-Wanne 206 schützt. Eine Ionenimplantation, die einen p-leitenden Dotierstoff wie Bor verwendet, kann ausgeführt werden, um die P-Wanne 208 in der Region zu bilden, wo anschließend ein Sourcemerkmal gebildet wird. Es sei klargestellt, dass andere Ionenimplantationsprozesse ebenfalls ausgeführt werden können, um Schwellenspannungen der Kern-NMOS- und -PMOS-Vorrichtungen in den anderen aktiven Regionen des Substrats 202 einzustellen, wie im Stand der Technik bekannt.
  • In 4 ist eine Gatestruktur 210 auf dem Halbleitersubstrat 202 gebildet. In dieser Ausführungsform weist die Gatestruktur 210 eine dielektrische Gateschicht 210b, die auf dem Substrat 202 gebildet ist, und eine Gateelektrode 210a auf, die auf der dielektrischen Gateschicht 210b gebildet ist. Ferner liegt die Gatestruktur 210 über einem Abschnitt der N-Wanne 206 und einem Abschnitt der P-Wanne 208. Die dielektrische Gateschicht 210b kann eine Siliciumoxidschicht aufweisen. Als Alternative kann die dielektrische Gateschicht 210b wahlweise ein dielektrisches High-k-Material, Siliciumoxinitrid, andere geeignete Materialien oder Kombinationen davon aufweisen. Das High-k-Material kann aus Metalloxiden, Metallnitriden, Metalsilikaten, Übergangsmetalloxiden, Übergangsmetallnitriden, Übergangsmetallsilikaten, Oxinitriden von Metallen, Metallaluminaten, Zirkonsilikat, Zirkonaluminat, Hafniumoxid oder Kombinationen davon ausgewählt sein. Die dielektrische Gateschicht 210b kann eine mehrschichtige Struktur wie eine Schicht von Siliciumoxid und eine andere Schicht von High-k-Material aufweisen. Die dielektrische Gateschicht 210b kann mittels chemischer Dampfphasenabscheidung (CVD), physikalischer Dampfphasenabscheidung (PVD), Atomlagenabscheidung (ALD), thermischem Oxid, anderen geeigneten Prozessen oder Kombinationen davon gebildet werden.
  • Die Gateelektrode 210a kann konfiguriert sein, mit Metallverbindungen gekoppelt zu werden, und kann über der dielektrischen Gateschicht 210b liegend angeordnet sein. Die Gateelektrode 210a kann ein dotiertes polykristallines Silicium (oder Polysilicium) aufweisen. Als Alternative kann die Gateelektrode 210a ein Metall wie Al, Cu, W, Ti, Ta, TiN, TaN, NiSi, CoSi, andere geeignete leitfähige Materialien oder Kombinationen davon aufweisen. Die Gateelektrode 210a kann durch CVD, PVD, Plattierung und andere geeignete Prozesse gebildet werden. Die Gateelektrode 210a kann eine mehrschichtige Struktur aufweisen und kann in einem mehrstufigen Prozess unter Anwendung einer Kombination unterschiedlicher Prozesse gebildet werden.
  • Die dielektrische Gateschicht 210b und die Gateelektrode 210a, die auf dem Substrat 202 gebildet sind, werden dann strukturiert, um mehrere Gatestrukturen unter Anwendung eines Prozesse zu bilden, der die Photolithographiestrukturierung und Ätzen umfasst. Ein beispielhaftes Verfahren zum Strukturieren der dielektrischen Gateschicht 210b und der Gateelektrode 210a wird nachstehend beschrieben. Eine Fotolackschicht wird auf der Polysiliciumschicht durch einen geeigneten Prozess wie Aufschleuderbeschichtung gebildet und danach strukturiert, um ein strukturiertes Fotolackmerkmal durch ein geeignetes Lithographiestrukturierungsverfahren zu bilden. Die Struktur des Fotolacks kann dann durch einen Trockenätzprozess auf die darunterliegende Polysiliciumschicht und die dielektrische Gateschicht übertragen werden, um Gateelektroden und Gatedielektrika in mehreren Verarbeitungsschritten und verschiedenen geeigneten Sequenzen zu bilden. Die Fotolackschicht kann danach entfernt werden. In einer anderen Ausführungsform wird nur die Gateelektrode 210a strukturiert. In noch einer anderen Ausführungsform kann eine Hartmaskenschicht verwendet und auf der Polysiliciumschicht gebildet werden. Die strukturierte Fotolackschicht wird auf der Hartmaskenschicht gebildet. Die Struktur der Fotolackschicht wird auf die Hartmaskenschicht übertragen und dann auf die Polysiliciumschicht übertragen, um die Gateelektrode 210a zu bilden. Die Hartmaskenschicht kann Siliciumnitrid, Siliciumoxinitrid, Siliciumcarbid und/oder andere geeignete dielektrische Materialien aufweisen und kann mittels eines Verfahrens wie CVD oder PVD gebildet werden.
  • In 5 sind Seitenwand-Spacer 230 auf beiden Seiten der Gatestruktur 210 gebildet. Die Seitenwand-Spacer 230 können ein dielektrisches Material wie Siliciumoxid aufweisen. Als Alternative können die Seitenwand-Spacer 230 wahlweise Siliciumnitrid, Siliciumcarbid, Siliciumoxinitrid oder Kombinationen davon aufweisen. In einigen Ausführungsformen können die Seitenwand-Spacer 230 eine mehrschichtige Struktur aufweisen. Die Seitenwand-Spacer 230 könne durch eine Abscheidung und Ätzung (anisotrope Ätztechnik) wie im Stand der Technik bekannt gebildet werden.
  • In 6 wird eine Sourceregion 232 in der P-Wanne 208 und eine Drain-Region 234 in der N-Wanne 206 gebildet, wobei die Sourceregion 232 und die Drainregion 234 n-leitend sind (als N+ oder stark dotierte Regionen bezeichnet). Die n-leitende Sourceregion 232 und die n-leitende Drainregion 234 können auf beiden Seiten der Gatestruktur 210 und dazwischen angeordnet sein. In einigen Ausführungsformen kann die Sourceregion 232 einen Rand aufweisen, der mit einem der Seitenwand-Spacer im Wesentlichen selbst ausgerichtet ist. In einigen Ausführungsformen kann die Drainregion 234 einen Rand aufweisen, der von dem anderen der Seitenwand-Spacer getrennt ist. Dementsprechend kann eine strukturierte Fotolackschicht 214 einen Abschnitt des Halbleitersubstrats 202 schützen, der sich über einen äußeren Rand des anderen der Seitenwand-Spacer hinaus erstreckt. In der vorliegenden Ausführungsform weisen die Sourceregion 232 und die Drainregion 234 n-leitende Dotierstoffe wie P oder As auf. Die Sourceregion 232 und die Drainregion 234 können durch ein Verfahren wie die Ionenimplantation oder Diffusion gebildet werden. Ein RTA-(Rapid Thermal Annealing)-Prozess kann angewendet werden, um den implantierten Dotierstoff zu aktivieren. In verschiedenen Ausführungsformen kann die Sourceregion 232 und die Drainregion 234 unterschiedliche Dotierprofile aufweisen, die durch eine mehrere Prozesse beinhaltende Implantation gebildet werden. Es sei klargestellt, dass ein Prozess zur Bildung einer Source/Drain eines p-leitenden Typs (als P+ oder hoch dotierte Regionen bezeichnet) für die PMOS-Vorrichtungen in den anderen aktiven Regionen des Substrats ausgeführt werden kann. Dementsprechend können die NMOS-Vorrichtungen, welche die vorliegende Ausführungsform umfassen, durch die strukturierte Fotolackschicht 214 geschützt werden.
  • In 7 ist eine Resist-Schutzoxid-(RPO)-Schicht 250 über der Gatestruktur 210, den Seitenwand-Spacern 230, der Sourceregion 232, der Drainregion 234 und den Isoliermerkmalstrukturen 204 gebildet. In einem Beispiel ist die RPO-Schicht 250 unter Verwendung von Siliciumdioxid gebildet. In 8 ist die RPO-Schicht 250 (dargestellt in 7) teilweise weggeätzt, sodass die RPO-Schicht 252 über mindestens einem Abschnitt der Gatestruktur 210 und den Seitenwand-Spacern 230 zurückbleibt, die sich über einen Abschnitt der Drainregion 234 erstrecken. Die RPO-Schicht 252 kann während eines nachfolgenden selbst ausgerichteten Silicid-(Silicid)-Prozesses, der unten erläutert wird, als eine Silicidsperrschicht fungieren. Der Vorrichtungsbereich, der den Silicidprozess nicht verwendet, wird mit der RPO-Schicht 252 abgedeckt. die RPO-Schicht 252 kann durch Anwenden beispielsweise einer Oxidnassätzung, welche die RPO-Schicht 250 teilweise entfernt, definiert werden. Dies schützt den Bereich unter der RPO-Schicht 252 vor der Silicidbildung.
  • In 9 sind Aussparungen 260_1–260_n auf der RPO-Schicht 252 gebildet. Genauer werden die Aussparungen 260_1–260_n auf der RPO-Schicht 252 über einem Abschnitt zwischen den Seitenwand-Spacern 230 und der Drainregion 234 durch einen Prozess gebildet, der eine Photolithographiestrukturierung und Ätzung wie im Stand der Technik bekannt umfasst. Ein beispielhaftes Verfahren zum Strukturieren der Aussparungen 260_1–260_n wird nachstehend beschrieben. Eine Fotolackschicht wird auf der RPO-Schicht 252 durch einen geeigneten Prozess wie Aufschleuderbeschichtung gebildet und danach strukturiert, um ein strukturiertes Fotolackmerkmal durch ein geeignetes Lithographiestrukturierungsverfahren zu bilden. In mehreren Bearbeitungsschritten und verschiedenen geeigneten Sequenzen kann die Struktur des Fotolacks dann durch einen Trocken- und/oder Nassätzprozess auf die darunterliegende RPO-Schicht 252 übertragen werden, um die Aussparungen 260_1–260_n zu bilden. Die Fotolackschicht kann danach entfernt werden. Der Prozess der Photolithographiestrukturierung und Ätzung kann mit einem standardmäßigen HV-Prozess kombiniert werden; auf diese Weise ist keine zusätzliche Maske speziell für die Bildung der Aussparungen 260_1–260_n erforderlich.
  • Die Anzahl der Aussparungen 260_1–260_n ist nicht eingeschränkt, wobei n in einigen Ausführungsform gleich oder größer als 1 ist. In dieser Ausführungsform entspricht eine Länge L jeder der Aussparungen 260_1–260_n einer Breite W jeder der Aussparungen 260_1–260_n. Wie aus dem vergrößerten Abschnitt der Aussparungen 260_2 und 260_3 zu sehen ist, beträgt die Länge L jeder der Aussparungen 260_1–260_n etwa 0,16 um und die Breite jeder der Aussparungen 260_1–260_n beträgt etwa 0,16 um. Allerdings ist dies keine Einschränkung der vorliegenden Offenbarung. In einigen Ausführungsformen entspricht eine Länge L jeder der Aussparungen 260_1–260_n möglicherweise nicht einer Breite W jeder der Aussparungen 260_1–260_n. Zum Beispiel kann eine längliche rechteckige Aussparung entlang der Länge der Oberfläche der RPO-Schicht 252 über dem Abschnitt zwischen den Seitenwand-Spacern 230 und der Drainregion 234 gebildet sein, um die Aussparungen 260_1–260_n zu ersetzen. In einigen Ausführungsformen kann jede der Aussparungen 260_1–260_n eine andere Abmessung haben. In einigen Ausführungsformen kann ein Verhältnis der Breite W jeder der Aussparungen 260_1–260_n zu einer Breite W1 des sich ausdehnenden Abschnitts der RPO-Schicht 252, der horizontal auf dem Substrat 202 liegt, im Bereich von etwa 0,2 bis etwa 0,3 liegen. In einigen Ausführungsformen kann ein Verhältnis der Breite W jeder der Aussparungen 260_1–260_n zu einer Breite W1 des sich ausdehnenden Abschnitts, der horizontal auf dem Substrat 202 liegt, im Bereich von etwa 0,1 bis etwa 0,5 liegen. Allerdings ist dies keine Einschränkung der vorliegenden Offenbarung.
  • In dieser Ausführungsform kann ein Abstand S zwischen zwei beliebigen benachbarten Aussparungen der Aussparungen 260_1–260_n etwa 0,16 um betragen. Allerdings ist dies keine Einschränkung der vorliegenden Offenbarung. In einigen Ausführungsformen kann der Abstand S zwischen zwei beliebigen benachbarten Aussparungen der Aussparungen 260_1–260_n im Bereich von etwa 0,16 um bis etwa 0,19 um liegen. in anderen Ausführungsformen kann der Abstand S zwischen zwei beliebigen benachbarten Aussparungen der Aussparungen 260_1–260_n weniger als etwa 0,16 um oder mehr als etwa 0,19 um betragen. Mit anderen Worten kann ein Verhältnis des Abstands S zu der Breite W der Aussparungen im Bereich von etwa 1 bis etwa 1,2 liegen. In dieser Ausführungsform kann eine Tiefe D jeder der Aussparungen 260_1–260_n etwa 0 Angström bis etwa 650 Angström betragen. Mit anderen Worten kann ein Verhältnis der Tiefe D jeder der Aussparungen 260_1–260_n zu einer Dicke des sich ausdehnenden Abschnitts der RPO-Schicht 252 im Bereich von etwa 0 bis etwa 0,8 liegen. Allerdings ist dies keine Einschränkung der vorliegenden Offenbarung. Es sei klargestellt, dass die Aussparungen 260_1–260_n in einigen Aussparungen möglicherweise nicht vorhanden sind, wenn die Tiefe D etwa 0 entspricht. Zudem ist die Tiefe D jeder der Aussparungen 260_1–260_n insofern eingeschränkt, als sie nicht der Tiefe des sich ausdehnenden Abschnitts der RPO-Schicht 252 entspricht. Mit anderen Worten sind die Aussparungen 260_1–260_n konfiguriert, sich zur Unterseite der N-Wanne 206 zu erstrecken und sich nicht weiter zu erstrecken, bevor sie die RPO-Schicht 252 durchdringen.
  • Es versteht sich, dass die Halbleitervorrichtung 100 einer weiteren CMOS-Verarbeitung wie im Stand der Technik bekannt unterzogen werden kann. Zum Beispiel kann die Halbleitervorrichtung 100 ferner verschiedene, auf dem Substrat 202 gebildete Kontakte und Metallmerkmale aufweisen. Silicidmerkmale können durch Silicidierung wie Salicid gebildet werden, wobei ein Metallmaterial neben einer Si-Struktur gebildet wird, danach die Temperatur zum Glühen und Bewirken einer Reaktion zwischen dem darunterliegenden Silicium und dem Metall erhöht wird, um so Silicid zu bilden, und das nicht umgesetzte Metall weggeätzt wird. Das Salicidmaterial kann selbst ausgerichtet sein, sodass es auf verschiedenen Merkmalen wie der Sourceregion 232, der Drainregion 234 und/oder der Gateelektrode 210a liegt, um einen Kontaktwiderstand zu verringern. In dieser Ausführungsform wird eine Salicid-Sourceregion 262 in der Sourceregion 232 gebildet und eine Salicid-Drainregion 264 wird in der Drainregion 234 gebildet, wie in 10 dargestellt.
  • Ferner werden mehrere strukturierte dielektrische Schichten und leitfähige Schichten auf dem Substrat 202 gebildet, um mehrschichtige Verbindungen (Interconnects) zu bilden, um die verschiedenen p-leitenden und n-leitenden dotierten Regionen in dem Substrat 202 wie die Sourceregion 232, die Drainregion 234 und die Gateelektrode 210a zu koppeln. In einer Ausführungsform werden eine dielektrische Zwischen-(ILD)-Schicht 266 und eine mehrschichtige Verbindungs-(MLI)-Struktur 268 in einer derartigen Konfiguration gebildet, dass die ILD-Schicht 266 jede Metallschicht von anderen Metallschichten trennt und isoliert. Unter weiterer Bezugnahme auf das Beispiel weist die MLI-Struktur 268 Kontakte, Durchkontaktierungen und Metalllinien auf, die auf dem Substrat 202 gebildet sind. In einem Beispiel kann die MLI-Struktur 268 leitfähige Materialien wie Aluminium, Aluminium/Silicium/Kupferlegierung, Titan, Titannitrid, Wolfram, Polysilicium, Metallsilicid oder Kombinationen davon aufweisen, die als Aluminiumverbindungen bezeichnet werden. Aluminiumverbindungen können durch einen Prozess gebildet werden, der eine physikalische Dampfphasenabscheidung (oder Sputtern), chemische Dampfphasenabscheidung (CVD) oder Kombinationen davon umfasst. Andere Herstellungstechniken zur Bildung der Aluminiumverbindung können eine photolithographische Bearbeitung und Ätzung umfassen, um die leitfähigen Materialien für vertikale Verbindungen (Durchkontaktierungen und Kontakte) und horizontale Verbindungen (leitfähige Linien) zu strukturieren. Als Alternative kann eine mehrschichtige Kupferverbindung verwendet werden, um die Metallstrukturen zu bilden. Die Kupferverbindungsstruktur kann Kupfer, Kupferlegierung, Titan, Titannitrid, Tantal, Tantalnitrid, Wolfram, Polysilicium, Metallsilicid oder Kombinationen davon umfassen. Die Kupferverbindung kann durch eine Technik gebildet werden, die CVD, Sputtern, Plattieren oder andere geeignete Prozesse umfasst.
  • Die ILD-Schicht 266 weist Siliciumoxid auf. Als Alternative oder zusätzlich weist die ILD-Schicht 266 ein Material mit einer niedrigen dielektrischen Konstante wie einer dielektrischen Konstante von weniger als etwa 3,5 auf. In einer Ausführungsform weist die dielektrische Schicht Siliciumdioxide Siliciumnitrid, Siliciumoxinitrid, Polyimid, Spin-On-Glas (SOG), fluoriddotiertes Silikatglas (FSG), kohlenstoffdotiertes Siliciumoxid, Black Diamond® (Applied Materials of Santa Clara, Kalif., USA), Xerogel, Aerogel, amorphen fluorierten Kohlenstoff, Parylene, BCB (Bis-benzocyclobutene), SiLK (Dow Chemical, Midland, Mich., USA), Polyimid und/oder andere geeignete Materialien auf. Die Kupferverbindung kann durch eine Technik gebildet werden, die CVD, Sputtern, Plattieren oder andere geeignete Prozesse umfasst.
  • Die MLI-Struktur 268 und die ILD-Schicht 266 können in einem integrierten Prozess wie einem Damascene-Prozess gebildet werden. In einem Damascene-Prozess wird ein Metall wie Kupfer als leitfähiges Material für eine Verbindung verwendet. Ein anderes Metall oder eine Metalllegierung kann zusätzlich oder als Alternative für verschiedene leitfähige Merkmale verwendet werden. Dementsprechend kann Siliciumoxid, fluoriertes Silicaglas oder Materialien mit niedriger dielektrischer Konstante (k) für die ILD-Schicht 266 verwendet werden. Während des Damascene-Prozesses wird ein Graben in einer dielektrischen Schicht gebildet und Kupfer wird in den Graben eingefüllt. Wie in 11 dargestellt, wird ein Graben 272, der mit Metall wie Kupfer gefüllt ist, in der ILD-Schicht 266 gebildet, um die Salicid-Sourceregion 262 der Sourceregion 232 mit der oberen MLI-Struktur 268 zu verbinden; ein Graben 274, der mit Metall wie Kupfer gefüllt ist, wird in der ILD-Schicht 266 gebildet, um die Salicid-Drainregion 264 der Drainregion 234 mit der oberen MLI-Struktur 268 zu verbinden, ein Graben 273, der mit Metall wie Kupfer gefüllt ist, wird in der ILD-Schicht 266 gebildet, um die Gateelektrode 210a mit der oberen MLI-Struktur 268 zu verbinden; und ein Graben 271, der mit Metall wie Kupfer gefüllt ist, wird in der ILD-Schicht 266 gebildet, um die RPO-Schicht 252 mit der oberen MLI-Struktur 268 zu verbinden. Der Graben 271 kann auf einer der Aussparungen 260_1–260_n gebildet werden und das Metall, das in den Graben 271 eingefüllt ist, kann die eine der Aussparungen 260_1–260_n im Wesentlichen füllen. In einigen Ausführungsformen kann der Graben 271 auf mindestens einer der Aussparungen 260_1–260_n gebildet sein. Zum Beispiel kann der Graben 271 auf den Aussparungen 260_1–260_n gebildet werden und das Metall, das in den Graben 271 eingefüllt ist, kann die Aussparungen 260_1–260_n im Wesentlichen füllen. Wie im Stand der Technik bekannt, kann anschließend eine chemisch-mechanische Polier-(CMP)-Technik implementiert werden, um die Substratoberfläche zurückzuätzen und zu planarisieren.
  • Der Graben 271 ist mit der Sourceregion 232 durch die MLI-Struktur 268 und den Graben 272 gekoppelt. Dementsprechend ist der Graben 271 während des Betriebs äquipotential zu der Sourceregion 232. Das elektrische Hochspannungsfeld, das durch die hohe Spannung an der Drainregion 234 induziert wird, wird daher von dem Metall abgeschirmt, das in den Graben 271 eingefüllt ist. Auf diese Weise kann der Graben 271 als ein elektrische Spannungsfeldbarriere betrachtet werden, wobei mindestens die Region an der Seite, die der Drainregion 234 gegenüberliegt und über der Unterseite des Grabens 271 liegt, zu der Sourceregion 232 ungefähr äquipotential sein kann. Der Spannungsausfall an der Gatestruktur 210 kann folglich gemindert werden. Zudem kann das Metall in dem Graben 271, das die Aussparungen 260_1–260_n füllt, hilfreich sein, um die Metallbarriere zu verlängern, um die Grenzfläche zwischen der Gatestruktur 210 und dem Substrat 202 zu schützen. Darüber hinaus kann ein Kapazität CGD zwischen der Gatestruktur 210 und der Drainregion 234 auch verringert werden, sodass die Betriebsbandbreite erhöht wird.
  • Unter verschiedenen Ausführungsformen stellen das vorliegende Verfahren und die vorliegende Struktur eine Hochspannungsvorrichtung mit verbesserter Leistung bereit. Durch Implementieren des Grabens 271, der mit Metall gefüllt ist, das sich zu der RPO-Schicht zwischen der Drainregion und der Gatestruktur erstreckt, können die Durchbruchspannung und die Betriebsbandbreite erheblich verringert werden, ohne sich negativ auf den Leitwiderstand auszuwirken. Im Vergleich zu einer vorhandenen Struktur mit einem STI-Merkmal, das absichtlich in einem Substrat zwischen einer Drainregion und einer Gatestruktur angeordnet wird, kann der Leitwiderstand der vorliegenden Offenbarung verbessert werden, da das STI-Merkmal, das den Stromfluss blockiert, entfernt wird. Darüber hinaus können die Hochspannungsvorrichtung und das Herstellungsverfahren davon mit dem gleichen Prozess hergestellt werden, der zur Bildung von NMOS- und PMOS-Vorrichtungen (CMOS-Prozessfluss) für eine Logikvorrichtung (Niederspannung) verwendet wird, ohne dass zusätzliche Photomaskierungs- und/oder andere Prozess erforderlich sind. Daher werden die Kosten für die Herstellung von SoC, die sowohl Hochspannungs- als auch Logikvorrichtungen umfassen, niedrig gehalten.
  • Die offenbarte Struktur und das offenbarte Verfahren können verschiedene Ausführungsformen, Modifikationen und Variationen aufweisen. Die Hochspannungsvorrichtung muss nicht auf eine n-leitende MOS-Vorrichtung beschränkt sein und kann auf eine p-leitende MOS-Vorrichtung mit einer ähnlichen Struktur und Konfiguration erweitert werden, außer dass alle Dotierungstypen umgekehrt sein können und ein vergrabenes DNW-Substrat aufweisen. Die entsprechenden Abmessungen werden gemäß der Konstruktion für die gewünschte Transistorleistung modifiziert. Weitere Ausführungsformen können auch umfassen, sind jedoch nicht beschränkt auf vertikale diffundierte Metall-Oxid-Halbleiter (VDMOS), andere Arten von Hochleistungs-MOS-Transistoren, Fin-Struktur-Feldeffekttransistoren (FinFET) und gestreckte MOS-Strukturen.
  • Einige Ausführungsformen der vorliegenden Offenbarung stellen eine Halbleiterstruktur bereit. Die Halbleiterstruktur weist Folgendes auf: ein Substrat, eine Gatestruktur, die auf dem Substrat gebildet ist, eine Sourceregion und eine Drainregion, die in dem Substrat auf jeder Seite der Gatestruktur gebildet ist, wobei sowohl die Sourceregion als auch die Drainregion einen ersten Leitfähigkeitstyp aufweisen, und eine Resist-Schutzoxid-(RPO)-Schicht mit einem ersten Abschnitt und einem zweiten Abschnitt, wobei der erste Abschnitt der RPO-Schicht auf einem Abschnitt der Gatestruktur gebildet ist und der zweite Abschnitt der RPO-Schicht horizontal auf dem Substrat gebildet ist und sich zu einem Abschnitt der Drainregion erstreckt, wobei die RPO-Schicht mindestens eine Aussparung auf dem zweiten Abschnitt aufweist.
  • Einige Ausführungsformen der vorliegenden Offenbarung stellen eine Halbleiterstruktur bereit. Die Halbleiterstruktur weist Folgendes auf: ein Substrat, eine Gatestruktur, die auf dem Substrat gebildet ist, eine Sourceregion und eine Drainregion, die in dem Substrat auf jeder Seite der Gatestruktur gebildet ist, wobei sowohl die Sourceregion als auch die Drainregion einen ersten Leitfähigkeitstyp aufweisen, eine Resist-Schutzoxid-(RPO)-Schicht mit einem ersten Abschnitt und einem zweiten Abschnitt, wobei der erste Abschnitt der RPO-Schicht auf einem Abschnitt der Gatestruktur gebildet ist und der zweite Abschnitt der RPO-Schicht horizontal auf dem Substrat gebildet ist und sich zu einem Abschnitt der Drainregion erstreckt, wobei die RPO-Schicht mindestens eine Aussparung auf dem zweiten Abschnitt aufweist; und eine dielektrische Zwischen-(ILD)-Schicht, die auf dem Substrat gebildet ist, wobei die ILD-Schicht einen Durchgangsgraben zu der mindestens einen Aussparung aufweist, wobei der Durchgangsgraben im Wesentlichen mit leitfähigem Material gefüllt ist.
  • Einige Ausführungsformen der vorliegenden Offenbarung stellen ein Verfahren zum Herstellen einer Halbleiterstruktur bereit. Das Verfahren weist Folgendes auf: Bereitstellen eines Substrats; Bilden einer Gatestruktur auf dem Substrat, Bilden einer Sourceregion und einer Drainregion in dem Substrat auf jeder Seite der Gatestruktur, wobei sowohl die Sourceregion als auch die Drainregion einen ersten Leitfähigkeitstyp aufweisen, Bilden einer Resist-Schutzoxid-(RPO)-Schicht über dem Substrat, wobei die RPO-Schicht einen ersten Abschnitt und einen zweiten Abschnitt aufweist, wobei der erste Abschnitt auf einem Abschnitt der Gatestruktur gebildet ist und der zweite Abschnitt horizontal auf dem Substrat gebildet ist und sich zu einem Abschnitt der Drainregion erstreckt; und Bilden mindestens einer Aussparung auf dem zweiten Abschnitt der RPO-Schicht.
  • Die vorstehenden Ausführungen heben Merkmale mehrerer Ausführungsformen hervor, sodass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann wird zu schätzen wissen, dass er die vorliegende Offenbarung ohne Weiteres als Grundlage für die Konzipierung oder Modifizierung anderer Prozesse und Strukturen für die gleichen Zwecke und/oder zur Erzielung der gleichen Vorteile der hierin vorgestellten Ausführungsformen nutzen kann. Der Fachmann sollte auch realisieren, dass solche äquivalenten Konstruktionen vom Geist und Schutzbereich der vorliegenden Offenbarung nicht abweichen und dass verschiedene Änderungen, Substitutionen und Veränderungen hierin vorgenommen werden können, ohne von dem Geist und Schutzbereich der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Halbleiterstruktur, umfassend: ein Substrat; eine Gatestruktur, die auf dem Substrat gebildet ist; eine Sourceregion und eine Drainregion, die in dem Substrat auf jeder Seite der Gatestruktur gebildet ist, wobei sowohl die Sourceregion als auch die Drainregion einen ersten Leitfähigkeitstyp haben; und eine dielektrische Schicht mit einem ersten Abschnitt und einem zweiten Abschnitt, wobei der erste Abschnitt der dielektrischen Schicht auf einem Abschnitt der Gatestruktur gebildet ist und der zweite Abschnitt der dielektrischen Schicht auf dem Substrat gebildet ist und sich zu einem Abschnitt der Drainregion erstreckt, wobei die dielektrische Schicht mindestens eine Aussparung auf dem zweiten Abschnitt aufweist.
  2. Halbleiterstruktur nach Anspruch 1, wobei Seitenwand-Spacer auf jeder Seite der Gatestruktur gebildet sind.
  3. Halbleiterstruktur nach Anspruch 2, wobei die mindestens eine Aussparung zwischen der Drainregion und dem Seitenwand-Spacer nahe der Drainregion liegt.
  4. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, wobei sich die mindestens eine Aussparung nach unten erstreckt und aufhört, bevor sie den zweiten Abschnitt der dielektrischen Schicht durchdringt.
  5. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, wobei ein Verhältnis einer Breite der mindestens einen Aussparung zu einer Breite des zweiten Abschnitts der dielektrischen Schicht in einem Bereich von etwa 0,2 bis etwa 0,3 liegt.
  6. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, wobei ein Verhältnis einer Tiefe der mindestens einen Aussparung zu einer Dicke des zweiten Abschnitts der dielektrischen Schicht in einem Bereich von etwa 0 bis etwa 0,8 liegt.
  7. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, wobei die dielektrische Schicht mehrere Aussparungen aufweist und die Aussparungen in einer Linie angeordnet sind.
  8. Halbleiterstruktur nach Anspruch 7, wobei ein Verhältnis eines Abstands zwischen zwei benachbarten Aussparungen der Aussparungen zu einer Breite der Aussparungen in einem Bereich von etwa 1 bis etwa 1,2 liegt.
  9. Halbleiterstruktur nach Anspruch 7 oder 8, wobei die Aussparungen viereckig sind.
  10. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, wobei die dielektrische Schicht eine längliche rechteckige Aussparung aufweist.
  11. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, wobei die Halbleiterstruktur eine Hochspannungsvorrichtung ist.
  12. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, wobei der erste Typ einen n-leitenden Typ aufweist.
  13. Halbleiterstruktur, umfassend: ein Substrat; eine Gatestruktur, die auf dem Substrat gebildet ist; eine Sourceregion und eine Drainregion, die in dem Substrat auf jeder Seite der Gatestruktur gebildet sind, wobei sowohl die Sourceregion als auch die Drainregion einen ersten Leitfähigkeitstyp haben; eine dielektrische Schicht mit einem ersten Abschnitt und einem zweiten Abschnitt, wobei der erste Abschnitt der dielektrischen Schicht auf einem Abschnitt der Gatestruktur gebildet ist und der zweite Abschnitt der dielektrischen Schicht auf dem Substrat gebildet ist und sich zu einem Abschnitt der Drainregion erstreckt, wobei die dielektrische Schicht mindestens eine Aussparung auf dem zweiten Abschnitt aufweist; und eine dielektrische Zwischen-(ILD)-Schicht, die auf dem Substrat gebildet ist, wobei die ILD-Schicht einen Durchgangsgraben zu der mindestens einen Aussparung aufweist, wobei der Durchgangsgraben im Wesentlichen durch leitfähiges Material gefüllt ist.
  14. Halbleiterstruktur nach Anspruch 13, wobei das leitfähige Material in dem Durchgangsgraben die mindestens eine Aussparung ferner im Wesentlichen füllt.
  15. Halbleiterstruktur nach Anspruch 14, wobei das leitfähige Material mit der Sourceregion gekoppelt ist.
  16. Halbleiterstruktur nach Anspruch 15, ferner umfassend eine mehrschichtige Verbindungs-(MLI)-Struktur, die auf der ILD-Schicht gebildet ist, wobei das leitfähige Material mit der Sourceregion durch die MLI-Schicht gekoppelt ist.
  17. Halbleiterstruktur nach einem der Ansprüche 13 bis 16, wobei das leitfähige Material ein Metall aufweist.
  18. Halbleiterstruktur nach einem der Ansprüche 13 bis 17, wobei die Halbleiterstruktur eine Hochspannungsvorrichtung ist.
  19. Halbleiterstruktur nach einem der Ansprüche 13 bis 18, wobei der erste Typ einen n-leitenden Typ aufweist.
  20. Verfahren zum Herstellen einer Halbleiterstruktur, wobei das Verfahren Folgendes umfasst: Bereitstellen eines Substrats; Bilden einer Gatestruktur auf dem Substrat; Bilden einer Sourceregion und einer Drainregion in dem Substrat auf jeder Seite der Gatestruktur, wobei sowohl die Sourceregion als auch die Drainregion einen ersten Leitfähigkeitstyp haben; Bilden einer dielektrischen Schicht über dem Substrat, wobei die dielektrische Schicht einen ersten Abschnitt und einen zweiten Abschnitt aufweist, wobei der erste Abschnitt auf einem Abschnitt der Gatestruktur gebildet wird und wobei der zweite Abschnitt auf dem Substrat gebildet ist und sich zu einem Abschnitt der Drainregion erstreckt; und Bilden mindestens einer Aussparung auf dem zweiten Abschnitt der dielektrischen Schicht.
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