Die
Erfindung betrifft eine Schaltkreis-Anordnung und ein Verfahren
zum Betreiben einer Schaltkreis-Anordnung.The
The invention relates to a circuit arrangement and a method
for operating a circuit arrangement.
Drei
Grundtypen von Halbleiterspeichern sind statische, dynamische und
nichtflüchtige
Speicher.Three
Basic types of semiconductor memories are static, dynamic and
nonvolatile
Storage.
Eine
statische Halbleiterzelle (”static
random access memory”,
SRAM-Zelle) ist ein statischer Halbleiterspeicher, dessen Speicherinhalt
nicht dauernd neu aufgefrischt werden muss. SRAM-Speicher weisen
den Vorteil einer hohen Schnelligkeit zum Programmieren bzw. Lesen
von Informationen auf, allerdings geht eine eingeschriebene Information
verloren, wenn die Vorsorgungsspannung abgeschaltet wird. Zwei wichtige
Realisierungen einer SRAM-Speicherzelle sind einerseits eine SRAM-Speicherzelle,
die sechs Transistoren aufweist, und andererseits eine SRAM-Speicherzelle, die
vier Transistoren und zwei ohmsche Widerstände aufweist. Eine Übersicht über SRAM-Speicherzellen gibt
beispielsweise [1].A
static semiconductor cell ("static
random access memory ",
SRAM cell) is a static semiconductor memory whose memory contents
does not have to be constantly refreshed. Have SRAM memory
the advantage of a high speed for programming or reading
of information, however, is a registered information
lost when the supply voltage is switched off. Two important ones
Implementations of an SRAM memory cell are, on the one hand, an SRAM memory cell,
having the six transistors, and on the other hand, an SRAM memory cell, the
has four transistors and two ohmic resistors. An overview of SRAM memory cells is available
for example [1].
Eine
dynamische Halbleiterzelle (”dynamic random
access memory”,
DRAM-Zelle) weist als Speicherzelle einen Kondensator auf, in dessen
Ladungszustand die zu speichernde Information kodiert ist. Die Adressierung
einer solchen Speicherzelle erfolgt zumeist über einen Transistor-Schalter,
mit dem eine bestimmte Speicherzelle einer Anordnung von Speicherzellen
ausgewählt
wird. Aufgrund von Rekombinations- und Leck-Strömen geht die gespeicherte Information
einer DRAM-Speicherzelle allerdings mit der Zeit verloren, so dass
die gespeicherte Information immer wieder aufgefrischt werden muss. Daher
weist ein dynamischer Halbleiterspeicher vergleichsweise langsame
Programmier- und Lesezeiten auf, und der Energiebedarf zum Betreiben
eines dynamischen Halbleiterspeichers ist hoch.A
dynamic semiconductor cell ("dynamic random
access memory ",
DRAM cell) has as a memory cell a capacitor in which
Charge state the information to be stored is coded. The addressing
Such a memory cell is usually via a transistor switch,
with a particular memory cell of an array of memory cells
selected
becomes. Due to recombination and leakage currents, the stored information goes
However, a DRAM memory cell lost over time, so that
the stored information must always be refreshed. Therefore
has a dynamic semiconductor memory comparatively slow
Programming and reading times on, and the energy needs to operate
a dynamic semiconductor memory is high.
Ein
Beispiel für
einen nichtflüchtigen
Halbleiterspeicher ist ein EEPROM (”electrically erasable and
programmable read only memory”).
Ein EEPROM gestattet dem Benutzer häufig wiederholbares Lesen,
Löschen
oder Programmieren. Ein wichtiges Beispiel für einen EEPROM ist der sogenannte Floating-Gate-Speicher.
Bei einem Floating-Gate-Speicher wird die elektrische Ladung in dem
Floating-Gate, einer von der Umgebung elektrisch entkoppelten Polysilizium-Struktur,
gespeichert. Das Umladen erfolgt mittels Elektronen, die eine dünne Gate-isolierende
Schicht zwischen dem Halbleiter und dem Floating-Gate durchtunneln.
Eine besonders platzsparende nichtflüchtige Speicherzelle ist die
Flash EEPROM-Zelle, bei der mittels Tunnelns heißer Elektronen (”channel
hot electron tunneling”)
oder mittels Fowler-Nordheim-Tunnelns Elektronen in eine Gate-isolierende
Schicht tunneln. Grundlagen der EEPROM-Technologie sind beispielsweise
in [2] beschrieben. EEPROM-Speicher weisen allerdings den Nachteil
auf, dass hohe elektrische Spannungen insbesondere zum Programmieren
der Information in die Speicherzellen erforderlich sind, was viel
Abwärme
und einen hohen Energiebedarf zur Folge hat.One
example for
a non-volatile one
Semiconductor memory is an EEPROM ("electrically erasable and
programmable read only memory ").
An EEPROM allows the user often repeatable reading,
Clear
or programming. An important example of an EEPROM is the so-called floating gate memory.
In a floating gate memory, the electric charge in the
Floating gate, an electrically decoupled from the environment polysilicon structure,
saved. The reloading is done by means of electrons, which are a thin gate-insulating
Tunnel through layer between the semiconductor and the floating gate.
A particularly space-saving non-volatile memory cell is the
Flash EEPROM cell, in which by means of tunneling of hot electrons ("channel
hot electron tunneling ")
or using Fowler-Nordheim tunneling electrons in a gate-insulating
Layer the layer. Bases of EEPROM technology are, for example
described in [2]. EEPROM memory, however, have the disadvantage
on that high electrical voltages especially for programming
the information needed in the memory cells is what a lot
waste heat
and a high energy demand.
Ein
weiteres Beispiel für
eine bekannte nichtflüchtige
Speicherzelle ist die sogenannte PLED-Speicherzelle (”planar
localized electron devices”),
die beispielsweise in [3], [4], [5] beschrieben ist. Bei einem PLED-Speicher
ist ein Floating-Gate zum Speichern von elektrischen Ladungsträgern von dessen
Umgebung durch alternierende Schichten aus intrinsischem Silizium
und einer Tunnelschicht getrennt. Mittels Anlegens einer elektrischen
Spannung an ein Seiten-Gate
kann an seitlichen Bereichen die Anordnung aus intrinsischen Siliziumschichten
und Tunnelschichten elektrisch leitfähig gemacht werden, so dass
in die Floating-Gate-Schicht
elektrische Ladungsträger
injiziert werden können.
Nach Abschalten der Seiten Gate-Spannung ist die Ladung dauerhaft
in der Floating-Gate-Schicht gespeichert. Eine derart programmierte
Information ist auslesbar, indem die elektrische Leitfähigkeit
eines Kanal-Bereichs, der von der Floating-Gate-Schicht durch eine elektrisch
isolierende Schicht getrennt ist, erfasst wird.One
another example of
a known non-volatile
Memory cell is the so-called PLED memory cell ("planar
localized electron devices "),
which is described, for example, in [3], [4], [5]. For a PLED memory
is a floating gate for storing electrical charge carriers therefrom
Environment through alternating layers of intrinsic silicon
and a tunnel layer separated. By applying an electrical
Voltage to a side gate
At lateral areas, the arrangement of intrinsic silicon layers
and tunneling layers are made electrically conductive, so that
into the floating gate layer
electric charge carriers
can be injected.
After switching off the side gate voltage, the charge is permanent
stored in the floating gate layer. Such a programmed
Information is readable by the electrical conductivity
a channel region separated from the floating gate layer by an electrically conductive layer
insulating layer is separated, is detected.
Allerdings
weisen nichtflüchtige
Speicher den Nachteil auf, im Vergleich zu dynamischen und statischen
Halbleiterspeichern eine wesentlich längere Schreib- und Lesezeit
zu haben, falls die nichtflüchtigen
Speicherzellen eine ausreichend lange Haltezeit aufweisen sollen.
Mit anderen Worten ist es schwierig, bei einer nichtflüchtigen
Speicherzelle eine lange Haltezeit mit einer kurzen Programmier- und
Lesezeit zu kombinieren.Indeed
have non-volatiles
Memory the disadvantage, compared to dynamic and static
Semiconductor store a much longer write and read time
to have, if the non-volatile
Memory cells should have a sufficiently long hold time.
In other words, it is difficult in a non-volatile
Memory cell a long hold time with a short programming and
To combine reading time.
Ein
weiterer Typ eines Halbleiter-Speichers ist die FRAM-Speicherzelle (”ferroelectric
random access memory”).
Grundlagen über
eine FRAM-Speicherzelle sind in [6] zusammengefasst. Gemäß einem
Beispiel einer FRAM-Speicherzelle
wird ein Aufbau wie bei der oben beschriebenen DRAM-Speicherzelle
verwendet, mit dem Unterschied, dass zwischen den Kondensator-Elektroden
anstelle eines Dielektrikums ein Ferroelektrikum (z. B. Bleizirkonat-Titanat,
Pb(Zr1-xTix)O3, PZT) verwendet wird. Aus der Hysteresekurve
eines Ferroelektrikums kann gefolgert werden, dass das Ferroelektrikum
eine positive bzw. eine negative permanente Polarisation aufweist,
je nachdem, ob beim Programmieren eine positive oder negative Feldstärke (bzw.
Spannung) angelegt wird. Das Auslesen erfolgt mittels Anlegens einer
positiven Spannung an die Bit-Leitung. Ist im Ferroelektrikum eine
negative Polarisation enthalten, so erfolgt eine Umpolarisation,
so dass eine Ladungsmenge zur Bit-Leitung fließt. Bei positiver permanenter
Polarisation ändert
sich die Polarisation nur wenig, so dass fast keine Ladung zur Bit-Leitung
fließt.Another type of semiconductor memory is the FRAM memory cell ("ferroelectric random access memory"). Basics about an FRAM memory cell are summarized in [6]. According to an example of a FRAM memory cell, a structure similar to that of the DRAM memory cell described above is used, except that a ferroelectric (eg, lead zirconate titanate, Pb (Zr 1-x) is used between the capacitor electrodes instead of a dielectric Ti x ) O 3 , PZT) is used. From the hysteresis curve of a ferroelectric, it can be concluded that the ferroelectric has a positive or a negative permanent polarization, depending on whether a positive or negative field strength (or voltage) is applied during programming. Reading is done by applying a positive voltage to the bit line. If a negative polarization is contained in the ferroelectric, there is a repolarization, so that a charge quantity flows to the bit line. With positive permanent polarization, the polarization changes only slightly, so that almost no charge flows to the bit line.
Bei
dem sogenannten MRAM (”magnetic random
access memory”)
wird der Riesenmagnetowiederstandseffekt (XMR-Effekt) ausgenutzt,
wobei die Funktionsweise einer MRAM-Speicherzelle beispielweise
in [7] beschrieben ist. Eine MRAM-Speicherzelle weist eine weichmagnetische
Elektrode, eine hartmagnetische Elektrode und eine dazwischen angeordnete
Tunnelschicht auf. Mittels Ummagnetisierens der weichmagnetischen
Elektrode wird eine zu speichernde Information in die MRAM-Speichereinheit
eingeschrieben. Diese Information kann unter Verwendung des Effektes
ausgelesen wird, dass die MRAM-Speicherzelle einen wesentlich höheren ohmschen
Widerstand bei zueinander antiparalleler Orientierung der Magnetisierungsrichtungen
der beiden ferromagnetischen Schichten aufweist verglichen mit dem
Fall einer parallelen Orientierung der Magnetisierungsrichtungen
der beiden ferromagnetischen Schichten.at
the so-called MRAM ("magnetic random
access memory ")
the giant magnetoresistance effect (XMR effect) is exploited,
wherein the operation of an MRAM memory cell, for example
in [7]. An MRAM memory cell has a soft magnetic
Electrode, a hard magnetic electrode and an interposed
Tunnel layer on. By means of magnetizing the soft magnetic
Electrode becomes information to be stored in the MRAM memory unit
enrolled. This information can be obtained using the effect
read out that the MRAM memory cell a much higher ohmic
Resistance in mutually antiparallel orientation of the magnetization directions
of the two ferromagnetic layers compared with the
Case of a parallel orientation of the magnetization directions
the two ferromagnetic layers.
Bezugnehmend
auf die obige Beschreibung weist eine SRAM-Zelle den Vorteil einer
kurzen Programmier- und Lesezeit auf, wohingegen sie den Nachteil
aufweist, dass bei Abschalten der Versorgungsspannung die in der
SRAM-Speicherzelle gespeicherte Informationen verloren geht. Dagegen weist
ein nichtflüchtiger
Speicher den Vorteil auf, auch in Abwesenheit einer Versorgungsspannung den
Speicherinhalt für
eine ausreichend lange Haltezeit zu speichern. Allerdings ist die
Programmier- und Lesezeit einer nichtflüchtigen Speicherzelle häufig nicht
ausreichend kurz.Referring
In the above description, an SRAM cell has the advantage of
short programming and reading time, whereas they have the disadvantage
has that when switching off the supply voltage in the
SRAM memory cell stored information is lost. In contrast, points
a non-volatile
Memory the advantage, even in the absence of a supply voltage the
Memory content for
to store a sufficiently long hold time. However, that is
Programming and reading time of a non-volatile memory cell often not
short enough.
Die
Firma ST MicroelectronicsTM verfolgt den Ansatz,
eine SRAM-Speicherzelle mit einer Lithium-Batterie zu betreiben,
um eine dauerhafte Energieversorgung des SRAM-Speichers zu gewährleisten.
Allerdings kann, wenn die Lithium-Batterie ausfällt oder leer ist, der Speicherinhalt
der SRAM-Zelle verloren gehen.ST Microelectronics TM is pursuing the approach of operating an SRAM memory cell with a lithium battery in order to ensure a sustainable power supply for the SRAM memory. However, if the lithium battery fails or is empty, the memory contents of the SRAM cell may be lost.
Ferner
wird versucht, eine statische Speicherzelle mit einer nichtflüchtigen
Speicherzelle zu koppeln, um beim Abschalten oder beim Ausfall einer Versorgungsspannung
die in der SRAM-Speicherzelle
gespeicherte Information auf der nichtflüchtigen Speicherzelle zwischenzuspeichern,
und bei wieder zur Verfügung
stehender Versorgungsspannung die Information zurückzuschreiben.
In diesem Zusammenhang ist aus [8] bekannt, eine SRAM-Speicherzelle
mit einem nichtflüchtigen
SNOS-Speicher (”silicon-nitride-oxide-semiconductor”) zu koppeln,
bei dem eine Information mittels Tunnelns von Ladungsträgern in
einer Siliziumnitrid-Schicht gespeichert werden kann. Bei der aus
[8] bekannten Architektur wird eine SRAM-Speicherzelle mit vier
Transistoren und zwei Widerständen
verwendet, die gegenüber dem
Konzept mit sechs Transistoren als nachteilhaft angesehen werden
(siehe [1]). Insbesondere wird die Skalierbarkeit einer Vier-Transistor-SRAM-Zelle
für einen
CMOS-Prozess mit Strukturdimensionen von weniger als 100 nm als
schwierig angesehen, so dass eine fortgesetzte Miniaturisierung
problematisch ist. Auch ist es mit dem in [8] beschriebenen Verfahren
schwierig, eine Speicherzelle mit einer ausreichend schnellen Programmier-
und Lese-Zeit zu erhalten. Auch ist die Verlustleistung bei der
aus [8] bekannten Speicherzelle relativ groß.Further
An attempt is made to use a static memory cell with a non-volatile one
To couple memory cell to shutdown or failure of a supply voltage
those in the SRAM memory cell
to buffer stored information on the nonvolatile memory cell,
and when available again
standing supply voltage to write back the information.
In this connection, it is known from [8] an SRAM memory cell
with a non-volatile
Coupling SNOS ("silicon-nitride-oxide-semiconductor") memory,
in which information by means of tunneling of charge carriers in
a silicon nitride layer can be stored. At the
[8] known architecture is an SRAM memory cell with four
Transistors and two resistors
used that opposite the
Concept with six transistors are considered disadvantageous
(see [1]). In particular, the scalability of a four-transistor SRAM cell
for one
CMOS process with structure dimensions of less than 100 nm as
difficult viewed, allowing continued miniaturization
is problematic. It is also with the method described in [8]
difficult to find a memory cell with sufficiently fast programming
and to get reading time. Also, the power loss in the
from [8] known memory cell relatively large.
Bei
einer aus [9] bekannten Speicherzelle wird eine SRAM-Speicherzelle mit
einer FRAM-Speicherzelle gekoppelt, um beispielsweise beim Abschalten
oder beim Ausfall einer Versorgungsspannung die in der SRAM-Speicherzelle
gespeicherte Information auf den ferroelektrischen Kapazitäten zwischenzuspeichern.at
a memory cell known from [9] is an SRAM memory cell with
a FRAM memory cell coupled, for example, when switching off
or in case of failure of a supply voltage in the SRAM memory cell
to store stored information on the ferroelectric capacitances.
Insbesondere
weisen die aus [8] und [9] bekannten Speicherzellen den Nachteil
auf, dass eine angestrebte Miniaturisierung der Speicherzellen nur sehr
beschränkt
möglich
ist. Die minimal erreichbare Strukturdimension der erhaltenen Speicheranordnung
ist insbesondere durch die technologischen Grenzen bei den zur Verfügung stehenden
Maskierungs-Techniken zum Ausbilden der Halbleiterspeicher beschränkt. Insbesondere
sind die Transistoren der Speicheranordnung nicht ausreichend klein
ausbildbar, um eine ausreichend hohe Integrationsdichte von Speicherzellen
zu erhalten.Especially
the memory cells known from [8] and [9] have the disadvantage
on that a desired miniaturization of the memory cells only very
limited
possible
is. The minimum achievable structural dimension of the memory arrangement obtained
is in particular due to the technological limitations in the available
Masking techniques for forming the semiconductor memory limited. Especially
the transistors of the memory device are not sufficiently small
can be formed to a sufficiently high integration density of memory cells
to obtain.
Der
Erfindung liegt das Problem zugrunde, eine Speicherzelle zu schaffen,
die ausreichend schnelle Programmier- und Lese-Zeiten aufweist und sicher vor einem
Informationsverlust infolge Abschaltens einer Versorgungsspannung
geschützt
ist, und mit der eine ausreichend hohe Integrationsdichte von Speicherzellen
einer Speicherzellen-Anordnung erreichbar ist.Of the
The invention is based on the problem of providing a memory cell,
which has sufficiently fast programming and reading times and safe from one
Information loss due to switching off a supply voltage
protected
is, and with a sufficiently high density of integration of memory cells
a memory cell array is reached.
Das
Problem wird durch eine Schaltkreis-Anordnung und durch ein Verfahren
zum Betreiben einer Schaltkreis-Anordnung mit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst.The
Problem is solved by a circuit arrangement and by a method
for operating a circuit arrangement having the features according to the independent claims.
Die
erfindungsgemäße Schaltkreis-Anordnung
hat eine SRAM-Speicherzelle
mit Vertikal-Transistoren, mit einem ersten Speicher-Knoten, an
den ein Signal anlegbar ist, und mit einem zweiten Speicher-Knoten,
an den das dazu inverse Signal anlegbar ist. Ferner weist die Schaltkreis-Anordnung
einen Zwischenspeicher-Schaltkreis auf, mit einer ersten nichtflüchtigen
Speicherzelle, die mit dem ersten Speicher-Knoten koppelbar ist und mit einer zweiten nichtflüchtigen
Speicherzelle, die mit dem zweiten Speicher-Knoten koppelbar ist.
Die erfindungsgemäße Schaltkreis-Anordnung
ist derart eingerichtet, dass in einem ersten Betriebszustand ein
erstes elektrisches Potential, auf dem einer der Speicher-Knoten
befindlich ist, derart der damit gekoppelten nichtflüchtigen
Speicherzelle bereitgestellt wird, dass diese nichtflüchtige Speicherzelle
dadurch dauerhaft in einen ersten physikalischen Zustand gebracht
wird, und dass ein zweites elektrisches Potential, auf dem der andere
der Speicher-Knoten
befindlich ist, derart der damit gekoppelten anderen nichtflüchtigen
Speicherzelle bereitgestellt wird, dass diese nichtflüchtige Speicherzelle
dauerhaft in einen zweiten physikalischen Zustand gebracht wird.
Ferner ist die erfindungsgemäße Schaltkreis-Anordnung
derart eingerichtet, dass in einem zweiten Betriebszustand unter Verwendung
des physikalischen Zustands der ersten nichtflüchtigen Speicherzelle der erste
Speicher-Knoten auf das elektrische Potential gebracht wird, auf
dem dieser in dem ersten Betriebszustand befindlich war, und dass
unter Verwendung des physikalischen Zustandes der zweiten nichtflüchtigen Speicherzelle
der zweite Speicher-Knoten auf das elektrische Potential gebracht
wird, auf dem dieser in dem ersten Betriebszustand befindlich war.The inventive circuit arrangement has a SRAM memory cell with vertical transistors, with a first memory node, to which a signal can be applied, and with a second memory node, to which the inverse signal can be applied. Furthermore, the circuit arrangement comprises a latch circuit having a first nonvolatile memory cell which is connectable to the first memory node and a second nonvolatile memory cell which is connectable to the second memory node. The circuit arrangement according to the invention is set up in such a way in a first operating state, a first electrical potential, on which one of the memory nodes is located, being provided in such a way to the nonvolatile memory cell coupled therewith, thereby permanently bringing this nonvolatile memory cell into a first physical state, and a second electrical potential, on the other is the memory node, is provided to the so coupled other non-volatile memory cell, that this non-volatile memory cell is permanently brought into a second physical state. Furthermore, the circuit arrangement according to the invention is set up in such a way that in a second operating state, using the physical state of the first nonvolatile memory cell, the first memory node is brought to the electrical potential on which it was located in the first operating state and using of the physical state of the second nonvolatile memory cell, the second memory node is brought to the electrical potential on which it was in the first operating state.
Anschaulich
ist in der SRAM-Speicherzelle eine zu speichernde Information redundant
bzw. doppelt, d. h. auf dem ersten Speicher-Knoten und (als dazu
inverse Information) auf dem zweiten Speicher-Knoten gespeichert.
Soll in der SRAM-Speicherzelle
beispielsweise eine Information mit einem logischen Wert ”1” gespeichert
werden, so wird beispielsweise der erste Speicher-Knoten auf ein ”hohes” elektrisches
Potential gebracht, und es wird der zweite Speicher-Knoten zugehörig auf
ein ”niedriges” (d. h.
niedriger als das hohe Potential) Potential gebracht. Diese in den
elektrischen Potentialen der beiden Speicher-Knoten gespeicherte
Information kann in dem Zwischenspeicher-Schaltkreis zwischengespeichert
werden, indem die elektrische Ladung auf dem ersten Speicher-Knoten
auf einen Knoten der ersten nichtflüchtigen Speicherzelle und indem
die elektrische Ladung auf dem zweiten Speicher-Knoten auf einen
Knoten der zweiten nichtflüchtigen Speicherzelle
transferiert wird. Die Ladungszustände der Knoten der beiden nichtflüchtigen
Speicherzellen sind daher anschaulich in dem beschriebenen Beispiel
der ”physikalische
Zustand” der
nichtflüchtigen Speicherzellen.
Wird die auf den Knoten der nichtflüchtigen Speicherzellen zwischengespeicherte
Ladung auf den ersten bzw. zweiten Speicher-Knoten der SRAM-Speicherzelle
zurücktransferiert,
so werden basierend auf den physikalischen Zuständen der nichtflüchtigen
Speicherzellen die Speicher-Knoten auf die zuvor eingenommenen elektrischen Potentiale
zurückgebracht,
d. h. die gespeicherte Information wird in die SRAM-Speicherzelle
zurückgeschrieben.clear
In the SRAM memory cell, information to be stored is redundant
or double, d. H. on the first memory node and (as to that
inverse information) is stored on the second memory node.
Should be in the SRAM memory cell
For example, information with a logical value "1" stored
For example, the first memory node becomes "high" electrical
Potential is brought, and it will belong to the second memory node
a "low" (i.e.
lower than the high potential) potential. These in the
stored electrical potentials of the two memory nodes
Information can be cached in the cache circuit
Be the electric charge on the first memory node
to a node of the first nonvolatile memory cell and by
the electric charge on the second memory node on a
Node of the second nonvolatile memory cell
is transferred. The charge states of the nodes of the two non-volatile ones
Memory cells are therefore illustrative in the example described
the "physical
State "the
non-volatile memory cells.
Is the cached on the nodes of the non-volatile memory cells
Charge on the first and second memory node of the SRAM memory cell
transferred back,
so be based on the physical states of nonvolatile
Memory cells, the memory node to the previously occupied electrical potentials
brought back,
d. H. the stored information is stored in the SRAM memory cell
written back.
Erfindungsgemäß ist eine
Speicherzelle geschaffen, die eine Kombination aus einer SRAM-Speicherzelle
mit Vertikal-Transistoren
und nichtflüchtigen
Speicherzellen darstellt. Die Transistoren der SRAM-Speicherzelle
sind Vertikal-Transistoren,
das heißt
Transistoren, bei denen der leitende Kanal orthogonal zu der Oberfläche eines
Substrats verläuft,
in bzw. auf dem die Schaltkreis-Anordnung ausgebildet ist. Ein Vertikal-Transistor
ist in verringerter Dimension ausbildbar. Da die funktionsrelevanten Parameter
(z. B. Gate-Länge)
eines Vertikal-Transistors mittels eines Abscheide- statt eines
Strukturierungs-Verfahrens eingestellt werden, ist eine wesentlich
höhere
Genauigkeit beim Einstellen der Parameter erreichbar. Beispielsweise
ist mit dem ALD-Verfahren (”Atomic
Layer Deposition”)
die vertikale Dicke einer Schicht bis auf wenige Angström Genauigkeit einstellbar,
wohingegen die geringste erreichbare horizontale Strukturdimension
bei einem Strukturierungs-Prozess bei aktuellen CMOS-Prozessen in
der Größenordnung
von 100 nm liegt. Dies ermöglicht neben
einer erhöhten
Zuverlässigkeit
eine fortgesetzte Miniaturisierung und verkürzte Schreib- und Lesezeiten.
Ferner ist es unter Verwendung vertikaler MOSFETs als Transistoren
für eine
SRAM-Speicherzelle erfindungsgemäß ermöglicht,
ein kompaktes Layout mit einem Flächenbedarf von 80.5 F2 für eine
Speicherzelle zu erreichen. Dabei steht F für die im Rahmen einer bereitgestellten
Technologie kleinstmöglichen
Strukturdimension, das heißt,
dass 1 F2 in einer 100 nm Technologie einer
Grundfläche der
Speicheranordnung von (100 nm)2 entsprechen würde. Daher
ist mit einem Flächenbedarf,
der dem einer herkömmlichen
6T-SRAM-Zelle entspricht,
ein Speicherelement mit einer SRAM-Speicherzelle geschaffen, die um die
Funktionalität
einer nichtflüchtigen
Speicherzelle erweitert ist. Dadurch sind die Vorteile einer SRAM-Speicherzelle,
insbesondere eine schnelle Zugriffszeit, mit den Vorteilen einer
nichtflüchtigen Speicherzelle,
welche die gespeicherten Informationen selbst bei einem Ausfall
oder beim Abschalten einer Versorgungsspannung aufrechterhält, kombiniert.
Darüber
hinaus ist die erfindungsgemäße Schaltkreis-Anordnung
als Speicherzelle verwendbar, die in einem Niedrigenergiemodus betrieben werden
kann. In diesem Niedrigenergiemodus werden die auf Speicher-Knoten
der SRAM-Speicherzelle gespeicherten Informationen auf den nichtflüchtigen
Speicherzellen zwischengespeichert, dann kann die Versorgungsspannung
abgeschaltet werden. Zu einem späteren
Zeitpunkt kann die Versorgungsspannung wieder eingeschaltet werden
und die auf den nichtflüchtigen
Speicherzellen zwischengespeicherte Information in die SRAM-Speicherzelle
zurückgeschrieben
werden. Mit anderen Worten ist während
des Niedrigenergiemodus der Energiebedarf der Schaltkreis-Anordnung wesentlich
reduziert, wodurch vorteilhafterweise die anfallende Abwärme verringert
ist. Darüber
hinaus ist die erfindungsgemäße Schaltkreis-Anordnung
mit einem geringen Aufwand herstellbar, da beim Herstellungs-Verfahren
auf ausgereifte, halbleitertechnologische Standardverfahren wie
Abscheide-, Lithographie- und Ätz-Verfahren
zurückgegriffen
werden kann.According to the invention, a memory cell is provided which represents a combination of an SRAM memory cell with vertical transistors and nonvolatile memory cells. The transistors of the SRAM memory cell are vertical transistors, that is, transistors in which the conductive channel is orthogonal to the surface of a substrate in which the circuit arrangement is formed. A vertical transistor can be formed in a reduced dimension. Since the function-relevant parameters (eg, gate length) of a vertical transistor are set by means of a deposition instead of a structuring method, a significantly higher accuracy can be achieved when setting the parameters. For example, with the Atomic Layer Deposition (ALD) method, the vertical thickness of a layer can be adjusted down to a few Angstrom accuracy, whereas the smallest achievable horizontal structure dimension in a structuring process is on the order of 100 nm in current CMOS processes. This allows, in addition to increased reliability, continued miniaturization and shortened read and write times. Further, using vertical MOSFETs as transistors for an SRAM memory cell, according to the invention, it is possible to achieve a compact layout with an area requirement of 80.5 F 2 for a memory cell. In this case, F stands for the smallest possible structure dimension in the context of a technology provided, that is, 1 F 2 in a 100 nm technology would correspond to a base area of the memory arrangement of (100 nm) 2 . Therefore, with a footprint equivalent to that of a conventional 6T SRAM cell, a memory element having an SRAM memory cell extended with the functionality of a nonvolatile memory cell is provided. Thereby, the advantages of a SRAM memory cell, in particular a fast access time, are combined with the advantages of a nonvolatile memory cell which maintains the stored information even in the event of a failure or shutdown of a supply voltage. Moreover, the circuit arrangement according to the invention can be used as a memory cell which can be operated in a low-power mode. In this low power mode, the information stored on memory nodes of the SRAM memory cell is cached on the nonvolatile memory cells, then the supply voltage can be turned off. At a later time, the supply voltage can be switched on again and the information cached on the nonvolatile memory cells can be written back into the SRAM memory cell. In other words, during the low power mode, the power consumption of the circuit arrangement is substantially reduced, thereby advantageously reducing the waste heat generated. In addition, the circuit arrangement according to the invention can be produced with little effort, since in the manufacturing process to mature, semiconductor standard techniques such as deposition, lithography and etching process can be used.
Anschaulich
ist erfindungsgemäß eine aus vertikalen
MOSFETs gebildete SRAM-Speicherzelle mit nichtflüchtigen Speicherzellen, beispielsweise EEPROM-,
MRAM- oder PLED-Speicherzellen
unter Verwendung eines vorteilhaften Layouts und mit einer geschickten
Verdrahtung derart kombiniert, dass ein funktional integriertes
Bauelement erhalten ist, das in seiner Kompaktheit mit einer herkömmlichen planaren
Sechs-Transistor-SRAM-Zelle
vergleichbar ist, das allerdings über eine permanente Speicherfunktion
verfügt.
Mögliche
Anwendungsgebiete sind schnelle Cache-Speicher, Mikroprozessoren
oder Digitalsignalprozessoren (DSP). Die kombinierte Speicherzelle
kann auch in einem mobilen elektronischen Gerät (beispielsweise Mobiltelefon,
Laptop, ”personal
digital assistant” (PDA))
eingesetzt werden. Ein solches Gerät kann abgestellt werden und
bei einem erneuten Einschalten an der gleichen Stelle wie vor dem
Ausschalten weiter arbeiten, ohne dass ein zeitaufwändiger Boot-Vorgang
erforderlich ist. Mit anderen Worten kann die erfindungsgemäße Speicherzelle
in einem Niedrigenergiemodus (Power-Down-Modus) betrieben werden.
In einem derartigen Power-Down-Modus sind alle Verlustleistungskomponenten
(beispielsweise Leckströme)
des SRAM-Zellenfeldes eliminiert. Auch erlaubt das lokale Speichern
von Daten dem nichtflüchtigen
Speicher einen schnellen Wechsel der Betriebszustände Power-Down-
und Aktiv-Modus, da die Daten nicht durch die vollständige Speicherhierarchie
in einen nichtflüchtigen
Speicher einer Festplatte geleitet werden müssen. Dadurch wird Energie
eingespart, da globale Kapazitäten
(beispielsweise von Bus-Leitungen) bzw. externe Kapazitäten (Off-Chip-Kapazitäten) nicht
umgeladen werden müssen.
Der Programmier- und Aktivierungs-Vorgang wird vorzugsweise für alle Speicherzellen
eines Speicherzellenfeldes gleichzeitig durchgeführt, da die Daten lokal in
einer jeweiligen nichtflüchtigen
Speicherzelle zwischengespeichert werden, wodurch ein serieller
Programmier- bzw. Lese-Zyklus zum Sichern und Rückschreiben der Daten über den
Daten-Bus vermieden wird.clear
is according to the invention one of vertical
MOSFETs formed SRAM memory cell with nonvolatile memory cells, such as EEPROM,
MRAM or PLED memory cells
using a favorable layout and with a skillful
Wiring combined in such a way that a functionally integrated
Component obtained in its compactness with a conventional planar
Six-transistor SRAM cell
comparable, but with a permanent memory function
features.
Possible
Areas of application are fast cache memories, microprocessors
or digital signal processors (DSP). The combined memory cell
can also be used in a mobile electronic device (eg mobile phone,
Laptop, "personal
digital assistant "(PDA))
be used. Such a device can be turned off and
when switching on again in the same place as before
Power off working without a time-consuming boot process
is required. In other words, the memory cell according to the invention
be operated in a low power mode (power-down mode).
In such a power-down mode, all power loss components are
(eg leakage currents)
of the SRAM cell array. Also allows local saving
data non-volatile
Memory a quick change of operating states power-down
and active mode because the data is not covered by the full memory hierarchy
in a non-volatile
Memory of a hard drive must be routed. This will be energy
saved as global capacity
(for example, bus lines) or external capacities (off-chip capacity) not
must be reloaded.
The programming and activation process is preferably for all memory cells
a memory cell array performed simultaneously because the data is stored locally in
a respective non-volatile
Memory cell to be cached, creating a serial
Programming or reading cycle for backing up and writing back the data via the
Data bus is avoided.
Der
Energiesparmodus kann auch dann zur Anwendung kommen, wenn gewisse
Bereiche eines Speicherzellenfeldes in einem Betriebszustand nicht aktiv
verwendet werden. Die Speicherfunktion wird in diesem Fall von dem
nichtflüchtigen
Speicheranteil erfüllt.
Vorteilhafterweise können
die SRAM-Transistoren
mit sehr niedrigen Einsatzspannungen und Schwellenspannungen ausgeführt werden,
was die Zugriffszeiten in dem aktiven Zustand beschleunigt. Verwendet
man als nichtflüchtiges
Speicherelement eine PLED-Speicherzelle, so können beispielsweise die Tunnelbarrieren
(z. B. Dicke und Material) der PLED-Speicherzelle hinsichtlich Zugriffszeit
und Speicherzeit an die Anforderungen des SRAM-Zellenfeldes flexibel
angepasst werden. Beispielsweise kann eine dünne Barriere für einen
schnellen Wechsel in den Energiesparmodus und für eine niedrige Programmier-Zeit
eingestellt werden. Die gemäß dem Stand
der Technik erforderliche Ansteuerung der nichtflüchtigen
Speicherzelle mit hohen elektrischen Spannungen (teilweise über 10 V)
ist erfindungsgemäß vermieden,
da beispielsweise eine optimierte PLED-Zelle mit einer Spannung
zwischen 1.5 V bis 3 V betrieben werden kann. Dies ist insbesondere
hinsichtlich der Tatsache vorteilhaft, dass integrierte Schaltkreis-Komponenten
empfindlich gegenüber
einer hohen elektrischen Spannung sind und bei einer zu hohen elektrische
Spannung zerstört werden
können.
Dadurch ist eine Kompatibilität
mit CMOS-Prozessen und Logikschaltkreisen gegeben. Der Zeitpunkt
zum Aktivieren des Energiesparmodus kann beispielsweise extern mittels
einer Software-basierten Ansteuerung oder mittels eines Hardwareimplementierten
Verfahrens erfolgen, und kann jeweils an die aktuellen Leistungserfordernisse
des Systems bzw. an ein Anwenderprofil angepasst werden. Auch ist
es möglich,
dass der Energiesparmodus benutzerdefiniert von dem Benutzer aktiviert wird.Of the
Energy saving mode can also be used if certain
Areas of a memory cell array in an operating state not active
be used. The memory function is in this case of the
nonvolatile
Storage share met.
Advantageously, can
the SRAM transistors
with very low threshold voltages and threshold voltages,
which accelerates the access times in the active state. used
one as non-volatile
Memory element, a PLED memory cell, such as the tunnel barriers
(eg, thickness and material) of the PLED memory cell in terms of access time
and storage time to the requirements of the SRAM cell array flexible
be adjusted. For example, a thin barrier for a
quick change to energy-saving mode and for a low programming time
be set. The according to the state
the technology required control of non-volatile
Memory cell with high electrical voltages (in some cases over 10 V)
is avoided according to the invention
for example, an optimized PLED cell with a voltage
between 1.5 V to 3 V can be operated. This is special
in terms of the fact that integrated circuit components are advantageous
sensitive to
a high electrical voltage and at a high electrical
Tension to be destroyed
can.
This is a compatibility
given with CMOS processes and logic circuits. Point of time
To activate the power saving mode, for example, externally using
a software-based control or by means of a hardware-implemented
Procedure, and can each comply with the current performance requirements
of the system or adapted to a user profile. Also is
it is possible
that the energy-saving mode is user-activated by the user.
Wenn
die erfindungsgemäße Schaltkreis-Anordnung
in einem energiesparenden Niedrigenergiemodus betrieben wird, kann
die Versorgungsspannung des SRAM-Zellenfeldes abgeschaltet werden,
nachdem die gespeicherte Information zuvor lokal in die nichtflüchtigen
Speicherzellen für die
Dauer des Power-Down-Modus
zwischengespeichert worden ist.If
the circuit arrangement according to the invention
is operated in a low-power, energy-saving mode
the supply voltage of the SRAM cell array is switched off,
after the stored information was previously stored locally in the non-volatile
Memory cells for the
Duration of power-down mode
has been cached.
Es
ist zu betonen, dass die Integrationsdichte des SRAM-Zellenfeldes aufgrund
eines kompakten Layouts erhöht
ist, wobei ein Flächenbedarf
von 80.5 F2 (7 F × 11.5 F) aufgrund des Verwendens
von Vertikal-Transistoren erreichbar ist. Die funktionale Erweiterung
resultiert aus dem zusätzlichen
nichtflüchtigen
Speicherteil. Durch dieses neue funktional integrierte Bauelement
werden die Vorteile einer Sechs-Transistor-SRAM-Zelle
(geringe Programmier- und Lese-Spannungen,
schnelle Zugriffszeiten) mit Vorteilen nichtflüchtiger Speicherzellen wie
beispielsweise EPROM, PLED, MRAM, FRAM, etc. (lange Haltezeit auch
ohne Versorgungsspannung) kombiniert werden.It should be emphasized that the integration density of the SRAM cell array is increased due to a compact layout, with an area requirement of 80.5 F 2 (7 F × 11.5 F) achievable due to the use of vertical transistors. The functional extension results from the additional non-volatile memory part. This new functionally integrated device has the advantages of a six-transistor SRAM cell (low programming and reading voltages, fast access times) with advantages of nonvolatile memory cells such as EPROM, PLED, MRAM, FRAM, etc. (long hold time even without Supply voltage) can be combined.
Des
Weiteren ist erfindungsgemäß ein Verfahren
zum Betreiben der erfindungsgemäßen Schaltkreis-Anordnung
mit den oben beschriebenen Merkmalen bereitgestellt. Gemäß dem Verfahren werden
in die SRAM-Speicherzelle Informationen programmiert, gelesen oder
gelöscht,
oder es werden in die SRAM-Speicherzelle
programmierte Informationen in dem Zwischenspeicher-Schaltkreis
zwischengespeichert, oder es wird die SRAM-Speicherzelle abgeschaltet,
oder es wird in dem Zwischenspeicher-Schaltkreis zwischengespeicherte
Information in die SRAM-Speicherzelle zurückprogrammiert.Furthermore, a method for operating the circuit arrangement according to the invention with the features described above is provided according to the invention. According to the method, information is programmed, read or erased into the SRAM memory cell, or information programmed into the SRAM memory cell is latched in the latch circuit, or the SRAM memory cell is turned off, or it is latched in the latch circuit cached Informa programmed back into the SRAM memory cell.
Bevorzugte
Weiterbildung der Schaltkreis-Anordnung der Erfindung ergeben sich
aus den abhängigen
Ansprüchen.preferred
Development of the circuit arrangement of the invention will become apparent
from the dependent ones
Claims.
Vorzugsweise
weist mindestens eine der nichtflüchtigen Speicherzellen mindestens
einen Vertikal-Transistor auf.Preferably
has at least one of the nonvolatile memory cells at least
a vertical transistor.
Gemäß einer
solchen Architektur sind vorzugsweise alle Transistoren der Schaltkreis-Anordnung
als Vertikal-Transistoren
ausgebildet, so dass sich die oben beschriebenen Vorteile, die daraus
resultieren, dass für
die SRAM-Speicherzelle
Vertikal-Transistoren verwendet werden, auch für die nichtflüchtigen
Speicherzellen gelten.According to one
Such architectures are preferably all transistors of the circuit arrangement
as vertical transistors
designed so that the advantages described above, resulting from it
that result for
the SRAM memory cell
Vertical transistors are used, even for the nonvolatile
Memory cells apply.
Vorzugsweise
weist die SRAM-Speicherzelle sechs Transistoren auf.Preferably
The SRAM memory cell has six transistors.
Zwar
ist die Erfindung nicht auf eine SRAM-Speicherzelle mit sechs Transistoren
beschränkt
und ist beispielsweise auch auf eine SRAM-Speicherzelle mit vier
Transistoren und zwei Widerständen
anwendbar, allerdings ist es besonders vorteilhaft, die SRAM-Speicherzelle
mit sechs Transistoren auszubilden, da sich in einem solchen Szenario
ein besonders günstiges
Layout der Schaltkreis-Anordnung ergibt.Though
the invention is not limited to a six transistor SRAM memory cell
limited
and is also for example a SRAM memory cell with four
Transistors and two resistors
applicable, however, it is particularly advantageous, the SRAM memory cell
train with six transistors, as in such a scenario
a very cheap
Layout of the circuit arrangement results.
Die
Vertikal-Transistoren der Speicherzellen können auf einer rechteckigen,
insbesondere quadratischen Grundfläche ausgebildet sein.The
Vertical transistors of the memory cells may be on a rectangular,
be designed in particular square base.
Zumindest
ein Teil der Transistoren können Feldeffekt-Transistoren und/oder
Bipolar-Transistoren sein.At least
some of the transistors may be field effect transistors and / or
Be bipolar transistors.
Vorzugsweise
ist das erste elektrische Potential das elektrische Potential einer
Versorgungsspannung (d. h. ein oberes Referenz-Potential) und das
zweite elektrische Potential das Massepotential (d. h. ein unteres
Referenz-Potential).Preferably
the first electrical potential is the electrical potential of a
Supply voltage (i.e., an upper reference potential) and the
second electrical potential is the ground potential (i.e., a lower one)
Reference potential).
Mindestens
eine der nichtflüchtigen
Speicherzellen der erfindungsgemäßen Schaltkreis-Anordnung
ist vorzugsweise eine PLED-Speicherzelle, eine EEPROM-Speicherzelle,
eine MRAM-Speicherzelle
oder eine FRAM-Speicherzelle.At least
one of the non-volatile
Memory cells of the circuit arrangement according to the invention
is preferably a PLED memory cell, an EEPROM memory cell,
an MRAM memory cell
or an FRAM memory cell.
Es
ist ein Vorteil der Erfindung, dass das erfindungsgemäße Konzept
auf ganz unterschiedliche nichtflüchtige Speicherzellen anwendbar
und erweiterbar ist, so dass die Aufzählung nichtflüchtiger Speicherzellen
hier nur beispielhaft und nicht abschließend ist. In der Figurenbeschreibung
werden praktische Realisierungen des erfindungsgemäßen Konzepts
exemplarisch für
einige der genannten Typen von nichtflüchtigen Speicherzellen beschrieben.It
is an advantage of the invention that the inventive concept
applicable to very different non-volatile memory cells
and expandable, allowing the enumeration of nonvolatile memory cells
Here is only an example and not exhaustive. In the description of the figure
become practical implementations of the inventive concept
exemplary for
some of the mentioned types of nonvolatile memory cells are described.
Im
Weiteren werden Ausgestaltungen des erfindungsgemäßen Verfahrens
zum Betreiben der erfindungsgemäßen Schaltkreis-Anordnung beschrieben.
Ausgestaltungen der Schaltkreis-Anordnung
gelten auch für
das Verfahren zum Betreiben der erfindungsgemäßen Schaltkreis-Anordnung.in the
Further embodiments of the method according to the invention
for operating the circuit arrangement according to the invention.
Embodiments of the circuit arrangement
also apply to
the method for operating the circuit arrangement according to the invention.
Gemäß dem Verfahren
kann in die SRAM-Speicherzelle programmierte Information in dem
Zwischenspeicher-Schaltkreis zwischengespeichert werden, indem ein
erstes elektrisches Potential, das auf dem einen der Speicher-Knoten
befindlich ist, derart der damit gekoppelten nichtflüchtigen
Speicherzelle bereitgestellt wird, dass diese nichtflüchtige Speicherzelle
dauerhaft in einen ersten physikalischen Zustand gebracht wird,
bzw. indem ein zweites elektrisches Potential, das auf dem anderen
der Speicher-Knoten befindlich ist, derart der damit gekoppelten
anderen nichtflüchtigen
Speicherzelle bereitgestellt wird, dass diese nichtflüchtige Speicherzelle
dadurch dauerhaft in einen zweiten physikalischen Zustand gebracht
wird.According to the procedure
can in the SRAM memory cell programmed information in the
Caching circuit to be cached by a
first electrical potential on one of the memory nodes
is located, so the coupled non-volatile
Memory cell is provided that this non-volatile memory cell
permanently brought into a first physical state,
or by placing a second electrical potential on the other
the memory node is located, so the coupled therewith
other non-volatiles
Memory cell is provided that this non-volatile memory cell
permanently brought into a second physical state
becomes.
Die
in dem Zwischenspeicher-Schaltkreis gespeicherte Information kann
in den SRAM-Speicher zurückprogrammiert
werden, indem unter Verwendung des physikalischen Zustands der ersten nichtflüchtigen
Speicherzelle der erste Speicher-Knoten
auf das elektrische Potential gebracht wird, auf dem der erste Speicher-Knoten
vor dem Zwischenspeichern der in dem SRAM-Speicher programmierten
Informationen in dem Zwischenspeicher-Schaltkreis befindlich war.
Ferner kann unter Verwendung des physikalischen Zustandes der zweiten
nichtflüchtigen
Speicherzelle der zweite Speicher-Knoten auf das elektrische Potential
gebracht werden, auf dem der zweite Speicher-Knoten vor dem Zwischenspeichern
der in dem SRAM-Speicher programmierten
Information in dem Zwischenspeicher-Schaltkreis befindlich war.The
information stored in the latch circuit
programmed back into the SRAM memory
by using the physical state of the first nonvolatile
Memory cell of the first memory node
is brought to the electric potential on which the first memory node
before caching the ones programmed in the SRAM memory
Information was located in the cache circuit.
Further, using the physical state of the second
nonvolatile
Memory cell of the second memory node to the electrical potential
placed on the second memory node before caching
programmed in the SRAM memory
Information was located in the latch circuit.
Ausführungsbeispiele
der Erfindung sind in den Figuren dargestellt und werden im Weiteren
näher erläutert.embodiments
The invention is illustrated in the figures and will be discussed below
explained in more detail.
Es
zeigen:It
demonstrate:
1 eine
Schaltkreis-Anordnung gemäß einem
ersten Ausführungsbeispiel
der Erfindung, 1 a circuit arrangement according to a first embodiment of the invention,
2A einen
Schaltplan einer Schaltkreis-Anordnung gemäß dem ersten Ausführungsbeispiel
der Erfindung, 2A a circuit diagram of a circuit arrangement according to the first embodiment of the invention,
2B eine
perspektivische schematische Ansicht einer Realisierung der in 2A gezeigten Schaltkreis-Anordnung gemäß dem ersten
Ausführungsbeispiel
der Erfindung, 2 B a perspective schematic view of a realization of in 2A shown circuit arrangement according to the first embodiment of the invention,
2C eine
schematische Layout-Draufsicht der in 2B gezeigten
perspektivischen Ansicht der Schaltkreis-Anordnung gemäß dem ersten Ausführungsbeispiel
der Erfindung, 2C a schematic layout plan view of in 2 B shown perspective view of the circuit arrangement according to the first embodiment of the invention,
3A ein
Schaltplan einer Schaltkreis-Anordnung gemäß einem zweiten Ausführungsbeispiel der
Erfindung, 3A a circuit diagram of a circuit arrangement according to a second embodiment of the invention,
3B bis 3F schematische
perspektivische Ansichten von Schichtenfolgen zu unterschiedlichen
Zeitpunkten während
eines Verfahrens zum Herstellen einer Schaltkreis-Anordnung, 3B to 3F schematic perspective views of layer sequences at different times during a method for producing a circuit arrangement,
3G eine
perspektivische schematische Ansicht einer Realisierung der in 3A gezeigten Schaltkreis-Anordnung gemäß dem zweiten
Ausführungsbeispiel
der Erfindung, hergestellt gemäß dem in 3B bis 3F gezeigten
Herstellungsverfahren, 3G a perspective schematic view of a realization of in 3A shown circuit arrangement according to the second embodiment of the invention, prepared according to the in 3B to 3F shown manufacturing method,
3H eine
schematische Layout-Draufsicht der in 3G gezeigten
perspektivischen Ansicht der Schaltkreis-Anordnung gemäß dem zweiten Ausführungsbeispiel
der Erfindung, 3H a schematic layout plan view of in 3G shown perspective view of the circuit arrangement according to the second embodiment of the invention,
4 einen
Schaltplan einer Schaltkreis-Anordnung gemäß einem dritten Ausführungsbeispiel der
Erfindung. 4 a circuit diagram of a circuit arrangement according to a third embodiment of the invention.
Im
Weiteren wird bezugnehmend auf 1 eine Schaltkreis-Anordnung 100 gemäß einem
ersten bevorzugten Ausführungsbeispiel
der Erfindung beschrieben.In the following, reference is made to 1 a circuit arrangement 100 according to a first preferred embodiment of the invention.
Die
Schaltkreis-Anordnung 100 weist eine SRAM-Speicherzelle 101 auf
mit Vertikal-Transistoren, mit einem ersten Speicher-Knoten 102 (in 1 mit ”Q” bezeichnet),
an den ein Signal anlegbar ist, und mit einem zweiten Speicher-Knoten 103 (der
in 1 mit ”Q” bezeichnet
ist), an dem das dazu inverse Signal anlegbar ist. Wie beispielsweise
bezugnehmend auf 2A detailliert beschrieben,
sind die Speicherknoten 102, 103 in geeigneter
Weise mit den Vertikal-Transistoren der SRAM-Speicherzelle gekoppelt.
Ferner weist die Schaltkreis-Anordnung 100 einen
Zwischenspeicher-Schaltkreis 104 auf mit einer ersten nichtflüchtigen
Speicherzelle 105, die mit dem ersten Speicher-Knoten 102 gekoppelt
ist, und mit einer zweiten nichtflüchtigen Speicherzelle 106,
die mit dem zweiten Speicher-Knoten 103 gekoppelt ist.
Die Schaltkreis-Anordnung 100 ist
derart eingerichtet, dass in einem ersten Betriebszustand das elektrisches
Potential VDD 107 einer Versorgungsspannung,
auf dem einer der Speicher-Knoten 102 oder 103 befindlich
ist, derart der damit gekoppelten nichtflüchtigen Speicherzelle 105 oder 106 bereitgestellt
wird, dass diese nichtflüchtige
Speicherzelle 105 oder 106 dadurch dauerhaft in
einen ersten physikalischen Ladungszustand gebracht wird. Ferner
ist die Schaltkreis-Anordnung 100 derart
eingerichtet, dass in dem ersten Betriebszustand das elektrische
Massepotential VSS 108, auf dem
der andere der Speicher-Knoten 102 oder 103 befindlich
ist, derart der damit gekoppelten anderen nichtflüchtigen Speicherzelle 105 oder 106 bereitgestellt
wird, dass diese nichtflüchtige
Speicherzelle 105 oder 106 dadurch dauerhaft in
einen zweiten physikalischen Ladungszustand gebracht wird. Ferner
ist die Schaltkreis-Anordnung 100 derart eingerichtet,
dass in einem zweiten Betriebszustand unter Verwendung des physikalischen
Ladungszustandes der ersten nichtflüchtigen Speicherzelle 105 der
erste Speicher-Knoten 102 auf das elektrische Potential
(VDD oder VSS) gebracht
wird, auf dem dieser in dem ersten Betriebszustand befindlich war,
und dass in dem zweiten Betriebszustand unter Verwendung des physikalischen Ladungszustandes
der zweiten nichtflüchtigen
Speicherzelle 106 der zweite Speicher-Knoten 103 auf das
elektrische Potential (VDD oder VSS) gebracht wird, auf dem dieser in dem
ersten Betriebszustand befindlich war.The circuit arrangement 100 has an SRAM memory cell 101 on with vertical transistors, with a first memory node 102 (in 1 labeled "Q") to which a signal can be applied and to a second memory node 103 (the in 1 is denoted by "Q"), to which the inverse signal can be applied. For example, referring to 2A described in detail, are the storage nodes 102 . 103 suitably coupled to the vertical transistors of the SRAM memory cell. Furthermore, the circuit arrangement 100 a latch circuit 104 on with a first non-volatile memory cell 105 that with the first memory node 102 coupled to a second non-volatile memory cell 106 that connected to the second memory node 103 is coupled. The circuit arrangement 100 is arranged such that in a first operating state, the electrical potential V DD 107 a supply voltage on which one of the memory nodes 102 or 103 is located, so the nonvolatile memory cell coupled thereto 105 or 106 is provided that this non-volatile memory cell 105 or 106 thereby permanently brought into a first physical state of charge. Furthermore, the circuit arrangement 100 set up such that in the first operating state, the electrical ground potential V SS 108 on which the other is the storage node 102 or 103 is located, such as the other non-volatile memory cell coupled thereto 105 or 106 is provided that this non-volatile memory cell 105 or 106 thereby permanently brought into a second physical state of charge. Furthermore, the circuit arrangement 100 arranged such that in a second operating state using the physical state of charge of the first non-volatile memory cell 105 the first storage node 102 is brought to the electrical potential (V DD or V SS ) on which it was in the first operating state, and that in the second operating state using the physical state of charge of the second non-volatile memory cell 106 the second memory node 103 is brought to the electrical potential (V DD or V SS ) on which it was in the first operating state.
Mit
anderen Worten kann eine auf dem ersten Speicher-Knoten 102 gespeicherte
Information, die als komplementäre
Information auf dem zweiten Speicher-Knoten 103 redundant
gespeichert ist, von der SRAM-Speicherzelle 101 auf die
erste bzw. die zweite nichtflüchtige
Speicherzelle 105, 106 des Zwischenspeicher-Schaltkreises 104 zwischengespeichert
werden, beispielsweise um eine Versorgungsspannungsquelle der SRAM-Speicherzelle 101 abzuschalten,
ohne dass die in der Schaltkreis-Anordnung 100 gespeicherte
Information verloren geht. Diese Funktionalität wird von der nichtflüchtigen Speicherzelle 105 bzw. 106 erfüllt, welche
die Eigenschaft aufweist, eine gespeicherte Information auch bei
einer abgeschalteten Versorgungsspannung beizubehalten.In other words, one on the first memory node 102 stored information, which as complementary information on the second memory node 103 is stored redundantly from the SRAM memory cell 101 on the first and the second non-volatile memory cell 105 . 106 of the latch circuit 104 be buffered, for example, a supply voltage source of the SRAM memory cell 101 shut off without affecting the circuit arrangement 100 stored information is lost. This functionality is provided by the nonvolatile memory cell 105 respectively. 106 fulfilled, which has the property of maintaining a stored information even when a power supply is turned off.
Im
Weiteren wird bezugnehmend auf 2A bis 2C eine
Schaltkreis-Anordnung 200 gemäß dem ersten bevorzugten Ausführungsbeispiel
der Erfindung im Detail beschrieben. Diejenigen Komponenten der
Schaltkreis-Anordnung 200, die in der 1 gezeigten
Schaltkreis-Anordnung 100 ein entsprechendes Element aufweisen,
sind mit den gleichen Bezugsziffern versehen.In the following, reference is made to 2A to 2C a circuit arrangement 200 according to the first preferred embodiment of the invention described in detail. Those components of the circuit arrangement 200 in the 1 shown circuit arrangement 100 have a corresponding element, are provided with the same reference numerals.
Die
erste und die zweite nichtflüchtige
Speicherzelle 105, 106 sind jeweils als PLED-Speicherzelle
ausgebildet. Das zweite elektrische Potential ist das Massepotential
VSS 108. Das erste elektrische Potential
ist das Potential VDD 107 der Versorgungsspannungsquelle.The first and second nonvolatile memory cells 105 . 106 are each formed as a PLED memory cell. The second electrical potential is the ground potential V SS 108 , The first electrical potential is the potential V DD 107 the supply voltage source.
Wie
in 2A gezeigt, weist die SRAM-Speicherzelle 101 sechs
Vertikal-Transistoren auf, nämlich
einen als p-MOS-Transistor ausgebildeten ersten Flip-Flop-Transistor 201,
einen als p-MOS-Transistor
ausgebildeten zweiten Flip-Flop-Transistor 202, einen als
n-MOS-Transistor ausgebildeten dritten Flip-Flop-Transistor 203, einen als
n-MOS-Transistor ausgebildeten vierten Flip-Flop-Transistor 204,
einen als n-MOS-Transistor ausgebildeten ersten Schalt-Transistor 205 und
einen als n-MOS-Transistor
ausgebildeten zweiten Schalt-Transistor 206. Die Vertikal-Transistoren
der Schaltkreis-Anordnung 200 werden gemäß einem aus
der Stand der Technik bekanntem Verfahren zum Herstellen von Vertikal-Transistoren,
wie es in [10] beschrieben ist, hergestellt.As in 2A shows the SRAM memory cell 101 six vertical transistors, namely designed as a p-MOS transistor first flip-flop transistor 201 a second p-MOS transistor Flip-flop transistor 202 , a third flip-flop transistor designed as an n-MOS transistor 203 , a fourth flip-flop transistor formed as an n-MOS transistor 204 , a first switching transistor formed as an n-MOS transistor 205 and a second switching transistor formed as an n-type MOS transistor 206 , The vertical transistors of the circuit arrangement 200 are fabricated according to a method known in the art for fabricating vertical transistors as described in [10].
Der
Zwischenspeicher-Schaltkreis 104 weist eine als PLED-Speicherzelle ausgebildete
erste nichtflüchtige
Speicherzelle 105 und eine auch als PLED-Speicherzelle
ausgebildete zweite nichtflüchtige
Speicherzelle 106 auf. Die erste nichtflüchtige Speicherzelle 105 weist
einen ersten PLED-Speicherzellen-Transistor 208 und
eine erste PLED-Schichtenfolge 209 auf,
die mittels einer ersten Seiten-Elektrode 210 ansteuerbar
ist. Analog weist die als PLED-Zelle
ausgestaltete zweite nichtflüchtige
Speicherzelle 106 einen zweiten PLED-Speicherzellen-Transistor 211,
eine zweite PLED-Schichtenfolge 212 und eine zweite Seiten-Elektrode 213 auf,
mittels der die zweite PLED-Schichtenfolge 212 ansteuerbar
ist. Ferner weist der Zwischenspeicher-Schaltkreis 104 einen ersten
Steuer-Transistor 214 und einen zweiten Steuer-Transistor 215 auf.
Ferner hat der Zwischenspeicher-Schaltkreis 104 eine Spannungsquelle
zum Bereitstellen einer ersten Steuer-Spannung 216, eine Spannungsquelle
zum Bereitstellen einer zweiten Steuer-Spannung 217 und eine Spannungsquelle zum
Bereitstellen einer dritten Steuer-Spannung 218. Die SRAM-Speicherzelle 101 weist
eine erste Bit-Leitung 219 und eine zweite Bit-Leitung 220 auf
sowie eine Wort-Leitung 221.The cache circuit 104 has a first non-volatile memory cell designed as a PLED memory cell 105 and a second non-volatile memory cell, also designed as a PLED memory cell 106 on. The first nonvolatile memory cell 105 includes a first PLED memory cell transistor 208 and a first PLED layer sequence 209 on, by means of a first side electrode 210 is controllable. Analogously, the configured as a PLED cell second non-volatile memory cell 106 a second PLED memory cell transistor 211 , a second PLED layer sequence 212 and a second side electrode 213 on, by means of the second PLED layer sequence 212 is controllable. Furthermore, the latch circuit 104 a first control transistor 214 and a second control transistor 215 on. Furthermore, the latch circuit has 104 a voltage source for providing a first control voltage 216 a voltage source for providing a second control voltage 217 and a voltage source for providing a third control voltage 218 , The SRAM memory cell 101 has a first bit line 219 and a second bit line 220 on as well as a word line 221 ,
Die
erste Bit-Leitung 219 ist mit dem ersten Source-/Drain-Anschluss 205a des
ersten Schalt-Transistors 205 gekoppelt, dessen Gate-Anschluss
mit der Wort-Leitung 221 gekoppelt ist. Ferner ist der
zweite Source-/Drain-Anschluss 205b des ersten Schalt-Transistors 205 mit
dem ersten Speicher-Knoten 102 gekoppelt, der ferner mit
dem ersten Source-/Drain-Anschluss 201a des ersten Flip-Flop-Transistors 201 gekoppelt
ist. An den zweiten Source-/Drain-Anschluss 201b des ersten Flip-Flop-Transistors 201 ist
das elektrische Potential VDD 107 der
Versorgungsspannungsquelle angelegt. Ferner ist der erste Speicher-Knoten 102 mit
dem Gate-Anschluss des zweiten Flip-Flop-Transistors 202 gekoppelt,
dessen erster Source-/Drain-Anschluss 202a mit dem zweiten
Speicher-Knoten 103 gekoppelt ist. Ferner ist der zweite
Speicher-Knoten 103 mit dem zweiten Source-/Drain-Anschluss 206b des
zweiten Schalt-Transistors 206 gekoppelt,
dessen erster Source-/Drain-Anschluss 206a mit
der zweiten Bit-Leitung 220 gekoppelt ist. Der Gate-Anschluss 230 des
zweiten Schalt-Transistors 206 ist mit der Wort-Leitung 221 gekoppelt.
Ferner ist der zweite Source-/Drain-Anschluss 202b des
zweiten Flip-Flop-Transistors 202 mit
dem zweiten Source-/Drain-Anschluss 201b des ersten Flip-Flop-Transistors 201 gekoppelt.
Der Gate-Anschluss
des ersten Flip-Flop-Transistors 201 ist mit dem zweiten Speicher-Knoten 103 gekoppelt.
Ferner ist der erste Speicher-Knoten 102 mit dem ersten
Source-/Drain-Anschluss 203a des dritten Flip-Flop-Transistors 203 gekoppelt.
An den zweiten Source-/Drain-Anschluss 203b des dritten
Flip-Flop-Transistors 203 ist
das elektrische Massepotential VSS 108 angelegt,
das auch an den zweiten Source-/Drain-Anschluss 204b des
vierten Flip-Flop-Transistors 204 angelegt ist. Der erste
Source-/Drain-Anschluss 204a des vierten Flip-Flop-Transistors 204 ist mit
dem zweiten Speicher-Knoten 103 gekoppelt. Die Gate-Anschlüsse des
ersten Flip-Flop-Transistors 201 und
des dritten Flip-Flop-Transistors 203 sind mit einem ersten
Hilfs-Knoten 222 gekoppelt, und die Gate-Anschlüsse des
zweiten Flip-Flop-Transistors 202 und des vierten Flip-Flop-Transistors 204 sind mit
einem zweiten Hilfs-Knoten 223 gekoppelt.The first bit line 219 is with the first source / drain connection 205a of the first switching transistor 205 coupled, whose gate terminal is connected to the word line 221 is coupled. Further, the second source / drain terminal is 205b of the first switching transistor 205 with the first storage node 102 further coupled to the first source / drain terminal 201 of the first flip-flop transistor 201 is coupled. To the second source / drain connection 201b of the first flip-flop transistor 201 is the electric potential V DD 107 the supply voltage source applied. Further, the first memory node 102 to the gate terminal of the second flip-flop transistor 202 coupled, whose first source / drain terminal 202a with the second memory node 103 is coupled. Further, the second memory node 103 with the second source / drain terminal 206b of the second switching transistor 206 coupled, whose first source / drain terminal 206a with the second bit line 220 is coupled. The gate connection 230 of the second switching transistor 206 is with the word pipe 221 coupled. Further, the second source / drain terminal is 202b of the second flip-flop transistor 202 with the second source / drain terminal 201b of the first flip-flop transistor 201 coupled. The gate terminal of the first flip-flop transistor 201 is with the second storage node 103 coupled. Further, the first memory node 102 with the first source / drain connection 203a of the third flip-flop transistor 203 coupled. To the second source / drain connection 203b of the third flip-flop transistor 203 is the electrical ground potential V SS 108 This is also applied to the second source / drain connection 204b the fourth flip-flop transistor 204 is created. The first source / drain connection 204a the fourth flip-flop transistor 204 is with the second storage node 103 coupled. The gate terminals of the first flip-flop transistor 201 and the third flip-flop transistor 203 are with a first auxiliary node 222 coupled, and the gate terminals of the second flip-flop transistor 202 and the fourth flip-flop transistor 204 are with a second auxiliary node 223 coupled.
Über die
ersten und zweiten Hilfs-Knoten 222, 223 ist die
SRAM-Speicherzelle 101 mit dem Zwischenspeicher-Schaltkreis 104 gekoppelt.About the first and second auxiliary nodes 222 . 223 is the SRAM memory cell 101 with the latch circuit 104 coupled.
Der
erste Hilfs-Knoten 222 ist mit dem ersten Source-/Drain-Anschluss 215a des
zweiten Steuer-Transistors 215 gekoppelt, und der zweite
Source-/Drain-Anschluss 215b des zweiten Steuer-Transistors 215 ist
mit dem ersten Source-/Drain-Anschluss 211a des
zweiten PLED-Speicherzellen-Transistors 211 gekoppelt.
Der zweite Source-/Drain-Anschluss 211b des zweiten PLED-Speicherzellen-Transistors 211 ist
mit dem zweiten Source-/Drain-Anschluss 208b des ersten
PLED-Speicherzellen-Transistors 208 gekoppelt.
An die zweiten Source-/Drain Anschlüsse 208b, 211b des
ersten und zweiten PLED-Speicherzellen-Transistors 208, 211 ist
das elektrische Potential VACT der dritten
Steuer-Spannung 218 angelegt. An den Gate-Anschluss des
zweiten Steuer-Transistors 215 und des ersten Steuer-Transistors 214 ist
das elektrische Potential der ersten Steuer-Spannung 216 VREW angelegt. Der Gate-Anschluss des zweiten PLED-Speicherzellen-Transistors 211 ist
mit einem Endabschnitt der zweiten PLED-Schichtenfolge 212 gekoppelt,
an die seitlich die zweite Seiten-Elektrode 213 angelegt
ist, die auf dem elektrischen Potential der zweiten Steuer-Spannung 217 VPRO befindlich ist. Der andere Endabschnitt
der zweiten PLED-Schichtenfolge 212 ist mit dem ersten
Hilfs-Knoten 222 gekoppelt. Ferner ist das elektrische
Potential der zweiten Steuer-Spannung 217 VPRO auch
an die erste Seiten-Elektrode 210 der ersten nichtflüchtigen
Speicherzelle 105 angelegt, und der eine Endabschnitt der
ersten PLED-Schichtenfolge 209 ist mit dem zweiten Hilfs-Knoten 223 gekoppelt.
Der andere Endabschnitt der ersten PLED-Schichtenfolge 209 ist mit
dem Gate-Bereich des ersten PLED-Speicherzellen-Transistors 208 gekoppelt,
dessen erster Source-/Drain-Anschluss 208a mit dem zweiten
Source-/Drain- Anschluss 214b des
ersten Steuer-Transistors 214 gekoppelt ist. Der erste
Source-/Drain-Anschluss 214a des ersten Steuer-Transistors 214 ist
mit dem zweiten elektrischen Hilfs-Knoten 223 gekoppelt.The first auxiliary node 222 is with the first source / drain connection 215a of the second control transistor 215 coupled, and the second source / drain terminal 215b of the second control transistor 215 is with the first source / drain connection 211 of the second PLED memory cell transistor 211 coupled. The second source / drain connection 211b of the second PLED memory cell transistor 211 is with the second source / drain terminal 208b of the first PLED memory cell transistor 208 coupled. To the second source / drain connections 208b . 211b the first and second PLED memory cell transistor 208 . 211 is the electric potential V ACT of the third control voltage 218 created. To the gate terminal of the second control transistor 215 and the first control transistor 214 is the electrical potential of the first control voltage 216 V REW created. The gate terminal of the second PLED memory cell transistor 211 is with an end portion of the second PLED layer sequence 212 coupled to the side of the second side electrode 213 is applied, which is at the electrical potential of the second control voltage 217 V PRO is located. The other end portion of the second PLED layer sequence 212 is with the first auxiliary node 222 coupled. Further, the electric potential of the second control voltage 217 V PRO also to the first side electrode 210 the first nonvolatile memory cell 105 created, and the one end portion of the first PLED layer sequence 209 is with the second Auxiliary node 223 coupled. The other end portion of the first PLED layer sequence 209 is connected to the gate region of the first PLED memory cell transistor 208 coupled, whose first source / drain terminal 208a with the second source / drain connection 214b of the first control transistor 214 is coupled. The first source / drain connection 214a of the first control transistor 214 is with the second electrical auxiliary node 223 coupled.
Im
Weiteren wird die Funktionalität
der Schaltkreis-Anordnung 200 als ”nichtflüchtige SRAM-Speicherzelle” beschrieben.
Dies erfolgt anhand der Beschreibung des erfindungsgemäßen Verfahrens
zum Betreiben der Schaltkreis-Anordnung 200.Below is the functionality of the circuit arrangement 200 described as a "non-volatile SRAM memory cell". This is done on the basis of the description of the method according to the invention for operating the circuit arrangement 200 ,
Gemäß dem Verfahren
wird entweder in die SRAM-Speicherzelle 101 Information
programmiert, gelesen oder gelöscht,
oder es wird in die SRAM-Speicherzelle 101 programmierte
Information in dem Zwischenspeicher-Schaltkreis 104 zwischengespeichert,
oder es wird die SRAM-Speicherzelle 101 abgeschaltet, oder
es wird in den Zwischenspeicher-Schaltkreis 104 zwischengespeicherte
Information in die SRAM-Speicherzelle 104 zurückprogrammiert.According to the method, either in the SRAM memory cell 101 Information is programmed, read or erased, or it gets into the SRAM memory cell 101 programmed information in the latch circuit 104 cached, or it becomes the SRAM memory cell 101 shut down, or it will be in the cache circuit 104 cached information in the SRAM memory cell 104 reprogrammed.
Zunächst wird
beschrieben, wie in die SRAM-Speicherzelle 101 Information
programmiert, gelesen oder gelöscht
wird. Gemäß dem beschriebenen
Ausführungsbeispiel
wird für
diesen Betriebsmodus das elektrische Potential der ersten Steuer-Spannung 216 VREW und das Potential der zweiten Steuer-Spannung 217 VPRO auf das elektrische Massepotential gesetzt.
Dann sind sowohl der erste Steuer-Transistor 214 als auch
der zweite Steuer-Transistor 215 als auch der erste PLED-Speicherzellen-Transistor 208 als
auch der zweite PLED-Speicherzellen-Transistor 211 nichtleitend,
so dass die SRAM-Speicherzelle 101 von
dem Zwischenspeicher-Schaltkreis 104 elektrisch entkoppelt ist.First, how will it be described in the SRAM memory cell 101 Information is programmed, read or deleted. According to the described embodiment, the electrical potential of the first control voltage for this operating mode 216 V REW and the potential of the second control voltage 217 V PRO set to the electrical ground potential. Then both are the first control transistor 214 as well as the second control transistor 215 as well as the first PLED memory cell transistor 208 as well as the second PLED memory cell transistor 211 non-conductive, leaving the SRAM memory cell 101 from the latch circuit 104 is electrically decoupled.
In
diesem Betriebszustand kann in den ersten Speicher-Knoten 102 bzw.
in den zweiten Speicher-Knoten 103 Information eingeschrieben
werden. Dazu wird eine derartige elektrische Spannung an die Wort-Leitung 221 angelegt,
dass der erste Schalt-Transistor 205 und der zweite Schalt-Transistor 206 leitend
werden. Ferner wird an die erste Bit-Leitung 219 und an
die zweite Bit-Leitung 220 ein derartiges elektrisches
Signal angelegt, dass der erste Speicher-Knoten 102 bzw.
der zweite Speicher-Knoten 103 auf ein gewünschtes
elektrisches Potential gebracht wird. Bei dem Betrieb einer Sechs-Transistor-SRAM-Speicherzelle
wird, wie in 2A gezeigt, häufig auf
dem ersten Speicher-Knoten 102 eine vorgegebene Information
gespeichert, und es wird auf dem zweiten Speicher-Knoten 103 eine
dazu komplementäre
Information gespeichert. Obwohl es nicht zwingend erforderlich ist,
dass eine zu speichernde Information direkt und zusätzlich komplementär, also
redundant, gespeichert wird, wird dies in der Praxis häufig so durchgeführt, um
eine besonders hohe Verlässlichkeit
der gespeicherten Information zu erreichen und um eine erhöhte Fehlerrobustheit
der SRAM-Speicherzelle zu gewährleisten.
Wird beispielsweise der erste Speicher-Knoten 102 auf ein ”hohes” elektrisches
Potential gebracht, so liegt dieses elektrische Potential an den
Gate-Anschlüssen
des zweiten Flip-Flop-Transistors 202 und des vierten Flip-Flop-Transistors 204.
Da der zweite Flip-Flop-Transistor 202 ein p-MOS-Transistor
ist, ist in diesem Betriebszustand der zweite Flip-Flop-Transistor 202 nichtleitend,
wohingegen der als n-MOS-Transistor ausgebildete vierte Flip-Flop-Transistor 204 leitend
ist. Simultan ist der zweite elektrische Speicher-Knoten 103 auf
ein ”niedriges” elektrisches
Potential (d. h. niedriger als das ”hohe” elektrische Potential”) gebracht,
so dass der mit dem zweiten Speicher-Knoten 103 gekoppelte Gate-Anschluss
des ersten Flip-Flop-Transistor 201,
der als p-MOS-Transistor ausgebildet ist, elektrisch leitend ist,
wohingegen der mit dem zweiten Speicher-Knoten 103 gekoppelte
Gate-Anschluss des dritten Flip-Flop-Transistor 203, der
als n-MOS-Transistor ausgebildet ist, sperrt. Aufgrund der beschriebenen Leitfähigkeitszustände der
ersten bis vierten Flip-Flop-Transistoren 201 bis 204 ist
der erste Speicher-Knoten 102 über den ersten Flip-Flop-Transistor 201 mit
dem elektrischen Potential VDD 107 der
Versorgungsspannungsquelle gekoppelt, wohingegen an den zweiten
Speicher-Knoten 103 über
den leitenden vierten Flip-Flop-Transistor 204 das elektrische Massepotential
VSS 108 angelegt ist. Wird das
elektrische Potential an der Wort-Leitung 221 abgeschaltet, so
dass die ersten und zweiten Schalt-Transistoren 205, 206 elektrisch
nichtleitend werden, so ist die eingeprägte Information dauerhaft in
dem ersten Speicher-Knoten 102 und als Komplementär-Information in
dem zweiten Speicher-Knoten 103 gespeichert.In this operating state, in the first memory node 102 or in the second memory node 103 Information will be inscribed. For this purpose, such an electrical voltage to the word line 221 created that the first switching transistor 205 and the second switching transistor 206 become conductive. Further, to the first bit line 219 and to the second bit line 220 such an electrical signal is applied to the first memory node 102 or the second memory node 103 is brought to a desired electrical potential. In the operation of a six-transistor SRAM memory cell, as in 2A shown frequently on the first store node 102 a given information is stored, and it is stored on the second memory node 103 a complementary information stored. Although it is not absolutely necessary for information to be stored to be stored directly and additionally as complementary, that is to say redundantly, in practice this is frequently carried out in such a way as to achieve a particularly high reliability of the stored information and to increase the error robustness of the SRAM. To ensure memory cell. For example, becomes the first storage node 102 brought to a "high" electrical potential, so this electrical potential is located at the gate terminals of the second flip-flop transistor 202 and the fourth flip-flop transistor 204 , As the second flip-flop transistor 202 a p-MOS transistor is, in this operating state, the second flip-flop transistor 202 non-conductive, whereas formed as n-MOS transistor fourth flip-flop transistor 204 is conductive. Simultaneously, the second electrical storage node 103 brought to a "low" electrical potential (ie lower than the "high" electrical potential "), so that the one with the second memory node 103 coupled gate terminal of the first flip-flop transistor 201 , which is formed as a p-MOS transistor, is electrically conductive, whereas that with the second memory node 103 coupled gate terminal of the third flip-flop transistor 203 , which is formed as n-MOS transistor blocks. Due to the described conductivity states of the first to fourth flip-flop transistors 201 to 204 is the first storage node 102 via the first flip-flop transistor 201 with the electrical potential V DD 107 the supply voltage source coupled, whereas to the second memory node 103 via the conductive fourth flip-flop transistor 204 the electrical ground potential V SS 108 is created. Is the electrical potential at the word line 221 shut off, leaving the first and second switching transistors 205 . 206 electrically non-conductive, so the impressed information is permanently in the first memory node 102 and as complementary information in the second memory node 103 saved.
Um
diese Information auszulesen, wird an die Wort-Leitung 221 ein
derartiges elektrisches Signal angelegt, dass dadurch der erste
und der zweite Schalt-Transistor 205, 206 leitend
werden. Dadurch fließt
von dem ersten Speicher-Knoten 102 in die erste Bit-Leitung 219 ein
solcher elektrischer Strom, der für den Ladungszustand und für die gespeicherte
Information des ersten Speicher-Knotens 102 charakteristisch
ist. Analog fließt
von dem zweiten Speicher-Knoten 103 über den zweiten Schalt-Transistor 206 in
die zweite Bit-Leitung 220 ein solcher elektrischer Strom,
der für
die in dem zweiten Speicher-Knoten 103 gespeicherte Information
charakteristisch ist.To read this information is to the word line 221 applied such an electrical signal that thereby the first and the second switching transistor 205 . 206 become conductive. This will flow from the first storage node 102 in the first bit line 219 such an electric current, for the state of charge and for the stored information of the first memory node 102 is characteristic. Analog flows from the second memory node 103 via the second switching transistor 206 in the second bit line 220 such an electrical current for the in the second memory node 103 stored information is characteristic.
Allerdings
geht die in dem ersten und zweiten Speicher-Knoten 102, 103 gespeicherte
Information verloren, wenn die elektrische Versorgungsspannung VDD 107 abgeschaltet wird. Vor einem
Verlorengehen der Information ist, wie im Weiteren beschrieben wird,
die Schaltkreis-Anordnung 200 geschützt.However, that goes in the first and second memory nodes 102 . 103 stored information is lost when the electrical supply voltage V DD 107 is switched off. Before the information is lost, as will be described later, the circuit arrangement 200 protected.
Vor
dem Abschalten der Versorgungsspannung 107 kann die in
der SRAM-Speicherzelle 101 programmierte Information in
dem Zwischenspeicher-Schaltkreis 104 zwischengespeichert
werden.Before switching off the supply voltage 107 can be in the SRAM memory cell 101 programmed information in the latch circuit 104 be cached.
Dies
erfolgt erfindungsgemäß, indem
in die SRAM-Speicherzelle 101 programmierte Information in
dem Zwischenspeicher-Schaltkreis 104 zwischengespeichert
wird, indem ein erstes elektrisches Potential, auf dem der erste
Speicher-Knoten 102 befindlich ist, derart der damit gekoppelten
nichtflüchtigen
Speicherzelle 105 bereitgestellt wird, dass die erste nichtflüchtige Speicherzelle 105 dadurch
dauerhaft in einen ersten Ladungszustand gebracht wird. Darüber hinaus
wird die in die SRAM-Speicherzelle 101 programmierte Information
in dem Zwischenspeicher-Schaltkreis 104 zwischengespeichert,
indem ein zweites elektrisches Potential, auf dem der zweite Speicher-Knoten 103 befindlich
ist, derart der damit gekoppelten zweiten nichtflüchtigen
Speicherzelle 106 bereitgestellt wird, dass die zweite
nichtflüchtige
Speicherzelle 106 dadurch dauerhaft in einen zweiten Ladungszustand
gebracht wird.This is done according to the invention by in the SRAM memory cell 101 programmed information in the latch circuit 104 is latched by a first electrical potential on which the first memory node 102 is located, so the nonvolatile memory cell coupled thereto 105 is provided that the first non-volatile memory cell 105 is permanently brought into a first state of charge. In addition, the SRAM memory cell 101 programmed information in the latch circuit 104 cached by a second electrical potential on which the second memory node 103 is located, so coupled to the second non-volatile memory cell 106 is provided that the second non-volatile memory cell 106 thereby permanently brought into a second state of charge.
In
dieser Datensicherungsphase wird die SRAM-Speicherzelle 101 nicht
mehr mit Information beschrieben, das heißt, dass an die Wort-Leitung 221 kein
elektrisches Signal angelegt ist. In diesem Betriebszustand ist
das Potential VREW der ersten Steuer-Spannung 216 weiterhin
auf einen logischen Wert ”0”, wohingegen
das elektrische Potential VPRO der zweiten
Steuer-Spannung 217 auf einen logischen Wert ”1” gebracht
wird. Dadurch werden die erste Seiten-Gate-Elektrode 210 und
die zweite Seiten-Gate-Elektrode 213 auf ein derartiges
elektrisches Potential gebracht, dass die erste PLED-Schichtenfolge 209 und
die zweite PLED-Schichtenfolge 212 einen Stromfluss in
gemäß 2A horizontaler
Richtung erlauben, so dass die in dem ersten Speicher-Knoten 102 gespeicherte Information
bzw. Ladung durch die erste PLED-Schichtenfolge 209 auf
einen ersten Zwischenspeicher-Knoten 224 fließt, der
mit Gate-Anschluss des ersten PLED-Speicherzellen-Transistors 208 gekoppelt
ist. Analog fließt
die auf dem zweiten Speicher-Knoten 103 gespeicherte Information
durch die elektrisch leitfähige
zweite PLED-Schichtenfolge 212 auf
einen zweiten Zwischenspeicher-Knoten 225, der mit dem
Gate-Anschluss des zweiten PLED-Speicherzellen-Transistors 211 gekoppelt
ist. Eine Rückkopplung
ist währenddessen
unterbrochen, da das elektrische Potential VREW der
ersten Steuer-Spannung 216 auf einem logischen Wert ”0” ist. In
diesem Betriebszustand ist ferner das elektrische Potential VACT der dritten Steuer-Spannung 218 auf einem logischen
Wert ”0”.In this backup phase, the SRAM memory cell 101 no longer described with information, that is, to the word line 221 no electrical signal is applied. In this operating state, the potential V REW is the first control voltage 216 continue to a logical value "0", whereas the electrical potential V PRO of the second control voltage 217 is brought to a logical value "1". This will be the first side gate electrode 210 and the second side gate electrode 213 brought to such an electrical potential that the first PLED layer sequence 209 and the second PLED layer sequence 212 a current flow in accordance with 2A allow horizontal direction, so that in the first memory node 102 stored information or charge through the first PLED layer sequence 209 to a first cache node 224 flows, the gate terminal of the first PLED memory cell transistor 208 is coupled. Analogously, the flows on the second memory node 103 stored information through the electrically conductive second PLED layer sequence 212 to a second cache node 225 connected to the gate terminal of the second PLED memory cell transistor 211 is coupled. Meanwhile, feedback is interrupted because the electrical potential V REW of the first control voltage 216 is at a logical value "0". In this operating state, further, the electric potential V ACT of the third control voltage 218 at a logical value "0".
Wenn
die zuvor auf dem ersten und zweiten Speicher-Knoten 102, 103 gespeicherte
Information/Komplementärinformation
auf den ersten bzw. zweiten Zwischenspeicher-Knoten 224, 225 zwischengespeichert
ist, kann der Energiesparmodus eingeleitet werden. Dazu wird die
Versorgungsspannungsquelle abgeschaltet, und es wird das Signal
der zweiten Steuer-Spannung 217 auf
einen logischen Wert ”0” gebracht,
wodurch an der ersten und zweiten Seiten-Elektrode 210, 213 das
elektrische Potential so eingestellt wird, dass die erste PLED-Schichtenfolge 209 bzw.
die zweite PLED-Schichtenfolge 212 elektrisch nichtleitend
werden. Dadurch ist ein Abfließen
der in dem ersten bzw. des zweiten Zwischenspeicher-Knoten 224, 225 gespeicherten
Ladung vermieden. In diesem Betriebszustand ist die SRAM-Speicherzelle 101 abgeschaltet,
und die Information dauerhaft, das heißt anschaulich mit einer ausreichend
hohen Haltezeit, auf dem ersten bzw. zweiten Zwischenspeicher-Knoten 224, 225 der nichtflüchtigen
Speicherzellen 105, 106 gespeichert.If the previously on the first and second memory nodes 102 . 103 stored information / complementary information on the first and second buffer nodes, respectively 224 . 225 cached, the energy-saving mode can be initiated. For this purpose, the supply voltage source is turned off, and it becomes the signal of the second control voltage 217 brought to a logical value "0", whereby at the first and second side electrode 210 . 213 the electrical potential is adjusted so that the first PLED layer sequence 209 or the second PLED layer sequence 212 electrically non-conductive. This is a drain of the in the first and the second cache node 224 . 225 stored charge avoided. In this operating state is the SRAM memory cell 101 switched off, and the information permanently, that is vividly with a sufficiently high hold time, on the first and second cache nodes 224 . 225 the non-volatile memory cells 105 . 106 saved.
In
diesem Energiesparmodus, auch Power-Down-Modus genannt, sind alle
elektrischen Signale deaktiviert. Auf den internen PLED-Speicherzellen 105, 106 sind
die Daten dauerhaft gespeichert. Die SRAM-Speicherzelle 101 verbraucht
keinerlei Verlustleistung, da an ihren Knoten keine Potentialdifferenzen
mehr anliegen.In this energy-saving mode, also called power-down mode, all electrical signals are deactivated. On the internal PLED memory cells 105 . 106 the data is stored permanently. The SRAM memory cell 101 does not consume any power loss since there are no potential differences at its nodes.
In
einem weiteren Verfahrensschritt gemäß dem Verfahren zum Betreiben
der Schaltkreis-Anordnung 200 wird die in dem Zwischenspeicher-Schaltkreis 104 zwischengespeicherte
Information in den SRAM-Speicher 101 zurückprogrammiert.In a further method step according to the method for operating the circuit arrangement 200 that will be in the latch circuit 104 cached information in the SRAM memory 101 reprogrammed.
Das
Zurückprogrammieren
der in dem Zwischenspeicher-Schaltkreis 104 zwischengespeicherten
Information in den SRAM-Speicher 101 erfolgt, indem unter
Verwendung des Ladungszustands der ersten nichtflüchtigen
Speicherzelle 105 der erste Speicher-Knoten 102 auf
das elektrische Potential gebracht wird, auf dem der erste Speicher-Knoten 102 vor
dem Zwischenspeichern der in der SRAM-Speicherzelle 101 programmierten
Information in den Zwischenspeicher-Schaltkreis 104 befindlich
war, und erfolgt, indem unter Verwendung des Ladungszustands der
zweiten nichtflüchtigen
Speicherzelle 106 der zweite Speicher-Knoten 103 auf das
elektrische Potential gebracht wird, auf dem der zweite Speicher-Knoten 103 vor
dem Zwischenspeichern der in der SRAM-Speicherzelle 101 programmierten
Informationen in den Zwischenspeicher-Schaltkreis 104 befindlich
war. Unter dem Ladungszustand wird die auf den ersten und zweiten Zwischenspeicher-Knoten 224 bzw. 225 gespeicherte
elektrische Ladung verstanden.The reprogramming of the in the latch circuit 104 cached information in the SRAM memory 101 is done by using the state of charge of the first nonvolatile memory cell 105 the first storage node 102 is brought to the electric potential on which the first memory node 102 before caching in the SRAM memory cell 101 programmed information in the latch circuit 104 was and is done by using the state of charge of the second nonvolatile memory cell 106 the second memory node 103 is brought to the electric potential on which the second memory node 103 before caching in the SRAM memory cell 101 programmed information into the cache circuit 104 was located. Under the state of charge, the one on the first and second cache nodes 224 respectively. 225 gespeicher te electric charge understood.
Das
Zurückschreiben
der Daten aus den nichtflüchtigen
PLED-Speicherzellen 105, 106 beginnt
mit dem Reaktivieren der Versorgungsspannung VDD 107 der
SRAM-Speicherzelle 104. Da die auf dem ersten Zwischenspeicher-Knoten 224 und die
auf dem zweiten Zwischenspeicher-Knoten 225 gespeicherte
Information komplementär
zueinander ist, ist entsprechend der eingespeicherten Information
entweder der erste PLED-Speicherzellen-Transistor 208 oder
der zweite PLED-Speicherzellen-Transistor 211 elektrisch
leitend. Das Aktivieren eines Rückschreibsignals
VREW bringt den ersten und den zweiten Steuer-Transistor 214, 215 in
einen leitenden Zustand und stellt eine Kopplung her zwischen dem elektrischen
Potential der dritten Steuer-Spannung 218 und einem der
beiden Speicher-Knoten 102 oder 103, je nachdem,
welche Information in den nichtflüchtigen Speicherzellen 105, 106 zwischengespeichert
ist. Mittels Auswählens
eines entsprechenden elektrischen Potentials VACT als
dritte Steuer-Spannung 218 kann
die Spannung zwischen den beiden Source-/Drain Anschlüssen des jeweils geöffneten Transistors 208 oder 211 so
eingestellt werden, dass die Unsymmetrie an den Speicher-Knoten 102, 103 der
SRAM-Speicherzelle 101 ausreichend hoch ist und das Zurückschreiben
mit einem verstärkten
Signal erfolgt. Im Idealfall erfolgt das Setzen des SRAM-Flip-Flops
(gebildet aus den vier Flip-Flop-Transistoren 201 bis 204)
auf der ansteigenden Flanke der reaktivierten Versorgungsspannung
VDD 107. Da die Programmierspannung
VPRO der zweiten Steuer-Spannung 217 auf
einem logischen Wert ”0” ist, bleibt
der Speicherinhalt der nichtflüchtigen
Speicherzellen 105, 106 erhalten, so dass ein
verlustfreies Umspeichern der Information realisiert ist. Wenn sich
die in der SRAM-Speicherzelle 101 gespeicherte Information über mehrere
Verfahrenszyklen nicht verändert,
wird in aufeinanderfolgenden Zyklen lediglich der für die Verlustleistungsbilanz
zu vernachlässigende
Anteil der verloren gegangenen Ladungsanteile auf dem PLED-Zwischenspeicher-Knoten 224 bzw. 225 ergänzt.Writing back the data from the nonvolatile PLED memory cells 105 . 106 begins with the reactivation of the supply voltage V DD 107 the SRAM memory cell 104 , Since that on the first cache node 224 and those on the second cache node 225 stored information is complementary to each other, according to the stored information is either the first PLED memory cell transistor 208 or the second PLED memory cell transistor 211 electrically conductive. The activation of a write-back signal V REW brings the first and the second control transistor 214 . 215 in a conductive state and establishes a coupling between the electrical potential of the third control voltage 218 and one of the two memory nodes 102 or 103 , depending on what information in the nonvolatile memory cells 105 . 106 is cached. By selecting a corresponding electrical potential V ACT as a third control voltage 218 may be the voltage between the two source / drain terminals of each open transistor 208 or 211 be set so that the imbalance at the memory node 102 . 103 the SRAM memory cell 101 is sufficiently high and the write-back occurs with a boosted signal. Ideally, the setting of the SRAM flip-flop (formed from the four flip-flop transistors 201 to 204 ) on the rising edge of the reactivated supply voltage V DD 107 , Since the programming voltage V PRO of the second control voltage 217 is at a logical value "0", the memory contents of the nonvolatile memory cells remain 105 . 106 received, so that a lossless storage of the information is realized. When in the SRAM memory cell 101 stored information is not changed over several cycles of the process, in successive cycles only the negligible for the power loss balance portion of the lost charge components on the PLED buffer node 224 respectively. 225 added.
Im
Weiteren wird bezugnehmend auf 2B eine
perspektivische Ansicht einer praktischen Realisierung der in 2A gezeigten
Schaltkreis-Anordnung 200 beschrieben. Entsprechende Elemente sind
in 2B mit den gleichen Bezugsziffern versehen wie
in 2A. Es ist anzumerken, dass in 2B zum
Zwecke einer übersichtlichen
Darstellung elektrisch isolierende Bereiche, die eine mechanische
Stabilisierung und eine elektrische Entkopplung der elektrisch leitfähigen Komponenten
der als integrierten Schaltkreis ausgebildeten Schaltkreis-Anordnung 200 voneinander
bewirken, nicht gezeigt sind.In the following, reference is made to 2 B a perspective view of a practical realization of in 2A shown circuit arrangement 200 described. Corresponding elements are in 2 B provided with the same reference numbers as in 2A , It should be noted that in 2 B for the purpose of a clear representation of electrically insulating areas, the mechanical stabilization and electrical decoupling of the electrically conductive components of the integrated circuit formed as a circuit arrangement 200 cause each other, are not shown.
Infolge
der überlagernden
Darstellung der Einzelkomponenten der Schaltkreis-Anordnung 200 aus 2B ist
die genaue Struktur und Kopplung der Transistoren 201 bis 206, 208, 211, 214, 215 nicht
für jeden
einzelnen der Transistoren genau ersichtlich. Diesbezüglich sei
auf die Ausführungen
hinsichtlich des Herstellens eines ebenfalls als integrierten Schaltkreis
ausgebildeten anderen Ausführungsbeispiels
der erfindungsgemäßen Schaltkreis-Anordnung
verwiesen, welches Herstellungsverfahren in Zusammenhang mit 3B bis 3G beschrieben wird.Due to the superimposed representation of the individual components of the circuit arrangement 200 out 2 B is the exact structure and coupling of the transistors 201 to 206 . 208 . 211 . 214 . 215 not exactly apparent to each one of the transistors. In this regard, reference is made to the statements regarding the production of another embodiment of the circuit arrangement according to the invention, which is likewise designed as an integrated circuit, which production method is associated with FIG 3B to 3G is described.
In 2B sind
ein erstes und zweites Kopplungsmittel 230, 231 zum
elektrischen Koppeln der Gate-Anschlüsse des ersten und zweiten Schalt-Transistors 205, 206 mit
der Wort-Leitung 221 gezeigt. Das erste Kopplungsmittel 230 ist
aus Polysilizium hergestellt, wohingegen das zweite Kopplungsmittel
aus einem geeigneten metallischen Material hergestellt ist. Die
Komponenten der Schaltkreis-Anordnung 200 sind auf einer
elektrisch isolierenden Siliziumdioxid-Grundschicht 232 ausgebildet, welche
auf einem Silizium-Substrat
(nicht gezeigt) abgeschieden ist. Auf der Siliziumdioxid-Grundschicht 232 ist
eine weitere Silizium-Schicht
(wahlweise auch eine Silizid-Schicht) angeordnet, so dass das Silizium-Substrat,
die Siliziumdioxid-Grundschicht 232 und das darauf angeordnete
Silizium eine SOI-Schichtenfolge
(”silicon
an insulator”)
bilden. Mittels Strukturierens der oberen Silizium-Schicht der SOI-Schichtenfolge ist
ein drittes Kopplungsmittel 233 ausgebildet, mittels welchem der
zweite Source-/Drain-Anschluss 205b des
ersten Schalt-Transistors 205, der erste Source-/Drain-Anschluss 203a des
dritten Flip-Flop-Transistors 203, der
erste Source-/Drain-Anschluss 201a des ersten Flip-Flop-Transistors 201,
und der erste Source-/Drain-Anschluss 214a des ersten Steuer-Transistors 214 miteinander
elektrisch gekoppelt sind. Ferner ist mittels des dritten Kopplungsmittels 233 der erste
Source-/Drain-Anschluss 214a des
ersten Steuer-Transistors 214 mit einer Mesa-Struktur 234 gekoppelt.
Eine Mesa-Struktur ist eine Schicht-Anordnung aus mehreren Einzelschichten,
in welche mittels selektiven Ätzens
Insel-Bereiche strukturiert sind, so dass dadurch integrierte Bauelemente
ausgebildet sind. Bezugnehmend auf die Schaltkreis-Anordnung 200 sind
mittels der Mesa-Struktur 234 die erste PLED-Schichtenfolge 209 und
die zweite PLED-Schichtenfolge 212 ausgebildet.In 2 B are a first and second coupling means 230 . 231 for electrically coupling the gate terminals of the first and second switching transistors 205 . 206 with the word line 221 shown. The first coupling agent 230 is made of polysilicon, whereas the second coupling means is made of a suitable metallic material. The components of the circuit arrangement 200 are on an electrically insulating silicon dioxide base layer 232 formed on a silicon substrate (not shown) is deposited. On the silica base layer 232 a further silicon layer (optionally also a silicide layer) is arranged, so that the silicon substrate, the silicon dioxide base layer 232 and the silicon disposed thereon form an SOI layer sequence ("silicon on insulator"). By structuring the upper silicon layer of the SOI layer sequence is a third coupling agent 233 formed, by means of which the second source / drain terminal 205b of the first switching transistor 205 , the first source / drain terminal 203a of the third flip-flop transistor 203 , the first source / drain terminal 201 of the first flip-flop transistor 201 , and the first source / drain terminal 214a of the first control transistor 214 are electrically coupled together. Further, by means of the third coupling means 233 the first source / drain connection 214a of the first control transistor 214 with a mesa structure 234 coupled. A mesa structure is a layer arrangement of a plurality of individual layers, in which island areas are structured by means of selective etching, so that integrated components are thereby formed. Referring to the circuit arrangement 200 are by means of the mesa structure 234 the first PLED layer sequence 209 and the second PLED layer sequence 212 educated.
Es
ist anzumerken, dass der erste PLED-Speicherzellen-Transistor 208 und
der zweite PLED-Speicherzellen-Transistor 211 gemäß dem beschriebenen
Ausführungsbeispiel
nicht als Vertikal-Transistoren ausgebildet sind. Wie in 2B gezeigt,
sind die beiden Source-/Drain-Anschlüsse 208a, 208b des
ersten PLED-Speicherzellen-Transistors 208 in Oberflächen-Bereichen
der Mesa-Struktur 234 ausgebildet. Der Gate-Anschluss des
ersten PLED-Speicherzellen-Transistors 208 ist zwischen
der Mesa-Struktur 234 und der ersten PLED-Schichtenfolge 209 und
zwischen den Source-/Drain-Anschlüssen 208a, 208b angeordnet
und in 2B nicht separat dargestellt.
Gemäß 2B verläuft daher
der Kanal-Bereich
des ersten PLED-Speicherzellen-Transistors 208 horizontal.
Für den
zweiten PLED-Speicherzellen-Transistor 211, von dem in 2B nur
der zweite Source-/Drain-Anschluss 211b gezeigt ist, wohingegen
die anderen Komponenten verdeckt sind, gilt Entsprechendes.It should be noted that the first PLED memory cell transistor 208 and the second PLED memory cell transistor 211 are not formed as vertical transistors according to the described embodiment. As in 2 B shown are the two source / drain connections 208a . 208b of the first PLED memory cell transistor 208 in surface areas of the mesa structure 234 educated. The gate connection of the first PLED memory cell transistor 208 is between the mesa structure 234 and the first PLED layer sequence 209 and between the source / drain terminals 208a . 208b arranged and in 2 B not shown separately. According to 2 B Therefore, the channel region of the first PLED memory cell transistor runs 208 horizontal. For the second PLED memory cell transistor 211 of which in 2 B only the second source / drain connection 211b While the other components are hidden, the same applies.
Der
erste Steuer-Transistor 214 ist, wie in 2B teilweise
gezeigt, als eine Art Vertikal-Transistor ausgebildet. Wie in 2B gezeigt,
sind die beiden Source-/Drain-Anschlüsse 214a, 214b in
unterschiedlichen Schichtebenen ausgebildet und sind zusätzlich auch
in horizontaler Richtung gegeneinander versetzt. Mittels des dritten
Kopplungsmittels 233 ist der erste Source-/Drain-Bereich 214a mit
einer gemäß 2B linken
Seitenwand der Mesa-Struktur 234 gekoppelt. Eine Gate-isolierende Schicht
ist auf der Seitenwand der Mesa-Struktur 234 zwischen den beiden
Source-/Drain-Anschlüssen 214a, 214b vorgesehen.
Auf der Gate-isolierenden Schicht ist seitlich der Gate-Anschluss
des ersten Steuer-Transistors 214 angeordnet (nicht gezeigt),
in Kopplung mit einem fünfzehnten
Kopplungsmittel 246, mittels welchem an den Gate-Anschluss
des ersten Steuer-Transistors 214 das Potential VREW anlegbar ist. In ähnlicher Weise ist der in 2B größtenteils
verdeckte zweite Steuer-Transistor 215 ausgebildet.The first control transistor 214 is how in 2 B partially shown, formed as a kind of vertical transistor. As in 2 B shown are the two source / drain connections 214a . 214b formed in different layer planes and are also offset in the horizontal direction against each other. By means of the third coupling agent 233 is the first source / drain region 214a with one according to 2 B left sidewall of the mesa structure 234 coupled. A gate insulating layer is on the sidewall of the mesa structure 234 between the two source / drain terminals 214a . 214b intended. On the gate-insulating layer is laterally the gate terminal of the first control transistor 214 arranged (not shown) in coupling with a fifteenth coupling means 246 , by means of which to the gate terminal of the first control transistor 214 the potential V REW can be applied. Similarly, the in 2 B mostly concealed second control transistor 215 educated.
Der
erste Source-/Drain-Anschluss 208a des ersten PLED-Speicherzellen-Transistors 208 und
der zweite Source-/Drain-Anschluss 214b des
ersten Steuer-Transistors 214 sind einstückig ausgebildet.The first source / drain connection 208a of the first PLED memory cell transistor 208 and the second source / drain terminal 214b of the first control transistor 214 are integrally formed.
Ferner
ist mittels eines vierten Kopplungsmittels 235 der zweite
Source-/Drain Bereich 206b des zweiten Schalt-Transistors 206 mit
dem ersten Source-/Drain-Anschluss 204a des vierten Flip-Flop-Transistors 204,
mit dem ersten Source-/Drain-Anschluss 202a des zweiten Flip-Flop-Transistors 202 und
mit dem ersten Source-/Drain-Anschluss 215a des zweiten
Steuer-Transistors 215 gekoppelt. Ferner ist in 2B ein
fünftes Kopplungsmittel 236 gezeigt,
mittels dem der erste Source-/Drain-Anschluss 205a des
ersten Schalt-Transistors 205 mit
der ersten Bit-Leitung 219 gekoppelt ist. Der erste Source-/Drain-Anschluss 206a des
zweiten Schalt-Transistors 206 ist
mittels eines sechsten Kopplungsmittels 237 mit der zweiten Bit-Leitung 220 gekoppelt.
Mittels eines siebten Kopplungsmittels 238 aus Polysilizium
sind der Gate-Anschluss
des dritten Flip-Flop-Transistors 203, der Gate-Anschluss des ersten
Flip-Flop-Transistors 201 und der zweite Source-/Drain-Anschluss 206b des
zweiten Schalt-Transistors 206 gekoppelt. Mittels eines
achten Kopplungsmittels 239 sind die Gate-Anschlüsse des
zweiten Flip-Flop-Transistors 202 und des vierten Flip-Flop-Transistors 204 miteinander
sowie mit dem zweiten Source-/Drain-Anschluss 205b des
ersten Schalt-Transistors 205 gekoppelt.
Ferner ist ein neuntes Kopplungsmittel 240 vorgesehen,
mittels dem der zweite Source-/Drain-Anschluss 203b des
dritten Flip-Flop-Transistors 203 und
der zweite Source-/Drain-Anschluss 204b des vierten Flip-Flop-Transistors 204 miteinander
gekoppelt sind, und mittels dem an die genannten Anschlüsse das
Massepotential 108 anlegbar ist. Mittels eines zehnten
Kopplungsmittels 241 sind die zweiten Source-/Drain Anschlüsse 201b, 202b des ersten
und des zweiten Flip-Flop-Transistors 201, 202 miteinander
gekoppelt, und mittels des zehnten Kopplungsmittels 241 ist
an die genannten Anschlüsse das
elektrische Potential VDD der Versorgungsspannung 107 anlegbar.
Ferner ist ein elftes Kopplungsmittel 242 bereitgestellt,
mittels dem die erste Seiten-Elektrode 210 und die zweite
Seiten-Elektrode 213 ausgebildet sind, wobei das elfte
Kopplungsmittel 242 aus Polysilizium-Material mit einem
zwölften
Kopplungsmittel 243 aus einem metallischen Material gekoppelt
ist, mittels welchem zwölften
Kopplungsmittel 243 die Seiten-Gate-Elektroden 210, 213 mit
der Spannungsquelle zum Bereitstellen der zweiten Steuer-Spannung 217 koppelbar
ist.Furthermore, by means of a fourth coupling means 235 the second source / drain region 206b of the second switching transistor 206 with the first source / drain connection 204a the fourth flip-flop transistor 204 , with the first source / drain connection 202a of the second flip-flop transistor 202 and with the first source / drain terminal 215a of the second control transistor 215 coupled. Furthermore, in 2 B a fifth coupling agent 236 shown by means of which the first source / drain terminal 205a of the first switching transistor 205 with the first bit line 219 is coupled. The first source / drain connection 206a of the second switching transistor 206 is by means of a sixth coupling agent 237 with the second bit line 220 coupled. By means of a seventh coupling agent 238 polysilicon are the gate terminal of the third flip-flop transistor 203 , the gate terminal of the first flip-flop transistor 201 and the second source / drain terminal 206b of the second switching transistor 206 coupled. By means of an eighth coupling agent 239 are the gate terminals of the second flip-flop transistor 202 and the fourth flip-flop transistor 204 together and with the second source / drain terminal 205b of the first switching transistor 205 coupled. Further, a ninth coupling agent 240 provided by means of which the second source / drain terminal 203b of the third flip-flop transistor 203 and the second source / drain terminal 204b the fourth flip-flop transistor 204 coupled to each other, and by means of the said terminals, the ground potential 108 can be applied. By means of a tenth coupling agent 241 are the second source / drain connections 201b . 202b the first and the second flip-flop transistor 201 . 202 coupled together, and by means of the tenth coupling means 241 is at the said connections the electrical potential V DD of the supply voltage 107 applied. Further, an eleventh coupling agent 242 provided by means of which the first side electrode 210 and the second side electrode 213 are formed, wherein the eleventh coupling agent 242 of polysilicon material with a twelfth coupling agent 243 is coupled from a metallic material, by means of which twelfth coupling agent 243 the side gate electrodes 210 . 213 with the voltage source for providing the second control voltage 217 can be coupled.
Ferner
sind die erste PLED-Schichtenfolge 209 und die zweite PLED-Schichtenfolge 212 in 2B gezeigt.
Der erste Source-/Drain-Anschluss 214a des ersten Steuer-Transistors 214 ist über ein dreizehntes
Kopplungsmittel 244 mit einem Endabschnitt der ersten PLED-Schichtenfolge 209 gekoppelt. Über ein
vierzehntes Kopplungsmittel 245, das in 2B größtenteils
von der ersten Bit-Leitung 219 verdeckt ist und eine ähnliche
Struktur aufweist wie das dreizehnte Kopplungsmittel 244,
ist der erste Source-/Drain-Anschluss 215a des zweiten
Steuer-Transistors 215 mit einem Endabschnitt der zweiten
PLED-Schichtenfolge 212 gekoppelt. Mittels des fünfzehnten
Kopplungsmittels 246 aus Polysilizium und mittels eines
sechzehnten Kopplungsmittels 247 aus einem geeigneten metallischem
Material sind die Gate-Anschlüsse
des ersten Steuer-Transistors 214 und des zweiten Steuer-Transistors 215 miteinander gekoppelt
und ist an beide Gate-Anschlüsse das
von der ersten Steuer-Spannung 216 bereitgestellte Potential
anlegbar. Ferner ist mittels eines siebzehnten Kopplungsmittels 248 der
zweite Source-/Drain-Anschluss 208b des
ersten PLED-Speicherzellen-Transistors 208 mit dem zweiten
Source-/Drain-Anschluss 211b des zweiten PLED-Speicherzellen-Transistors 211 gekoppelt,
und es ist das elektrische Potential der dritten Steuer-Spannung 218 an die
genannten Anschlüsse
anlegbar. Die genannten Kopplungsmittel sind in 2A mit
Bezugszeichen versehen.Furthermore, the first PLED layer sequence 209 and the second PLED layer sequence 212 in 2 B shown. The first source / drain connection 214a of the first control transistor 214 is about a thirteenth coupling agent 244 with an end portion of the first PLED layer sequence 209 coupled. About a fourteenth coupling agent 245 , this in 2 B mostly from the first bit line 219 is concealed and has a similar structure as the thirteenth coupling agent 244 , is the first source / drain terminal 215a of the second control transistor 215 with an end portion of the second PLED layer sequence 212 coupled. By means of the fifteenth coupling agent 246 of polysilicon and by means of a sixteenth coupling agent 247 of a suitable metallic material are the gate terminals of the first control transistor 214 and the second control transistor 215 coupled to each other and is at both gate terminals that of the first control voltage 216 provided potential applied. Further, by means of a seventeenth coupling means 248 the second source / drain terminal 208b of the first PLED memory cell transistor 208 with the second source / drain terminal 211b of the second PLED memory cell transistor 211 coupled, and it is the electrical potential of the third control voltage 218 can be applied to the named connections. The mentioned coupling agents are in 2A provided with reference numerals.
Im
Weiteren wird bezugnehmend auf 2C eine
Layout-Draufsicht
der Schaltkreis-Anordnung 200 gemäß der in 2C gezeigten
Realisierung beschrieben. Gleiche Komponenten sind mit gleichen Bezugsziffern
versehen.In the following, reference is made to 2C a layout plan view of the circuit arrangement 200 according to the in 2C shown realization. The same components are provided with the same reference numbers.
Wie
in 2C gezeigt, ist die Ausdehnung der Schaltkreis-Anordnung 200 in
gemäß 2C horizontaler
Richtung 7 F, wohingegen die Ausdehnung der Schaltkreis-Anordnung 200 in
gemäß 2C vertikaler
Richtung 11.5 F ist. Daraus resultiert ein Flächenbedarf der Schaltkreis-Anordnung 200 von
7 F × 11.5
F = 80.5 F2.As in 2C shown is the extent of the circuit arrangement 200 in accordance with 2C horizontal direction 7 F, whereas the extent of the circuit arrangement 200 in accordance with 2C vertical direction 11.5 F is. This results in an area requirement of the circuit arrangement 200 of 7 F × 11.5 F = 80.5 F 2 .
In 2C sind
die n-MOS-Vertikal-Transistoren als Balken und die p-MOS-Vertikal-Transistoren
als Doppelbalken dargestellt. Erste Polysilizium-Elemente 250 und
zweite Polysilizium-Elemente 260 sind
in der Legende von 2C definiert. Ferner sind Silizid-Bereiche
in der Legende von 2C mit Bezugsziffer 270 versehen.
Darüber
hinaus ist in der Legende von 2C die
Darstellung der Mesa-Strukturen 234 definiert. Metall-Kontaktierungen in
einer zu der Papierebene von 2C orthogonalen
Richtung sind mit Kreuzen 280, 281, 282 gekennzeichnet.
Es ist anzumerken, dass in der Layout-Ansicht von 2C insbesondere
das mittels eines selbstjustierenden Prozesses ausgebildete fünfzehnte
Kopplungsmittel 246 nur schematisch gezeigt ist.In 2C the n-MOS vertical transistors are shown as bars and the p-MOS vertical transistors as double bars. First polysilicon elements 250 and second polysilicon elements 260 are in the legend of 2C Are defined. Furthermore, silicide areas are in the legend of 2C with reference number 270 Mistake. In addition, in the legend of 2C the representation of the mesa structures 234 Are defined. Metal contacts in one to the paper plane of 2C orthogonal direction are with crosses 280 . 281 . 282 characterized. It should be noted that in the layout view of 2C in particular, the fifteenth coupling means formed by means of a self-aligning process 246 only shown schematically.
Zusammenfassend
sind bei der Schaltkreis-Anordnung 200 die Vorteile einer
Sechs-Transistor-SRAM-Zelle 101 mit den Vorteilen eines PLED-Permanentspeichers 104 kombiniert,
wobei eine Optimierung der Zellstruktur und des Layouts erreicht
ist, wodurch eine Schaltkreis-Anordnung mit einer rechteckigen Grundfläche mit
einem Flächenbedarf
von 80.5 F2 auf der Oberfläche eines
Substrats erhalten wird. Es ist anzumerken, das die Herstellung der
vertikaler MOSFETs nicht notwendigerweise gemäß dem in [10] beschriebenen
Verfahren, sondern auch gemäß einem
kompatiblen alternativen Verfahren durchgeführt werden kann. Die Wahl des
Herstellungsverfahrens der Vertikal-Transistoren der nichtflüchtigen
Speicherzellen des Zwischenspeicher-Schaltkreises hängt davon
ab, welche Art von nichtflüchtigen
Speichern für
den Zwischenspeicher-Schaltkreis
der erfindungsgemäßen Schaltkreis-Anordnung
verwendet wird. Das Ausbilden kann wahlweise vor, nach oder zeitlich
simultan mit den Vertikal-Transistoren der SRAM-Speicherzelle erfolgen.In summary, the circuit arrangement 200 the benefits of a six-transistor SRAM cell 101 with the advantages of a permanent PLED memory 104 with optimization of the cell structure and layout, resulting in a circuit array having a rectangular footprint with an area requirement of 80.5 F 2 on the surface of a substrate. It should be noted that the fabrication of the vertical MOSFETs may not necessarily be performed according to the method described in [10], but also according to a compatible alternative method. The choice of the fabrication method of the vertical transistors of the nonvolatile memory cells of the latch circuit depends on which type of nonvolatile memory is used for the latch circuit of the circuit arrangement according to the invention. The forming can optionally be done before, after or in time simultaneously with the vertical transistors of the SRAM memory cell.
Im
Weiteren wird bezugnehmend auf 3A eine
Schaltkreis-Anordnung 300 gemäß einem
zweiten Ausführungsbeispiel
der Erfindung beschrieben. Solche Komponenten, für die in den Schaltkreis-Anordnungen 100 und 200 gemäß der obigen
Beschreibung ein entsprechendes Element vorgesehen ist, sind mit
den gleichen Bezugsziffern versehen.In the following, reference is made to 3A a circuit arrangement 300 described according to a second embodiment of the invention. Such components, for those in the circuit arrangements 100 and 200 According to the above description, a corresponding element is provided, are provided with the same reference numerals.
Bei
der Schaltkreis-Anordnung 300 sind die nichtflüchtigen
Speicherzellen 105, 106 als FRAM-Zellen (”ferroelectric
random access memory”)
ausgebildet. Dies ist in dem Zwischenspeicher-Schaltkreis 104 aus 3A dadurch
angedeutet, dass die ersten und zweiten nichtflüchtigen Speicherzellen 105, 106 mit
dem Schaltungssymbol einer veränderbaren
Kapazität
dargestellt sind. Die Funktionalität einer FRAM-Speicherzelle
ist oben beschrieben und beruht im Wesentlichen darauf, dass mittels Anlegens
eines geeigneten elektrischen Feldes an einen Kondensator mit einem
Dielektrikum aus einem ferroelektrischen Material ein permanentes elektrisches
Dipolmoment der ferroelektrischen Dielektrika erzeugt wird und auf
diese Weise das angelegte elektrische Feld anschaulich ”abgespeichert” wird.In the circuit arrangement 300 are the non-volatile memory cells 105 . 106 designed as FRAM cells ("ferroelectric random access memory"). This is in the latch circuit 104 out 3A indicated that the first and second non-volatile memory cells 105 . 106 are shown with the circuit symbol of a variable capacitance. The functionality of an FRAM memory cell is described above and is essentially based on the fact that by applying a suitable electric field to a capacitor with a dielectric of a ferroelectric material, a permanent electric dipole moment of the ferroelectric dielectrics is generated and in this way the applied electric field is clear Is "saved".
Die
SRAM-Speicherzelle 101 der Schaltkreis-Anordnung 300 ist
genauso ausgebildet wie jene der Schaltkreis-Anordnung 200.
Die Kopplung zwischen der SRAM-Speicherzelle 101 und dem
Zwischenspeicher-Schaltkreis 104 erfolgt wiederum mittels
des ersten Hilfs-Knotens 222 bzw. des zweiten Hilfs-Knotens 223.
Der erste Hilfs-Knoten 222 ist mit dem ersten Source-/Drain-Anschluss 301a eines
ersten Steuer-Transistors 301 gekoppelt, dessen zweiter
Source-/Drain-Anschluss 301b mit dem zweiten Zwischenspeicher-Knoten 225 gekoppelt
ist. Der zweite Zwischenspeicher-Knoten 225 ist mit einem Anschluss
der als FRAM-Zelle, das heißt
als mit einem ferroelektrischen Dielektrikum gefüllten Kondensator, ausgebildeten
zweiten nichtflüchtigen
Speicherzelle 106 gekoppelt, an deren anderen Anschluss
das elektrische Massepotential VSS 108 angelegt
ist. Der zweite Hilfs-Knoten 223 ist mit dem ersten Source-/Drain-Anschluss 302a eines
zweiten Steuer-Transistors 302 gekoppelt, dessen zweiter Source-/Drain-Anschluss 302b mit
dem ersten Zwischenspeicher-Knoten 224 gekoppelt ist. Der
erste Zwischenspeicher-Knoten 224 ist mit einem Anschluss
der als FRAM-Speicherzelle ausgebildeten ersten nichtflüchtigen
Speicherzelle 105 gekoppelt, an deren anderen Anschluss
das elektrische Massepotential VSS 108 angelegt
ist. Eine erste Steuer-Spannung VRW 303 ist
mit den Gate-Anschlüssen des
ersten und des zweiten Steuer-Transistors 302 gekoppelt.The SRAM memory cell 101 the circuit arrangement 300 is the same as that of the circuit arrangement 200 , The coupling between the SRAM memory cell 101 and the latch circuit 104 again takes place by means of the first auxiliary node 222 or the second auxiliary node 223 , The first auxiliary node 222 is with the first source / drain connection 301 a first control transistor 301 coupled, whose second source / drain terminal 301b with the second cache node 225 is coupled. The second cache node 225 is connected to a terminal of the second non-volatile memory cell formed as a FRAM cell, that is, as a capacitor filled with a ferroelectric dielectric 106 coupled, at the other terminal, the electrical ground potential V SS 108 is created. The second auxiliary node 223 is with the first source / drain connection 302a a second control transistor 302 coupled, whose second source / drain terminal 302b with the first cache node 224 is coupled. The first cache node 224 is connected to one terminal of the first nonvolatile memory cell configured as an FRAM memory cell 105 coupled, at the other terminal, the electrical ground potential V SS 108 is created. A first control voltage V RW 303 is connected to the gate terminals of the first and the second control transistor 302 coupled.
Im
Weiteren wird die Funktionalität
der Schaltkreis-Anordnung 300 beschrieben, soweit sie von
der Funktionalität
der Schaltkreis-Anordnung 200 gemäß dem ersten Ausführungsbeispiel
abweicht.Below is the functionality of the circuit arrangement 300 as far as they are concerned by the functionality of the circuit arrangement 200 differs according to the first embodiment.
Das
Programmieren, Lesen und Löschen von
Informationen in die FRAM-Speicherzelle 101 erfolgt wie
oben beschrieben.The programming, reading and erasing of information in the FRAM memory cell 101 takes place as described above.
Um
den Niedrigenergiemodus mit den oben beschriebenen Eigenschaften
einzuleiten, wird die in dem ersten Speicher-Knoten 102 gespeicherte Information
bzw. die in dem zweiten Speicher-Knoten 103 gespeicherte
dazu komplementäre
Information in den ersten Zwischenspeicher-Knoten 224 bzw.
in den zweiten Zwischenspeicher-Knoten 225 zwischengespeichert.
Es ist anzumerken, dass die als FRAM-Speicherzellen ausgebildeten
ersten und zweiten nichtflüchtigen
Speicherzellen 105, 106 jeweils als Stapel-Kondensatoren
(”stacked
capacitor”) ausgebildet
sind, der in bzw. auf dem Substrat ausgebildet ist. Um die in den
Speicher-Knoten 102, 103 gespeicherten Informationen
in die FRAM-Speicherzellen 105, 106 zwischenzuspeichern,
werden vor dem Abschalten der Versorgungsspannung VDD 107 der
SRAM-Speicherzelle 101 die beiden als n-MOS-Transistoren
ausgebildeten Steuer-Transistoren 301, 302 in
einen leitenden Zustand gebracht, indem die erste Steuer-Spannung 303 geeignet
eingestellt wird. Dadurch ist ein Stromfluss, d. h. ein Transport
elektrischer Ladungsträger
von dem ersten Speicher-Knoten 102 durch den zweiten Steuer-Transistor 302 auf
den ersten Zwischenspeicher-Knoten 224 bzw. auf den gemäß 3A oberen Anschluss
der als FRAM-Kondensator ausgebildeten nichtflüchtigen Speicherzelle 105 ermöglicht.
Ferner ist ein Augleich der elektrischen Ladung zwischen dem zweiten
Speicher-Knoten 103 durch den ersten Steuer-Transistor 301 auf
den zweiten Zwischenspeicher-Knoten 225 bzw. auf den gemäß 3A oberen Anschluss
der als FRAM-Kondensator ausgebildeten nichtflüchtigen Speicherzelle 106 ermöglicht.
Anschaulich sind Betrag und Vorzeichen des permanenten elektrischen
Dipolmoments des ferroelektrischen Dielektrikums des FRAM-Kondensators 105 bzw. 106 ein
charakteristisches Maß für die an
dem zugehörigen
Speicher-Knoten 102 oder 103 zuvor anliegenden
elektrischen Ladungsträger.
Daher ist die Information des ersten bzw. zweiten Speicher-Knotens 102, 103 in
den nichtflüchtigen
Speicherzellen 105 bzw. 106 zwischengespeichert.To the low energy mode with the above the properties described in the first memory node 102 stored information or in the second memory node 103 stored complementary information in the first cache node 224 or in the second cache node 225 cached. It should be noted that the first and second nonvolatile memory cells formed as FRAM memory cells 105 . 106 are each formed as stacked capacitors ("stacked capacitor"), which is formed in or on the substrate. To the in the memory node 102 . 103 stored information in the FRAM memory cells 105 . 106 be temporarily store, before switching off the supply voltage V DD 107 the SRAM memory cell 101 the two designed as n-MOS transistors control transistors 301 . 302 brought into a conductive state by the first control voltage 303 is set appropriately. This is a current flow, ie a transport of electrical charge carriers from the first storage node 102 through the second control transistor 302 on the first cache node 224 or to the according to 3A upper terminal of the designed as FRAM capacitor non-volatile memory cell 105 allows. Further, an equalization of the electrical charge between the second memory node 103 through the first control transistor 301 to the second cache node 225 or to the according to 3A upper terminal of the designed as FRAM capacitor non-volatile memory cell 106 allows. Clearly, the magnitude and sign of the permanent electric dipole moment of the ferroelectric dielectric of the FRAM capacitor 105 respectively. 106 a characteristic measure for those at the associated memory node 102 or 103 previously applied electrical charge carriers. Therefore, the information of the first or second memory node is 102 . 103 in the nonvolatile memory cells 105 respectively. 106 cached.
In
dem beschriebenen Betriebszustand ist die zuvor in die Speicher-Knoten 102, 103 programmierte
Information auf die Zwischenspeicher-Knoten 225, 224 übertragen
und dort zwischengespeichert, und es kann nach Abschalten des elektrischen
Potentials VRW der ersten Steuer-Spannung 303 auch die
elektrische Versorgungsspannung VDD 107 abgeschaltet
werden. In diesem Zustand fällt
keinerlei Verlustleistung an und die Information ist in dem Zwischenspeicher-Schaltkreis 104 dauerhaft
gespeichert.In the described operating state, the previously in the memory node 102 . 103 programmed information on the cache nodes 225 . 224 transferred and cached there, and it can after switching off the electrical potential V RW of the first control voltage 303 also the electrical supply voltage V DD 107 be switched off. In this state, no power dissipated and the information is in the latch circuit 104 permanently saved.
Vor
Beginn der Rückschreibphase
werden die Steuer-Transistoren 301, 302 wieder
in einen leitfähigen
Zustand gebracht, indem als erste Steuer-Spannung 303 ein
entsprechendes elektrisches Signal eingestellt wird. Dann wird das
Potential VDD der Versorgungsspannung 107 eingeschaltet.
Während
der ansteigenden Flanke des elektrischen Potentials VDD 107 der
Versorgungsspannungsquelle bewirken die ungleichen FRAM-Kapazitäten (infolge der
unterschiedlichen elektrischen Dipolmomente der ferroelektrischen
Schichten darin) eine stärkere oder
schwächere
Kopplung des ersten Knotenpunktes 102 bzw. des zweiten
Knotenpunktes 103 zu dem elektrischen Massepotential VSS 108 entsprechend der unterschiedlichen
Leitfähigkeitszustände des dritten
und des vierten Flip-Flop-Transistors 203, 204.
Dadurch entsteht eine Unsymmetrie der elektrischen Ladung an dem
ersten Speicher-Knoten 102 und an dem zweiten Speicher-Knoten 103 entsprechend
der an diesen Knoten zuvor gespeicherten Informationen. Hierdurch
wird die Sechs-Transistor-SRAM-Speicherzelle 101 wieder
in den ursprünglichen
Zustand zurückgeschaltet,
sobald VDD den vollen Spannungshub erreicht
hat.Before the write-back phase begins, the control transistors become 301 . 302 brought back into a conductive state by acting as the first control voltage 303 a corresponding electrical signal is set. Then the potential V DD becomes the supply voltage 107 switched on. During the rising edge of the electrical potential V DD 107 the supply voltage source cause the unequal FRAM capacitances (due to the different electrical dipole moments of the ferroelectric layers therein) a stronger or weaker coupling of the first node 102 or the second node 103 to the electrical ground potential V SS 108 according to the different conductivity states of the third and the fourth flip-flop transistor 203 . 204 , This creates an asymmetry of the electrical charge at the first memory node 102 and at the second memory node 103 according to the information previously stored at this node. This becomes the six-transistor SRAM memory cell 101 switched back to the original state as soon as V DD has reached the full voltage swing.
Wie
aus dem einfachen Aufbau der Schaltkreis-Anordnung 300 hervorgeht,
ist bei einer Ausgestaltung der nichtflüchtigen Speicherzellen als FRAM-Speicherzellen
eine wenig aufwändige
Schaltungsarchitektur erreicht. Es ist darauf hinzuweisen, dass
die beschriebene Speicherzelle auch ohne den ersten Steuer-Transistor 301 und
den zweiten Steuer-Transistor 302 realisiert werden kann.
In einem solchem Fall kann eine Schaltung mit besonders geringem
Aufwand erreicht werden. Ein Vorteil bei der Verwendung von Steuer-Transistoren 301, 302 besteht
darin, dass im normalen SRAM-Betrieb eine sichere elektrische Entkopplung
der SRAM-Speicherzelle 101 von dem Zwischenspeicher-Schaltkreis 104 realisiert
ist, wodurch sich verringerte Kapazitäten an dem ersten Speicher-Knoten 102 und
dem zweiten Speicher-Knoten 103 ergeben. Daher sind die Schreib-
und Lesezeiten im normalen SRAM-Betrieb kürzer, da lediglich die Gate-/Drain-Kapazitäten des ersten
und des zweiten Steuer-Transistors 301, 302 wirksam
sind. In einer Schaltkreis-Anordnung ohne Steuer-Transistoren 301, 302 wäre stets
die volle FRAM-Kapazität
wirksam. Es ist ferner zu beachten, dass aufgrund der Stapelkondensator-Anordnung der
FRAM-Speicherzellen 105, 106 eine flächeneffiziente
Umsetzung gewährleistet
ist.As from the simple structure of the circuit arrangement 300 As can be seen, in a design of the nonvolatile memory cells as FRAM memory cells, a less complex circuit architecture is achieved. It should be noted that the memory cell described also without the first control transistor 301 and the second control transistor 302 can be realized. In such a case, a circuit can be achieved with very little effort. An advantage of using control transistors 301 . 302 is that in the normal SRAM operation a secure electrical decoupling of the SRAM memory cell 101 from the latch circuit 104 is realized, resulting in reduced capacity at the first memory node 102 and the second memory node 103 result. Therefore, the write and read times are shorter in the normal SRAM operation, since only the gate / drain capacitances of the first and the second control transistor 301 . 302 are effective. In a circuit arrangement without control transistors 301 . 302 the full FRAM capacity would always be effective. It should also be noted that due to the stacked capacitor arrangement of the FRAM memory cells 105 . 106 an area-efficient implementation is ensured.
Im
Weiteren wird bezugnehmend auf 3B bis 3G ein
Verfahren zum Herstellen einer Schicht-Anordnung 300 beschrieben,
die eine Realisierung des oben bezugnehmend auf 3A beschriebenen
Schaltbilds darstellt.In the following, reference is made to 3B to 3G a method for producing a layer arrangement 300 described an implementation of the above with reference to 3A represents the circuit diagram described.
Um
die in 3B gezeigte Schichtenfolge 310 zu
erhalten, wird zunächst
ein SOI-Substrat hergestellt. Zu diesem Zweck wird auf einem Silizium-Substrat
(nicht gezeigt in 3B) eine Siliziumdioxid-Schicht
aufgebracht und auf dieser Siliziumdioxid-Schicht wird eine weitere
Silizium-Schicht (oder alternativ eine Silizid-Schicht) aufgebracht.
Dadurch erhält
man eine SOI-Schichtenfolge (”silicon
an insulator”),
welche im Weiteren unter Verwendung eines Lithographie- und eines Ätz-Verfahrens
strukturiert wird. Mittels Strukturierens der SOI-Schichtenfolge wird
zunächst
eine rechteckige, elektrisch isolierende Grundfläche 311 aus Siliziumdioxid-Material
erhalten, die in 3B gezeigt ist. Die auf der
rechteckigen elektrisch isolierenden Siliziumdioxid-Grundschicht 311 angeordnete
obere Silizium-Schicht
wird derart strukturiert, dass dadurch ein erstes elektrisches Kopplungsmittel 314 und
ein zweites elektrisches Kopplungsmittel 315 ausgebildet
wird. Auf bzw. in den derartig erhaltenen ersten und zweiten Kopplungsmitteln 314, 315 werden
die Transistoren 201 bis 206, 301, 302 der
Schaltkreis-Anordnung 300 als Vertikal-Transistoren ausgebildet.To the in 3B Layer sequence shown 310 To obtain an SOI substrate is first prepared. For this purpose, on a silicon substrate (not shown in FIG 3B ) a silicon dioxide layer is applied and on this silicon dioxide layer another silicon layer (or alternatively a silicide layer) is applied. This results in an SOI layer sequence ("silicon an insu Lator "), which is further structured using a lithography and an etching process. By means of structuring the SOI layer sequence, initially a rectangular, electrically insulating base area is formed 311 Of silicon dioxide material obtained in 3B is shown. The on the rectangular electrically insulating silicon dioxide base layer 311 arranged upper silicon layer is patterned such that thereby a first electrical coupling agent 314 and a second electrical coupling means 315 is trained. On or in the thus obtained first and second coupling agents 314 . 315 become the transistors 201 to 206 . 301 . 302 the circuit arrangement 300 designed as vertical transistors.
Es
ist anzumerken, dass in 3B zusätzlich zu
der Schichtenfolge 310 eine Vielzahl weiterer Vertikal- Transistoren (beispielsweise
der weitere Vertikaltransistor 312) gezeigt sind, die zu
weiteren Schaltkreis-Anordnungen gehören, die gemeinsam mit der
Schaltkreis-Anordnung 300 auf bzw. in dem Substrat ausgebildet
werden, wodurch eine Speicherzellen-Anordnung ausgebildet wird.
Die weiteren Vertikal-Transistoren sind in 3B eingezeichnet, um
das Prinzip einer Anordnung mehrerer Schaltkreis-Anordnungen auf
einem Substrat darzustellen, und sind zum Zwecke einer vereinfachten
Darstellung in 3C bis 3G nicht
dargestellt.It should be noted that in 3B in addition to the layer sequence 310 a plurality of further vertical transistors (for example the further vertical transistor 312 ) associated with other circuit arrangements common to the circuit arrangement 300 be formed on or in the substrate, whereby a memory cell array is formed. The other vertical transistors are in 3B in order to illustrate the principle of arranging a plurality of circuit arrangements on a substrate, and for the purpose of a simplified illustration in FIG 3C to 3G not shown.
Im
Weiteren wird bezugnehmend auf 3B der
Aufbau des weiteren Vertikal-Transistors 312 exemplarisch
beschrieben. Jeder der Vertikal-Transistoren der Schaltkreis-Anordnung 300 kann
ausgestaltet sein wie der weitere Vertikal-Transistor 312 aus 3B.
Der Vertikal-Transistor 312 hat einen ersten Source-/Drain-Anschluss 312a und
einen zweiten Source-/Drain-Anschluss 312b,
einen ersten Source-/Drain-Bereich 312c und einen zweiten
Source-/Drain-Bereich 312d. Zwischen dem ersten Source-/Drain-Bereich 312c und
dem zweiten Source-/Drain-Bereich 312d ist
eine undotierte Zwischenschicht 312e aus einem halbleitenden
Material angeordnet. In gemäß 3B vertikaler
Richtung ist die Schicht-Anordnung aus dem ersten Source-/Drain-Bereich 312c,
der Zwischenschicht 312e und dem zweiten Source-/Drain-Bereich 312d entlang
der Umfangsoberfläche
mit einer dünnen Gate-isolierenden
Schicht ummantelt (nicht gezeigt in 3B), und
diese Gate-isolierende
Schicht ist von einer Gate-Elektrode ummantelt (nicht gezeigt in 3B).
Mittels Anlegens einer geeigneten elektrischen Spannung an die Gate-Elektrode
wird in der Zwischenschicht 312e ein leitfähiger Kanal
erzeugt, so dass die Schicht-Anordnung 312 aus 3B die Funktionalität eines
Feldeffekt-Transistors erfüllt, dessen
leitender Kanal in gemäß 3B vertikaler Richtung
verläuft.In the following, reference is made to 3B the structure of the other vertical transistor 312 described by way of example. Each of the vertical transistors of the circuit arrangement 300 can be configured as the other vertical transistor 312 out 3B , The vertical transistor 312 has a first source / drain connection 312a and a second source / drain terminal 312b , a first source / drain region 312c and a second source / drain region 312d , Between the first source / drain region 312c and the second source / drain region 312d is an undoped intermediate layer 312e arranged from a semiconductive material. In accordance with 3B vertical direction is the layer arrangement of the first source / drain region 312c , the intermediate layer 312e and the second source / drain region 312d sheathed with a thin gate insulating layer (not shown in FIG 3B ), and this gate insulating layer is covered by a gate electrode (not shown in FIG 3B ). By applying a suitable electrical voltage to the gate electrode is in the intermediate layer 312e creates a conductive channel, so that the layer arrangement 312 out 3B fulfills the functionality of a field effect transistor whose conducting channel in accordance with 3B vertical direction.
Wie
in 3B gezeigt, sind ferner die Vertikal-Transistoren 201 bis 206, 301, 302 auf
der rechteckigen elektrisch isolierenden Grundfläche 311 ausgebildet.
Entsprechend des Schaltbildes aus 3A sind
der erste Source-/Drain-Anschluss 201a des ersten
Flip-Flop-Transistors 201, der erste Source-/Drain-Anschluss 203a des
dritten Flip-Flop-Transistors 203,
der erste Source-/Drain-Anschluss 302a des zweiten Steuer-Transistors 302 und
der zweite Source-/Drain-Anschluss 205b des
ersten Schalt-Transistors 205 mittels des zweiten Kopplungsmittels 315 aus
Silizid-Material gekoppelt. Ferner sind der erste Source-/Drain-Anschluss 202a des zweiten
Flip-Flop-Transistors 202, der erste Source-/Drain-Anschluss 204a des
vierten Flip-Flop-Transistors 204, der erste Source-/Drain-Anschluss 301a des
ersten Steuer-Transistors 301 und
der zweite Source-/Drain-Anschluss 206b des zweiten Schalt-Transistors 206 mittels
des ersten Kopplungsmittels 314 gekoppelt. Ferner sind
in 3B weitere Vertikal-Transistoren 312 von
Schaltkreis-Anordnungen gezeigt, die der Schaltkreis-Anordnung 300 nicht zugehörig sind.As in 3B are also shown the vertical transistors 201 to 206 . 301 . 302 on the rectangular electrically insulating base 311 educated. According to the circuit diagram 3A are the first source / drain connection 201 of the first flip-flop transistor 201 , the first source / drain terminal 203a of the third flip-flop transistor 203 , the first source / drain terminal 302a of the second control transistor 302 and the second source / drain terminal 205b of the first switching transistor 205 by means of the second coupling means 315 coupled from silicide material. Further, the first source / drain terminal 202a of the second flip-flop transistor 202 , the first source / drain terminal 204a the fourth flip-flop transistor 204 , the first source / drain terminal 301 of the first control transistor 301 and the second source / drain terminal 206b of the second switching transistor 206 by means of the first coupling means 314 coupled. Furthermore, in 3B further vertical transistors 312 of circuit arrangements shown in the circuit arrangement 300 are not affiliated.
Um
die in 3C gezeigte Schichtenfolge 320 zu
erhalten, wird ein drittes Kopplungsmittel 321 aus Polysilizium-Material derart abgeschieden,
dass dadurch die Gate-Anschlüsse des
ersten und des zweiten Schalt-Transistors 205, 206 gekoppelt
werden. Ferner wird ein viertes Kopplungsmittel 322 abgeschieden,
wodurch die Gate-Anschlüsse
des ersten und zweiten Steuer-Transistors 301, 302 miteinander
gekoppelt werden. Darüber
hinaus wird ein fünftes
Kopplungsmittel 323 abgeschieden, wodurch die Gate-Anschlüsse des
ersten und des dritten Flip-Flop-Transistors 201, 203 gekoppelt
werden, und wodurch ferner die genannten Gate-Anschlüsse mit
dem ersten Source-/Drain-Anschluss 202a des zweiten Flip-Flop-Transistors 202 gekoppelt
werden. Darüber
hinaus wird ein sechstes Kopplungsmittel 324, auch aus
Polysilizium-Material derart auf der Schichtenfolge abgeschieden,
dass dadurch die Gate-Anschlüsse
des zweiten und des vierten Flip-Flop-Transistors 202, 204 miteinander
gekoppelt werden, und wodurch ferner die genannten Gate-Anschlüsse mit
dem ersten Source-/Drain-Bereich 203a des dritten Flip-Flop-Transistors 203 gekoppelt
werden.To the in 3C Layer sequence shown 320 to receive, becomes a third coupling agent 321 Of polysilicon material deposited such that thereby the gate terminals of the first and the second switching transistor 205 . 206 be coupled. Furthermore, a fourth coupling agent 322 deposited, whereby the gate terminals of the first and second control transistor 301 . 302 be coupled with each other. In addition, a fifth coupling agent 323 deposited, whereby the gate terminals of the first and the third flip-flop transistor 201 . 203 and further providing said gate terminals to the first source / drain terminal 202a of the second flip-flop transistor 202 be coupled. In addition, a sixth coupling agent 324 , Also of polysilicon material deposited on the layer sequence such that thereby the gate terminals of the second and fourth flip-flop transistor 202 . 204 are coupled together, and further comprising said gate terminals to the first source / drain region 203a of the third flip-flop transistor 203 be coupled.
Um
die in 3D gezeigte Schichtenfolge 330 zu
erhalten, werden ein erster und ein zweiter Stapel-Kondensator 331, 332 ausgebildet.
Jeder dieser Stapel-Kondensatoren weist zwei elektrisch leitfähige Kondensator-Elemente
(anschaulich das Analogon zu Kondensator-Platten bei makroskopischen Kondensatoren)
und eine dazwischen angeordnete ferroelektrische Dielektrikums-Schicht
(z. B. Bleizirkonat-Titanat,
Pb(Zr1-xTix)O3, PZT) auf. Mit anderen Worten bilden der
erste und der zweite Stapel-Kondensator 331, 332 die
beiden SRAM-Speicherzellen 105, 106. Wie in 3D gezeigt,
wird der erste Stapel-Kondensator 331 mit dem zweiten Source-/Drain-Anschluss 302b des
zweiten Schalt-Transistors 302 gekoppelt, und es wird der
zweite Stapel-Kondensator 332 mit dem zweiten Source-/Drain-Anschluss 301b des
ersten Steuer-Transistors 301 gekoppelt.To the in 3D Layer sequence shown 330 to obtain a first and a second stack capacitor 331 . 332 educated. Each of these stack capacitors has two electrically conductive capacitor elements (illustratively the analog to capacitor plates in macroscopic capacitors) and a ferroelectric dielectric layer interposed therebetween (eg lead zirconate titanate, Pb (Zr 1 -x Ti x ) O 3 , PZT). In other words, the first and second stacking capacitors form 331 . 332 the two SRAM memory cells 105 . 106 , As in 3D shown, the first Sta pel capacitor 331 with the second source / drain terminal 302b of the second switching transistor 302 coupled, and it becomes the second stack capacitor 332 with the second source / drain terminal 301b of the first control transistor 301 coupled.
Um
die in 3E gezeigte Schichtenfolge 340 zu
erhalten, wird ein siebtes Kopplungsmittel 341 auf dem
ersten Source-/Drain-Anschluss 206a des zweiten Schalt-Transistors 206 abgeschieden.
Ferner wird ein achtes Kopplungsmittel 342 auf einem Teilbereich
des dritten Kopplungsmittels 321 abgesetzt. Darüber hinaus
wird ein neuntes Kopplungsmittel 343 auf dem ersten Source-/Drain-Anschluss 205a des
ersten Schalt-Transistors 205 abgesetzt. Ein
zehntes Kopplungsmittel 344 wird auf einem Teilbereich
des vierten Kopplungsmittels 322 abgesetzt. Ein elftes
Kopplungsmittel 345 wird in der in 3E gezeigten
Weise abgeschieden und mit dem zweiten Source-/Drain-Anschluss 203b des
dritten Flip-Flop-Transistors 203,
mit dem zweiten Source-/Drain-Anschluss 204b des vierten
Flip-Flop-Transistors 204 und mit den gemäß 3E jeweils
oberen elektrisch leitfähigen
Kondensator-Elementen des
ersten und des zweiten Stapel-Kondensators 331, 332 gekoppelt.
Mittels des elftes Kopplungsmittels 345 kann an die vier
genannten Komponenten jeweils das elektrische Massepotential VSS angelegt werden (vgl. 3A).
Ferner wird ein zwölftes
Kopplungsmittel 346 derart auf der Schichtenfolge abgeschieden,
dass dadurch eine elektrische Kopplung zwischen dem zweiten Source-/Drain-Anschluss 202b des
zweiten Flip-Flop-Transistors 202 und dem zweiten Source-/Drain-Anschluss 201b des
ersten Flip-Flop-Transistors 201 realisiert wird.To the in 3E Layer sequence shown 340 to become a seventh coupling agent 341 on the first source / drain terminal 206a of the second switching transistor 206 deposited. Further, an eighth coupling agent 342 on a portion of the third coupling means 321 discontinued. In addition, a ninth coupling agent 343 on the first source / drain terminal 205a of the first switching transistor 205 discontinued. A tenth coupling agent 344 is on a portion of the fourth coupling agent 322 discontinued. An eleventh coupling agent 345 will be in the in 3E shown deposited and with the second source / drain connection 203b of the third flip-flop transistor 203 , with the second source / drain connection 204b the fourth flip-flop transistor 204 and with the according to 3E each upper electrically conductive capacitor elements of the first and second stacked capacitor 331 . 332 coupled. By means of the eleventh coupling agent 345 can be applied to the four components mentioned in each case the electrical ground potential V SS (see. 3A ). Furthermore, a twelfth coupling agent 346 deposited on the layer sequence such that thereby an electrical coupling between the second source / drain terminal 202b of the second flip-flop transistor 202 and the second source / drain terminal 201b of the first flip-flop transistor 201 is realized.
Um
die in 3F gezeigte Schichtenfolge 350 zu
erhalten, wird die erste Bit-Leitung 219 derart ausgebildet,
dass sie mit dem neunten Kopplungsmittel 341 gekoppelt
ist. Ferner wird die zweite Bit-Leitung 220 derart ausgebildet,
dass diese mit dem siebten Kopplungsmittel 341 elektrisch
gekoppelt ist. Darüber
hinaus wird ein dreizehntes Kopplungsmittel 351 auf dem
achten Kopplungsmittel 342 ausgebildet, und es wird ein
vierzehntes Kopplungsmittel 352 auf dem zehnten Kopplungsmittel 344 ausgebildet.To the in 3F Layer sequence shown 350 get the first bit line 219 designed such that it with the ninth coupling means 341 is coupled. Further, the second bit line becomes 220 formed such that this with the seventh coupling means 341 is electrically coupled. In addition, a thirteenth coupling agent 351 on the eighth coupling agent 342 trained, and it becomes a fourteenth coupling means 352 on the tenth coupling agent 344 educated.
Um
die in 3G gezeigte Schaltkreis-Anordnung 300 zu
erhalten, wird die Wort-Leitung 221 auf dem dreizehnten
Kopplungsmittel 351 ausgebildet, und es wird ein fünfzehntes
Kopplungsmittel 360 auf dem vierzehnten Kopplungsmittel 352 abgesetzt, wobei
mittels des fünfzehnten
Kopplungsmittels 360 das elektrische Potential VRW an die Gate-Anschlüsse des ersten und zweiten
Steuer-Transistors 301, 302 angelegt werden kann.To the in 3G shown circuit arrangement 300 get the word line 221 on the thirteenth coupling agent 351 trained, and it becomes a fifteenth coupling agent 360 on the fourteenth coupling agent 352 settled, by means of the fifteenth coupling agent 360 the electric potential V RW to the gate terminals of the first and second control transistor 301 . 302 can be created.
In 3G ist
eine integrierte Schaltkreis-Anordnung 300 als Realisierung
des Schaltbildes aus 3A gezeigt. Die Kopplungselemente
aus 3G, die einer in 3A eingezeichneten
Verbindungsleitung entsprechen, sind dort mit dem entsprechenden
Bezugszeichen gekennzeichnet.In 3G is an integrated circuit arrangement 300 as realization of the circuit diagram 3A shown. The coupling elements off 3G one in 3A correspond to marked connection line are marked there with the corresponding reference numeral.
In 3H ist
eine Layout-Draufsicht der Schaltkreis-Anordnung 300 gezeigt, welche
der perspektivischen Darstellung von 3G entspricht.In 3H is a layout plan view of the circuit arrangement 300 shown which of the perspective view of 3G equivalent.
Die
Transistoren und Leitungen sind in 3H mit
den gleichen Bezugsziffern versehen wie in 3G. Insbesondere
sei auf die Legende von 3H verwiesen,
bei der als Umriss 370 die Flächenausdehnung der Schaltkreis-Anordnung 300 ersichtlich
ist. Ferner sind Polysilizium-Elemente 371 in der Legende
gezeigt, mittels welcher insbesondere die Kopplungen zwischen Gate-Anschlüssen der
beteiligten Transistoren in der in 3A, 3G gezeigten
Weise realisiert sind. Silizid-Elemente 372 sind
ferner in der Legende gezeigt, mittels derer insbesondere die Source-/Drain
Anschlüsse
der beteiligten Transistoren miteinander gekoppelt werden. Ferner
sind erste, zweite und dritte Metall-Kontaktierungen 373, 374, 375 gezeigt,
die entsprechende elektrische Kopplungen in der Richtung senkrecht
zu der Papierebene von 3H in der dort gezeigten Weise
bewerkstelligen. Auch sind in 3H die Wort-Leitung 221,
die Bit-Leitungen 219, 220 sowie jene Leitungen 360, 345, 346 gezeigt,
mittels derer die elektrischen Potentiale VRW,
VSS und VDD an die entsprechenden
Anschlüsse
der Komponenten der Schaltkreis-Anordnung 300 angelegt
werden.The transistors and wires are in 3H provided with the same reference numbers as in 3G , In particular, be on the legend of 3H referenced, as an outline 370 the surface area of the circuit arrangement 300 is apparent. Further, polysilicon elements 371 in the legend, by means of which in particular the couplings between gate terminals of the transistors involved in the in 3A . 3G shown manner are realized. Silicide elements 372 are further shown in the legend, by means of which in particular the source / drain terminals of the transistors involved are coupled together. Furthermore, first, second and third metal contacts 373 . 374 . 375 shown the corresponding electrical couplings in the direction perpendicular to the paper plane of 3H in the way shown there. Also are in 3H the word line 221 , the bit lines 219 . 220 as well as those lines 360 . 345 . 346 by means of which the electrical potentials V RW , V SS and V DD to the corresponding terminals of the components of the circuit arrangement 300 be created.
Im
Weiteren wird Bezugnehmend auf 4 eine Schaltkreis-Anordnung 400 gemäß einem
dritten Ausführungsbeispiel
der Erfindung beschrieben.Further, referring to FIG 4 a circuit arrangement 400 described according to a third embodiment of the invention.
Die
SRAM-Speicherzelle 101 der Schaltkreis-Anordnung 400 ist
genauso ausgebildet wie die SRAM-Speicherzelle 101 der
Schaltkreis-Anordnung 200. Daher werden Struktur und Funktionalität der SRAM-Speicherzelle 101 im
Weiteren nicht detailliert beschrieben.The SRAM memory cell 101 the circuit arrangement 400 is designed in the same way as the SRAM memory cell 101 the circuit arrangement 200 , Therefore, structure and functionality of the SRAM memory cell 101 not described in detail below.
Allerdings
ist der Zwischenspeicher-Schaltkreis 104 der Schaltkreis-Anordnung 400 anders
als in den zuvor beschriebenen Ausführungsbeispielen derart ausgebildet,
dass der Zwischenspeicher-Schaltkreis 104 der Schaltkreis-Anordnung 400 zwei
MRAM-Speicherzellen (”magnetic
random access memory”)
aufweist. Anschaulich ist eine MRAM- Speicherzelle ein veränderbarer
ohmscher Widerstand, der, wie oben beschrieben, häufig aus zwei
durch eine Tunnelschicht voneinander getrennten ferromagnetischen
Schichten besteht. Der ohmsche Widerstand einer solchen Schichtanordnung
ist höher,
wenn die beiden ferromagnetischen Schichten zueinander antiparallel
orientierte Magnetisierungsrichtungen aufweisen als im Falle zueinander
parallel orientierter Magnetisierungsrichtungen beider ferromagnetischer
Schichten.However, the cache circuit is 104 the circuit arrangement 400 Unlike in the previously described embodiments designed such that the latch circuit 104 the circuit arrangement 400 has two MRAM memory cells ("magnetic random access memory"). Illustratively, an MRAM memory cell is a variable ohmic resistor which, as described above, often consists of two ferromagnetic layers separated by a tunnel layer. The ohmic resistance of such a layer arrangement is higher when the two ferromagnetic layers have mutually antiparallel oriented magnetization directions than in the case parallel to each other oriented magnetization directions of both ferromagnetic layers.
Der
erste Hilfs-Knoten 222 ist mit der als MRAM-Speicherzelle
ausgestalteten zweiten nichtflüchtigen
Speicherzelle 106 gekoppelt, die ferner mit dem ersten
Source-/Drain-Anschluss 401a eines ersten Steuer-Transistors 401 gekoppelt
ist. Der zweite Source-/Drain-Anschluss 401b des ersten
Steuer-Transistors 401 ist
mit dem ersten Source-/Drain-Anschluss 402a eines zweiten
Steuer-Transistors 402 gekoppelt. An den zweiten Source-/Drain-Anschluss 402b des
zweiten Steuer-Transistors 402 ist
das elektrische Massepotential VSS 108 angelegt.
Dagegen ist der Gate-Anschluss des zweiten Steuer-Transistors 402 mit
der Versorgungsspannung VDD gekoppelt. Ferner
ist der zweite Source-/Drain-Anschluss 401b des zweiten
Steuer-Transistors 401 mit dem zweiten Source-/Drain-Anschluss 403b eines
dritten Steuer-Transistors 403 gekoppelt, dessen erster
Source-/Drain-Anschluss 403a mit der ebenfalls als MRAM-Speicherzelle
ausgebildeten ersten nichtflüchtigen
Speicherzelle 105 gekoppelt ist. Die erste nichtflüchtige Speicherzelle 105 ist
ferner mit dem zweiten Hilfs-Knoten 223 gekoppelt. Eine
erste Steuer-Spannung 404 ist an die Gate-Anschlüsse des
ersten und des dritten Steuer-Transistors 401, 403 angelegt.
Ferner weist der Zwischenspeicher-Schaltkreis 104 einen
vierten Steuer-Transistor 405 auf,
an dessen Gate-Anschluss eine zweite Steuer-Spannung VPRO1 406 angelegt
ist. An den ersten Source-/Drain-Anschluss 405a des vierten
Steuer-Transistors 405 ist das elektrische Potential VDD 107 der Versorgungsspannungsquelle
angelegt. Der zweite Source-/ Drain-Anschluss 405b des vierten
Steuer-Transistors 405 ist derart mit den veränderbaren
Widerständen
R1 und R2 der zweiten
bzw. ersten nichtflüchtigen
Speicherzelle 106 bzw. 105 gekoppelt, dass bei
einem vorgegebenen Stromfluss durch den vierten Steuer-Transistor 405 der
elektrische Widerstand der veränderbaren
Widerstände
R1 und R2 der zweiten
bzw. ersten nichtflüchtigen
Speicherzelle 106, 105 auf einen vorgegebenen
Wert eingestellt werden kann. Ferner weist der Zwischenspeicher-Schaltkreis 104 einen fünften Steuer-Transistor 407 auf,
an dessen ersten Source-/Drain-Anschluss 407a das Potential
VDD 107 der elektrischen Versorgungsspannungsquelle
angelegt ist, und dessen Gate-Anschluss
mit dem ersten elektrischen Hilfs-Knoten 222 gekoppelt
ist. Der zweite Source-/Drain-Anschluss 407b des fünften Steuer-Transistors 407 ist
mit dem zweiten Source-/Drain-Anschluss 408b eines sechsten
Steuer-Transistors 408 und mit dem ersten Source-/Drain-Anschluss 409a eines
siebten Steuer-Transistors 409 gekoppelt. An den ersten
Source-/Drain-Anschluss 408a des sechsten Steuer-Transistors 408 ist
das elektrische Massepotential VSS 107 angelegt.
Der Gate-Anschluss
des sechsten Steuer-Transistors 408 ist mit dem ersten
Hilfs-Knoten 222 gekoppelt. An den Gate-Anschluss des siebten
Steuer-Transistors 409 ist eine dritte Steuer-Spannung VPRO2 410 angelegt. Der zweite Source-/Drain-Anschluss 409b des
siebten Steuer-Transistors 409 ist sowohl mit dem zweiten
Source-/Drain-Anschluss 411b eines achten Steuer-Transistors 411 als
auch mit dem zweiten Source-/Drain-Anschluss 412b eines
neunten Steuer-Transistors 412 gekoppelt.The first auxiliary node 222 is with the designed as an MRAM memory cell second non-volatile memory cell 106 further coupled to the first source / drain terminal 401 a first control transistor 401 is coupled. The second source / drain connection 401b of the first control transistor 401 is with the first source / drain connection 402a a second control transistor 402 coupled. To the second source / drain connection 402b of the second control transistor 402 is the electrical ground potential V SS 108 created. In contrast, the gate terminal of the second control transistor 402 coupled to the supply voltage V DD . Further, the second source / drain terminal is 401b of the second control transistor 401 with the second source / drain terminal 403b a third control transistor 403 coupled, whose first source / drain terminal 403a with the first non-volatile memory cell, which is likewise designed as an MRAM memory cell 105 is coupled. The first nonvolatile memory cell 105 is also connected to the second auxiliary node 223 coupled. A first control voltage 404 is to the gate terminals of the first and the third control transistor 401 . 403 created. Furthermore, the latch circuit 104 a fourth control transistor 405 at whose gate terminal a second control voltage V PRO1 406 is created. To the first source / drain connection 405a of the fourth control transistor 405 is the electrical potential V DD 107 the supply voltage source applied. The second source / drain connection 405b of the fourth control transistor 405 is such with the variable resistors R 1 and R 2 of the second and first non-volatile memory cell 106 respectively. 105 coupled, that at a given current flow through the fourth control transistor 405 the electrical resistance of the variable resistors R 1 and R 2 of the second and first non-volatile memory cell 106 . 105 can be set to a predetermined value. Furthermore, the latch circuit 104 a fifth control transistor 407 on, at its first source / drain terminal 407a the potential V DD 107 the electrical supply voltage source is applied, and its gate terminal to the first auxiliary electrical node 222 is coupled. The second source / drain connection 407b of the fifth control transistor 407 is with the second source / drain terminal 408b a sixth control transistor 408 and with the first source / drain terminal 409a a seventh control transistor 409 coupled. To the first source / drain connection 408a of the sixth control transistor 408 is the electrical ground potential V SS 107 created. The gate terminal of the sixth control transistor 408 is with the first auxiliary node 222 coupled. To the gate terminal of the seventh control transistor 409 is a third control voltage V PRO2 410 created. The second source / drain connection 409b of the seventh control transistor 409 is both with the second source / drain connection 411b an eighth control transistor 411 as well as with the second source / drain connection 412b a ninth control transistor 412 coupled.
Es
ist anzumerken, dass der fünfte
Steuer-Transistor 407 und der achte Steuer-Transistor 411 als
Feldeffekt-Transistoren des p-Leitungstyps ausgebildet sind, wohingegen
alle anderen Steuer-Transistoren des Zwischenspeicher-Schaltkreises 104 als
Feldeffekt-Transistoren des n-Leitungstyps ausgebildet sind.It should be noted that the fifth control transistor 407 and the eighth control transistor 411 are formed as field-effect transistors of the p-type conductivity, whereas all other control transistors of the latch circuit 104 are formed as field effect transistors of the n-type conductivity.
Die
Gate-Anschlüsse
des achten und neunten Steuer-Transistors 411, 412 sind
mit dem zweiten Hilfs-Knoten 223 gekoppelt, und an den
ersten Source-/Drain-Anschluss 411a des achten Streuertransistors 411 ist
das elektrische Potential VDD 107 der
Versorgungsspannungsquelle angelegt. An den ersten Source-/Drain-Anschluss 412a des
neunten Steuer-Transistors 412 ist das elektrische Massepotential VSS 108 angelegt.The gate terminals of the eighth and ninth control transistors 411 . 412 are with the second auxiliary node 223 coupled, and to the first source / drain terminal 411a the eighth spike transistor 411 is the electrical potential V DD 107 the supply voltage source applied. To the first source / drain connection 412a of the ninth control transistor 412 is the electrical ground potential V SS 108 created.
Im
Weiteren wird die Funktionalität
der Schaltkreis-Anordnung 400 beschrieben.Below is the functionality of the circuit arrangement 400 described.
In
einem Betriebszustand, in dem nur die SRAM-Speicherzelle 101 betrieben
werden soll (beispielsweise zum Lesen oder Programmieren von Informationen)
sind insbesondere der erste und der dritte Steuer-Transistor 401, 403 nichtleitend,
was mittels geeigneten Einstellens des Werts der ersten Steuer-Spannung 404 eingestellt
wird.In an operating state in which only the SRAM memory cell 101 to be operated (for example, for reading or programming information) are in particular the first and the third control transistor 401 . 403 non-conductive, which can be adjusted by appropriately adjusting the value of the first control voltage 404 is set.
Soll
auf einen Niedrigenergiemodus (Power-Down-Modus) umgeschaltet werden,
so muss die auf dem ersten Speicher-Knoten 102 gespeicherte Information
bzw. die auf dem zweiten Speicher-Knoten 103 gespeicherte
dazu inverse Information in dem Zwischenspeicher-Schaltkreis 104 zwischengespeichert
werden. Hierzu werden zunächst die
beiden als nichtflüchtige
Speicherelemente 105, 106 verwendeten MRAM-Speicherzellen,
das heißt anschaulich
die veränderbaren
Widerstände
R1, R2, auf einen
definierten Ausgangszustand gebracht, indem mittels Anlegens eines
geeigneten Potentials an den Gate-Anschluss des vierten Steuer-Transistors 405 dieser
in einen leitenden Zustand gebracht wird. Dann fließt ein Strom
IWR, wodurch die Widerstände R1 und
R2 auf einen definierten Anfangszustand
gebracht werden. Mit anderen Worten wird vor Beginn der Power-Down-Phase
mittels eines elektrischen Signals mit einem logischen Wert ”1” der zweiten
Steuer-Spannung VPRO1 406 ein globaler
Schreibstrom für alle
Schaltkreis-Anordnungen 400 (d. h. Speicherzellen) eines
Speicherzellenfeldes erzeugt. In diesem Betriebszustand sind sowohl
der erste Steuer- Transistor 401 als
auch der dritte Steuer-Transistor 403 nichtleitend, was
mittels eines elektrischen Signals mit dem logischen Wert ”0” der ersten
Steuer-Spannung 404 realisiert ist.If you want to switch to a low-power mode (power-down mode), you must switch to the first memory node 102 stored information or on the second memory node 103 stored thereto inverse information in the latch circuit 104 be cached. For this purpose, the two are first as non-volatile memory elements 105 . 106 used MRAM memory cells, that is, illustratively the variable resistors R 1 , R 2 , brought to a defined output state by by applying a suitable potential to the gate terminal of the fourth control transistor 405 this is brought into a conductive state. Then, a current I WR flows , whereby the resistors R 1 and R 2 are brought to a defined initial state. In other words, before the start of the power-down phase, the second control voltage V PRO1 is generated by means of an electrical signal having a logical value "1" 406 a global write current for all circuit arrangements 400 (ie memory cell len) of a memory cell array. In this operating state, both the first control transistor 401 as well as the third control transistor 403 nonconductive, which by means of an electrical signal with the logic value "0" of the first control voltage 404 is realized.
Nun
wird wie in dem ersten Speicher-Knoten 102 gespeicherte
Information bzw. die in dem zweiten Speicher-Knoten 103 gespeicherte
Information in die veränderbaren
Widerstände
R1 bzw. R2 kodiert
in dem Wert des jeweiligen ohmschen Widerstands zwischengespeichert.
Beispielsweise ist in einem Szenario der erste Speicher-Knoten 102 auf
einem logischen Wert ”1”, wohingegen
der zweite Speicher-Knoten 103 auf einem logischen Wert ”0” ist. Nun
wird der Fall betrachtet, dass der siebte Steuer-Transistor 409 leitend
ist, was erfüllt
ist, wenn mittels der dritten Steuer-Spannung 410 VPRO2 an den Gate-Anschluss des siebten Steuer-Transistors 410 ein
elektrisches Signal mit einem logischen Wert ”1” angelegt wird. In dem betrachteten
Szenario ist der mit dem ersten Speicher-Knoten 102 gekoppelte achte
Steuer-Transistor 411, ein p-MOS-Transistor, nicht leitend,
da der erste Speicher-Knoten 102 auf dem
logischen Wert ”1” ist. Im
Gegensatz dazu ist der neunte Steuer-Transistor 412, ein
n-MOS-Transistor, leitend, da dessen Gate-Anschluss mit dem ersten Speicher-Knoten 102 auf
dem logischen Wert ”1” gekoppelt
ist. Andererseits ist der zweite Steuerknoten 103 auf dem
logischen Wert ”0” mit den
Gate-Anschlüssen
des sechsten Steuer-Transistors 408, ein n-MOS-Transistor,
und des fünften
Steuer-Transistors 407, ein p-MOS-Transistor, gekoppelt.
Da der zweite Speicher-Knoten auf einem Potential mit einem logischen
Wert von ”0” ist, ist
der fünfte p-MOS-Steuer-Transistor 407 leitend,
wohingegen der sechste n-MOS-Steuer-Transistor 408 nichtleitend
ist. Aufgrund der beschriebenen Potentialverhältnisse fließt ein Strom
von dem auf dem Potential VDD befindlichen
ersten Source-/Drain-Anschluss 407a des fünften Steuer-Transistors 407 durch
den leitenden fünften
Steuer-Transistor 407, durch den leitenden siebten Steuer-Transistor 409 und
den leitenden neunten Steuer- Transistor 412,
der auf dem elektrischen Massepotential VSS 108 befindlich
ist, so dass auf der lokalen Stromschleife 413 gemäß 4 ein
elektrischer Strom entgegen dem Uhrzeigersinn infolge der Potentialdifferenz
zwischen VDD und VSS fließt. Es ist
zu betonen, dass die Richtung des elektrischen Stromflusses auf
der lokalen Stromschleife 413 davon abhängt, ob der erste Speicher-Knoten 102 oder
der zweite Speicher-Knoten 103 auf
dem logischen Wert ”1” ist. Sind
die Verhältnisse
umgekehrt als im beschriebenen Szenario, so erfolgt in der Stromschleife 413 ein
Stromfluss gemäß 4 im Uhrzeigersinn.
Der Stromfluss auf der lokalen Stromschleife 413 erzeugt
in Abhängigkeit
von dessen Umlaufrichtung ein magnetisches Feld, dessen Orientierung
am Ort des ersten Widerstandes R1 und am
Ort des zweiten Widerstandes R2 zueinander
antiparallel ist. Dadurch wird die weichmagnetische ferromagnetische
Schicht der beiden MRAM-Speicherzellen 105 und 106 zueinander
antiparallel orientiert, so dass in einer der MRAM-Speicherzellen 105 oder 106 der Widerstand
R1 bzw. R2 einen
höheren
Wert einnimmt als in der anderen. Welcher Widerstand den hohen und
welcher Widerstand den niedrigen elektrischen Widerstand aufweist,
hängt von
der Orientierung des Stromflusses auf der lokalen Stromschleife 413 und daher
von der Tatsache ab, ob der erste Speicher-Knoten 102 oder
der zweite Speicher-Knoten 103 auf einem logischen Wert ”1” ist. Mit
anderen Worten wird die Information in Form eines hohen oder niedrigen
Widerstandes in R1 oder R2 gespeichert.
Die Funktionalität
wird durch die beschriebene Verschaltung des vierten Steuer-Transistors 405,
des fünften
Steuer-Transistors 407, des achten Steuer-Transistors 411 und
des neunten Steuer-Transistors 412 realisiert. Je nach
dem Wert des logischen Signals auf dem ersten Speicher-Knoten 102 und
auf dem zweiten Speicher-Knoten 103 fließt der Strom durch
die lokale Stromschleife 413 links oder rechts herum. Der
Stromfluss auf der lokalen Stromschleife 413 ist dabei
von dem siebten Steuer-Transistor 409 nicht unterbrochen,
da in dem beschriebenen Betriebszustand als dritte Steuer-Spannung 410 VPRO2 ein elektrisches Signal mit einem logischen
Wert ”1” eingestellt
ist.Now, as in the first memory node 102 stored information or in the second memory node 103 stored information in the variable resistors R 1 and R 2 encoded in the value of the respective ohmic resistance buffered. For example, in a scenario, the first store node 102 at a logical value "1", whereas the second memory node 103 is at a logical value "0". Now consider the case that the seventh control transistor 409 conductive is what is met when using the third control voltage 410 V PRO2 to the gate terminal of the seventh control transistor 410 an electrical signal with a logical value "1" is applied. In the considered scenario, the one with the first storage node 102 coupled eighth control transistor 411 , a p-MOS transistor, not conducting, since the first memory node 102 is at the logical value "1". In contrast, the ninth control transistor 412 , an n-MOS transistor, conducting, since its gate terminal to the first memory node 102 is coupled to the logical value "1". On the other hand, the second control node 103 at the logical value "0" with the gate terminals of the sixth control transistor 408 , an n-type MOS transistor, and the fifth control transistor 407 , a p-MOS transistor, coupled. Since the second memory node is at a potential having a logical value of "0", the fifth p-MOS control transistor is 407 conductive, whereas the sixth n-MOS control transistor 408 is non-conductive. Due to the described potential conditions, a current flows from the first source / drain terminal located at the potential V DD 407a of the fifth control transistor 407 through the conductive fifth control transistor 407 , through the conductive seventh control transistor 409 and the leading ninth control transistor 412 , which at the electrical ground potential V SS 108 is located, so on the local current loop 413 according to 4 an electric current flows counterclockwise due to the potential difference between V DD and V SS . It should be emphasized that the direction of electric current flow on the local current loop 413 depends on whether the first storage node 102 or the second storage node 103 is at the logical value "1". If the conditions are reversed than in the described scenario, the current loop occurs 413 a current flow according to 4 clockwise. The current flow on the local current loop 413 generates in dependence on the direction of rotation of a magnetic field whose orientation at the location of the first resistor R 1 and at the location of the second resistor R 2 is antiparallel to each other. Thereby, the soft magnetic ferromagnetic layer of the two MRAM memory cells 105 and 106 oriented antiparallel to each other, so that in one of the MRAM memory cells 105 or 106 the resistor R 1 or R 2 takes a higher value than in the other. Which resistor has the high and which resistor has the low electrical resistance depends on the orientation of the current flow on the local current loop 413 and therefore on the fact of whether the first memory node 102 or the second storage node 103 is at a logical value "1". In other words, the information is stored in the form of high or low resistance in R 1 or R 2 . The functionality is achieved by the described interconnection of the fourth control transistor 405 , the fifth control transistor 407 , the eighth control transistor 411 and the ninth control transistor 412 realized. Depending on the value of the logical signal on the first memory node 102 and on the second storage node 103 the current flows through the local current loop 413 left or right around. The current flow on the local current loop 413 is from the seventh control transistor 409 not interrupted, since in the described operating state as a third control voltage 410 V PRO2 an electrical signal with a logic value "1" is set.
Nach
Abschluss dieser Zwischenspeicherphase ist die zuvor auf dem Speicher-Knoten 102, 103 gespeicherte
Information und die dazu komplementäre Information auf den Widerständen R1 und R2 gespeichert,
die anschaulich die Zwischenspeicher-Knoten des Zwischenspeicher-Schaltkreises 104 darstellen.After completing this caching phase, the previously on the storage node 102 . 103 stored information and the complementary information stored on the resistors R 1 and R 2 , the vividly the latch nodes of the latch circuit 104 represent.
In
der Rückschreibphase
wird der unterschiedliche elektrische Widerstand in R1 und
R2 detektiert. Dazu wird mittels der ersten
Steuer-Spannung 404 an die Gate-Anschlüsse des ersten Steuer-Transistors 401 und
des dritten Steuer-Transistor 403 ein elektrisches Potential
mit einem logischen Wert ”1” angelegt,
so dass ein vorgegebener elektrischer Strom durch den zweiten Steuer-Transistor 402 sich
auf die beiden Zweige mit dem ersten regelbaren Widerstand R1 bzw. dem zweiten regelbaren Widerstand
R2 entsprechend der Werte dieser Widerstände aufteilt.
Mit anderen Worten verteilt sich dieser Strom unsymmetrisch auf
die Zweige der Schaltkreis-Anordnung 400, die mit dem ersten
Speicher-Knoten 102 bzw. mit dem zweiten Speicher-Knoten 103 gekoppelt
sind. Dadurch wird auf die beiden Speicher-Knoten 102, 103 die
zuvor in den nichtflüchtigen
Speicherzellen 105, 106 zwischengespeicherte Information
rückgeschrieben,
wodurch die Leitfähigkeit
der ersten bis vierten Flip-Flop-Transistoren 201 bis 204 charakteristisch derart
beeinflusst wird, dass die Zelle in den vor dem Rückschreiben
herrschenden stabilen Zustand kippt. Mit anderen Worten befinden
sich die Speicher-Knoten 102, 103 dann wieder
auf demselben Zustand wie vor dem Zwischenspeichern, d. h. die Information
ist zurückgeschrieben.
Das Kippen der SRAM-Speicherzelle 104 in den zugehörigen stabilen
Zustand erfolgt, wenn VDD 107 den
vollen Spannungshub erreicht hat.In the write-back phase, the different electrical resistance in R 1 and R 2 is detected. This is done by means of the first control voltage 404 to the gate terminals of the first control transistor 401 and the third control transistor 403 an electric potential having a logical value "1" is applied, so that a predetermined electric current through the second control transistor 402 is divided on the two branches with the first variable resistor R 1 and the second variable resistor R 2 according to the values of these resistors. In other words, this current is distributed asymmetrically to the branches of the circuit arrangement 400 that with the first memory node 102 or with the second memory node 103 are coupled. This will point to the two memory nodes 102 . 103 the previously in the non-volatile memory cells 105 . 106 cached information is written back, whereby the conductivity of the first to fourth flip-flop transistors 201 to 204 is characteristically influenced in such a way that the cell in front of the Write-back ruling stable state tilts. In other words, there are the memory nodes 102 . 103 then back to the same state as before the caching, ie the information is written back. The tilting of the SRAM memory cell 104 in the associated stable state, if V DD 107 has reached the full voltage swing.
In
diesem Dokument sind folgende Veröffentlichungen zitiert:
- [1] Lage, C, Hayden, JD, Subramanian, C (1996) ”Advanced
SRAM Technology – The
Race Between 4T and 6T Cells”,
IEDM 1996: 271–274
- [2] Widmann, D, Mader, H, Friedrich, H (1996) „Technologie
hochintegrierter Schaltungen”,
Kapitel 8.4.3, Springer Verlag, Berlin, IBSN 3-540-59357-8
- [3] Nakazato, K, Piotrowicz, PJA, Hasko, DG, Ahmed, H, Itoh,
K (1997) ”PLED – Planar
Localised Electron Devices” IEDM
1997: 179–182
- [4] Mizuta, H, Wagner, M, Nakazato, K (2001) ”The Role
of Tunnel Barriers in Phase-State Low Electron-Number Drive Transistors
(PLED-TRs)”,
IEEE Transactions an Electron Devices 48(6): 1103–1108
- [5] Nakazato, K, Itoh, K, Ahmed, H, Mizuta, H, Kisu, T, Kato,
M, Sakata, T (2000) ”Phase-state
Low Electron-number Drive Random Access Memory (PLEDM)” IEEE International
Solid State Circuits Conference 8/2000
- [6] Alexe, M, Harnagea, C, Hesse, D (2000) ”Nano-Engeneering für nichtflüchtige ferroelektrische Speicher”, Physikalische
Blätter
56(10/2000): 47–50
- [7] Reiss, G et al. (1998) „Riesenmagnetowiderstand – Transfer
in die Anwendung” Physikalische
Blätter 4/98:
339–341
- [8] Herdt, CE (1992) ”Analysis,
Measurement, and Simulation of Dynamic Write Inhibit in an nvSRAM Cell”, IEEE
Transactions an Electron Devices, 39(5): 1191–1196
- [9] Miwa, T, Yamada, J, Koike, H, Toyoshima, H, Amanumqa, K,
Kobayashi, S, Tatsumi, T, Maejima, Y, Hada, H, Kunio, T (2001) ”NV-SRAM:
A Nonvolatile SRAM with Backup Ferroelectric Capacitors” IEEE Journal
of Solid-State Circuits, 36(3): 522–527
- [10] EP 0,920,060
A2
This document cites the following publications: - [1] Lage, C, Hayden, JD, Subramanian, C (1996) "Advanced SRAM Technology - The Race Between 4T and 6T Cells", IEDM 1996: 271-274
- Widmann, D, Mader, H, Friedrich, H (1996) "Technology of highly integrated circuits", Chapter 8.4.3, Springer Verlag, Berlin, IBSN 3-540-59357-8
- [3] Nakazato, K, Piotrowicz, PJA, Hasko, DG, Ahmed, H, Itoh, K (1997) "PLED - Planar Localized Electron Devices" IEDM 1997: 179-182
- [4] Mizuta, H, Wagner, M, Nakazato, K (2001) "The Role of Tunneling Barriers in Phase-State Low Electron-Number Drive Transistors (PLED-TRs)", IEEE Transactions on Electron Devices 48 (6): 1103-1108
- [5] Nakazato, K, Itoh, K, Ahmed, H, Mizuta, H, Kisu, T, Kato, M, Sakata, T (2000) "Phase-State Low Electron-number Drive Random Access Memory (PLEDM)" IEEE International Solid State Circuits Conference 8/2000
- [6] Alexe, M, Harnagea, C, Hesse, D (2000) "Nano Engineering for Nonvolatile Ferroelectric Storage", Physical Sheets 56 (10/2000): 47-50
- [7] Reiss, G et al. (1998) "Giant Magnetoresistance - Transfer to Application" Physical Sheets 4/98: 339-341
- [8] Herdt, CE (1992) "Analysis, Measurement, and Simulation of Dynamic Write Inhibit on nvSRAM Cell," IEEE Transactions on Electron Devices, 39 (5): 1191-1196
- [9] Miwa, T, Yamada, J, Koike, H, Toyoshima, H, Amanumqa, K, Kobayashi, S, Tatsumi, T, Maejima, Y, Hada, H, Kunio, T (2001) "NV-SRAM: A Nonvolatile SRAM with Backup Ferroelectric Capacitors "IEEE Journal of Solid-State Circuits, 36 (3): 522-527
- [10] EP 0,920,060 A2