DE10223711A1

DE10223711A1 - Ferroelektrischer Speicher und Verfahren zu dessen Ansteuerung

Info

Publication number: DE10223711A1
Application number: DE10223711A
Authority: DE
Inventors: Hee Bok Kang; Hun Woo Kye; Duck Ju Kim; Je Hoon Park; Geun Ii Lee
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2001-06-30
Filing date: 2002-05-28
Publication date: 2003-01-16
Also published as: JP4008766B2; KR20030002166A; US6654274B2; JP2003030977A; KR100434317B1; US20030002317A1

Abstract

Es werden ein ferroelektrischer Speicher, bei dem ein Datenwert unabhängig vom Verstärkungsvorgang eines Leseverstärkers in eine Zelle geschrieben werden kann, so dass keine Beschränkung durch den Betrieb des Leseverstärkers besteht, und ein Verfahren zum Ansteuern dieses Speichers angegeben. DOLLAR A Der ferroelektrische Speicher ist mit Folgendem versehen: DOLLAR A - einem Zellenarrayblock mit Unterzellenarrayblöcken mit jeweils einer Anzahl von Einheitszellen, wobei die Unterzellenarrayblöcke regelmäßig in Spalten und Zeilen angeordnet sind; DOLLAR A - einer Anzahl von Hauptbitleitungen, die in einer Richtung verlaufen und jeweils entsprechend den Spaltenarrayblöcken in Spalteneinheiten angeordnet sind; DOLLAR A - einer Anzahl von Unterbitleitungen, die in derselben Richtung wie die Hauptbitleitungen in eineindeutiger Entsprechung zu den Unterzellenarrayblöcken verlaufen; DOLLAR A - einer Anzahl von Paaren von SBPD-Anlegeleitungen und SBSW-Anlegeleitungen, die in einer Richtung rechtwinklig zu den Hauptbitleitungen, jeweils entsprechend einem Unterzellenarrayblock verlaufen, um ein Unterbitleitungs-Aktivierschaltsignal SBSW und ein Unterbitleitungs-Pulldownsignal SBPD anzulegen; und DOLLAR A - Schaltsteuerblöcken, jeweils entsprechend dem Unterzellenarrayblock, um die Unterbitleitungen selektiv auf das Unterbitleitungs-Aktivierschaltsignal SBSW und das Unterbitleitungs-Pulldownsignal SBPD hin zu aktivieren oder herabzuziehen. DOLLAR A Das Verfahren zum Ansteuern eines ferroelektrischen Speichers mit...

Description

Priorität: 30. Juni 2001, Korea, P 2001-38909.
Die Erfindung betrifft einen ferroelektrischen Speicher und ein Verfahren zu dessen Ansteuerung.
Ferroelektrische Speicher, d. h. FRAMs (Ferroelectric Random Access Memory) verfügen über eine Datenverarbeitungsgeschwindigkeit, die derjenigen von DRAMs (Dynamic Random Access Memory) ähnlich ist, und sie sind dazu in der Lage, Daten selbst dann aufrechtzuerhalten, wenn die Spannung abgeschaltet ist. Daher wird ihnen als Speicher der nächsten Generation viel Aufmerksamkeit geschenkt. Ein FRAM ist ein Speicher mit einer Struktur, die derjenigen eines DRAM ähnlich ist, und er ist mit einem Kondensator mit einem ferroelektrischen Material versehen, um die hohe Restpolarisation desselben zu nutzen. Die Restpolarisation erlaubt ein Aufrechterhalten von Daten selbst nach der Wegnahme eines elektrischen Felds.
Die Fig. 1 zeigt die Hystereseschleife eines üblichen ferroelektrischen Materials. Daraus ist erkennbar, dass beim Wegnehmen eines elektrischen Felds die durch dieses hervorgerufene Polarisation nicht vollständig wegfällt, sondern wegen des Vorliegens einer Restpolarisation (oder spontanen Polarisation) ein bestimmter Wert (Zustand d oder a) verbleibt. Die Zustände d und a entsprechen den logischen Werten 1 bzw. 0 bei Anwendung auf einen Speicher.
Nun wird ein bekannter nichtflüchtiger ferroelektrischer Speicher unter Bezugnahme auf die beigefügten Zeichnungen erläutert. Dabei veranschaulicht die Fig. 2 eine Einheitszelle desselben.
Gemäß der Fig. 2 ist die Einheitszelle des bekannten Speichers mit Folgendem versehen: einer in einer Richtung ausgebildeten Bitleitung B/L; einer rechtwinklig zur Bitleitung ausgebildeten Wortleitung W/L; einer Plattenleitung P/L, die beabstandet von der Wortleitung in deren Richtung ausgebildet ist; einen Transistor T1, dessen Gate mit der Wortleitung verbunden ist und dessen Drain mit der Bitleitung verbunden ist; und einen ferroelektrischen Kondensator FC1, dessen erster Anschluss mit der Source des Transistors T1 verbunden ist und dessen zweiter Anschluss mit der Plattenleitung P/L verbunden ist.
Nun wird ein Daten-Eingabe/Ausgabe-Vorgang bei diesem bekannten Speicher erläutert. Die Fig. 3A und 3B veranschaulichen hierzu zeitbezogene Diagramme zum Betrieb in einem Schreib- bzw. einem Lesemodus beim bekannten Speicher.
Wenn bei einem Schreibvorgang ein externes Chipaktiviersignal CSBpad von Hoch auf Niedrig übergeht und gleichzeitig ein externes Schreibaktiviersignal WEBpad von Hoch auf Niedrig übergeht, wird der Schreibmodus gestartet. Wenn im Schreibmodul ein Adressdecodieren gestartet wird, erfährt ein an die Wortleitung angelegter Impuls einen Übergang von Niedrig auf Hoch, um die Zelle auszuwählen. So wird, in einer Periode, in der die Wortleitung auf Hoch gehalten wird, an die Plattenleitung aufeinanderfolgend ein hohes Signal für ein Intervall und ein niedriges Signal für ein anderes Intervall angelegt. Außerdem wird, um den logischen Wert 1 oder 0 in die ausgewählte Zelle zu schreiben, an die Bitleitung ein hohes oder niedriges Signal angelegt, das mit dem Schreibaktiviersignal WEBpad synchronisiert ist. D. h., dass dann, wenn ein hohes Signal an die Bitleitung angelegt wird und das an die Plattenleitung angelegte Signal in einer Periode niedrig ist, in der das an die Wortleitung angelegte Signal hoch ist, der logische Wert 1 in den ferroelektrischen Kondensator eingeschrieben wird. Wenn ein niedriges Signal an die Bitleitung angelegt wird und das an die Bitleitung angelegte Signal hoch ist, wird der logische Wert 0 in den ferroelektrischen Kondensator eingeschrieben.
Nun wird ein Lesevorgang für einen in einer Zelle gespeicherten Datenwert erläutert.
Wenn das Chipaktiviersignal CSBpad von außerhalb der Zelle von Hoch auf Niedrig überführt wird, werden alle Bitleitungen durch ein Ausgleichssignal vor dem Auswählen der Wortleitung auf eine niedrige Spannung ausgeglichen. Nachdem die Bitleitungen deaktiviert sind, wird eine Adresse decodiert und die decodierte Adresse bringt die Wortleitung von Niedrig auf Hoch, um die Zelle auszuwählen. An die Plattenleitung der ausgewählten Zelle wird ein hohes Signal angelegt, wodurch der Datenwert in der Zelle zerstört wird, wenn er dem logischen Wert 1 entspricht. Wenn der gespeicherte logische Wert in der Zelle 0 ist, wird der diesem entsprechende Datenwert nicht zerstört. Der nicht zerstörte Datenwert und der zerstörte Datenwert sorgen so entsprechend der oben genannten Hystereseschleife für voneinander verschiedene Werte, so dass der Leseverstärker den logischen Wert 1 oder 0 erfasst. D. h., dass der Fall des zerstörten Datenwerts derjenige Fall ist, in dem der Wert in der Hystereseschleife der Fig. 1 von d auffwechselt, während der Fall des nicht zerstörten Datenwerts derjenige ist, in dem der Wert in der Hystereseschleife der Fig. 1 von a auffwechselt. Daher wird dann, wenn der Leseverstärker aktiviert wird, nachdem eine bestimmte Zeitperiode verstrichen ist, im Fall eines zerstörten Datenwerts der logische Wert 1 verstärkt, während im Fall eines nicht zerstörten Datenwerts der logische Wert 0 verstärkt wird. Nachdem der Leseverstärker den Datenwert so verstärkt hat, wird, da der ursprüngliche Datenwert wiederhergestellt werden sollte, die Plattenleitung in einem Zustand, in dem an die Wortleitung ein hohes Signal angelegt wird, von Hoch auf Niedrig deaktiviert.
Das folgende Verfahren kann als eines von Verfahren zum Ansteuern des bekannten ferroelektrischen Speichers verwendet werden.
Ein Speicherzellenarray wird in mehrere Unterzellenarrays unterteilt, und es wird ein Auswähl-Schalt-Signal SBSW verwendet. In einem Doppelimpulsbetrieb stellt ein erster Impuls einen Zellendatenwert wieder her, und ein zweiter Impuls stellt den logischen Wert 1 wieder her, d. h. einen hohen Datenwert, der durch den ersten Impuls zerstört wurde oder der neu zu schreiben ist. Indessen wird ein Signal SBPD dazu verwendet, den logischen Datenwert 0, d. h. einen niedrigen Datenwert, zu verfestigen. D. h., dass beim Stand der Technik nach dem Ausführen des Betriebsvorgangs des Leseverstärkers unter Verwendung des niedrigen Datenwerts auf der Bitleitung der niedrige Datenwert erneut in die Zelle eingeschrieben wird.
Jedoch bestehen beim oben genannten bekannten ferroelektrischen Speicher die folgenden Probleme.
Die Regel für kleines Design und die Zellengröße führen zu vielen Schwierigkeiten bei der Herstellung des Zellenarrays und der Peripherieeinrichtungen, wobei insbesondere die Verwendung einer Bitleitung aus polykristallinem Material mit hohem Widerstand diese Probleme ernsthafter macht. Ein hoher Bitleitungs-Widerstand und eine hohe Bitleitungs-Kapazität, wo das Verhältnis Cb/Cs (Cb: Bitleitungskapazität, Cs: Zellenladung) groß ist, begrenzen die Zellengröße. In diesem Fall ist der Wirkungsrad des Zellenarrays schlecht, was zu größerer Chipgröße führt. Darüber hinaus kann beim Schreiben eines niedrigen Datenwerts, da dieser erneut geschrieben wird, nachdem der Betriebsvorgang des Leseverstärkers, bei dem ein niedriger Datenwert auf der Bitleitung verwendet wird, abgeschlossen ist, das Schreiben des Datenwerts nicht während des Betriebs des Leseverstärkers erfolgen, was die Zellenbetriebszeitperiode und die Zykluszeitperiode erhöht.
Der Erfindung liegt die Aufgabe zugrunde, einen ferroelektrischen Speicher und ein Verfahren zu dessen Ansteuerung zu schaffen, die es erlauben, einen Datenwert unabhängig von einem Verstärkungsvorgang eines Leseverstärkers, d. h. ohne Begrenzung durch den Betrieb des Leseverstärkers, in eine Zelle zu schreiben.
Diese Aufgabe ist hinsichtlich des Speichers durch die Lehren der beigefügten unabhängigen Ansprüche 1, 9, 13 und 18 und hinsichtlich des Verfahrens durch die Lehren der unabhängigen Ansprüche 22 und 29 gelöst.
Zusätzliche Merkmale und Aufgaben der Erfindung werden in der folgenden Beschreibung dargelegt und gehen teilweise aus dieser hervor, ergeben sich aber andererseits auch beim Ausüben der Erfindung. Die Aufgaben und andere Vorteile der Erfindung werden durch die Maßnahmen erzielt, wie sie speziell in der Beschreibung, den Ansprüchen und den beigefügten Zeichnungen dargelegt sind.
Es ist zu beachten, dass sowohl die vorstehende allgemeine Beschreibung als auch die folgende detaillierte Beschreibung beispielhaft und erläuternd für die beanspruchte Erfindung sind.
Die Zeichnungen, die beigefügt sind, um das Verständnis der Erfindung zu fördern, veranschaulichen Ausführungsbeispiele der Erfindung und dienen zusammen mit der Beschreibung dazu, deren Prinzipien zu erläutern.
Fig. 1 zeigt eine Hystereseschleife eines üblichen ferroelektrischen Materials;
Fig. 2 veranschaulicht eine Einheitszelle eines bekannten nichtflüchtigen ferroelektrischen Speichers;
Fig. 3A zeigt ein zeitbezogenes Diagramm für den Betrieb des bekannten Speichers im Schreibmodus;
Fig. 3B zeigt ein zeitbezogenes Diagramm für den Betrieb des bekannten Speichers im Lesemodus;
Fig. 4 veranschaulicht ein System eines aufgeteilten Arrays ferroelektrischer Zellen gemäß einer ersten bevorzugten Ausführungsform der Erfindung;
Fig. 5 veranschaulicht detailliert das eben genannte aufgeteilte Array ferroelektrischer Zellen;
Fig. 6 veranschaulicht ein System eines Bezugszellenarray- Blocks gemäß der Erfindung;
Fig. 7 veranschaulicht ein System einer SWL-Zelle gemäß einer ersten bevorzugten Ausführungsform der Erfindung;
Fig. 8 veranschaulicht ein System eines aufgeteilten Arrays ferroelektrischer Zellen gemäß einer zweiten bevorzugten Ausführungsform der Erfindung;
Fig. 9 veranschaulicht detailliert das eben genannte aufgeteilte Array ferroelektrischer Zellen gemäß einer zweiten bevorzugten Ausführungsform der Erfindung;
Fig. 10 veranschaulicht ein System einer SWL-Zelle gemäß einer zweiten bevorzugten Ausführungsform der Erfindung;
Fig. 11 zeigt ein zeitbezogenes Diagramm zum Betrieb des aufgeteilten Arrays ferroelektrischer Zellen gemäß der ersten oder zweiten bevorzugten Ausführungsform der Erfindung;
Fig. 12 veranschaulicht detailliert das eben genannte aufgeteilte Array ferroelektrischer Zellen gemäß einer dritten bevorzugten Ausführungsform der Erfindung; und
Fig. 13 zeigt ein zeitbezogenes Diagramm zum Betrieb des aufgeteilten Arrays ferroelektrischer Zellen gemäß der dritten bevorzugten Ausführungsform der Erfindung.
Durch die Erfindung sind ein Kernschaltungssystem und ein Betriebsverfahren zum Unterdrücken einer Vergrößerung der Chipgröße, zum Gewährleisten eines stabilen Verhältnisses Cb/Cs und zum Verbessern der Betriebsgeschwindigkeit eines Chips geschaffen. Die Erfindung erleichtert es auch, eine zeitliche Verringerung der Last beim Betreiben eines Zellenkondensators unter Verwendung einer SWL-Zelle zu erzielen, wobei die Anzahl der Spaltenarrays verdoppelt werden kann. Dabei wird durch die Erfindung die durch den Zellentreiber belegte Fläche verringert, und eine Unbeständigkeit beim Laden der Wortleitungen und Plattenleitungen wird überwunden.
Nun wird das gesamte System von Blöcken um das Zellenarray herum gemäß der Erfindung erläutert.
Gemäß der Fig. 4 existieren ein oberer Arrayblock 43 und ein unterer Arrayblock 48 innerhalb des Zellenarrays, und ein Leseverstärker 45 ist mit jeder von Bitleitungen in der Mitte derselben verbunden. An jedem Ende der mit einem Datenbus io<m>, . . ., io<n> verbundenen Bitleitung existiert ein Spaltenschaltblock 41 oder 46. Die Datenbusse io<m>, . . ., io<n> für den oberen Zellenarrayblock oder den unteren Zellenarrayblock sind mit einem Hauptverstärker (nicht dargestellt) an einem Ende des gesamten Zellenarrayblocks verbunden. Der obere oder der untere Zellenarrayblock 43 oder 48 verfügt über eine Anzahl von Unterzellenarrayblöcken 44 oder 49. Entsprechend dem oberen oder unteren Zellenarrayblock 43 oder 48 existiert ein Bezugszellenarray-Block 42 oder 47. Der Bezugszellenarray-Block 42 ist zwischen dem oberen Zellenarrayblock 43 und dem diesem entsprechenden Spaltenschaltblock 41 vorhanden, und der Bezugszellenarray-Block 47 ist zwischen dem unteren Zellenarrayblock 48 und dem diesem entsprechenden Spaltenschaltblock 46 vorhanden.
Nun wird das System des oberen oder unteren Zellenarrayblocks mit den mehreren Unterzellenarrayblöcken erläutert.
Gemäß der Fig. 5 verfügt der Zellenarrayblock über mehrere in einer Richtung verlaufende Hauptbitleitungen BL<0>, . . ., BL<n>, mehrere Unterbitleitungen SBL jeweils entsprechend einem Unterzellenarray 51, die in derselben Richtung wie die Hauptbitleitungen BL<0>, . . ., BL<n> verlaufen; mehrere Paare von Teilwortleitungen (SWL1<0>, SWL2<0>), . . ., (SWL1<n>, SWL2<n>) in jedem der Unterzellenarrays 51, die in einer Richtung rechtwinklig zu den Hauptbitleitungen BL<0>, . . ., BL<n> verlaufen; und SBPD-Anlegeleitungen und SBSW-Anlegeleitungen (SBPD<0>, SBSW<0>), . . ., (SBPD<n>, SBSW<n>), die zu den Unterleitungen SBL gehören und in derselben Richtung wie die Teilwortleitungen jeweils entsprechend einem Unterzellenarray 51 verlaufen; und mehrere Schaltsteuerblöcke 52, jeweils entsprechend der SBPD und der SBSW-Anlegeleitung (SBPD<0>, SBSW<0>), . . ., (SBPD<n>, SBSW<n>) sowie jedem der Unterzellenarrays 51, um Signale SBPD und SBSW zu schalten.
Jeder der Schaltsteuerblöcke 52 verfügt über einen ersten und einen zweiten Schalttransistor 52a und 52b, die in Reihe geschaltet sind, wobei das Gate des ersten Schalttransistors 52a mit der SBPD-Anlegeleitung verbunden ist und die Elektrode auf einer Seite mit einem Anschluss VSS verbunden ist, und wobei das Gate des zweiten Schalttransistors 52b mit der SBSW-Anlegeleitung verbunden ist und die Elektrode auf einer Seite mit einer Hauptbitleitung verbunden ist, und wobei miteinander verbundene Ausgangsanschlüsse des ersten und zweiten Schalttransistors 52a und 52b mit der Unterbitleitung verbunden sind.
Jede der Hauptbitleitungen BL<0>, . . ., BL<n> wird zu einem Betriebszeitpunkt selektiv mit einer der mehreren Unterbitleitungen SBL verbunden. D. h., dass nur eines der Unterbitleitungs-Aktivierschaltsignale SBSW aktiviert wird, um eine der mehreren Unterbitleitungen auszuwählen, was es erlaubt, die Ladung auf der Bitleitung auf das Niveau der Ladung einer Unterbitleitung zu verringern. Wenn ein Unterbitleitungs-Pulldownsignal SBPD aktiviert wird, wird der Pegel der Unterbitleitung auf Vss herabgezogen.
Nun werden Systeme eines Bezugszellenarray-Blocks und eine Einheitszelle desselben beim aufgeteilten Array ferroelektrischer Zellen gemäß der Erfindung anhand der Fig. 6 und 7 erläutert.
Der Bezugszellenarray-Block verfügt über eine Anzahl von Bitleitungen BL1, BL2, BL3, . . ., BLn, die in einer Richtung innerhalb eines Einheitszellenblocks 61 verlaufen, eine Bezugswortleitung REF_W/L 63, die rechtwinklig zu den Bitleitungen verläuft, eine Bezugsplattenleitung REF_P/L 62, die parallel zur Bezugwortleitung REF_W/L verläuft, eine Anzahl von Bezugskondensatoren FC1, FC2, FC3, . . ., FCn, die parallel geschaltet sind und jeweils eine erste, mit der Bezugsplattenleitung REF_P/L verbundene Elektrode und eine zweite Elektrode aufweisen, die mit einem Speicherknoten SN der Bezugszelle verbunden ist, einen Pegelinitialisierteil 64 eines NMOS-Transistors T2, an dessen Gate ein Bezugszelle- Ausgleichssteuersignal REF_EQ angelegt wird, und dessen eine Seitenelektrode mit einem Masseanschluss GND verbunden ist und dessen andere Seitenelektrode mit dem Speicherknoten SN verbunden ist, und einen Schaltblock mit mehreren NMOS-Transistoren T1-1, T1-2, T1-w, . . . und T1-n verbunden ist, deren eine Seitenelektrode jeweils mit der Bitleitung verbunden ist und deren andere Seitenelektrode jeweils mit dem Speicherknoten SN des Bezugskondensators verbunden ist, und einem Gate, wobei alle Gates gemeinsam mit der Bezugswortleitung REF_W/L verbunden sind.
Nun wird die Einheitszelle des aufgeteilten Arrays ferroelektrischer Zellen gemäß einer ersten bevorzugten Ausführungsform der Erfindung erläutert.
Die Einheitszelle verfügt über eine erste Teilwortleitung SWL1 und eine zweite Teilwortleitung SWL2, die in der Zeilenrichtung um einen festen Abstand beabstandet verlaufen; eine erste Bitleitung BL1 und eine zweite Bitleitung BL2, die in einer Richtung rechtwinklig zur ersten und zweiten Teilwortleitung SWL1 und SWL2 verlaufen; einen ersten Transistor T1, dessen Gate mit der ersten Teilwortleitung SWL1 verbunden ist und dessen Drain mit der ersten Bitleitung BL1 verbunden ist; einen ersten ferroelektrischen Kondensator FC1, der zwischen die Source des ersten Transistors T1 und die zweite Teilwortleitung SWL2 geschaltet ist; einen zweiten Transistor T2, dessen Gate mit der zweiten Teilwortleitung SWL2 verbunden ist und dessen Drain mit der zweiten Bitleitung BL2 verbunden ist; und einen zweiten ferroelektrischen Kondensator FC2, der zwischen die Source des zweiten Transistors T2 und die erste Teilwortleitung SWL1 geschaltet ist.
Nun wird ein aufgeteiltes Array ferroelektrischer Zellen gemäß einer zweiten bevorzugten Ausführungsform der Erfindung anhand der Fig. 8 und 9 erläutert.
Gemäß der Fig. 8 verfügt das aufgeteilte Array ferroelektrischer Zellen gemäß dieser zweiten bevorzugten Ausführungsform über jeweils zweigeteilte Unterzellenarrayblöcke und einen Teilwortleitungstreiber (SWLD) im zugehörigen zentralen Teil, mit einem oberen Zellenarrayblock 83, einem unteren Zellenarrayblock 88 und mehreren Leseverstärkern 85, die jeweils mit der Bitleitung in der Mitte des oberen und unteren Zellenarrayblocks 83 und 88 verbunden sind. Es existiert ein Spaltenschaltblock 81 oder 86, der mit dem Datenbus io<m>, . . ., io<n> an jedem Ende der Bitleitung verbunden ist.
Die Datenbusse io<m>, . . ., io<n> für den oberen Zellenarrayblock 83 und den unteren Zellenarrayblock 88 sind mit dem Hauptverstärker (nicht dargestellt) an einem Ende des gesamten Zellenarrayblocks verbunden.
Sowohl der obere als auch der untere Zellenarrayblock 83 und 88 verfügt über mehrere Unterzellenarrayblöcke, wobei der obere Zellenarrayblock 83 einen Teilwortleitungstreiber (SWLD) 90a im Zentrum und die mehreren Unterzellenarrayblöcke L 84a und die Unterzellenarrayblöcke R 84b links und rechts vom Teilwortleitungstreiber 90a aufweist, und einen unteren Zellenarrayblock 88 mit einem Teilwortleitungstreiber (SWLD) 90b im Zentrum und mehreren Unterzellenarrayblöcken L 89a und Unterzellenarrayblöcken R 89b links und rechts vom Teilwortleitungstreiber 90b.
Es existieren Bezugszellenarrayblöcke 82a und 82b entsprechend den Unterzellenarrayblöcken L 84a bzw. den Unterzellenarrayblöcken R 84b sowie Bezugszellenarray-Blöcke 87a und 87b entsprechend den Unterzellenarrayblöcken L 89a bzw. den Unterzellenarrayblöcken R 89b. Die Bezugszellenarray-Blöcke 82a und 82b sind zwischen dem oberen Zellenarrayblock 83 und den diesem entsprechenden Spaltenschaltblöcken 81 vorhanden, und die Bezugszellenarray-Blöcke 87a und 87b sind zwischen dem unteren Zellenarrayblock 88 und den diesem entsprechenden Spaltenschaltblöcken 86 vorhanden. Das Detailsystem der Bezugszellenarray-Blöcke ist identisch mit demjenigen, das in Zuordnung zur Fig. 6 detailliert erläutert wurde.
Nun wird ein Detailsystem eines Zellenarrayblocks mit mehreren Unterzellenarrayblöcken L und R erläutert.
Gemäß der Fig. 9 verfügt ein Zellenarrayblock über eine Anzahl von Hauptbitleitungen BL<0>, . . ., BL<n>, die in einer Richtung verlaufen, Unterbitleitungen SBL, die den Unterzellenarrays 91 entsprechend ausgebildet sind und in derselben Richtung wie die Hauptbitleitungen BL<0>, . . ., BL<n> verlaufen, Paare von Teilwortleitungen (SWL1<0>, SWL2<0>), . . . (SWL1<n>, SWL2<n>), die jeweils im Unterzellenarrays 91 ausgebildet sind und in einer Richtung rechtwinklig zu sowohl den Hauptbitleitungen BL<0>, . . . BL<n> als auch den Unterbitleitungen verlaufen; SBPD-Anlegeleitungen und SBSW-Anlegeleitungen (SBPD<0>, SBSW<0>), . . ., (SBPD<n>, SBSW<n>), die entsprechend den Unterzellenarrays 91 ausgebildet sind und in derselben Richtung wie die Teilwortleitungen verlaufen; und eine Anzahl von zugehörig ausgebildeten Schaltsteuerblöcken 92 zwischen den SBPD, jeweils entsprechend der SBPD- Anlegeleitungen und den SBSW-Anlegeleitungen (SBPD<0>, SBSW<0>), . . ., (SBPD<n>, SBSW<n>); und den Unterzellenarrays 91, um die Signale SBPD und SBSW zu schalten.
Jeder der Schaltsteuerblöcke 92 verfügt über einen ersten und einen zweiten Schalttransistor 92a und 92b, die in Reihe geschaltet sind, wobei das Gate des ersten Schalttransistors 92a mit der SBPD-Anlegeleitung verbunden ist und die Elektrode auf einer Seite mit einem Anschluss VSS verbunden ist, und wobei das Gate des zweiten Schalttransistors 92b mit der SBSW-Anlegeleitung verbunden ist und die Elektrode auf einer Seite mit der Hauptbitleitung verbunden ist. Es existiert ein mit der Unterbitleitung verbundener Ausgangsanschluss, mit dem der erste und der zweite Transistor 92a und 92b gemeinsam verbunden sind.
Jede der Hauptbitleitungen BL<0>, . . ., BL<n> ist zu einem Betriebszeitpunkt selektiv mit einer der mehreren Unterbitleitungen SBL verbunden. D. h., dass nur eines von Unterbitleitungs-Aktivierschaltsignalen SBSW aktiviert wird, um eine der mehreren Unterbitleitungen auszuwählen, was es erlaubt, die Ladung auf der Bitleitung auf das Niveau der Ladung einer Unterbitleitung zu verringern. Es existiert ein Teilwortleitungstreiber 93, der zwischen den Unterzellenarrays 91 verläuft.
Nun wird eine Einheitszelle eines aufgeteilten Arrays ferroelektrischer Zellen gemäß einer zweiten Ausführungsform der Erfindung anhand der Fig. 10 veranschaulicht.
Die Einheitszelle verfügt über eine erste Teilwortleitung SWL1 und eine zweite Teilwortleitung SWL2, die in der Zeilenrichtung um einen festen Abstand voneinander beabstandet verlaufen; eine erste Bitleitung BL1 und eine zweite Bitleitung BL2, die in einer Richtung rechtwinklig zur ersten und zweiten Teilwortleitung SWL1 und SWL2 verlaufen; ein erster Transistor T1 links vom Teilwortleitungstreiber, dessen Gate mit der ersten Teilwortleitung SWL1 verbunden ist und dessen Drain mit der ersten Bitleitung BL1 verbunden ist; ein erster ferroelektrischer Kondensator FC1, der zwischen die Source des ersten Transistors T1 und die zweite Teilwortleitung SWL2 geschaltet ist; ein zweiter Transistor T2 rechts vom Teilwortleitungstreiber, dessen Gate mit der zweiten Teilwortleitung SWL2 verbunden ist und dessen Drain mit der zweiten Bitleitung BL2 verbunden ist; und ein zweiter ferroelektrischer Kondensator FC2, der zwischen die Source des zweiten Transistors T2 und die erste Teilwortleitung SWL1 geschaltet ist.
Nun wird der Betrieb des aufgeteilten Arrays ferroelektrischer Zellen gemäß der ersten oder zweiten bevorzugten Ausführungsform der Erfindung anhand der Fig. 11 veranschaulicht. Dabei wird der zeitliche Ablauf des Auftretens des Bezugssignals als Erstes erläutert.
Während eines vorigen Zyklus ist ein Signal REF_EQ hoch, um den Bezugskondensator in einem entladenen Zustand zu belassen. In einer Periode A verfügt das Signal REF_PL über einen Signalverlauf mit niedrigem Impuls, um den Bezugskondensator zu laden, während REF_EQ immer noch hoch ist. In einer Periode B wird, um für einen Bezugspegel für die Bitleitung BL zu sorgen, die im ferroelektrischen Bezugskondensator in der Periode A gespeicherte Ladung erneut entladen. Um dies auszuführen, wird das Signal REF_EQ auf einen niedrigen Impuls deaktiviert, das Signal REF_WL wird auf einen hohen Impuls aktiviert und das Signal REF_PL wird auf Hoch überführt. Demgemäß tritt auf der Bitleitung BL der Bezugspegel auf. Das Signal REF_EQ wird ab einer Periode C und danach erneut auf Hoch gebracht, um den Bezugspegel erneut auf Niedrig rückzustellen.
Nun wird der Betrieb des SWL-Zellenarrays erläutert.
Während des vorigen Zyklus, der eine Periode zum Vorabladen der Bitleitung ist, befinden sich die Bitleitung BL und die Unterbitleitung in einem voneinander getrennten Zustand, da das Unterbitleitungs-Aktivierschaltsignal SBSW auf Niedrig deaktiviert ist und die Unterbitleitung SBL vorab auf Niedrig geladen wird, wenn das Unterbitleitungs-Pulldownsignal SBPD auf Hoch übergeht. Die Bitleitung BL wird gesondert vorab auf Niedrig geladen. In der Periode A wird das Bitleitungs-Pulldownsignal SBPD auf Niedrig deaktiviert, wenn eine Adresse decodiert wird. Das erste Teilwortleitungs-Anlegesignal SWL1 wird in den Perioden B, C, D und E aktiviert, und es erzeugt insbesondere in der Periode E eine Spannung (Vcc+aVtn) über der externen Versorgungsspannung, wobei a ein Wert größer als 1,5 ist. Das zweite Teilwortleitungs- Anlegesignal SWL2 wird in den Perioden B, C, D und F auf Hoch aktiviert, in den restlichen Perioden auf Niedrig deaktiviert, und es erzeugt in der Periode F eine Spannung (Vcc+aVtn) über der externen Versorgungsspannung Vcc. Daher weist das erste Teilwortleitungs-Anlegesignal SWL1 einen Einzelimpuls-Signalverlauf auf, und das zweite Teilwortleitungs-Anlegesignal SWL2 weist einen Doppelimpuls-Signalverlauf auf. Das Unterbitleitungs-Aktivierschaltsignal SBSW weist ebenfalls einen Doppelimpuls-Signalverlauf auf. In der Periode B wird der erste hohe Impuls erzeugt, um über die Unterbitleitung SBL einen Zellendatenwert an die Bitleitung BL anzulegen, und es erfolgt eine Deaktivierung in den Perioden C und D auf Niedrig, um einen Signalfluss in der Unterbitleitung SBL und der Bitleitung BL zu unterbinden. Dann wird das Signal SBSW in den Perioden E und F erneut auf Hoch aktiviert, um den zweiten Impuls (Vcc+aVtn) über Vcc zu erzeugen, wobei a einen Wert größer als 1,5 aufweist. Im Unterbitleitungs-Aktivierschaltsignal SBSW ist der erste Impuls ein Vorgang zum Laden des Zellendatenwerts auf die Bitleitung, und der zweite Impuls ist ein Schritt zum Wiederherstellen oder Neueinschreiben des logischen Werts 1, d. h. eines hohen Datenwerts, der durch den ersten Impuls zerstört wurde, oder zum vollständig neuen Einschreiben. In der Periode E wird ein hoher Datenwert im ersten ferroelektrischen Kondensator FC1 wiederhergestellt oder neu eingeschrieben, und in der Periode F wird ein hoher Datenwert im zweiten ferroelektrischen Kondensator FC2 wiederhergestellt oder neu eingeschrieben.
Um den logischen Wert 0, d. h. einen niedrigen Datenwert, neu einzuschreiben, wird das Unterbitleitungs-Pulldownsignal SBPD verwendet. D. h., der Datenwert wird nicht vor der Beendigung des Betriebs des Leseverstärkers unter Verwendung des niedrigen Datenwerts auf der Bitleitung eingeschrieben, und ein niedriger Datenwert wird unter Verwendung des Unterbitleitungs-Pulldownsignals SBPD in die Zelle eingeschrieben. Beim erfindungsgemäßen Datenschreibvorgang kann, da das Schreiben eines niedrigen Datenwerts unabhängig vom Betrieb des Leseverstärkers ausgeführt werden kann, der Datenschreibvorgang selbst dann ausgeführt werden, wenn der Leseverstärker in Betrieb ist, was die Zellenbetriebs-Zeitperiode und eine Zykluszeitperiode dadurch verkürzen kann, dass eine Zeitperiode beseitigt wird, die dazu erforderlich war, einen niedrigen Datenwert nach einer Datenverstärkung durch den Leseverstärker erneut fest einzuspeichern. Genauer gesagt, wird ein niedriger Datenwert durch das Unterbitleitungs-Pulldownsignal SBPD erneut fest eingespeichert, und es wird nur ein hoher Datenwert mittels der Bitleitung BL neu eingeschrieben. Dabei wird, für einen nicht ausgewählten Unterzellenarrayblock, das Unterbitleitungs-Aktivierschaltsignal SBSW auf Niedrig deaktiviert, und das Unterbitleitungs-Pulldownsignal SBPD wird auf Hoch gehalten, um die Unterbitleitung auf Niedrig zu halten. Indessen wird ein Leseverstärker-Aktiviersignal SEN in den Perioden C, D, E und F auf Hoch aktiviert, um einen auf einer Bitleitung erfassten Datenwert zu verstärken. Der so verstärkte hohe Datenwert wird in den Perioden E und F erneut wiederhergestellt. Wenn ein Spaltenauswählsignal C/S in der Periode D zu einem Zeitpunkt, zu dem der Verstärkungsvorgang beendet ist, auf Hoch aktiviert wird, wird der verstärkte Bitleitungs-Datenwert auf einen Datenbus außerhalb des Zellenarrays geladen. Dagegen wird in einem Schreibmodus, da ein Datenwert auf einem externen Datenbus zwangsweise den Datenwert auf der Bitleitung verändert, ein neuer hoher Datenwert in den Perioden E und F geschrieben.
Nun werden ein System und ein Verfahren zum Betreiben eines Arrays ferroelektrischer Zellen gemäß einer dritten bevorzugten Ausführungsform anhand der Fig. 12 erläutert. Ein Grundzellenarraysystem eines Arrays ferroelektrischer Zellen gemäß dieser dritten bevorzugten Ausführungsform ist dergestalt, wie es in der Fig. 4 dargestellt ist, und ein Bezugszellenarray-Block desselben ist dergestalt, wie es in der Fig. 6 dargestellt ist, jedoch mit der Ausnahme, dass nicht die Teilwortleitung SWL, sondern eine Einheitszelle unter Verwendung einer Zellenplattenleitung P/L verwendet wird.
Das Array ferroelektrischer Zellen gemäß einer dritten bevorzugten Ausführungsform der Erfindung verfügt über eine Anzahl von in einer Richtung verlaufenden Hauptbitleitungen BL<0>, . . ., BL<n>; eine Anzahl von Unterbitleitungen SBL jeweils entsprechend einem Unterzellenarray 121, die in derselben Richtung wie die Hauptbitleitungen BL<0>, . . ., BL<n> verlaufen; eine Anzahl von Paaren von Wortleitungen/Plattenleitungen (W/L<0>, P/L2<0>, . . ., (W/L<n>, P/L<n>) in jedem Unterzellenarray 121, die in einer Richtung rechtwinklig sowohl zu den Hauptbitleitungen BL<0>, . . ., BL<n> als auch der Unterbitleitungen SBL verlaufen; SBPD-Anlegeleitungen und SBSW-Anlegeleitungen (SBPD<0>, SBSW<0>), . . ., (SBPD<n>, SBSW<n>), die in derselben Richtung wie die Paare von Wortleitungen/Plattenleitungen (W/L<0>, P/L2<0>), . . ., (W/L<n>, P/L<n>) verlaufen, mit jeweiliger Entsprechung zum Unterzellenarray 121; und mehrere Schaltsteuerblöcke 122 jeweils entsprechend der SBPD-Anlegeleitung und der SBSW-Anlegeleitung (SBPD<0>, SBSW<0>), . . ., (SBPD<n>, SBSW<n>), und jedem der Unterzellenarrays 121, um ein Signal SBPD und ein Signal SBSW zu schalten.
Jeder der Schaltsteuerblöcke 122 verfügt über einen ersten und einen zweiten Schalttransistor 122a und 122b, die in Reihe geschaltet sind, wobei das Gate des ersten Schalttransistors 122a mit der SBPD-Anlegeleitung verbunden ist und die Elektrode auf einer Seite mit einem Anschluss VSS verbunden ist, und wobei das Gate des zweiten Schalttransistors 122b mit der SBSW-Anlegeleitung verbunden ist, die Elektrode auf einer Seite mit einer Hauptbitleitung verbunden ist, und wobei ein Ausgangsanschluss des ersten und des zweiten Schalttransistors 122a und 122b gemeinsam an die Unterbitleitung angeschlossen sind.
Jede der Hauptbitleitungen BL<0>, . . ., BL<n> ist zu einem Betriebszeitpunkt mit einer der mehreren Unterbitleitungen SBL verbunden. D. h., dass nur eines von Unterbitleitungs- Aktivierschaltsignalen SBSW aktiviert wird, um eine der mehreren Unterbitleitungen auszuwählen, was es erlaubt, die Ladung auf der Bitleitung auf das Niveau der Ladung einer Unterbitleitung abzusenken. Wenn ein Unterbitleitungs-Pulldownsignal SBPD aktiviert wird, wird der Pegel der Unterbitleitung auf Vss herabgezogen.
Das System einer Einheitszelle ist dergestalt, wie es in der Fig. 2 dargestellt ist.
Nun wird der Betrieb des Arrays ferroelektrischer Zellen gemäß der dritten bevorzugten Ausführungsform der Erfindung anhand der Fig. 13 veranschaulicht. Als Erstes wird der zeitliche Ablauf des Auftretens des Bezugssignals erläutert.
Während eines vorigen Zyklus befinden sich Signale REF_BL und REF_EQ auf Hoch, um den Bezugskondensator in einem entladenen Zustand zu belassen. In einer Periode A verfügt das Signal REF_PL über einen Signalverlauf mit niedrigem Impuls und das Signal REF_EQ ist immer noch hoch, um den Bezugskondensator zu laden. In einer Periode B wird, um für einen Bezugspegel auf der Bitleitung BL zu sorgen, die im ferroelektrischen Bezugskondensator in der Periode A gespeicherte Ladung erneut entladen. Um dies auszuführen, wird das Signal REF_EQ auf einen niedrigen Impuls deaktiviert, das Signal REF_WL wird auf einen hohen Impuls aktiviert, und das Signal REF_PL wird auf Hoch überführt. Demgemäß tritt auf der Bitleitung BL der Bezugspegel auf. Das Signal REF_EQ wird ab der Periode C und danach auf Hoch überführt, um den Bezugspegel erneut auf Niedrig rückzustellen.
Nun wird der Betrieb des SWL-Zellenarrays erläutert.
Während des vorigen Zyklus, der eine Periode zum Vorabladen der Bitleitung ist, befinden sich die Bitleitung BL und die Unterbitleitung in einem voneinander getrennten Zustand, da das Unterbitleitungs-Aktivierschaltsignal SBSW auf Niedrig deaktiviert ist und die Unterbitleitung SBL auf Niedrig vorab geladen wird, wenn das Unterbitleitungs-Pulldownsignal SBPD auf Hoch übergeht. Die Bitleitung BL wird gesondert auf Niedrig vorab geladen. In der Periode A wird das Unterbitleitungs-Pulldownsignal SBPD auf Niedrig deaktiviert, wenn eine Adresse decodiert wird. Das Wortleitungs-Anlegesignal WL wird in den Perioden B, C, D und E auf Hoch aktiviert, und es erzeugt insbesondere in der Periode E eine Spannung (Vcc+aVtn) über der externen Versorgungsspannung, wobei a ein Wert größer als 1,5 ist. Das Plattenleitungs-Anlegesignal PL wird in den Perioden B, C und D auf Hoch aktiviert und in den restlichen Perioden deaktiviert. Daher weisen sowohl das Wortleitungs-Anlegesignal WL als auch das Plattenleitungs-Anlegesignal PL einen Einzelimpuls-Signalverlauf auf. Das Unterbitleitungs-Aktivierschaltsignal SBSW weist einen Doppelimpuls-Signalverlauf auf. In der Periode B wird der erste hohe Impuls erzeugt, um einen Zellendatenwert über die Unterbitleitung SBL an die Bitleitung BL anzulegen, und es erfolgt eine Deaktivierung in den Perioden C und D, um den Signalfluss in der Unterbitleitung SBL und der Bitleitung BL zu unterbinden. Dann wird das Signal SBSW in den Perioden E und F erneut auf Hoch aktiviert, um den zweiten Impuls (Vcc+aVtn) über Vcc zu erzeugen, wobei a einen Wert größer als 1,5 aufweist. Im Unterbitleitungs-Aktivierschaltsignal SBSW entspricht der erste Impuls einem Vorgang zum Laden des Zellendatenwerts auf die Bitleitung, und der zweite Impuls ist ein Schritt zum Wiederherstellen oder neuen Einschreiben des logischen Werts 1, d. h. eines hohen Datenwerts, der beim ersten Impuls zerstört wurde oder vollständig neu einzuschreiben ist.
Um den Wert 0, d. h. den niedrigen Datenwert, neu einzuschreiben, wird das Unterbitleitungs-Pulldownsignal SBPD verwendet. D. h., dass der Datenwert erneut nicht vor der Beendigung des Betriebs des Leseverstärkers unter Verwendung des niedrigen Datenwerts auf der Bitleitung eingeschrieben wird, wobei ein niedriger Datenwert unter Verwendung des Unterbitleitungs-Pulldownsignals SBPD in die Zelle geschrieben wird. Daher kann beim erfindungsgemäßen Datenschreibvorgang, da das Einschreiben eines niedrigen Datenwerts unabhängig vom Betrieb des Leseverstärkers ausgeführt werden kann, der Datenschreibvorgang selbst dann ausgeführt werden, wenn der Leseverstärker in Betrieb ist, was die Zellenbetrieb-Zeitperiode und eine Zykluszeitperiode dadurch verkürzen kann, dass eine Zeitperiode eingespart wird, die dazu erforderlich war, einen niedrigen Datenwert nach einer Datenverstärkung durch einen Leseverstärker wiederherzustellen. Genauer gesagt, wird ein niedriger Datenwert durch das Unterbitleitungs-Pulldownsignal SBPD wiederhergestellt, und nur ein hoher Datenwert wird erneut durch die Bitleitung BL eingeschrieben. Als Verfahren zum Wiederherstellen eines niedrigen Datenwerts wird das Signal SBPD in den Perioden C und D auf Hoch eingestellt, um die Unterbitleitung zwangsweise herunterzuziehen. In diesem Fall wird, da die Signale WL und PL im hohen, aktivierten Zustand vorliegen, der niedrige Datenwert erneut durch den niedrigen Pegel in die Zelle geschrieben. In einem nicht ausgewählten Unterzellenarrayblock wird das Unterbitleitungs-Aktivierschaltsignal SBSW auf Niedrig deaktiviert, und das Unterbitleitungs-Pulldownsignal SBPD befindet sich auf dem hohen Pegel, um die Unterbitleitung auf Niedrig zu halten. Indessen wird das Leseverstärker-Aktiviersignal SEN in den Perioden C, D und E auf Hoch aktiviert, um einen gelesenen Bitleitungs-Datenwert zu verstärken. Der so verstärkte hohe Datenwert wird in der Periode E erneut wiederhergestellt. Wenn in der Periode D zum Zeitpunkt des Beendens des Verstärkungsvorgangs ein Spaltenauswählsignal C/S auf Hoch aktiviert wird, wird der verstärkte Bitleitungs-Datenwert auf einen Datenbus außerhalb des Zellenarrays geladen. Andererseits wird in einem Schreibmodus, da ein Datenwert auf einem externen Datenbus den Datenwert auf der Bitleitung zwangsweise ändert, in der Periode E ein neuer hoher Datenwert geschrieben.
Wie erläutert, weisen ein ferroelektrischer Speicher und ein Verfahren zu dessen Ansteuerung gemäß der Erfindung die folgenden Vorteile auf:

- Die Verringerung des Bitleitungswiderstands und der Kapazität erlauben eine effiziente Herstellung des Zellenarrays und eine Verbesserung von Bauteileigenschaften, unabhängig von der Designregel.
- Das Schreiben eines niedrigen Datenwerts in eine Zelle unter Verwendung des Unterbitleitungs-Pulldownsignals SBPD erlaubt ein unabhängiges Schreiben eines niedrigen Datenwerts, unabhängig vom Betrieb des Leseverstärkers, was es ermöglicht, einen Datenschreibvorgang selbst während Betriebs des Leseverstärkers auszuführen, wodurch eine Zeitperiode beseitigt wird, die dazu erforderlich ist, einen niedrigen Datenwert wiederherzustellen, und die sich an den Verstärkungsvorgang durch den Leseverstärker anschließt, wodurch die Zellenbetrieb-Zeitperiode und die Zykluszeitperiode verkürzt werden.

Claims

1. Ferroelektrischer Speicher mit:
einem Zellenarrayblock mit Unterzellenarrayblöcken mit jeweils einer Anzahl von Einheitszellen, wobei die Unterzellenarrayblöcke regelmäßig in Spalten und Zeilen angeordnet sind;
einer Anzahl von Hauptbitleitungen, die in einer Richtung verlaufen und jeweils entsprechend den Spaltenarrayblöcken in Spalteneinheiten angeordnet sind;
einer Anzahl von Unterbitleitungen, die in derselben Richtung wie die Hauptbitleitungen in eineindeutiger Entsprechung zu den Unterzellenarrayblöcken verlaufen;
einer Anzahl von Paaren von SBPD-Anlegeleitungen und SBSW- Anlegeleitungen, die in einer Richtung rechtwinklig zu den Hauptbitleitungen, jeweils entsprechend einem Unterzellenarrayblock verlaufen, um ein Unterbitleitungs-Aktivierschaltsignal SBSW und ein Unterbitleitungs-Pulldownsignal SBPD anzulegen; und
Schaltsteuerblöcken jeweils entsprechend dem Unterzellenarrayblock, um die Unterbitleitungen selektiv auf das Unterbitleitungs-Aktivierschaltsignal SBSW und das Unterbitleitungs-Pulldownsignal SBPD hin zu aktivieren oder herabzuziehen.

2. Ferroelektrischer Speicher nach Anspruch 1, dadurch gekennzeichent, dass der Schaltsteuerblock Folgendes aufweist: einen ersten und einen zweiten Schalttransistor, die in Reihe geschaltet sind, wobei das Gate des ersten Schalttransistors mit der SBPD-Anlegeleitung verbunden ist und die Elektrode auf einer Seite mit einem Anschluss VSS verbunden ist, und wobei das Gate des zweiten Schalttransistors mit der SBSW-Anlegeleitung verbunden ist und die Elektrode auf einer Seite desselben mit einer Hauptbitleitung verbunden ist, und wobei der Ausgangsanschluss des ersten und des zweiten Schalttransistors gemeinsam mit der Unterbitleitung verbunden sind.

3. Ferroelektrischer Speicher nach Anspruch 1, dadurch gekennzeichnet, dass die Einheitszelle Folgendes aufweist:
eine erste Teilwortleitung (SWL1) und eine zweite Teilwortleitung (SWL2), die in der Zeilenrichtung um einen festen Abstand voneinander beabstandet verlaufen;
eine erste Bitleitung (BL1) und eine zweite Bitleitung (BL2), die in einer Richtung rechtwinklig zur ersten und zur zweiten Teilwortleitung verlaufen;
einen ersten Transistor (T1), dessen Gate mit der ersten Teilwortleitung verbunden ist und dessen Drain mit der ersten Bitleitung verbunden ist; einen ersten ferroelektrischen Kondensator (FC1), der zwischen die Source des ersten Transistors und die zweite Teilwortleitung geschaltet ist;
einen zweiten Transistor (T2), dessen Gate mit der zweiten Teilwortleitung verbunden ist und dessen Drain mit der zweiten Bitleitung verbunden ist; und
einen zweiten ferroelektrischen Kondensator (FC2), der zwischen die Source des zweiten Transistors und die erste Teilwortleitung geschaltet ist.

4. Ferroelektrischer Speicher nach Anspruch 1, gekennzeichnet durch einen Teilwortleitungstreiber, der in Spalteneinheiten zwischen benachbarten Unterzellenarrayblöcken angeordnet und mit diesen verbunden ist.

5. Ferroelektrischer Speicher nach Anspruch 4, dadurch gekennzeichnet, dass die Einheitszelle Folgendes aufweist:
eine erste Teilwortleitung (SWL1) und eine zweite Teilwortleitung (SWL2), die in der Zeilenrichtung um einen festen Abstand voneinander beabstandet verlaufen;
eine erste Bitleitung (BL1) und eine zweite Bitleitung (BL2), die in einer Richtung rechtwinklig zur ersten und zur zweiten Teilwortleitung verlaufen;
einen ersten Transistor (T1) auf der linken Seite des Teilwortleitungstreibers, dessen Gate mit der ersten Teilwortleitung verbunden ist und dessen Drain mit der ersten Bitleitung verbunden ist;
einen ersten ferroelektrischen Kondensator (FC1), der zwischen die Source des ersten Transistors und die zweite Teilwortleitung geschaltet ist;
einen zweiten Transistor (T2) auf der rechten Seite des Teilwortleitungstreibers, dessen Gate mit der zweiten Teilwortleitung verbunden ist und dessen Drain mit der zweiten Bitleitung verbunden ist; und
einen zweiten ferroelektrischen Kondensator (FC2), der zwischen die Source des zweiten Transistors und die erste Teilwortleitung geschaltet ist.

6. Ferroelektrischer Speicher nach Anspruch 1, dadurch gekennzeichnet, dass eine Einheitszelle Folgendes aufweist:
eine in einer Richtung ausgebildete Bitleitung (B/L);
eine rechtwinklig zur Bitleitung ausgebildete Wortleitung (W/L);
eine Plattenleitung (P/L), die von der Wortleitung beabstandet in der Richtung derselben verläuft;
einen Transistor (T1), dessen Gate mit der Wortleitung verbunden ist und dessen Source mit der Bitleitung verbunden ist; und
einen ferroelektrischen Kondensator (FC1), dessen erster Anschluss mit dem Drain des Transistors verbunden ist und dessen zweiter Anschluss mit der Plattenleitung verbunden ist.

7. Ferroelektrischer Speicher nach Anspruch 1, dadurch gekennzeichnet, dass der Zellenarrayblock Folgendes aufweist:
einen oberen Zellenarrayblock;
reinen unteren Zellenarrayblock;
einen Leseverstärker zwischen dem oberen und dem unteren Zellenarrayblock; und
Bezugszellenarray-Blöcke, die jeweils entsprechend dem oberen und dem unteren Zellenarrayblock an den Außenseiten derselben angeordnet sind.

8. Ferroelektrischer Speicher nach Anspruch 7, dadurch gekennzeichnet, dass ein Bezugszellenarray-Block Folgendes aufweist:
eine Anzahl von in einer Richtung verlaufenden Bitleitungen;
eine rechtwinklig zu den Bitleitungen verlaufende Bezugswortleitung;
eine parallel zur Bezugswortleitung verlaufende Bezugsplattenleitung;
eine Anzahl von Bezugskondensatoren, die parallel geschaltet sind und jeweils eine erste, mit der Bezugsplattenleitung verbundene Elektrode und eine zweite, mit einem Speicherknoten der Bezugszelle verbundene Elektrode aufweisen;
einen Pegelinitialisierungsteil eines NMOS-Transistors (T2), an dessen Gate ein Bezugszelle-Ausgleichssteuersignal angelegt wird und dessen Elektrode auf einer Seite mit einem Masseanschluss (GND) verbunden ist und dessen Elektrode auf der anderen Seite mit dem Speicherknoten verbunden ist; und
einen Schaltblock mit mehreren NMOS-Transistoren, dessen Elektrode auf einer Seite mit der Bitleitung verbunden ist, dessen Elektrode auf der anderen Seite mit dem Speicherknoten (SN) des Bezugskondensators verbunden ist und dessen Gate mit der Bezugswortleitung verbunden ist.

9. Ferroelektrischer Speicher mit:
einem Zellenarrayblock mit Unterzellenarrayblöcken mit jeweils in einer Spalten- und einer Zeilenrichtung regelmäßig angeordneten Einheitszellen;
einer Anzahl von in einer Richtung verlaufenden Bitleitungen (BL<0>, . . ., BL<n>);
einer Anzahl von Unterbitleitungen (SBL), die jeweils einem Unterzellenarrayblock entsprechen und in derselben Richtung wie die Hauptbitleitungen verlaufen;
einer Anzahl von Paaren von Teilwortleitungen ((SWL1<0>, SWL2<0>), . . ., (SWL1<n>, SWL2<n>)) in jedem der Unterzellenarrayblöcke, die in einer Richtung parallel sowohl zu den Hauptbitleitungen als auch den Unterbitleitungen verlaufen;
SBPD-Anlegeleitungen und SBSW-Anlegeleitungen ((SBPD<0>, SBSW<0>), . . ., (SBPD<n>, SBSW<n>)), die in derselben Richtung wie die Teilwortleitungen jeweils dem Unterzellenarrayblock entsprechend verlaufen; und
einer Anzahl von Schaltsteuerblöcken, die jeweils entsprechend der SBPD- und der SBSW-Anlegeleitung und einem Raum zwischen benachbarten Unterzellen angeordnet sind, um Signale SBPD und SBSW zu schalten.

10. Ferroelektrischer Speicher nach Anspruch 9, dadurch gekennzeichnet, dass der Schaltsteuerblock Folgendes aufweist: einen ersten und einen zweiten Schalttransistor, die in Reihe geschaltet sind, wobei das Gate des ersten Schalttransistors mit der SBPD-Anlegeleitung verbunden ist und die Elektrode auf einer Seite mit einem Anschluss VSS verbunden ist, und wobei das Gate des zweiten Schalttransistors mit der SBSW-Anlegeleitung verbunden ist und die Elektrode auf einer Seite desselben mit einer Hauptbitleitung verbunden ist, und wobei der Ausgangsanschluss des ersten und des zweiten Schalttransistors gemeinsam mit der Unterbitleitung verbunden sind.

11. Ferroelektrischer Speicher nach Anspruch 9, dadurch gekennzeichnet, dass zu einem jeweiligen Zeitpunkt nur eines der Unterbitleitungs-Aktivierschaltsignal aktiviert wird, wodurch zu einem jeweiligen Zeitpunkt jede der Bitleitungen (BL<0>, . . ., BL<n>) selektiv mit einer der mehreren Unterbitleitungen (SBL) verbunden wird.

12. Ferroelektrischer Speicher nach Anspruch 9, dadurch gekennzeichnet, dass dann, wenn das Unterbitleitungs-Pulldownsignal (SBPD) aktiviert wird, der Pegel der ausgewählten Unterbitleitung auf Vss herabgezogen wird.

13. Ferroelektrischer Speicher mit:
einem Zellenarrayblock mit Unterzellenarrayblöcken mit jeweils einer Anzahl von in einer Spalten- und einer Zeilenrichtung regelmäßig angeordneten Einheitszellen;
einem Teilwortleitungstreiber, der in der Mitte der in Spalteneinheiten unterteilten Unterzellenarrayblöcken angeordnet ist;
einer Anzahl von in einer Richtung fortlaufenden Hauptbitleitungen (BL<0>, . . ., BL<n>);
einer Anzahl von Unterbitleitungen (SBL), die jeweils einem Unterzellenarrayblock entsprechen und in derselben Richtung wie die Hauptbitleitungen verlaufen;
einer Anzahl von Paaren von Teilwortleitungen ((SWL1<0>, SWL2<0>), . . ., (SWL1<n>, SWL2<n>)) in jedem der Unterzellenarrayblöcke, die in einer Richtung rechtwinklig sowohl zu den Hauptbitleitungen als auch den Unterbitleitungen verlaufen;
SBPD- und SBSW-Anlegeleitungen ((SBPD<0>, SBSW<0>), . . ., (SBPD<n>, SBSW<n>)), die in derselben Richtung wie die Teilwortleitungen, jeweils dem Unterzellenarrayblock entsprechend, verlaufen; und
einer Anzahl von Schaltsteuerblöcken, die jeweils entsprechend der SBPD- und der SBSW-Anlegeleitung und einem Raum zwischen benachbarten Unterzellenarrays angeordnet sind, um Signale SBPD und SBSW zu schalten.

14. Ferroelektrischer Speicher nach Anspruch 13, dadurch gekennzeichnet, dass der Schaltsteuerblock Folgendes aufweist: einen ersten und einen zweiten Schalttransistor, die in Reihe geschaltet sind, wobei das Gate des ersten Schalttransistors mit der SBPD-Anlegeleitung verbunden ist und die Elektrode auf einer Seite mit einem Anschluss VSS verbunden ist, und wobei das Gate des zweiten Schalttransistors mit der SBSW-Anlegeleitung verbunden ist und die Elektrode auf einer Seite desselben mit einer Hauptbitleitung verbunden ist, und wobei der Ausgangsanschluss des ersten und des zweiten Schalttransistors gemeinsam mit der Unterbitleitung verbunden sind.

15. Ferroelektrischer Speicher nach Anspruch 13, dadurch gekennzeichnet, dass, da nur eines der Unterbitleitungs-Aktivierschaltsignale zu einem jeweiligen Zeitpunkt aktiviert wird, jede der Hauptbitleitungen (BL<0>, . . ., BL<n>) zu einem jeweiligen Betriebszeitpunkt selektiv mit einer der mehreren Unterbitleitungen (SBL) verbunden wird.

16. Ferroelektrischer Speicher nach Anspruch 13, dadurch gekennzeichnet, dass dann, wenn das Unterbitleitungs-Pulldownsignal (SBPD) aktiviert wird, der Pegel der ausgewählten Unterbitleitung auf Vss herabgezogen wird.

17. Ferroelektrischer Speicher nach Anspruch 13, dadurch gekennzeichnet, dass der Teilwortleitungstreiber mit den Paaren von Teilwortleitungen ((SWL1<0>, (SWL2<0>), . . ., (SWL1<n>, SWL2<n>)) benachbarter Unterzellenarrayblöcke verbunden ist.

18. Ferroelektrischer Speicher mit:
einem Zellenarrayblock unter Unterzellenarrayblöcken mit jeweils einer Anzahl von regelmäßig in einer Spalten- und einer Zeilenrichtung angeordneten Einheitszellen;
einer Anzahl von in einer Richtung verlaufenden Hauptbitleitungen (BL<0>, . . ., BL<n>);
einer Anzahl von Unterbitleitungen (SBL), die jeweils einem Unterzellenarrayblock entsprechen und in derselben Richtung wie die Hauptbitleitungen verlaufen;
einer Anzahl von Paaren von Wortleitungen/Plattenleitungen ((W/L<0>, P/L<0>), . . ., (W/L<n>, P/L<n>)) in jedem der Unterzellenarrayblöcke, die in einer Richtung rechtwinklig sowohl zu den Hauptbitleitungen als auch den Unterbitleitungen verlaufen;
SBPD- und SBSW-Anlegeleitungen ((SBPD<0>, SBSW<0>), . . ., (SBPD<n>, SBSW<n>)), die in derselben Richtung wie die Paare von Wortleitungen/Plattenleitungen verlaufen und jeweils dem Unterzellenarrayblock entsprechend angeordnet sind; und
einer Anzahl von Schaltsteuerblöcken, die jeweils entsprechend der SBPD- und der SBSW-Anlegeleitung und einem Raum zwischen benachbarten Unterzellenarrays angeordnet sind, um Signale SBPD und SBSW zu schalten.

19. Ferroelektrischer Speicher nach Anspruch 18, dadurch gekennzeichnet, dass der Schaltsteuerblock Folgendes aufweist: einen ersten und einen zweiten Schalttransistor, die in Reihe geschaltet sind, wobei das Gate des ersten Schalttransistors mit der SBPD-Anlegeleitung verbunden ist und die Elektrode auf einer Seite mit einem Anschluss VSS verbunden ist, und wobei das Gate des zweiten Schalttransistors mit der SBSW-Anlegeleitung verbunden ist und die Elektrode auf einer Seite desselben mit einer Hauptbitleitung verbunden ist, und wobei der Ausgangsanschluss des ersten und des zweiten Schalttransistors gemeinsam mit der Unterbitleitung verbunden sind.

20. Ferroelektrischer Speicher nach Anspruch 18, dadurch gekennzeichnet, dass, da nur eines der Unterbitleitungs-Aktivierschaltsignale zu einem jeweiligen Zeitpunkt aktiviert wird, jede der Hauptbitleitungen (BL<0>, . . ., BL<n>) zu einem jeweiligen Betriebszeitpunkt selektiv mit einer der mehreren Unterbitleitungen (SBL) verbunden wird.

21. Ferroelektrischer Speicher nach Anspruch 18, dadurch gekennzeichnet, dass dann, wenn das Unterbitleitungs-Pulldownsignal (SBPD) aktiviert wird, der Pegel der ausgewählten Unterbitleitung auf Vss herabgezogen wird.

22. Verfahren zum Ansteuern eines ferroelektrischen Speichers mit Teilwortleitungsstruktur zum Aktivieren und Herunterziehen einer Unterbitleitung, die auf ein Unterbitleitungs-Aktivierschaltsignal (SBSW) und ein Unterbitleitungs- Pulldownsignal (SBPD) hin ausgewählt wurde, gekennzeichnet durch

a) Aktivieren eines ersten Teilwortleitungs-Anlegesignals (SWL1) in Perioden B, C, D und E auf Hoch sowie eines zweiten Teilwortleitungs-Anlegesignals (SWL2) in Perioden B, C, D und F auf Hoch, wobei ein kontinuierlicher Aktivierungszyklus in Perioden A, B, C, D, E und F unterteilt ist;

b) Aktiveren des Signals SBSW in der Periode B als Erstes auf Hoch, um einen Zellendatenwert über eine Unterbitleitung (SBL) an eine Bitleitung anzulegen, Deaktivieren des Signals SBSW in den Perioden C und D auf Niedrig, um Signalflüsse auf der Unterbitleitung und der Bitleitung zu unterbinden, und Aktivieren des Signals SBSW in den Perioden E und F für das zweite Mal erneut auf Hoch, um den logischen Wert 1, d. h. einen in der Periode B zerstörten oder vollständig neu einzuschreibenden hohen Datenwert wiederherzustellen oder neu zu schreiben; und

c) Schreiben des logischen Werts 0, d. h. eines niedrigen Datenwerts, unter Verwendung des Unterbitleitungs-Pulldownsignals (SBPD), das nur in den Perioden C und D auf Hoch aktiviert wird, unabhängig vom Betrieb eines Leseverstärkers.

23. Verfahren nach Anspruch 22, dadurch gekennzeichnet, dass der Datenschreibvorgang auf das Unterbitleitungs-Aktivierschaltsignal (SBSW) und das Unterbitleitungs-Pulldownsignal (SBPD) hin in der Einheit einer Anzahl von Unterzellenarrayblöcken im Zellenarrayblock erfolgt und in einem nicht ausgewählten Unterzellenarrayblock das Unterbitleitungs-Aktivierschaltsignal auf Niedrig deaktiviert wird und das Unterbitleitungs-Pulldownsignal auf Hoch aktiviert wird, um die Unterbitleitung auf dem niedrigen Pegel zu halten.

24. Verfahren nach Anspruch 22, dadurch gekennzeichnet, dass ein Leseverstärker-Aktiviersignal (SEN) zum Lesen von Daten in den Perioden C, D, E und F auf Hoch aktiviert wird, um einen Bitleitungs-Lesedatenwert zu verstärken, und ein verstärkter hoher Datenwert in den Perioden E und F gespeichert wird.

25. Verfahren nach Anspruch 22, dadurch gekennzeichnet, dass in einem Zyklus vor der Periode A ein Signal REF_EQ in einen hohen Zustand gebracht wird, um einen Bezugskondensator in einem geladenen Zustand zu belassen, während im Rest der Aktivierperiode, die eine Bitleitungs-Vorabladeperiode ist, das Unterbitleitungs-Aktivierschaltsignal (SBSW) auf Niedrig deaktiviert wird, um die Bitleitung (BL) und die Unterbitleitung (SBL) voneinander zu trennen, und die Unterbitleitung vorab auf Niedrig geladen wird, wenn das Unterbitleitungs-Pulldownsignal (SBPD) hoch wird.

26. Verfahren nach Anspruch 22, dadurch gekennzeichnet, dass das erste Teilwortleitungs-Anlegesignal (SWL1) in der Periode E eine Spannung (Vcc+aVtn, wobei a einen Wert größer als 1, 5 bezeichnet) über einer externen Versorgungsspannung Vcc erzeugt und das zweite Teilwortleitungs-Anlegesignal (SWL2) in der Periode F eine Spannung (Vcc+aVtn) über der externen Versorgungsspannung erzeugt.

27. Verfahren nach Anspruch 22, dadurch gekennzeichnet, dass das Signal SBSW in den Perioden E und F eine Spannung (Vcc+aVtn, wobei a einen Wert größer als 1, 5 bezeichnet) über Vcc erzeugt.

28. Verfahren nach Anspruch 22, dadurch gekennzeichnet, dass
ein Signal REF_PL in einem Aktivierungszyklus in einem Bezugszellenblock einen Signalverlauf mit niedrigem Impuls erzeugt und das Signal REV_EQ in der Periode A auf hohem Zustand gehalten wird, um den Bezugskondensator zu laden;
das Signal REF_EQ zum Entladen der im ferroelektrischen Bezugskondensator in der Periode A gespeicherten Ladung auf einen niedrigen Impuls deaktiviert wird, ein Signal REF_WL auf einen hohen Impuls aktiviert wird und das Signal REF_PL auf Hoch überführt wird, um auf der Bitleitung (BL) in der Periode B einen Bezugspegel zu erzeugen; und
das Signal REF_EQ in Perioden nach der Periode C auf Hoch überführt wird, um den Bezugspegel erneut auf Niedrig zurückzustellen.

29. Verfahren zum Ansteuern eines ferroelektrischen Speichers mit Teilwortleitungsstruktur zum Aktivieren und Herunterziehen einer Unterbitleitung, die auf ein Unterbitleitungs-Aktivierschaltsignal (SBSW) und ein Unterbitleitungs- Pulldownsignal (SBPD) hin ausgewählt wurde, gekennzeichnet durch

a) Aktivieren eines ersten Wortleitungs-Anlegesignals (WL1) in Perioden B, C, D und E auf Hoch sowie eines Plattenleitungs-Anlegesignals (PL2) in Perioden B, C und D auf Hoch, wobei ein kontinuierlicher Aktivierungszyklus in Perioden A, B, C, D, E und F unterteilt ist;

30. Verfahren nach Anspruch 29, dadurch gekennzeichnet, dass der Datenschreibvorgang auf das Unterbitleitungs-Aktivierschaltsignal (SBSW) und das Unterbitleitungs-Pulldownsignal (SBPD) hin in der Einheit einer Anzahl von Unterzellenarrayblöcken im Zellenarrayblock erfolgt und in einem nicht ausgewählten Unterzellenarrayblock das Unterbitleitungs-Aktivierschaltsignal auf Niedrig deaktiviert wird und das Unterbitleitungs-Pulldownsignal auf Hoch aktiviert wird, um die Unterbitleitung auf dem niedrigen Pegel zu halten.

31. Verfahren nach Anspruch 29, dadurch gekennzeichnet, dass in einem Zyklus vor der Periode A ein Signal REF_EQ in einen hohen Zustand gebracht wird, um einen Bezugskondensator in einem geladenen Zustand zu belassen, während im Rest der Aktivierperiode, die eine Bitleitungs-Vorabladeperiode ist, das Unterbitleitungs-Aktivierschaltsignal (SBSW) auf Niedrig deaktiviert wird, um die Bitleitung (BL) und die Unterbitleitung (SBL) voneinander zu trennen, und die Unterbitleitung vorab auf Niedrig geladen wird, wenn das Unterbitleitungs-Pulldownsignal (SBPD) hoch wird.

32. Verfahren nach Anspruch 29, dadurch gekennzeichnet, dass das Wortleitungs-Anlegesignal (WL) und das Signal SBSW in der Periode E Spannungen (Vcc+aVtn, wobei a einen Wert größer als 1,5 bezeichnet) über einer externen Versorgungsspannung Vcc erzeugen.