Die vorliegende Erfindung bezieht
sich auf Speichervorrichtungen und spezieller auf Speichervorrichtungen
mit einem Speicherzellenarray aus Zeilen und Spalten.The present invention relates
focus on storage devices, and more specifically, storage devices
with a memory cell array of rows and columns.
Speicherzellenvorrichtungen, wie
beispielsweise ein DRAM-Speicher
(Dynamic Random Access Memory = dynamischer Speicher mit wahlfreiem
Zugriff), werden heutzutage in vielen stationären und tragbaren Einrichtungen
verwendet, um Informationen zu speichern und auszulesen. Um einen
Zugriff auf den Speicher, d.h. ein Schreiben oder Lesen, zu ermöglichen,
sind den einzelnen Speicherzellen des Speichers Speicheradressen
zugeordnet, die es ermöglichen,
unter Angabe der Speicheradresse eine gewünschte Speicherzelle zum Lesen
oder Schreiben zu aktivieren. Typischerweise umfaßt eine Speicheradresse
eine Adreßzeile
und eine Adreßspalte,
die es ermöglichen,
eine bestimmte Speicherzelle eines Speicherzellenarrays zu identifizieren.Memory cell devices such as
for example a DRAM memory
(Dynamic Random Access Memory = dynamic memory with random
Access), are used in many stationary and portable facilities today
used to store and read information. To one
Access to memory, i.e. to allow writing or reading
are the individual memory cells of the memory memory addresses
assigned which enable
stating the memory address a desired memory cell for reading
or activate writing. Typically includes a memory address
an address line
and an address column,
that allow
identify a specific memory cell of a memory cell array.
1 zeigt
ein Blockschaltbild einer bekannten Speichervorrichtung. 1 shows a block diagram of a known memory device.
Gemäß 1 weist eine Speichervorrichtung 100 Anschlußflächen 110 auf,
die über
Adreßbusleitungen 112 mit
einem Adressenlatch 114 verbunden sind. Zwischen den Anschlußflächen 110 und
dem Adressenlatch 114 sind Treiber 116 in die Adreßbusleitungen
des Adreßbusses 112 geschaltet, um
die Adreßbusleitungen 112 zu
treiben. Obwohl in dem Blockschaltbild lediglich zwei Adreßbusleitungen
dargestellt sind, umfaßt
der Adreßbus 112 typischerweise
mehr als zwei Busleitungen. Die Anzahl der benötigten Adreßbusleitungen wird typischerweise
durch die Anzahl von Bits eines Adreßwortes der übertragenen
Zeilen- bzw. Spaltenadresse bestimmt und ist bei bekannten Speichervorrichtungen
beispielsweise auf 8, 16 oder 32 Leitungen festgelegt.According to 1 has a storage device 100 lands 110 on that over address bus lines 112 with an address latch 114 are connected. Between the pads 110 and the address latch 114 are drivers 116 into the address bus lines of the address bus 112 switched to the address bus lines 112 to drive. Although only two address bus lines are shown in the block diagram, the address bus comprises 112 typically more than two bus lines. The number of required address bus lines is typically determined by the number of bits of an address word of the transmitted row or column address and is, for example, fixed to 8, 16 or 32 lines in known memory devices.
Der Schaltungsaufbau umfaßt ferner
eine weitere Anschlußfläche 118a zum
Empfangen eines Taktsignals CLK, wobei die Anschlußfläche 118a mit einer
Taktsignalempfangseinrichtung (CLKRCV) 120 verbunden ist.
Ferner sind Anschlußflächen 118b und 118c vorgesehen,
um Befehlssignale von externen Befehlsleitungen zu empfangen und
dieselben an entsprechende Befehlsverarbeitungsvorrichtungen (nicht
gezeigt) der Speichervorrichtung 100 zu übertragen.The circuitry also includes another pad 118a for receiving a clock signal CLK, the pad 118a with a clock signal receiving device (CLKRCV) 120 connected is. There are also pads 118b and 118c provided to receive command signals from external command lines and the same to corresponding command processing devices (not shown) of the memory device 100 transferred to.
Ein Ausgang der Taktsignalempfangseinrichtung 120 ist über eine
Leitung 122 mit dem Adressenlatch 114 verbunden.
Ein Ausgang 124 des Adressenlatches 114 ist mit
einem Adreßbus
verbunden, der sich in einen Spaltenadreßbus 126 und einen
Zeilenadreßbus 128 verzweigt.
In den Spaltenadreßbus 126 und
den Zeilenadreßbus 128 sind
jeweils Treiber 130 bzw. 132 geschaltet, um die
jeweiligen Adreßbusleitungen
zu treiben. Der Spaltenadreßbus 126 ist mit
einem Spaltenadreßlatch 134,
das in der Regel einen Zähler
aufweist, verbunden. Der Ausgang 138 des Spaltenadreßlatches 134 ist
ferner in üblicher Weise
mit einem Spaltendecodierer (nicht gezeigt) verbunden, der aus einer
jeweiligen Spaltenadresse die Speicherzellenspalte decodiert, die
adressiert werden sollen.An output of the clock signal receiving device 120 is over a line 122 with the address latch 114 connected. An exit 124 of the address latch 114 is connected to an address bus which is in a column address bus 126 and a row address bus 128 branched. In the column address bus 126 and the row address bus 128 are drivers 130 respectively. 132 switched to drive the respective address bus lines. The column address bus 126 is with a column address latch 134 , which usually has a counter connected. The exit 138 the column address latch 134 is also connected in the usual way to a column decoder (not shown) which decodes the memory cell column to be addressed from a respective column address.
Der Zeilenadreßbus 128 verzweigt
sich an einem Knotenpunkt 140 in einen ersten Teil-Zeilenadreßbus 142 und
einen zweiten Teil-Zeilenadreßbus 144.
Der erste Teil-Zeilenadreßbus 142 ist
mit einem ersten Zeilenadressenlatch 146 verbunden, während der
zweite Teil-Zeilenadreßbus 144 mit
einem zweiten Zeilenadressenlatch 148 verbunden ist. Bei
dem gezeigten Schaltungsaufbau ist das Zeilenadressenlatch 146 einer
ersten Speicherbank oder einer ersten Gruppe von Speicherbänken zugeordnet,
während
das Zeilenadressenlatch 148 einer zweiten Speicherbank
bzw. einer zweiten Gruppe von Speicherbänken zugeordnet ist. Die Ausgänge 150 und 152 der
Zeilenadreßlatches sind
ebenfalls in üblicher
Form mit Zeilendecodierern (nicht gezeigt) verbunden, die aus jeweiligen
Zeilenadressen die Speicherzellenzeile decodieren, die adressiert
werden soll.The row address bus 128 branches at a node 140 into a first partial row address bus 142 and a second partial row address bus 144 , The first partial row address bus 142 is with a first row address latch 146 connected while the second partial row address bus 144 with a second row address latch 148 connected is. In the circuit structure shown, the row address latch is 146 assigned to a first memory bank or a first group of memory banks during the row address latch 148 is assigned to a second memory bank or a second group of memory banks. The exits 150 and 152 the row address latches are also connected in the usual form to row decoders (not shown) which decode the memory cell row to be addressed from respective row addresses.
Bei dem oben beschriebenen Schaltungsaufbau
wird, wie es bei DRAM-Speichern üblich
ist, ein gemeinsamer Adreßbus 112 verwendet,
der sich in einen Zeilenadreßbus
und einen Spaltenadreßbus aufspaltet.
Dadurch können
die Zeilenadressen und Spaltenadressen über weite Strecken gemeinsame Adreßbusse verwenden,
wodurch Anschlußleitungen eingespart
werden können
und die Leiterstrukturen auf dem Speicherchip einen vereinfachten
Aufbau aufweisen. Dazu ist es jedoch erforderlich, daß Zeilenadressen
und Spaltenadressen im Zeit-Multiplex, d.h. zeitlich voneinander
getrennt, zu den zugeordneten Zeilen- bzw. Spaltenlatches übertragen
werden.In the circuit configuration described above, as is customary with DRAM memories, a common address bus becomes 112 used, which splits into a row address bus and a column address bus. As a result, the row addresses and column addresses can use common address buses over long distances, as a result of which connection lines can be saved and the conductor structures on the memory chip have a simplified structure. To do this, however, it is necessary that row addresses and column addresses are transmitted in time-division multiplex, that is to say separated in time, to the assigned row or column latches.
Um auf Daten oder ein Datenwort der
Speicherzellen zuzugreifen, muß zuerst
die Zeilenadresse an die Anschlußflächen 110 als ein Zeilenadreßwort angelegt
werden. Dabei wird der Adreßbus 112 getrieben,
so daß die
an die Anschlußfläche 110 angelegte
Zeilenadresse zu dem Adressenlatch 114 übertragen und in demselben
zwischengespeichert wird. Ansprechend auf ein Takthaltesignal CLKHOLD,
das von der Taktsignalempfangseinrichtung 120 an das Adressenlatch 114 angelegt
wird, wird die zwischengespeicherte Zeilenadresse über den Adreßlatchausgang 124 auf
den Zeilenadreßbus 132 getrieben.
Das zum Freigeben der in dem Adressenlatch 114 gespeicherten
Adresse verwendete Takthaltesignal CLKHOLD wird von der Taktsignalempfangseinrichtung 120 abhängig von
einem Haupttaktsignal CLK erzeugt. Das Haupttaktsignal CLK wird von
einer externen Taktsignalleitung über die Anschlußfläche 118 empfangen
und an die Taktsignalempfangseinrichtung 120 zum Erzeugen
des Takthaltesignal CLKHOLD weitergeleitet.In order to access data or a data word of the memory cells, the row address must first be connected to the connection areas 110 be created as a row address word. The address bus 112 driven so that to the pad 110 Line address created for the address latch 114 is transferred and cached in the same. In response to a clock hold signal CLKHOLD by the clock signal receiving device 120 to the address latch 114 is created, the cached line address is sent via the address latch output 124 on the row address bus 132 driven. This is to release the in the address latch 114 clock hold signal CLKHOLD used by the stored address is received by the clock signal receiving device 120 generated depending on a main clock signal CLK. The main clock signal CLK is from an external clock signal line through the pad 118 received and to the clock signal receiving device 120 forwarded to generate the clock hold signal CLKHOLD.
Nachdem die Zeilenadresse an dem
Adreßlatchausgang 124 anliegt,
wird die Zeilenadresse mittels der Treiber 130 über den
Zeilenadreßbus 128 und
die Teil-Zeilenadreßbusse 142 und
144 zu
den Zeilenadressenlatches 146 und 148 übertragen.
Erst nachdem die adressierte Zeile aktiviert wurde, kann durch das
Anlegen einer Spaltenadresse an den gleichen Anschlußflächen 110 auf
jede beliebige Spalte in dieser Zeile zugegriffen werden.After the row address at the address latch output 124 the line address is generated by means of the driver 130 via the row address bus 128 and the partial row address buses 142 and 144 to the Zeilenadressenlatches 146 and 148 transfer. Only after the addressed line has been activated can a column address be created on the same connection surfaces 110 any column in that row can be accessed.
Dazu wird die Spaltenadresse als
ein Spaltenadreßwort über die
Anschlußflächen 110 an
das Adressenlatch 114 übertragen
und in demselben zwischengespeichert. Ansprechend auf das Takthaltesignal
CLKHOLD wird die Spaltenadresse an den Adreßlatchausgang 124 angelegt
und durch die Treiber 126 über den Spaltenadreßbus 126 zu
dem Spaltenadreßlatch 134 übertragen.To do this, the column address is used as a column address word across the pads 110 to the address latch 114 transferred and cached in the same. In response to the clock hold signal CLKHOLD, the column address is sent to the address latch output 124 created and by the drivers 126 via the column address bus 126 to the column address latch 134 transfer.
Die Adressen erscheinen an den Anschlußflächen 110 synchron
zum externen Taktsignal CLK und müssen bekannterweise über eine
gewisse Zeit, die in einer Speicherspezifizierung definiert ist,
vor und nach der steigenden Taktflanke des Haupttaktsignals sicher
anliegen.The addresses appear on the connection areas 110 synchronous to the external clock signal CLK and, as is known, must be present for a certain time, which is defined in a memory specification, before and after the rising clock edge of the main clock signal.
Typischerweise wird bei einem Zugriff
auf den Speicher nicht nur eine Speicherzelle ausgelesen, sondern
in einem sogenannten Burst-Betrieb auf eine Reihe aufeinanderfolgender
Speicherzellen einer bestimmten Zeile zugegriffen, um mehrere Daten
oder ein ganzes Datenwort zu speichern oder auszulesen. Dabei zählt der
Zähler 136 die
in das Spaltenadreßlatch 134 eingegebene
Spaltenadresse intern weiter, um bei dem Burst-Zugriff auf die aufeinanderfolgenden
Spaltenadressen in dem Speicherzellenarray zuzugreifen. Da stets
auf Speicherzellen einer einzigen Zeile zugegriffen wird, ändert sich
die Zeilenadresse der Speicherzellen, auf die während des Burstzugriffes zugegriffen
wird, während
eines solchen Burstzugriffes nicht.Typically, when accessing the memory, not only is a memory cell read out, but in a so-called burst operation, a series of successive memory cells of a specific row are accessed in order to store or read out a plurality of data or an entire data word. The counter counts 136 the in the column address latch 134 entered column address internally to access the successive column addresses in the memory cell array upon burst access. Since memory cells of a single row are always accessed, the row address of the memory cells which are accessed during the burst access does not change during such a burst access.
Die oben beschriebene bekannte Speicherschaltung
weist den Nachteil auf, daß der
Zeilen- und Spaltenadreßbus
für jede
von dem Adreßlatchausgang
ausgegebene Adresse aktiviert wird. Bei der bekannten Speichervorrichtung 100 werden
die Adressen folglich zu allen „Empfängern" in dem Zeilenpfad und
Spaltenpfad gleichzeitig geleitet und in den Schaltungen der Empfänger nach
Bedarf verwendet.The known memory circuit described above has the disadvantage that the row and column address bus is activated for each address output by the address latch output. In the known storage device 100 the addresses are thus routed to all "receivers" in the row path and column path simultaneously and used in the circuits of the receivers as needed.
Insbesondere im Hinblick darauf,
daß Speicher
heutzutage oft in tragbaren Vorrichtungen verwendet werden, bei
denen die Energie durch Batterien geliefert wird, wäre es wünschenswert
einen Stromverbrauch einer Speichervorrichtung gering zu halten,
um Betriebszeiten der Batterien zu verlängern.Especially with a view to
that memory
often used in portable devices these days
to whom the energy is supplied by batteries, it would be desirable
keep power consumption of a storage device low,
to extend battery life.
Die Aufgabe der vorliegenden Erfindung
besteht darin, eine Speichervorrichtung und ein Verfahren zum Betreiben
einer Speichervorrichtung zu schaffen, bei denen ein niedriger Stromverbrauch
bei der Durchführung
von Speichervorgängen
erreicht wird.The object of the present invention
consists of a storage device and a method of operation
to create a storage device where low power consumption
during execution
of storage operations
is achieved.
Diese Aufgabe wird durch eine Speichervorrichtung
nach Anspruch 1 und ein Verfahren zum Betreiben einer Speichervorrichtung
nach Anspruch 9 gelöst.This task is accomplished by a storage device
according to claim 1 and a method of operating a storage device
solved according to claim 9.
Die vorliegende Erfindung schafft
eine Speichervorrichtung mit einem Speicherzellenarray aus Zeilen
und Spalten, mit folgenden Merkmalen:
einer Empfangseinrichtung
zum Empfangen von Zeilenadressen und Spaltenadressen;
einem
Spaltenadreßlatch,
das über
einen Spaltenadreßbus
mit der Empfangseinrichtung verbunden ist;
einem Zeilenadreßlatch,
das über
einen Zeilenadreßbus
mit der Empfangseinrichtung verbunden ist; und
einer Einrichtung
zum Treiben des Zeilenadreßbusses
nur, wenn ein Aktivierungssignal, auf der Grundlage dessen eine
Zeile des Speicherzellenarrays für einen
Zugriff vorbereitet wird, aktiv ist.The present invention provides a memory device having a row and column memory cell array, having the following features:
a receiving device for receiving row addresses and column addresses;
a column address latch connected to the receiving device via a column address bus;
a row address latch connected to the receiving device via a row address bus; and
means for driving the row address bus only when an activation signal, on the basis of which a row of the memory cell array is prepared for access, is active.
Die vorliegende Erfindung schafft
ferner ein Verfahren zum Betreiben einer Speichervorrichtung mit
einem Speicherzellenarray aus Zeilen und Spalten, mit folgenden
Schritten:
- (a) Empfangen von Zeilenadressen und Spaltenadressen;
- (b) Treiben eines Zeilenadreßbusses gemäß den in dem Schritt (a) empfangenen
Zeilenadressen nur, wenn ein Aktivierungssignal, auf der Grundlage
dessen eine Zeile des Speicherzellenarrays für einen Zugriff vorbereitet
wird, aktiv ist.
The present invention further provides a method for operating a memory device with a memory cell array of rows and columns, comprising the following steps: - (a) receiving row addresses and column addresses;
- (b) Driving a row address bus according to the row addresses received in step (a) only if an activation signal, on the basis of which a row of the memory cell array is prepared for access, is active.
Die vorliegende Erfindung basiert
auf der Erkenntnis, daß ein
reduzierter Stromverbrauch bei Speicherzugriffen erreicht werden
kann, indem Adreßbusse
gezielt abgeschaltet werden. Durch das gezielte Abschalten werden
Adreßsignale
so verteilt, daß nur
die Schaltungen, die sie gerade verwenden, diese Adreßsignale
auch empfangen. Gemäß der vorliegenden
Erfindung wird mittels eines Aktivierungssignals, auf der Grundlage
dessen eine Zeile des Speicherzellenarrays für einen Zugriff aktiviert wird,
ein Zeilenadreßbus
lediglich dann getrieben, wenn das Aktivierungssignal aktiv ist.
Dieses Aktivierungssignal kann vorzugsweise aus dem Activate-Signal
bzw. Active-Signal (beispielsweise gemäß dem JEDEC-Standard), durch
das eine Zeile in einer speziellen Bank für einen nachfolgenden Zugriff
geöffnet, d.h.
vorbereitet wird, abgeleitet sein bzw. durch dasselbe gebildet sein.The present invention is based
on the knowledge that a
reduced power consumption for memory access can be achieved
can by address buses
be switched off in a targeted manner. By deliberately switching off
address signals
so distributed that only
the circuits they are using, these address signals
also received. According to the present
Invention is based on an activation signal
one row of the memory cell array is activated for access,
a row address bus
only driven when the activation signal is active.
This activation signal can preferably be from the Activate signal
or active signal (for example according to the JEDEC standard)
the one line in a special bank for subsequent access
open, i.e.
is prepared, derived or formed by the same.
Dies ermöglicht, daß bei aufeinanderfolgenden
Speicherzugriffen, bei denen sich die Zeilenadresse nicht ändert, der
Zeilenadreßbus
lediglich einmal getrieben wird und daraufhin abgeschaltet wird. Die
Zeilenadresse für
die aufeinanderfolgenden Speicherzugriffe kann nach dem Abschalten
des Zeilenadreßbusses
beispielsweise in einem Zeilenadreßlatch gehalten werden, um
diese für
die Speicherzugriffe zur Verfügung
zu stellen. Insbesondere bei einem Burst-Verfahren kann dadurch
ein Stromverbrauch reduziert werden, da sich für die Spei cherzugriffe eines
Bursts die Zeilenadresse nicht ändert, so
daß für die Speicherzugriffe
eines Bursts der Zeilenadreßbus
lediglich einmal getrieben wird.This enables successive
Memory accesses where the row address does not change, the
row address
is driven only once and is then switched off. The
Row address for
the successive memory accesses may occur after the shutdown
of the row address bus
for example, in a row address latch
this for
the memory accesses are available
to deliver. In a burst method in particular, this can
Electricity consumption can be reduced because there is one for the memory accesses
Bursts does not change the row address, so
that for memory accesses
a burst the row address bus
is driven only once.
Bei einem Ausführungsbeispiel ist das Aktivierungssignal
zum Treiben des Zeilenadreßbusses jedesmal
aktiv, wenn die Empfangseinrichtung eine neue Zeilenadresse empfängt. Aus
dem Aktivierungssignal und einem kann ferner mit einem von einem
Haupttaktsignal abgeleiteten Signal kann ein Freigabesignal erzeugt
werden, wobei der Zeilenadreßbus
nur getrieben wird, wenn dieses Freigabesignal aktiv ist.In one embodiment, the activation signal for driving the row address bus is active every time the receiving device receives a receives new line address. An enable signal can be generated from the activation signal and a signal derived from a main clock signal, the row address bus being driven only when this enable signal is active.
Das von dem externen Takt abgeleitete
Signal ist vorzugsweise das Signal, das bei herkömmlichen Speichervorrichtungen
bestimmt, wie lange die Adressen in dem Adressenlatch gehalten werden.The one derived from the external clock
Signal is preferably the signal used in conventional memory devices
determines how long the addresses are held in the address latch.
Vorzugsweise ist die Empfangseinrichtung zum
Empfangen von Zeilenadressen und Spaltenadressen ein Adressenlatch,
das empfangene Adressen zwischenspeichert und ansprechend auf ein Taktsignal
die zwischengespeicherten Adressen ausgibt.The receiving device is preferably for
Receiving row addresses and column addresses an address latch,
that caches received addresses in response to a clock signal
outputs the cached addresses.
Die Einrichtung zum Treiben des Zeilenadreßbusses
weist bei einem bevorzugten Ausführungsbeispiel
ein Latch auf, das zwischen Treiber und Adressenlatch geschaltet
ist.The device for driving the row address bus
points in a preferred embodiment
a latch on that is switched between driver and address latch
is.
Bevorzugte Ausführungsbeispiele der vorliegenden
Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden
Zeichnungen näher
erläutert.
Es zeigen:Preferred embodiments of the present
Invention are hereinafter referred to with reference to the accompanying
Drawings closer
explained.
Show it:
1 schematisch
ein Blockschaltbild einer bekannten Speichervorrichtung; und 1 schematically shows a block diagram of a known memory device; and
2 schematisch
ein Blockschaltbild eines Ausführungsbeispiels
einer Speichervorrichtung gemäß der vorliegenden
Erfindung. 2 schematically shows a block diagram of an embodiment of a memory device according to the present invention.
Unter Bezugnahme auf 2 wird nachfolgend eine Speichervorrichtung 200 als
ein Ausführungsbeispiel
der vorliegenden Erfindung erklärt.With reference to 2 subsequently becomes a storage device 200 explained as an embodiment of the present invention.
Gemäß 2 umfaßt die Speichervorrichtung 200 Anschlußflächen 210a und 210b,
um Adressen von externen Signalleitungen oder einem externen Bus
zu empfangen. Die Anschlußflächen 210a–b sind über einen
Adreßbus 212 mit
einem Adressenlatch 214 verbunden. Ferner sind zwischen
den Anschlußflächen 210a– b und
den Adressenlatch 214 Treiber 216 in den Adreßbus 212 geschaltet.According to 2 includes the storage device 200 lands 210a and 210b to receive addresses from external signal lines or an external bus. The pads 210a-b are over an address bus 212 with an address latch 214 connected. There are also between the pads 210a-b and the address latch 214 driver 216 in the address bus 212 connected.
Bei dem gezeigten Blockschaltbild
ist der Adreßbus 212 lediglich
durch zwei Leitungen dargestellt, die mit den entsprechend zugeordneten
Anschlußflächen 210a–b verbunden
sind. Die Anzahl der Adreßbusleitungen
und der Anschlußflächen kann
jede Anzahl umfassen, beispielsweise 8, 16, oder 32,
wobei die Anzahl vorzugsweise von der Länge der übertragenen Adressen, d.h.
der Anzahl von Bits eines Spalten- oder Zeilenadreßworts abhängt.In the block diagram shown is the address bus 212 only represented by two lines with the correspondingly assigned connection surfaces 210a-b are connected. The number of address bus lines and pads can be any number, for example 8, 16 , or 32 , the number preferably depending on the length of the transmitted addresses, ie the number of bits of a column or row address word.
Ferner umfaßt die Speichervorrichtung 200 eine
Anschlußfläche 210c,
um ein externes Taktsignal von einer externen Taktsignalleitung
(nicht gezeigt) zu empfangen. Die Anschlußfläche 210c zum Empfangen
eines externen Taktsignals ist über
eine Leitung 218 mit einer Taktsignalempfangseinrichtung (CLKRCV) 220 verbunden.
Ein Ausgang der Taktsignalempfangseinrichtung 220 ist über eine
Leitung 222 mit dem Adressenlatch 214 und einem
Schaltungsblock (DEC) 224 verbunden. Bei der Speichervorrichtung 200 sind
ferner weitere Anschlußflächen 210d–e vorgesehen,
um beispielsweise Befehlssignale von externen Befehlsleitungen oder
Befehlsbussen zu empfangen.The storage device further comprises 200 a pad 210c to receive an external clock signal from an external clock signal line (not shown). The pad 210c for receiving an external clock signal is over a line 218 with a clock signal receiving device (CLKRCV) 220 connected. An output of the clock signal receiving device 220 is over a line 222 with the address latch 214 and a circuit block (DEC) 224 connected. At the storage device 200 are also other pads 210d-e provided, for example, to receive command signals from external command lines or command buses.
Der Schaltungsblock 224 ist über eine
Leitung 226 mit einem Ausgang eines Befehlsdecodierers
(COMDEC) 228 verschaltet. Ferner ist der Befehlsdecodierer 228 mit
den Anschlußflächen 210d–e verbunden.The circuit block 224 is over a line 226 with an output of a command decoder (COMDEC) 228 connected. Furthermore, the instruction decoder 228 with the pads 210d-e connected.
Das Adressenlatch 214 weist
einen Adreßbusausgang 230 auf,
der mit einem Adreßbus
verbunden ist, der sich in einen Spaltenadreßbus 232 und einen
Zeilenadreßbus 234 verzweigt.The address latch 214 has an address bus output 230 which is connected to an address bus which is in a column address bus 232 and a row address bus 234 branched.
Der Spaltenadreßbus 232 ist mit einem
Spaltenadressenlatch 236 und einem dem Spaltenadressenlatch 236 zugeordneten
Zähler 238 verschaltet. Der
Ausgang 240 des Spaltenadressenlatches 236 und
des Zählers 238 sind
in üblicher
Form mit einem Decodierer (nicht gezeigt) verbunden. Der Spaltenadreßbus 232 weist
ferner Treiber 242 zum Treiben desselben auf.The column address bus 232 is with a column address latch 236 and the column address latch 236 assigned counter 238 connected. The exit 240 the column address latch 236 and the counter 238 are connected in conventional form to a decoder (not shown). The column address bus 232 also assigns drivers 242 to drive it on.
Erfindungsgemäß weist die Speichervorrichtung 200 eine
Einrichtung zum Treiben des Zeilenadreßbusses auf, die mit dem Zeilenadreßbus 234 verbunden
ist. Bei dem beschriebenen Ausführungsbeispiel
umfaßt
die Einrichtung zum Treiben des Zeilenadreßbusses ein Latch 244,
das zwischen Treiber 246 für den Zeilenadreßbus 234 und
den Adreßbusausgang 230 geschaltet
ist. Ferner ist das Latch 244 mit dem Schaltungsblock 224 über eine
Leitung 248 zum Empfangen eines Freigabesignals verbunden.According to the invention, the storage device 200 means for driving the row address bus connected to the row address bus 234 connected is. In the described embodiment, the device for driving the row address bus comprises a latch 244 that between driver 246 for the row address bus 234 and the address bus output 230 is switched. Furthermore, the latch 244 with the circuit block 224 over a line 248 connected to receive an enable signal.
Die Treiber 246 sind ausgangsseitig
mit Verzweigungspunkten 250 verbunden, an denen sich der
Zeilenadreßbus 234 in
einen ersten Teil-Zeilenadreßbus 252 und
einen zweiten Teil-Zeilenadreßbus 254 verzweigt.
Der erste Teil-Zeilenadreßbus 252 ist mit
einem Eingang eines Zeilenadressenlatches 256 verbunden,
während
der zweite Teil-Zeilenadreßbus 254 mit
einem Zeilenadressenlatch 258 verbunden ist. Bei dem beschriebenen
Ausführungsbeispiel
umfaßt
die Speichervorrichtung 200 ein Speicherzellenarray, das
aus mehreren Speicherbänken
aufgebaut ist. Das Speicherzellenarray kann jede bekannte Art von
Speicherzellen, wie beispielsweise DRAM-Speicher oder SDRAM-Speicher (SDRAM = Synchronous
Dynamic Random Access Memory = synchroner dynamischer Speicher mit
wahlfreiem Zugriff) umfassen.The drivers 246 are on the output side with branch points 250 connected to which the row address bus 234 into a first partial row address bus 252 and a second partial row address bus 254 branched. The first partial row address bus 252 is with an input of a row address latch 256 connected while the second partial row address bus 254 with a row address latch 258 connected is. In the described embodiment, the memory device comprises 200 a memory cell array that is constructed from several memory banks. The memory cell array can include any known type of memory cells, such as DRAM memory or SDRAM memory (SDRAM = Synchronous Dynamic Random Access Memory).
Das erste Zeilenadressenlatch 256 ist
bei dem beschriebenen Ausführungsbeispiel
einer ersten Speicherbank oder einer ersten Gruppe von Speicherbänken zugeordnet,
während
das zweite Zeilenadressenlatch 258 einer zweiten Speicherbank oder
einer zweiten Gruppe von Speicherbänken zugeordnet ist. Beispielsweise
kann eine Gruppe von Speicherbänken,
die den jeweiligen Zeilenadressenlatches 256 und 258 zugeordnet
ist, jeweils zwei Speicherbänke
umfassen.The first row address latch 256 is assigned to a first memory bank or a first group of memory banks in the described exemplary embodiment, while the second row address latch 258 is assigned to a second memory bank or a second group of memory banks. For example, a group of memory banks that latches the respective row address 256 and 258 is assigned, each comprise two memory banks.
Die Ausgänge 260, 262 der
Zeilenadressenlatches 256 und 258 sind in herkömmlicher
Weise mit jeweils zugeordneten Zeilendecodierern (nicht gezeigt)
verschaltet, die ferner mit dem Speicherzellenarray verbunden sind,
um jeweilige Zeilenadreßleitungen
in den Speicherbänken
basierend auf decodierten Zeilenadressen zu adressieren.The exits 260 . 262 the row address latches 256 and 258 are in a conventional manner with associated row decoders (not ge shows) connected, which are further connected to the memory cell array to address respective row address lines in the memory banks based on decoded row addresses.
Der Betrieb der in 2 gezeigten Speichervorrichtung entspricht
mit Ausnahme des Treibens des Zeilenadreßbusses dem Betrieb herkömmlicher Speichervorrichtungen.
Zeilen- und Spaltenadressen werden im Zeitmultiplex über die
Anschlußflächen 210a–b von
externen Leitungen oder einem externen Bus empfangen und durch die
Treiber 216 auf den Adreßbus 212 getrieben,
um die Spalten- bzw. Zeilenadresse zu dem Adressenlatch 214 zu übertragen.
In dem Adressenlatch 214 werden die Zeilen- bzw. Spaltenadressen
in bekannter Weise zwischengespeichert, um ein richtiges Timing,
das sich aus der verwendeten Speicherspezifikation ergibt, sicherstellt
und die zugeordneten Signale eine bestimmte Zeit nach der positiven
Taktflanke zur Verfügung stellt.
Die Dauer des Festhaltens der Zeilen- bzw. Spaltenadressen in dem
Adressenlatch 214 wird durch ein Takthaltesignal CLKHOLD
bestimmt, das von der Taktsignalempfangseinrichtung 220 von
dem Haupttakt CLK abgeleitet und über die Leitung 222 an
das Adressenlatch 214 angelegt wird. Beispielsweise kann
die Zeilen- oder Spaltenadresse von dem Adressenlatch 214 an
den Adressenlatchausgang 230 ausgegeben werden, wenn das
Takthaltesignal CLKHOLD einen vorbestimmten Spannungswert überschreitet.Operation of the in 2 The storage device shown corresponds to the operation of conventional storage devices except for driving the row address bus. Row and column addresses are time-division multiplexed over the pads 210a-b received by external lines or an external bus and by the drivers 216 on the address bus 212 driven to the column or row address to the address latch 214 transferred to. In the address latch 214 the row or column addresses are temporarily stored in a known manner in order to ensure correct timing, which results from the memory specification used, and to provide the assigned signals a specific time after the positive clock edge. The duration of holding the row or column addresses in the address latch 214 is determined by a clock hold signal CLKHOLD by the clock signal receiving device 220 derived from the main clock CLK and via the line 222 to the address latch 214 is created. For example, the row or column address from the address latch 214 to the address latch output 230 are output when the clock hold signal CLKHOLD exceeds a predetermined voltage value.
Das Takthaltesignal CLKHOLD wird
von dem Haupttaktsignal CLK abgeleitet, das über die Anschlußfläche 210c in
die Taktsignalempfangseinrichtung 220 eingegeben wird.
Die Taktsignalempfangseinrichtung 220 kann das Takthaltesignal
CLKHOLD beispielsweise mittels bekannter Verzögerungsschaltungen aus dem
Haupttakt CLK erzeugen, um dasselbe mit der richtigen Zeitgebung
an das Adressenlatch 214 anzulegen.The clock hold signal CLKHOLD is derived from the main clock signal CLK, which over the pad 210c into the clock signal receiving device 220 is entered. The clock signal receiving device 220 can generate the clock hold signal CLKHOLD from the main clock CLK, for example by means of known delay circuits, to the same with the correct timing to the address latch 214 to apply.
Nach dem Ausgang des Adressenlatches 214 trennen
sich die Adresswege für
die Zeilen- und Spaltenadressen.After the exit of the address latch 214 separate the address paths for the row and column addresses.
Die Spaltenadressen werden vorzugsweise sofort
weitergeleitet, um dem angespannten Timing für die Spaltenadressen Rechnung
zu tragen. Mit anderen Worten gesagt, werden die an dem Adreßbusausgang 230 anliegenden
Spaltenadressen jeweils unmittelbar sofort durch die Treiber 242 auf
den Spaltenadreßbus 232 getrieben.The column addresses are preferably forwarded immediately in order to take into account the tense timing for the column addresses. In other words, those on the address bus output 230 Column addresses are immediately immediately applied by the drivers 242 on the column address bus 232 driven.
Liegt an dem Adreßbusausgang 230 eine Zeilenadresse
an, so wird dieselbe zu dem Latch 244 übertragen. In dem Latch 244 wird
die Zeilenadresse so lange gespeichert, bis ein über die Leitung 248 eingegebenes
Freigabesignal aktiv wird. Ist das von der Leitung 248 empfangene
Freigabesignal zum Treiben des Zeilenadreßbusses aktiv, so gibt das Latch 244 die
Zeilenadresse frei, wodurch die Adresse durch die Treiber 246 auf
den Zeilenadreßbus 234 und
somit die Teil-Zeilenadreßbusse 252 und 254 getrieben
wird, um die Zeilenadresse in die Zeilenadreßlatches 256 und 258 zu übertragen
und in denselben zu halten.Is at the address bus output 230 a row address, it becomes the latch 244 transfer. In the latch 244 the row address is stored until one is on the line 248 entered enable signal becomes active. Is that from the management 248 received enable signal for driving the row address bus active, so gives the latch 244 the row address is free, which makes the address through the driver 246 on the row address bus 234 and thus the partial row address buses 252 and 254 is driven to the row address in the row address latches 256 and 258 to transmit and keep in it.
Bei dem beschriebenen Ausführungsbeispiel wird
das Freigabesignal auf der Grundlage eines Aktivierungssignals Activate
erzeugt, auf dessen Grundlage eine Zeile des Speicherzellenarrays
für einen
Zugriff vorbereitet wird. Dieses Signal „Activate" oder „Active"
steht in herkömmlichen
Speicherspezifikationen zur Verfügung,
um eine Zeile in einer speziellen Bank für einen nachfolgenden Zugriff
zu öffnen
bzw. zu aktivieren. Das Activate-Signal wird gemäß herkömmlichen Speicherspezifikationen
verwendet, um nach einer oder mehreren Prüfungen auf Richtigkeit des
Signals an entsprechende Auswahlvorrichtungen, beispielsweise Decodierer, übertragen
zu werden, die ansprechend auf das Auftreten des Activate-Signals eine bestimmte
Bank gemäß einem
anliegenden Bankauswahlwert und eine bestimmte Zeile gemäß einem
anliegenden Zeilenauswahlwert auszuwählen, d.h. zu öffnen bzw.
zu aktivieren.In the described embodiment
the release signal based on an activation signal Activate
based on which a row of the memory cell array is generated
for one
Access is being prepared. This signal "Activate" or "Active"
stands in conventional
Memory specifications available
a row in a special bank for subsequent access
to open
or to activate. The Activate signal is sent according to conventional memory specifications
used to check for accuracy after one or more checks
Signals are transmitted to corresponding selection devices, for example decoders
to become a certain one in response to the occurrence of the Activate signal
Bank according to one
bank selection value and a specific line according to a
selected line selection value, i.e. to open or
to activate.
Bei der vorliegenden Erfindung werden
folglich die Adreßsignale
so über
den Chip verteilt, daß lediglich
die Schaltungen, die sie gerade verwenden, diese Adressen auch bekommen.
Andere Busse, d.h. bei diesem Ausführungsbeispiel der Zeilenadreßbus 234 und
die Teil-Zeilenadreßbusse 252 und 254,
werden abgeschaltet, um Strom zu sparen. Dabei wird nicht nur der
durch die kapazitive Last der Busse hervorgerufene Stromverbrauch
reduziert, sondern sämtliche
durch die Folgeschaltungen in dem Zeilenpfad hervorgerufene Stromverbräuche reduziert.
Das Abschalten des Zeilenadreßbusses
ergibt im Gegensatz zu einem ebenfalls möglichen Abschalten des Spaltenadreßbusses
eine wesentlich höhere
Stromersparnis, da der Zeilenadreßbus im Vergleich zu dem Spaltenadreßbus einen
wesentlich längeren Weg
auf dem Speicherchip umfaßt
und daher eine wesentliche größere kapazitive
Last aufweist.In the present invention, the address signals are consequently distributed over the chip in such a way that only the circuits which are currently using them get these addresses. Other buses, ie the row address bus in this embodiment 234 and the partial row address buses 252 and 254 , are switched off to save electricity. Not only is the power consumption caused by the capacitive load of the buses reduced, but all power consumption caused by the subsequent circuits in the line path is reduced. Switching off the row address bus, in contrast to switching off the column address bus, which is also possible, results in a significantly higher power saving, since the row address bus has a considerably longer path on the memory chip in comparison with the column address bus and therefore has a significantly larger capacitive load.
Bei dem beschriebenen Ausführungsbeispiel wird
das Activate-Signal
nun zusätzlich
zu den oben beschriebenen Anwendungen dazu verwendet, die Einrichtung
zum Treiben des Zeilenadreßbusses 234,
d.h. genauer gesagt das Latch 244 hinsichtlich einer Freigabe
der Zeilenadresse auf den Zeilenadreßbus 234 zu steuern.
Der Activate-Befehl wird über
die Anschlußflächen 210d–e in
den Befehlsdecodierer 228 eingegeben, der ansprechend auf
einen eingegebenen Activate-Befehl ein Activate-Signal erzeugt, das über die Leitung 226 zu
dem Schaltungsblock 224 übertragen wird.In the described embodiment, the Activate signal is now used in addition to the applications described above, the device for driving the row address bus 234 , more precisely the latch 244 regarding a release of the row address on the row address bus 234 to control. The Activate command is over the pads 210d-e into the instruction decoder 228 entered, which generates an Activate signal in response to an entered Activate command, which over the line 226 to the circuit block 224 is transmitted.
Um das Freigabesignal zum Auslösen des Treibens
des Zeilenadreßbusses
zeitlich abgestimmt zu erzeugen, wird bei dem beschriebenen Ausführungsbeispiel
das Aktivate-Signal in dem Schaltungsblock 224 mit dem
Takthaltesignal CLKHOLD verknüpft.
Dies ermöglicht,
daß die
auf dem Zeilenadreßbus übertragene
Zeilenadresse mit einem externen Haupttaktsignal synchronisiert
ist und über
eine gewisse Zeit, die in einer Spezifizierung des Speichers definiert
ist, vor und nach einer ansteigenden Taktflanke des externen Taktsignals
auf dem Zeilenadreßbus
sicher anliegt. Dadurch wird bei einer weiteren Verwendung der Zeilenadresse,
beispielsweise einem Zwischenspeichern in den Zeilenadressenlatches 258 und 260,
eine Synchronisation der Zeilenadresse mit anderen anliegenden Befehlssignalen
erreicht.In order to generate the release signal for triggering the driving of the row address bus in a timed manner, in the described exemplary embodiment the activate signal is in the circuit block 224 linked with the clock hold signal CLKHOLD. This enables the row address transmitted on the row address bus to be synchronized with an external master clock signal and for a period of time that is in a specification of the memory chers is defined, is present before and after a rising clock edge of the external clock signal on the row address bus. As a result, when the row address is used further, for example buffering in the row address latches 258 and 260 , synchronization of the line address with other applied command signals achieved.
Das Takthaltesignal CLKHOLD wird
von der Taktsignalempfangseinrichtung 220 zu dem Schaltungsblock 224 übertragen,
der das Activate-Signal und das Takthaltesignal CLKHOLD miteinander
verknüpft.
Die Verknüpfung
kann beispielsweise mittels bekannter Logikschaltungen derart erfolgen,
daß das Freigabesignal
zum Treiben des Zeilenadreßbusses, das über die
Leitung 248 an das Latch 244 angelegt wird, lediglich
dann aktiv ist, wenn das Activate-Signal und das Takthaltesignal
CLKHOLD aktiv sind. Beispielsweise kann das Freigabesignal zum Treiben des
Zeilenadreßbusses
so erzeugt werden, daß die Zeilenadressen
nur während
einer Hoch-Phase, d.h. einem hohen Spannungswert, des Takthaltesignals CLKHOLD
ausgegeben werden.The clock hold signal CLKHOLD is from the clock signal receiving device 220 to the circuit block 224 transmitted, which links the Activate signal and the clock hold signal CLKHOLD. The linkage can take place, for example, by means of known logic circuits in such a way that the enable signal for driving the row address bus, which is transmitted via the line 248 to the latch 244 is only active if the activate signal and the clock hold signal CLKHOLD are active. For example, the enable signal for driving the row address bus can be generated in such a way that the row addresses are only output during a high phase, ie a high voltage value, of the clock hold signal CLKHOLD.
Die erfindungsgemäße Verwendung des Freigabesignals
ermöglicht,
daß der
Zeilenadreßbus 234 und
die Teil-Zeilenadreßbusse 252 und 254 lediglich
dann von den Treibern 246 getrieben werden, wenn eine neue
Zeilenadresse aktiviert werden soll. Nach einem Treiben des Zeilenadreßbusses 234 bzw.
der Teil-Zeilenadreßbusse 252 und 254 wird
die Zeilenadresse in den Zeilenadressenlatches 256 und 258 so
lange zwischengespeichert, bis ein neues Freigabesignal basierend
auf einem neuen Activate-Signal an das Latch 244 angelegt
wird und der Zeilenadreßbus 234 erneut
getrieben wird. Da sich das Freigabesignal von dem Activate-Signal
ableitet, wird der Zeilenadreßbus 234 eingeschaltet,
wenn es erforderlich ist, eine neue Zeilenadresse auf die Zeilenadressenlatches 256 und 258 zu
treiben, während
für die
restliche Zeit der Zeilenadreßbus 234 abgeschaltet
ist.The use of the enable signal according to the invention enables the row address bus 234 and the partial row address buses 252 and 254 only then from the drivers 246 be driven when a new line address is to be activated. After driving the row address bus 234 or the partial row address buses 252 and 254 becomes the row address in the row address latches 256 and 258 buffered until a new release signal based on a new Activate signal to the latch 244 is created and the row address bus 234 is driven again. Since the enable signal is derived from the enable signal, the row address bus becomes 234 turned on when a new row address is required on the row address latches 256 and 258 to drive while for the rest of the row address bus 234 is switched off.
Der Zeitpunkt, wann die Zeilenadressen
weitergeleitet werden sollen, d.h. wann der Zeilenadreßbus getrieben
werden soll, wird, wie es bereits oben erklärt wurde, in dem Schaltungsblock 224 entschieden.The point in time at which the row addresses are to be forwarded, ie when the row address bus is to be driven, is, as has already been explained above, in the circuit block 224 decided.
Im Unterschied zu dem Stand der Technik, bei
dem der Zeilenadreßbus
stets bei jeder an dem Adressenlatchausgang anliegenden Adresse
getrieben wird, kann mittels des erfindungsgemäßen gezielten Abschaltens des
Zeilenadreßbusses 234 ein Stromverbrauch
reduziert werden, beispielsweise wenn sich bei Speicherzugriffen,
und insbesondere bei einem Burst-Verfahren, die Zeilenadresse der Speicherzellen,
auf die zugegriffen wird, nicht ändert.In contrast to the prior art, in which the row address bus is always driven at each address present at the address latch output, the row address bus can be specifically switched off according to the invention 234 current consumption can be reduced, for example if the row address of the memory cells which are being accessed does not change during memory accesses, and in particular in the case of a burst method.
Bei dem Burst-Verfahren wird, wie
es bereits bei der Beschreibung des Stands der Technik unter Bezugnahme
auf 1 erklärt wurde,
auf eine Reihe aufeinanderfolgender Speicherzellen einer bestimmten
Zeile zugegriffen, um mehrere Daten oder ein ganzes Datenwort zu
speichern oder auszulesen. Dabei zählt der Zähler 238 die in das
Spaltenadreßlatch 236 eingegebene
Spaltenadresse intern weiter, um bei dem Burst-Zugriff die aufeinanderfolgenden Spaltenadressen
in dem Speicherzellenarray zu aktivieren.The burst method, as already described in the prior art with reference to FIG 1 was explained, a series of successive memory cells of a specific row was accessed in order to store or read out multiple data or an entire data word. The counter counts 238 the in the column address latch 236 entered column address internally to activate the successive column addresses in the memory cell array during the burst access.
Da stets auf Speicherzellen einer
einzigen Zeile zugegriffen wird, ändert sich während des Burstzugriffes
die Zeilenadresse der Speicherzellen, auf die bei dem Burstzugriffen
zugegriffen werden, nicht. Daher ist es bei der erfindungsgemäßen Vorrichtung 200 möglich, bei
einem Burst-Zugriff den Zeilen adreßbus lediglich einmal ansprechend
auf das Activate-Signal zum Aktivieren des Speicherbankzugriffs
zu aktivieren und während
den darauffolgenden Zugriffen, bei denen sich die Zeilenadresse
nicht ändert,
in einem abgeschalteten Zustand zu belassen. Wie es bereits vorhergehend
erwähnt
wurde, werden die Zeilenadressen in den Zeilenadressenlatches 256 und 258 nach
einem Treiben des Adreßbusses 234 so
lange gehalten, bis der Adreßbus 234 ansprechend
auf das Freigabesignal erneut getrieben wird.Since memory cells of a single row are always accessed, the row address of the memory cells which are accessed during the burst accesses does not change during the burst access. Therefore, it is with the device according to the invention 200 possible to activate the row address bus only once in response to the activate signal in the event of a burst access in order to activate the memory bank access and to leave it in a switched-off state during the subsequent accesses in which the row address does not change. As mentioned earlier, the row addresses in the row address latches 256 and 258 after a hustle and bustle of the address bus 234 held until the address bus 234 is driven again in response to the enable signal.
Obwohl bei dem beschriebenen Ausführungsbeispiel
der Zeilenadreßbus
so ausgebildet ist, daß sich
derselbe in zwei Teilzweige verzweigt, die jeweils einer oder mehreren
Speicherbänken
zugeordnet sind, kann der Zeilenadreßbus bei anderen Ausführungsbeispielen
auch ohne Verzweigungen ausgebildet sein. Ferner kann der Zeilenadreßbus auch
mehr als zwei Teilzweige aufweisen.Although in the described embodiment
the row address bus
is designed so that
the same branches into two branches, each one or more
memory banks
are assigned, the row address bus can be used in other exemplary embodiments
also be designed without branches. The row address bus can also
have more than two branches.
Bei dem beschriebenen Ausführungsbeispiel wird
das Freigabessignal zum Treiben des Zeilenadreßbusses unter Verwendung des
Activate-Signals und des Takthaltesignals CLKHOLD erzeugt. Bei anderen
Ausführungsbeispielen
kann das Freigabesignal jedoch auf eine andere Art und Weise erzeugt werden.
Beispielsweise kann das Freigabesignal unter alleiniger Verwendung
des Activate-Signals erzeugt werden.In the described embodiment
the enable signal to drive the row address bus using the
Activate signal and the clock hold signal CLKHOLD generated. With others
embodiments
However, the enable signal can be generated in a different way.
For example, the enable signal can be used alone
of the Activate signal are generated.
-
100100
-
Speichervorrichtungstorage device
-
110110
-
Anschlußflächepad
-
112112
-
Adreßbusaddress bus
-
114114
-
Adressenlatchaddress latch
-
116116
-
Treiberdriver
-
118a–c 118a-c
-
Anschlußflächepad
-
120120
-
TaktsignalempfangseinrichtungClock signal receiving device
-
122122
-
Leitungmanagement
-
124124
-
AdreßbusausgangAdreßbusausgang
-
126126
-
Spaltenadreßbuscolumn address
-
128128
-
Zeilenadreßbusrow address
-
130130
-
Treiberdriver
-
132132
-
Treiberdriver
-
134134
-
Spaltenadressenlatchcolumn address
-
136136
-
Zählercounter
-
138138
-
SpaltenadreßlatchausgangSpaltenadreßlatchausgang
-
140140
-
Knotenpunktjunction
-
142142
-
Teil-ZeilenadreßbusPart-row address
-
144144
-
Teil-ZeilenadreßbusPart-row address
-
146146
-
ZeilenadressenlatchZeilenadressenlatch
-
148148
-
ZeilenadressenlatchZeilenadressenlatch
-
150150
-
ZeilenadreßlatchausgangZeilenadreßlatchausgang
-
152152
-
ZeilenadreßlatchausgangZeilenadreßlatchausgang
-
200200
-
Speichervorrichtungstorage device
-
210a–e210a-e
-
Anschlußfläche pad
-
212212
-
Adreßbusaddress bus
-
214214
-
Adressenlatchaddress latch
-
216216
-
Treiberdriver
-
218218
-
Leitungmanagement
-
220220
-
TaktsignalempfangseinrichtungClock signal receiving device
-
222222
-
Leitungmanagement
-
224224
-
Schaltungsblockcircuit block
-
226226
-
Leitungmanagement
-
228228
-
BefehlsdecodiererInstruction decoder
-
230230
-
AdreßbusausgangAdreßbusausgang
-
232232
-
Spaltenadreßbuscolumn address
-
234234
-
Zeilenadreßbusrow address
-
236236
-
Spaltenadressenlatchcolumn address
-
238238
-
Zählercounter
-
240240
-
Spaltenadreßbuscolumn address
-
242242
-
Treiberdriver
-
244244
-
Latchlatch
-
246246
-
Treiberdriver
-
248248
-
Leitungmanagement
-
250250
-
Verzweigungspunktbranching point
-
252252
-
erster
Teil-Zeilenadreßbusfirst
Part-row address
-
254254
-
zweiter
Teil-Zeilenadreßbussecond
Part-row address
-
256256
-
ZeilenadressenlatchZeilenadressenlatch
-
258258
-
ZeilenadressenlatchZeilenadressenlatch
-
260260
-
Zeilenadreßbusrow address
-
262262
-
Zeilenadreßbusrow address