DE10234684A1

DE10234684A1 - Speicherschaltung

Info

Publication number: DE10234684A1
Application number: DE10234684A
Authority: DE
Inventors: Makoto Hatakenaka; Koji Nii; Atsuo Mangyo; Takeshi Fujino
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-08-31
Filing date: 2002-07-30
Publication date: 2003-04-03
Also published as: CN1404065A; US20030046632A1; JP2003077294A; KR20030019858A; US7237175B2

Abstract

Wird in einem Speicherzellenfeld 21 ein Lese-/Schreibbetrieb für die aus 7 Bits bestehenden Daten durchgeführt, bei denen aus 3 Bits bestehende Paritätsbits zu aus 4 Bits bestehenden Daten hinzugefügt werden, wird eine Fehlerkorrektur in Bezug auf jede der aus 7 Bits bestehenden Daten ausgeführt. Das Speicherzellenfeld 21 ist in Speichereinheiten 31 bis 37 unterteilt, die jede über 4 Bits verfügen, die entlang einer Richtung einer Datenwortleitung angeordnet sind. Beim Schreiben der aus 7 Bits bestehenden Daten in das Speicherzellenfeld 21 werden die voneinander unterschiedlichen der aus 7 Bits bestehenden Daten jeweils als geschriebene Bitdaten entlang der Richtung der Datenwortleitung in die Speichereinheiten 31 bis 37 geschrieben. Bei den aus 7 Bits bestehenden Daten verfügen die geschriebenen Bitdaten über einen Abstand von 4 Bits. Fehlerkorrekturschaltungen 24a bis 24d führen eine Fehlerkorrektur der aus 7 Bits bestehenden Daten in allen aus 7 Bits bestehenden Daten durch.

Description

Die Erfindung bezieht sich auf eine Speicherschaltung mit einer Fehlerkorrekturfunktion und genauer auf eine Speicherschaltung, die widerstandsfähig gegen einen Mehrfach- Bitfehler ist, bei dem eine Vielzahl von Bitfehlern lokal auftritt.

Fig. 7 stellt eine Schaltungskonfiguration zur Veranschaulichung einer (nachfolgend einfach als Speicherschaltung bezeichneten) herkömmlichen Speicherschaltung mit einer Fehlerkorrekturfunktion dar. In Fig. 7 bezeichnet Bezugszeichen 11 ein Speicherzellenfeld. Bezugszeichen 12 bezeichnet eine Speicherzelle. Bezugszeichen 13 bezeichnet eine Leseverstärkerschaltung. Bezugszeichen 14 bezeichnet eine ECC- (Fehlerprüf- und Fehlerkorrektur-) Schaltung. Bei einer derartigen Speicherschaltung werden aus n Bits bestehende Paritätsbits zu aus m Bits bestehenden Daten hinzugefügt, wobei n eine positive ganze Zahl darstellt, die nicht kleiner als eins ist, und m eine positive ganze Zahl bezeichnet, die nicht kleiner als zwei ist. Wenn beim Ausführen eines Lese-/Schreibbetriebs für das Speicherzellenfeld 11 in zumindest einem Bit ein Fehler auftritt, führt die ECC-Schaltung 14 eine Korrektur des fehlerhaften Bits durch.

Nun wird eine Funktionsweise der in Fig. 7 veranschaulichten Speicherschaltung beschrieben.

In dem veranschaulichten Beispiel ist für die in Fig. 7 dargestellte Speicherschaltung m = 4 und n = 3. Als Fehlerkorrekturcodes finden BCH-Codes Verwendung. Die aus drei Bits bestehenden Paritätsbits werden zu den aus vier Bits bestehenden Daten hinzugefügt. Der Lese-/Schreibbetrieb wird für das Speicherzellenfeld 11 in einer aus insgesamt sieben Bits bestehenden Dateneinheit ausgeführt. Wenn eine spezielle Datenwortleitung als eine ausgewählte Datenwortleitung ausgewählt und der Lese-/Schreibbetrieb für das Speicherzellenfeld 11 ausgeführt wird, werden die aus 7 Bits bestehenden Daten aus sieben aneinander angrenzenden Speicherzellen 12 gelesen bzw. in sie geschrieben. In Fig. 7 werden die aneinander angrenzenden sieben Speicherzellen gemeinsam als ein Speicherblock bezeichnet.

Bei einem Lesebetrieb werden die aus 7 Bits bestehenden Daten aus jedem einer Vielzahl von Speicherblöcken ausgelesen, die den ausgewählten Datenwortleitungen entsprechen. Die aus 7 Bits bestehenden Daten werden jeweils über die Leseverstärkerschaltungen 13 den ECC-Schaltungen 14 zugeführt. Mit anderen Worten werden die aus 7 Bits bestehenden Daten jeder der ECC-Schaltungen 14 zugeführt. Wenn ein fehlerhaftes Bit oder fehlerhafte Bits in den aus 7 Bits bestehenden Daten vorhanden ist oder sind, korrigiert jede der ECC-Schaltungen 14 die Daten gemäß den Paritätsbits, um die aus 4 Bits bestehenden Daten als Lesedaten auszugeben.

Andererseits werden bei einem Schreibbetrieb die aus 4 Bits bestehenden Schreibdaten jeder der ECC-Schaltungen 14 zugeführt. Jede der ECC-Schaltungen 14 fügt die aus drei Bits bestehenden Paritätsbits den Schreibdaten hinzu, um aus 7 Bits bestehende Schreibdaten auszugeben. Über die Leseverstärkerschaltungen 13 werden die aus 7 Bits bestehenden Schreibdaten jeweils in die den ausgewählten Datenwortleitungen entsprechenden Speicherblöcke geschrieben.

Fig. 8 zeigt eine Ansicht, die einen Speicherblock eines SRAM veranschaulicht. Der Speicherblock besitzt sieben Speicherzellen 12a bis 12g. Die Speicherzellen 12a bis 12g sind jeweils über Bitleitungen mit den Leseverstärkern 13a bis 13g verbunden. Über die Leseverstärker 13a bis 13d werden jeweils Datenbits aus den Speicherzellen 12a bis 12d gelesen bzw. in sie geschrieben. Außerdem werden über die Leseverstärker 13e bis 13g jeweils Paritätsbits aus den Speicherzellen 12e bis 12g gelesen bzw. in sie geschrieben.

Die Beschreibung erfolgt für einen in Fig. 8 veranschaulichten Lese-/Schreibbetrieb des SRAM. Zuerst werden die aus 7 Bits bestehenden Daten aus dem SRAM ausgelesen. Zu diesem Zeitpunkt werden die aus 7 Bits bestehenden Daten jeweils den ECC-Schaltungen zugeführt, um, wie zuvor beschrieben, die Fehlerprüfung und -korrektur auszuführen. Wenn die aus 7 Bits bestehenden Daten fehlerhafte Bits aufweisen, deren Anzahl nicht kleiner als zwei ist, können Fehler in den korrigierten Datenbits und den korrigierten Paritätsbits enthalten sein. Unter den Umständen gibt jede der ECC-Schaltungen eine aus 2 Bits bestehende Fehlererfassungskennung aus. Ansprechend auf die aus 2 Bits bestehende Fehlererfassungskennung wird der SRAM zurückgesetzt.

Andererseits gibt jede der ECC-Schaltungen die aus 2 Bits bestehende Fehlererfassungskennung nicht aus, wenn ein Fehler in einem Bit auftritt. Jede der ECC-Schaltungen korrigiert die Datenbits oder die Paritätsbits, um korrigierte Datenbits oder korrigierte Paritätsbits zu erstellen. Danach setzt sich die Verarbeitung unter Verwendung der korrigierten Datenbits fort. Die korrigierten Datenbits und die korrigierten Paritätsbits (aus 7 Bits bestehende korrigierte Daten) werden in den SRAM geschrieben.

Außerdem werden die aus 7 Bits bestehenden Daten wieder aus dem SRAM ausgelesen, um in einer zuvor beschriebenen ähnlichen Weise verarbeitet zu werden, wenn es notwendig ist, die Daten aus dem SRAM auszulesen.

Fig. 9 stellt eine Ansicht zur Veranschaulichung eines Speicherblocks eines DRAMs dar. Der Speicherblock verfügt über sieben Speicherzellen 121 bis 127. Die Speicherzellen 121 bis 127 sind jeweils über Bitleitungen mit den Leseverstärkern 131 bis 137 verbunden. Über die Leseverstärker 131 bis 134 werden jeweils Datenbits aus den Speicherzellen 121 bis 124 gelesen bzw. in sie geschrieben. Außerdem werden über die Leseverstärker 135 bis 137 jeweils Paritätsbits aus den Speicherzellen 125 bis 127 gelesen bzw. in sie geschrieben.

Bei dem in Fig. 9 abgebildeten DRAM wird die Fehlerprüfung und -korrektur auf eine zu dem in Fig. 8 dargestellten SRAM ähnliche Weise ausgeführt.

Nebenbei bemerkt kann der zuvor erwähnte Datenfehler (Bitfehler) lokal auftreten. Ein derartiger Datenfehler kann als ein durch Fremdkörpereinwirkung verursachter Fehler bzw. Soft-Fehler bezeichnet werden. Genauer wird ein Elektron-Loch-Paar erzeugt, wenn ein Alphastrahl oder Neutronenstrahl in ein Halbleitersubstrat einfällt. Der Alphastrahl kann von einem Halbleitermaterial des Halbleitersubstrats ausgelöst sein. Der Neutronenstrahl kommt in der Natur vor. Wird das Elektron an einem Signalspeicherknoten der Speicherzelle absorbiert, werden die Daten in der Speicherzelle zerstört, so dass der Soft-Fehler auftritt. In anderen Worten ist der Soft-Fehler ein Fehler, bei dem die Daten lokal nur in Teilen zerstört werden, in die der Alphastrahl oder der Neutronenstrahl einfällt. Auf der Grundlage der Fehlerursache wird der Soft- Fehler als ein Alphastrahl-Soft-Fehler oder ein Neutronenstrahl-Soft-Fehler bezeichnet.

Eine Vielzahl von Soft-Fehlern kann lokal und gleichzeitig durch einen einzigen Einfall des Alphastrahls oder des Neutronenstrahls auftreten. Die zuvor erwähnten Fehler werden als ein Mehrfachbit Soft-Fehler bezeichnet.

In dem SRAM wurde in jüngerer Zeit die Menge der angesammelten Ladung an einem Speicherknoten der Speicherzelle mit feiner werdender integrierter Halbleiterschaltung geringer. Beispielsweise ist in einer 0,18 µm Generation die Menge der angesammelten Ladung auf ein Niveau von 5 f Coulomb reduziert. Sofern Elektronen, die in dem Halbleitersubstrat durch jedes Teilchen des Alphastrahls und des Neutronenstrahls erzeugt werden, über eine Ladung von 20 f Coulomb bis 200 f Coulomb verfügen, ist eine wachsende Möglichkeit vorhanden, dass Fehler gleichzeitig in aneinander angrenzenden Speicherzellen durch den Einfall bzw. das Auftreffen eines einzelnen Teilchen auftreten.

Sofern die aus (m + n) Bits bestehenden Daten aus den aneinander angrenzenden (m + n) Speicherzellen ausgelesen werden, besteht bei der herkömmlichen Speicherschaltung, wie zuvor beschrieben, ein Nachteil darin, dass es unmöglich ist, die Fehler zu korrigieren, wenn die Mehrfach- Bit-Soft-Fehler auftreten, bei denen eine Vielzahl von Bitfehlern lokal und gleichzeitig erzeugt wird. In anderen Worten, es besteht ein Nachteil darin, dass es unmöglich ist, die Fehler zu korrigieren, wenn Bitfehler mit einer größeren Bitzahl als ein korrigierbarer Fehler gleichzeitig aufgrund des Mehrfach-Bit-Soft-Fehlers auftreten.

Beispielsweise besteht ein Nachteil darin, dass es unmöglich ist, die Fehler zu korrigieren, wenn die Fehler, wie zuvor beschrieben, gleichzeitig in zwei Bits aufgrund des Mehrfach-Bit-Soft-Fehlers in den aneinander angrenzenden aus 7 Bits bestehenden Daten auftreten.

Zur Lösung der zuvor erwähnten Nachteile ist es eine Aufgabe der Erfindung, eine Speicherschaltung zur Verfügung zu stellen, die zum Korrigieren von Fehlern in der Lage ist, auch wenn ein Mehrfach-Bit-Soft-Fehler auftritt, bei dem eine Vielzahl von Bitfehlern lokal und gleichzeitig erzeugt wird.

Eine erfindungsgemäße Speicherschaltung weist ein Speicherzellenfeld mit einer Vielzahl von in dem Speicherzellenfeld angeordneten Speicherzellen auf. Die Speicherschaltung umfasst ferner eine Fehlerkorrektureinrichtung zur Korrektur eines Fehlers in allen der aus (m + n) Bits bestehenden Daten, wenn ein Lese-/Schreibbetrieb in Bezug auf die aus (m + n) Bits bestehenden Daten ausgeführt wird, bei denen aus n Bits bestehende Paritätsbits zu aus m Bits bestehenden Daten hinzugefügt werden, wobei m eine positive ganze Zahl darstellt, die nicht kleiner als zwei ist und n eine positive ganze Zahl bezeichnet, die nicht kleiner als eins ist. Das Speicherzellenfeld ist in eine Vielzahl von Speichereinheiten unterteilt, die jede über eine vorbestimmte Anzahl K von Bits verfügen, die entlang einer Richtung einer Datenwortleitung angeordnet sind, wobei K eine positive ganze Zahl bezeichnet, die nicht kleiner als zwei ist. Beim Schreiben der aus (m + n) Bits bestehenden Daten in das Speicherzellenfeld werden alle Bits der aus (m + n) Bits bestehenden Daten mit einem Abstand der vorbestimmten Anzahl K in eine jeweilige der Speichereinheiten entlang der Datenwortleitung geschrieben. Die Fehlerkorrektureinrichtung führt eine Fehlerkorrektur in Bezug auf die aus (m + n) Bits bestehenden Daten aus, deren unterschiedliche Bits jeweils in die Speichereinheiten geschrieben sind.

Die Erfindung wird nachfolgend unter Bezugnahme auf die beiliegende Zeichnung näher beschrieben. Es zeigen
Fig. 1 eine Schaltungskonfiguration, die eine Speicherschaltung gemäß einem ersten Ausführungsbeispiel der Erfindung veranschaulicht;
Fig. 2 eine Schaltungskonfiguration zur Veranschaulichung einer Speicherschaltung gemäß einem zweiten Ausführungsbeispiel der Erfindung;
Fig. 3 eine Schaltungskonfiguration, die ein weiteres Beispiel einer Speicherschaltung gemäß dem zweiten Ausführungsbeispiel der Erfindung verdeutlicht;
Fig. 4 eine Ansicht eines Beispiels einer Speicherzelle (SRAM-Zelle), die in einer Speicherschaltung gemäß einem dritten Ausführungsbeispiel der Erfindung verwendet wird;
Fig. 5 eine Ansicht zur Veranschaulichung eines Beispiels einer Speicherzelle (DRAM-Zelle), die in einer Speicherschaltung gemäß einem vierten Ausführungsbeispiel der Erfindung Verwendung findet;
Fig. 6 eine Ansicht zur Verdeutlichung eines Beispiels einer Speicherzelle (DRAM-Zelle), die in einer Speicherschaltung gemäß einem fünften Ausführungsbeispiel der Erfindung verwendet wird;
Fig. 7 eine Schaltungskonfiguration zur Veranschaulichung einer herkömmlichen Speicherschaltung;
Fig. 8 eine Ansicht eines Beispiels eines SRAM;
Fig. 9 eine Ansicht eines Beispiels eines DRAM;
Ausführungsbeispiele der Erfindung werden nachfolgend beschrieben.

Erstes Ausführungsbeispiel

In Fig. 1 bezeichnet Bezugszeichen 21 ein Speicherzellenfeld. Bezugszeichen 22 bezeichnet eine Speicherzelle. Bezugszeichen 23 bezeichnet eine Leseverstärkerschaltung. Bezugszeichen 24a bis 24d bezeichnen jeweils ECC- Schaltungen (jede der ECC-Schaltungen 24a bis 24d dient als ein Fehlerkorrekturabschnitt). Aus (m + n) Bits bestehende Daten werden aus dem Speicherzellenfeld 21 gelesen bzw. in dieses geschrieben. Die aus (m + n) Bits bestehenden Daten werden durch Hinzufügen von aus n Bits bestehenden Paritätsbits zu aus m Bits bestehenden Daten erlangt. Das Speicherzellenfeld 21 ist in entlang einer Richtung einer Datenwortleitung angeordnete Bits mit der Anzahl K unterteilt, wobei K für eine positive ganze Zahl steht, die nicht kleiner als zwei ist. Jede Einheit mit den entlang der Richtung der Datenwortleitung angeordneten Bits mit der Anzahl K wird als eine Speichereinheit bezeichnet. Aufeinanderfolgende Speichereinheiten der Größe (m + n) bilden einen Speicherblock. Bei dem veranschaulichten Beispiel gilt K = 4, m = 4 und n = 3. Jede der Speichereinheiten ist in 4 Bits unterteilt. Die aufeinander folgenden sieben Speichereinheiten bilden einen Speicherblock.
In Fig. 1 sind die Speichereinheiten in der Richtung von links nach rechts mit den Bezugszeichen 31 bis 37 bezeichnet. In allen Speichereinheiten 31 bis 37 sind entlang einer Reihe oder Spalte (die Richtung der Bitleitung) angeordnete Speicherzellengruppen in der Richtung von links nach rechts jeweils mit den Bezugszeichen 22a bis 22d bezeichnet. Die Speicherzellengruppen 22a bis 22d werden als erste bis vierte Spalte bezeichnet. In dem veranschaulichten Beispiel werden die Datenbits in die Speichereinheiten 31 bis 34 geschrieben und die Paritätsbits werden in die Speichereinheiten 35 bis 37 geschrieben.
Die ECC-Schaltung 24a ist über die Leseverstärkerschaltung 23 mit der ersten Spalte 22a jeder der Speichereinheiten 31 bis 37 verbunden. Zusätzlich ist die ECC- Schaltung 24b über die Leseverstärkerschaltung 23 mit der zweiten Spalte 22b jeder der Speichereinheiten 31 bis 37 verbunden. In ähnlicher Weise sind die ECC-Schaltungen 25c bis 24d über die Leseverstärkerschaltung 23 jeweils mit der dritten und vierten Spalte 22c und 22d jeder der Speichereinheiten 31 bis 37 verbunden.
Nun wird die Beschreibung mit der Erläuterung eines Betriebs der in Fig. 1 veranschaulichten Speicherschaltung fortgesetzt.
Obwohl in Fig. 1 nicht abgebildet, ist jede der Datenwortleitungen mit einer an einen Adressendecodierer angeschlossenen Datenwortleitungssteuereinrichtung verbunden. Dem Adressendecodierer werden Adressen und ein Taktsignal zugeführt. Bei dem Lese-/Schreibbetrieb wird eine der Adressen als eine ausgewählte Adresse in dem Adressendecodierer genommen. Die Datenwortleitungssteuereinrichtung steuert eine der ausgewählten Adresse entsprechende Datenwortleitung als eine ausgewählte Datenwortleitung an. Die mit der ausgewählten Datenwortleitung verbundenen Speicherzellen 22 sind über Bitleitungen zu einer Leseverstärkerschaltung 23 an einen (nicht abgebildeten) Datenträger gekoppelt. Die Daten werden in die ECC- Schaltungen 24a bis 24d eingegeben und von ihnen ausgegeben.
Im folgenden wird angenommen, dass eine der Datenwortleitungen als die ausgewählte Datenwortleitung ausgewählt ist und dass erste bis siebte aus 7 Bits bestehende Daten in die entlang der ausgewählten Datenwortleitung angeordneten Speicherzellen geschrieben werden. Jede der ersten bis siebten aus 7 Bits bestehenden Daten verfügt über die aus 4 Bits bestehenden Daten und die aus 3 Bits bestehenden Paritätsbits. Jedes der ersten bis vierten Bits bezeichnet ein Datenbit und jedes der fünften bis siebten Bits bezeichnet ein Paritätsbit. Bei dem Schreibbetrieb führt die ECC-Schaltung 24a die ersten aus 7 Bits bestehenden Daten dem Speicherblock zu. Durch die Leseverstärkerschaltung 23 werden die ersten bis siebten Bits der ersten aus 7 Bits bestehenden Daten jeweils in die Speicherzellen 22 geschrieben, die bei den ersten Spalten 22a der Speichereinheiten 31 bis 37 (entlang der ausgewählten Datenwortleitung angeordnete Speicherzellen 22) angeordnet sind oder liegen.
Zusätzlich führt die ECC-Schaltung 24b die zweiten aus 7 Bits bestehenden Daten dem Speicherblock zu. Durch die Leseverstärkerschaltung 23 werden die ersten bis siebten Bits der zweiten aus 7 Bits bestehenden Daten jeweils in die Speicherzellen 22 geschrieben, die bei den zweiten Spalten 22b der Speichereinheiten 31 bis 37 angeordnet sind.
In ähnlicher Weise führt die ECC-Schaltung 24c die dritten aus 7 Bits bestehenden Daten dem Speicherblock zu. Durch die Leseverstärkerschaltung 23 werden die ersten bis siebten Bits der dritten aus 7 Bits bestehenden Daten jeweils in die Speicherzellen 22 geschrieben, die bei den dritten Spalten 22c der Speichereinheiten 31 bis 37 angeordnet sind. Außerdem führt die ECC-Schaltung 24d die vierten aus 7 Bits bestehenden Daten dem Speicherblock zu. Durch die Leseverstärkerschaltung 23 werden die ersten bis siebten Bits der vierten aus 7 Bits bestehenden Daten jeweils in die Speicherzellen 22 geschrieben, die bei den vierten Spalten 22d der Speichereinheiten 31 bis 37 angeordnet sind.
Beim Schreiben der ersten bis vierten aus 7 Bits bestehenden Daten in den Speicherblock, wie zuvor beschrieben, werden die ersten bis siebten Bits der ersten aus 7 Bits bestehenden Daten jeweils in die bei den ersten Spalten 22a der Speichereinheiten 31 bis 37 angeordneten Speicherzellen geschrieben, wenn man die ersten aus 7 Bits bestehenden Daten betrachtet. Als ein Ergebnis werden die ersten bis siebten Bits der ersten aus 7 Bits bestehenden Daten entfernt voneinander mit einem Abstand von 4 Bits in den Speicherblock geschrieben. In ähnlicher Weise werden die ersten bis siebten Bits entfernt voneinander mit einem Abstand von 4 Bits in Bezug auf die zweiten bis vierten aus 7 Bits bestehenden Daten in den Speicherblock geschrieben.
Unter den Umständen können die Mehrfach-Bit-Soft-Fehler auftreten, bei denen eine Vielzahl von Bitfehlern lokal und gleichzeitig erzeugt wird, wenn der aus einem Teilchen bestehende Alphastrahl oder Neutronenstrahl in das Speicherzellenfeld 21 einfällt. In anderen Worten können Fehler gleichzeitig in einer Vielzahl von aneinander angrenzenden Speicherzellen auftreten. Bei diesem Ereignis ist fast kein Auftreten von Fehlern in einer Vielzahl von Bits der gleichen aus 7 Bits bestehenden Daten vorhanden, sofern Bits mit dem Abstand von 4 Bits entfernt voneinander, in Bezug auf jede der aus 7 Bits bestehenden Daten in der in Fig. 1 veranschaulichten Speicherschaltung, in den Speicherblock geschrieben werden. Mit anderen Worten treten in einer Vielzahl von Bits der gleichen aus 7 Bits bestehenden Daten keine Fehler auf, wenn die nachfolgende Anzahl der fehlerhaft werdenden Bits kleiner als vier ist.
Die Anzahl von Bitfehlern beträgt üblicherweise eins, auch wenn die Bitfehler in allen der ersten bis vierten aus 7 Bits bestehenden Daten auftreten. Als ein Ergebnis ist die Fehlerprüfung und -korrektur in allen ECC- Schaltungen 24a bis 24d bei dem Lesebetrieb nicht unmöglich. Mit anderen Worten tritt der Mehrfach-Bit-Soft- Fehler kaum auf, bei dem die Fehlerprüfung und -korrektur unmöglich ist.

Zweites Ausführungsbeispiel

In Fig. 2 sind identische Komponenten wie in Fig. 1 mit identischen Bezugszeichen bezeichnet. Bezugszeichen 41 bezeichnet eine Reservespeichereinheit (redundante Speichereinheit). Die Reservespeichereinheit 41 ist vom Aufbau her ähnlich zu jeder der Speichereinheiten 31 bis 37. Mit anderen Worten verfügt die Reservespeichereinheit 41 über entlang der Datenwortleitung angeordnete aus 4 Bits bestehende Speicherzellen 22. Nachfolgend wird angenommen, dass eine Speicherzellenfehlfunktion in der Speichereinheit 36 auftritt (beispielsweise ein Herstellungsdefekt). Die Speichereinheit 36 wird durch die Reservespeichereinheit 41 ersetzt. Die ersten bis zu den vierten Spalten 22a bis 22d der Reservespeichereinheit 41 werden jeweils mit den ECC-Schaltungen 24a bis 24d verbunden.
Bei dem Ersatz der Speichereinheit 36 durch die Reservespeichereinheit 41 findet ein Auswahlschalter Verwendung. Genauer wird eine Laserreparaturart verwendet, die den Auswahlschalter durch ein Laserstrahlschneiden einstellt. Obwohl dies in Fig. 2 nicht veranschaulicht ist, wird eine Laserreparatursicherung geschnitten, so dass eine Auswahleinrichtung die Reservespeichereinheit 41 auswählt. Als ein Ergebnis wird die Speichereinheit 36 nicht verwendet und die Speichereinheit 36 wird durch die Speichereinheit 41 ersetzt. Im allgemeinen ist es bekannt, einen Speicher mit Fehlfunktion beim Auftreten einer Speicherzellenfehlfunktion durch eine Reserveeinheit zu ersetzen.
Wenn, wie in Fig. 2 gezeigt, die Ersatzmaßnahmen durch eine Speichereinheit für einen Fall ausgeführt werden, bei dem die Speicherzellenfehlfunktion auftritt, treten nach einer Ersatzmaßnahme in einer Vielzahl von Bits der gleichen aus 7 Bits bestehenden Daten kaum Fehler auf, sofern Bits mit dem Abstand von 4 Bits, in Bezug auf jede der aus 7 Bits bestehenden Daten, entfernt voneinander in den Speicherblock geschrieben wurden. Als ein Ergebnis tritt der Mehrfach-Bit-Soft-Fehler kaum auf, bei dem die Fehlerprüfung und -korrektur unmöglich ist.
Außerdem werden Ersatzmaßnahmen mit einem ganzzahligen Vielfachen der Anzahl von Speichereinheiten mit Fehlfunktion ausgeführt, für den Fall, dass die Speichereinheitsfehlfunktion in einer Vielzahl von Speichereinheiten aufritt. Genauer werden die Speichereinheiten 35 und 36gemäß Fig. 3 jeweils durch die Reserveeinheiten 41 und 42 ersetzt, für den Fall, dass die Speichereinheitsfehlfunktion in jeder der Speichereinheiten 35 und 36 auftritt. Für diesen Fall sind die ECC-Schaltungen 24a bis 24d jeweils mit den ersten bis zu den vierten Spalten 22a bis 22d von jeder der Reservespeichereinheiten 41 und 42 verbunden.

Drittes Ausführungsbeispiel

Fig. 4 zeigt eine Ansicht, die ein Beispiel einer Speicherzelle (SRAM-Zelle) eines SRAM veranschaulicht. Bezugszeichen T1 und T2 bezeichnen jeweils Transistoren. Bezugszeichen INT1 und INT2 bezeichnen jeweils Invertiereinrichtungen. Eine Signalspeicherschaltung ist aus den Invertiereinrichtungen INT1 und INT2 mit zwei Stufen zusammengesetzt. Ein Kondensator (mit einem parasitären Kondensator) ist mit Cs an einem Signalspeicherknoten gegeben. Wird jeder der Invertiereinrichtungen INT1 und INT2 eine Energieversorgungsspannung von Vcc zugeführt, ist eine angesammelte Ladung durch die Beziehung Cs × Vcc (in Coulomb) gegeben.
Stellt -Q (in Coulomb) eine Ladung eines Elektrons dar, das beim Einfall des Teilchens von dem Alphastrahl oder dem Neutronenstrahl in das Halbleitersubstrat erzeugt wird, wird die positive ganze Zahl K, die eine Bedingung K > Q/(Cs × Vcc) erfüllt, als eine Abschnittszahl verwendet.
Die zuvor erwähnte Abschnittszahl K bezeichnet eine Entfernung (schlechtester Wert) zwischen fehlerhaften Bits, die in der Speicherschaltung einen Datenfehler verursachen, für den Fall, dass das Teilchen parallel zu der Datenwortleitung einfällt. Der Mehrfach-Bit-Soft-Fehler tritt bei Verwendung der Abschnittszahl K fast nicht auf, die wie zuvor erläutert berechnet wird.

Viertes Ausführungsbeispiel

Fig. 5 zeigt eine Ansicht zur Veranschaulichung eines Beispiels einer Speicherzelle (DRAM-Zelle) eines DRAM. Bezugszeichen T1 bezeichnet einen Transistor. Bezugszeichen Cs bezeichnet einen Kondensator. Der Kondensator Cs weist einen parasitären Kondensator auf. Wird dem mit der Bitleitung verbundenen Leseverstärker 51 eine Energieversorgungsspannung von Vcc zugeführt, ist eine angesammelte maximale Ladung durch die Beziehung Cs × Vcc (in Coulomb) gegeben.
Stellt -Q (in Coulomb) eine Ladung eines Elektrons dar, das beim Einfall des Teilchens von dem Alphastrahl oder dem Neutronenstrahl in das Halbleitersubstrat erzeugt wird, wird die positive ganze Zahl K, die eine Bedingung K > Q/(Cs × Vcc) erfüllt, als eine Abschnittszahl verwendet.
Die in Fig. 5 erläuterte Abschnittszahl K bezeichnet eine Entfernung (schlechtester Wert) zwischen fehlerhaften Bits, die in der Speicherschaltung einen Datenfehler verursachen, für den Fall, dass das Teilchen parallel zu der Datenwortleitung einfällt. Der Mehrfach-Bit-Soft-Fehler tritt bei Verwendung der Abschnittszahl K fast nicht auf, die wie zuvor erläutert berechnet wird.

Fünftes Ausführungsbeispiel

Fig. 6 stellt eine Ansicht zur Veranschaulichung eines weiteren Beispiels einer Speicherzelle (DRAM-Zelle) eines DRAM dar. Bezugszeichen T1 bezeichnet einen Transistor. Bezugszeichen Cs bezeichnet einen Kondensator. Der Kondensator Cs weist einen parasitären Kondensator auf. Nachfolgend wird angenommen, dass dem mit der Bitleitung verbundenen Leseverstärker (ohne Abbildung) eine Energieversorgungsspannung von Vcc zugeführt wird. Außerdem wird nachfolgend angenommen, dass eine Zellenanschlussplattenspannung der DRAM-Zelle gleich dem Wert Vcc/2 ist. Eine angesammelte maximale Ladung ist durch die Beziehung Cs × Vcc (in Coulomb) gegeben.
Stellt -Q (in Coulomb) eine Ladung eines Elektrons dar, das beim Einfall des Teilchens von dem Alphastrahl oder dem Neutronenstrahl in das Halbleitersubstrat erzeugt wird, wird die positive ganze Zahl K, die die Bedingung K > Q/(Cs × Vcc/2) erfüllt, als eine Abschnittszahl verwendet.
Die in Fig. 6 erläuterte Abschnittszahl K bezeichnet die Entfernung (schlechtester Wert) zwischen fehlerhaften Bits, die in der Speicherschaltung einen Datenfehler verursachen, für den Fall, dass das Teilchen parallel zu der Datenwortleitung einfällt. Der Mehrfach-Bit-Soft-Fehler tritt bei Verwendung der Abschnittszahl K fast nicht auf, die wie zuvor erläutert berechnet wird.
Wird in einem Speicherzellenfeld 21 ein Lese-/Schreibbetrieb für die aus 7 Bits bestehenden Daten durchgeführt, bei denen aus 3 Bits bestehende Paritätsbits zu aus 4 Bits bestehenden Daten hinzugefügt werden, wird eine Fehlerkorrektur in Bezug auf jede der aus 7 Bits bestehenden Daten ausgeführt. Das Speicherzellenfeld 21 ist in Speichereinheiten 31 bis 37 unterteilt, die jede über vier Bits verfügen, die entlang einer Richtung einer Datenwortleitung angeordnet sind. Beim Schreiben der aus 7 Bits bestehenden Daten in das Speicherzellenfeld 21, werden die voneinander unterschiedlichen der aus 7 Bits bestehenden Daten jeweils als geschriebene Bitdaten entlang der Richtung der Datenwortleitung in die Speichereinheiten 31 bis 37 geschrieben. Bei den aus 7 Bits bestehenden Daten verfügen die geschriebenen Bitdaten über einen Abstand von vier Bits. Fehlerkorrekturschaltungen 24a bis 24d führen eine Fehlerkorrektur der aus 7 Bits bestehenden Daten in allen aus 7 Bits bestehenden Daten durch.

Claims

1. Speicherschaltung, mit einem Speicherzellenfeld (21), mit einer Vielzahl von in dem Speicherzellenfeld angeordneten Speicherzellen (22), wobei die Speicherschaltung eine Fehlerkorrektureinrichtung (24a bis 24d) zur Korrektur eines Fehlers in allen der aus (m + n) Bits bestehenden Daten aufweist, wenn ein Lese-/Schreibbetrieb in Bezug auf die aus (m + n) Bits bestehenden Daten ausgeführt wird, bei denen aus n Bits bestehende Paritätsbits zu aus m Bits bestehenden Daten hinzugefügt werden, wobei m eine positive ganze Zahl darstellt, die nicht kleiner als zwei ist und n eine positive ganze Zahl bezeichnet, die nicht kleiner als eins ist, dadurch gekennzeichnet, dass
das Speicherzellenfeld in eine Vielzahl von Speichereinheiten unterteilt ist, die jede über eine vorbestimmte Anzahl K von Bits verfügen, die entlang einer Richtung einer Datenwortleitung angeordnet sind, wobei K eine positive ganze Zahl bezeichnet, die nicht kleiner als zwei ist;
beim Schreiben der aus (m + n) Bits bestehenden Daten in das Speicherzellenfeld alle Bits der aus (m + n) Bits bestehenden Daten mit einem Abstand der vorbestimmten Anzahl K in eine jeweilige der Speichereinheiten entlang der Datenwortleitung geschrieben werden; und
die Fehlerkorrektureinrichtung eine Fehlerkorrektur in Bezug auf die aus (m + n) Bits bestehenden Daten ausführt, deren unterschiedliche Bits jeweils in die Speichereinheiten geschrieben sind.

2. Speicherschaltung nach Anspruch 1, dadurch gekennzeichnet, dass
das Speicherzellenfeld (21) eine Reservespeichereinheit (41, 42) aufweist, die zum Ersetzen einer bestimmten der Speichereinheiten durch die Reservespeichereinheit verwendet wird, wenn eine Speicherzellenfehlfunktion in der bestimmten Speichereinheit auftritt; und
die Reservespeichereinheit über die vorbestimmte Anzahl K von Bits verfügt, die entlang der Richtung der Datenwortleitung angeordnet sind.

3. Speicherschaltung gemäß Anspruch 1 oder 2, dadurch gekennzeichnet, dass die vorbestimmte Anzahl K durch eine Beziehung K > Q/(Cs × Vcc) gegeben ist, wobei Cs (in Farad) eine Kapazität an einem Signalspeicherknoten jeder Speicherzelle (22) bezeichnet, Vcc (in Volt) eine Betriebsspannung jeder Speicherzelle bezeichnet, und -Q (in Coulomb) eine Ladung eines Elektrons in einem Elektron-Loch-Paar bezeichnet, das durch Teilchen erzeugt wurde, die in der Speicherschaltung einen Mehrfach-Bit-Soft-Fehler verursachen, bei dem eine Vielzahl von Bitfehlern teilweise und gleichzeitig erzeugt wird.

4. Speicherschaltung nach Anspruch 3, dadurch gekennzeichnet, dass die Speicherzelle eine SRAM-Zelle oder eine DRAM-Zelle ist.

5. Speicherschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Speicherzelle eine DRAM-Zelle ist; und die vorbestimmte Anzahl K durch eine Beziehung K > Q/(Cs × Vcc/2) gegeben ist, wobei Cs (in Farad) eine Kapazität an einem Signalspeicherknoten jeder Speicherzelle (22) bezeichnet, Vcc (in Volt) eine Betriebsspannung jeder Speicherzelle bezeichnet, ein Zellenanschluss des DRAM unter die Vorspannung von 1/2 × Vcc gesetzt wird, und -Q (in Coulomb) eine Ladung eines Elektrons in einem Elektron-Loch- Paar bezeichnet, das durch Teilchen erzeugt wurde, die in der Speicherschaltung einen Mehrfach-Bit-Soft-Fehler verursachen, bei dem eine Vielzahl von Bitfehlern teilweise und gleichzeitig erzeugt wird.