DE10237523A1

DE10237523A1 - Dünnfilm-Magnetspeichervorrichtung zum parallelen Schreiben von Mehrbitdaten

Info

Publication number: DE10237523A1
Application number: DE10237523A
Authority: DE
Inventors: Tsukasa Ooishi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-12-21
Filing date: 2002-08-16
Publication date: 2003-07-17
Also published as: US7272064B2; JP2003196973A; US6714443B2; US20060239067A1; US7072207B2; CN1427415A; US20030117839A1; KR20030052955A; KR100503587B1; TW569216B; US20040160822A1

Abstract

In einer Dünnfilm-Magnetspeichervorrichtung sind Bitleitungen (BL), die jeweils für jede Speicherzellenspalte angeordnet sind, und wenigstens K Stromrückleitungen (RL) vorgesehen, um K-Bit-Schreibdaten (K ganzzahlig und wenigstens gleich 2) parallel zu schreiben. K ausgewählte Bitleitungen (BL) zum Schreiben der K-Bit-Schreibdaten werden in einem einzigen Stromweg in Serie geschaltet. Wenn Daten mit verschiedenen Pegeln über angrenzende ausgewählte Bitleitungen (BL) geschrieben werden, werden die ausgewählten Bitleitungen (BL) an ihren einen Enden oder an ihren anderen Enden miteinander verbunden, so daß ein Bitleitungs-Schreibstrom, der über die erste ausgewählte Bitleitung (BL) fließt, direkt an die letzte ausgewählte Bitleitung (BL) gesendet wird. Wenn andererseits über angrenzende ausgewählte Bitleitungen (BL) Daten mit dem gleichen Pegel geschrieben werden, wird ein Bitleitungs-Schreibstrom, der über die erste ausgewählte Bitleitung (BL) fließt, über die entsprechende Stromrückleitung (RL) zurückgesendet und daraufhin zu der letzten ausgewählten Bitleitung (BL) gesendet.

Description

Die Erfindung betrifft das Gebiet der Dünnfilm-Magnetspeichervorrichtungen und insbesondere einen Schreib-Lese-Speicher (RAM), der Speicherzellen mit einem Magnettunnelübergang (MTJ) enthält.
Eine MRAM-Vorrichtung (Magnet-Schreib-Lese-Speichervorrichtung) hat als Speichervorrichtung, die die nichtflüchtige Datenspeicherung mit niedrigem Leistungsverbrauch ermöglicht, Aufmerksamkeit erregt. Die MRAM-Vorrichtung ist eine Speichervorrichtung, die die nichtflüchtige Datenspeicherung unter Verwendung mehrerer Dünnfilm-Magnetelemente, die in einer integrierten Halbleiterschaltung ausgebildet sind, sowie den wahlfreien Zugriff auf jedes Dünnfilm-Magnetelement als Speicherzelle ermöglicht.
Insbesondere zeigt eine jüngste Ankündigung, daß die Verwendung von Dünnfilm-Magnetelementen mit einem Magnettunnelübergang (MTJ) als Speicherzellen die Leistung der MRAM-Vorrichtung wesentlich verbessert. Die MRAM-Vorrichtung, die Speicherzellen mit einem Magnettunnelübergang enthält, ist offenbart in Fachdokumenten wie etwa "A 10 ns Read and Write Non- Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Februar 2000, und "Nonvolatile RAM based an Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Februar 2000.
Fig. 16 zeigt schematisch die Konstruktion einer Speicherzelle mit einem Magnettunnelübergang (im folgenden gelegentlich einfach als "MTJ-Speicherzelle" bezeichnet).
Wie in Fig. 16 gezeigt ist, enthält die MTJ-Speicherzelle ein Tunnel-Magnetwiderstandselement TMR, dessen elektrischer Widerstand sich entsprechend einem magnetisch geschriebenen Ablagedatenpegel ändert, und ein Zugriffselement ATR. Der Zugriffstransistor ATR ist zwischen einer Bitleitung BL und einer Source-Leitung SRL mit dem Tunnel-Magnetwiderstandselement TMR in Serie geschaltet. Als Zugriffstransistor ATR wird typischerweise ein auf einem Halbleitersubstrat ausgebildeter Feldeffekttransistor verwendet.
Für die MTJ-Speicherzelle sind eine Bitleitung BL, eine Schreibziffernleitung WDL, eine Wortleitung WL und eine Source-Leitung SRL vorgesehen. In der Datenschreiboperation werden über die Bitleitung BL bzw. über die Schreibziffernleitung WDL Datenschreibströme in verschiedenen Richtungen geleitet. Die Wortleitung WL wird zum Durchführen der Datenleseoperation verwendet. Die Source-Leitung SRL zieht das Tunnel-Magnetwiderstandselement TMR in der Datenleseoperation auf eine Massespannung GND hinab. In der Datenleseoperation wird das Tunnel-Magnetwiderstandselement TMR als Antwort auf das Einschalten des Zugriffstransistors ATR elektrisch zwischen die Source-Leitung SRL (Massespannung GND) und die Bitleitung BL geschaltet.
Fig. 17 ist ein konzeptionelles Diagramm der Operation des Schreibens von Daten in die MTJ-Speicherzelle.
Wie in Fig. 17 gezeigt ist, enthält das Tunnel-Magnetwiderstandselement TMR eine ferromagnetische Materialschicht FL mit einer festen Magnetisierungsrichtung (im folgenden gelegentlich einfach als "feste Magnetschicht" bezeichnet) und eine ferromagnetische Materialschicht VL, die in einer einem externen Magnetfeld entsprechenden Richtung magnetisiert wird (im folgenden gelegentlich einfach "freie Magnetschicht" genannt). Zwischen der festen Magnetschicht FL und der freien Magnetschicht VL liegt ein Tunnelübergang (Tunnelfilm) TB mit einem Isolierfilm. Die freie Magnetschicht VL wird gemäß dem Schreibdatenpegel entweder in der gleichen (parallelen) Richtung oder in der entgegengesetzten Richtung wie die feste Magnetschicht FL magnetisiert. Die feste Magnetschicht FL, der Tunnelübergang TB und die freie Magnetschicht VL bilden einen Magnettunnelübergang.
Der elektrische Widerstand des Tunnel-Magnetwiderstandselements TMR ändert sich entsprechend der Beziehung zwischen den jeweiligen Magnetisierungsrichtungen der festen Magnetschicht FL und der freien Magnetschicht VL. Genauer wird der elektrische Widerstand des Tunnel-Magnetwiderstandselements TMR minimiert (Rmin), wenn die feste Magnetschicht FL und die freie Magnetschicht VL parallele Magnetisierungsrichtungen besitzen, während er maximiert wird (Rmax), wenn sie entgegengesetzte (antiparallele) Magnetisierungsrichtungen besitzen.
In der Datenschreiboperation wird die Wortleitung WL deaktiviert und der Zugriffstransistor ATR ausgeschaltet. In diesem Zustand wird sowohl an die Bitleitung BL als auch an die Schreibziffernleitung WDL in der dem Schreibdatenpegel entsprechenden Richtung ein Datenschreibstrom angelegt, der die freie Magnetschicht VL magnetisiert.
Fig. 18 ist ein konzeptionelles Diagramm der Beziehung zwischen dem Datenschreibstrom und der Magnetisierungsrichtung des Tunnel-Magnetwiderstandselements in der Datenschreiboperation.
Wie in Fig. 18 gezeigt, bezeichnet die Abszisse H(EA) ein Magnetfeld, das in Richtung der leichten Achse (EA) an die freie Magnetschicht VL des Tunnel-Magnetwiderstandselements TMR angelegt wird. Die Ordinate H(HA) bezeichnet ein Magnetfeld, das in Richtung der schweren Achse (HA) an die freie Magnetschicht VL angelegt wird. Die Magnetfelder H(EA), H(HA) entsprechen jeweils den beiden Magnetfeldern, die durch die über die Bitleitung BL und über die Schreibziffernleitung WDL fließenden Ströme erzeugt werden.
Die feste Magnetschicht FL wird in der MTJ-Speicherzelle in der festen Richtung entlang der leichten Achse der freien Magnetschicht VL magnetisiert. Die freie Magnetschicht VL wird gemäß dem Ablagedatenpegel ("1" und "0") entlang der leichten Achse entweder parallel oder antiparallel (entgegengesetzt) zur Richtung der festen Magnetschicht FL magnetisiert. Dementsprechend kann die MTJ-Speicherzelle gemäß den zwei Magnetisierungsrichtungen der freien Magnetschicht VL 1- Bit-Daten ("1" und "0") speichern.
Die Magnetisierungsrichtung der freien Magnetschicht VL kann nur dann neu geschrieben werden, wenn die Summe der angelegten Magnetfelder H(EA) und H(HA) das Gebiet außerhalb der in Fig. 18 gezeigten sternförmigen Kennlinie erreicht. Mit anderen Worten, die Magnetisierungsrichtung der freien Magnetschicht VL wird nicht umgeschaltet, wenn ein angelegtes Datenschreib-Magnetfeld dem Gebiet innerhalb der sternförmigen Kennlinie entspricht.
Wie die sternförmige Kennlinie zeigt, ermöglicht das Anlegen eines Magnetfelds in Richtung der schweren Achse an die freie Magnetschicht VL die Verringerung eines Magnetisierungsschwellenwerts, der erforderlich ist, um die Magnetisierungsrichtung entlang der leichten Achse zu ändern.
Wenn der Arbeitspunkt der Datenschreiboperation wie in dem Beispiel in Fig. 18 liegt, besitzt in der zu beschreibenden MTJ-Speicherzelle ein Datenschreib-Magnetfeld in Richtung der leichten Achse die Stärke H_WR. Mit anderen Worten, der an die Bitleitung BL oder an die Schreibziffernleitung WDL anzulegende Datenschreibstrom erzeugt ein Datenschreib-Magnetfeld H_WR. Im allgemeinen ist das Datenschreib-Magnetfeld H_WR durch die Summe eines Umschalt-Magnetfelds H_SW, das zum Umschalten der Magnetisierungsrichtung erforderlich ist, und eines Grenzwerts ΔH definiert. Somit ist das Datenschreib-Magnetfeld HwR durch H_WR = H_SW + ΔH definiert.
Zum Neuschreiben der Ablagedaten der MTJ-Speicherzelle, d. h. der Magnetisierungsrichtung des Tunnel-Magnetwiderstandselements TMR, muß sowohl an die Schreibziffernleitung WDL als auch an die Bitleitung BL ein Datenschreibstrom wenigstens einer vorgeschriebenen Stärke angelegt werden. Somit wird die freie Magnetschicht VL in dem Tunnel-Magnetwiderstandselement TMR gemäß der Richtung des Datenschreib-Magnetfelds entlang der leichten Achse (EA) parallel oder entgegengesetzt (antiparallel) zur Richtung der festen Magnetschicht FL magnetisiert. Die in das Tunnel-Magnetwiderstandselement TMR geschriebene Richtung, d. h. die Ablagedaten der MTJ-Speicherzelle, wird auf nichtflüchtige Weise gehalten, bis eine weitere Datenschreiboperation durchgeführt wird.
Fig. 19 ist ein konzeptionelles Diagramm der Datenleseoperation aus der MTJ-Speicherzelle.
Wie in Fig. 19 gezeigt ist, wird in der Datenleseoperation als Antwort auf die Aktivierung der Wortleitung WL der Zugriffstransistor ATR eingeschaltet. Im Ergebnis wird das auf die Massespannung GND hinabgezogene Tunnel-Magnetwiderstandselement TMR elektrisch mit der Bitleitung BL gekoppelt.
Wenn die Bitleitung BL daraufhin auf eine vorgeschriebene Spannung heraufgezogen wird, fließt über einen Stromweg, der die Bitleitung BL und das Tunnel-Magnetwiderstandselement TMR enthält, ein Speicherzellenstrom Icell, der dem elektrischen Widerstand des Tunnel-Magnetwiderstandselements TMR, d. h. dem Ablagedatenpegel der MTJ-Speicherzelle, entspricht. Beispielsweise können die Ablagedaten anhand eines Vergleichs zwischen dem Speicherzellenstrom Icell und einem vorgeschriebenen Referenzstrom aus der MTJ-Speicherzelle gelesen werden.
Somit ändert sich der elektrische Widerstand des Tunnel-Magnetwiderstandselements TMR gemäß der Magnetisierungsrichtung, die durch ein angelegtes Datenschreib-Magnetfeld neu geschrieben werden kann. Dementsprechend kann unter Verwendung der elektrischen Widerstände Rmax und Rmin des Tunnel- Magnetwiderstandselements TMR als die jeweiligen Ablagedatenpegel ("1" und "0") eine nichtflüchtige Datenspeicherung realisiert werden.
Fig. 20 zeigt die Konstruktion der auf einem Halbleitersubstrat ausgebildeten MTJ-Speicherzelle.
Wie in Fig. 20 gezeigt ist, enthält der auf einem Halbleiterhauptsubstrat SUB ausgebildete Zugriffstransistor ATR die Source/Drain-Gebiete (n-Gebiete) 510, 520 und ein Gate 530. Das Source/Drain-Gebiet 510 ist über einen in einem Kontaktloch 541 ausgebildeten Metallfilm elektrisch mit der Source- Leitung SRL gekoppelt.
Die Schreibziffernleitung WDL ist in einer Metallverdrahtungsschicht über der Source-Leitung SRL ausgebildet. Das Tunnel-Magnetwiderstandselement TMR ist in einer Schicht über der Schreibziffernleitung WDL ausgebildet. Das Tunnel-Magnetwiderstandselement TMR ist über eine Drahtbrücke SL und einen in einem Kontaktloch 540 ausgebildeten Metallfilm elektrisch mit dem Source/Drain-Gebiet 520 des Zugriffstransistors ATR geköppelt. Die Drahtbrücke SL ist aus einem elektrisch leitfähigen Material ausgebildet und koppelt elektrisch das Tunnel-Magnetwiderstandselement TMR mit dem Zugriffstransistor ATR.
Die Bitleitung BL ist elektrisch mit dem Tunnel-Magnetwiderstandselement TMR gekoppelt und in einer Schicht auf dem Tunnel-Magnetwiderstandselement TMR ausgebildet. Wie oben be = schrieben wurde, muß in der Datenschreiboperation sowohl der Bitleitung BL als auch der Schreibziffernleitung WDL ein Datenschreibstrom zugeführt werden. Dagegen wird in der Datenschreiboperation der Zugriffstransistor ATR als Antwort auf die Aktivierung der Wortleitung WL eingeschaltet, d. h. auf einen Zustand mit hoher Spannung geschaltet. Im Ergebnis wird das Tunnel-Magnetwiderstandselement TMR, das durch den Zugriffstransistor ATR auf die Massespannung GND hinabgezogen wird, elektrisch mit der Bitleitung BL gekoppelt.
In der Datenschreiboperation der MRAM-Vorrichtung muß sowohl an die Schreibziffernleitung WDL als auch an die Bitleitung BL, die der ausgewählten Speicherzelle entsprechen, ein Datenschreibstrom angelegt werden. Diese Datenschreibströme werden benötigt, um in dem Tunnel-Magnetwiderstandselement TMR der ausgewählten Speicherzelle ein Datenschreib-Magnetfeld wenigstens einer vorgegebenen Stärke zu erzeugen. Somit muß ein angelegter Datenschreibstrom allgemein wenigstens in der Größenordnung von mehreren Milliampere (mA) liegen.
Währenddessen werden in Anwendungen der Halbleiterspeichervorrichtung eine erhöhte Datenverarbeitungsfähigkeit und Datenverarbeitungsgeschwindigkeit gefordert. Mit anderen Worten, es ist eine sogenannte Mehrbit-Halbleiterspeichervorrichtung erforderlich, die in jeder Datenleseoperation und Datenschreiboperation Mehrbitdaten parallel empfangen und ausgeben kann.
Die Verwendung der obigen MRAM-Vorrichtung als eine solche Mehrbit-Halbleiterspeichervorrichtung würde den Stromverbrauch in der Datenschreiboperation wesentlich erhöhen.
Außerdem muß für die ausgewählte Speicherzelle entlang der leichten Achse (EA) des Tunnel-Magnetwiderstandselements TMR ein Magnetfeld erzeugt werden, dessen Richtung dem Schreibdä = tenpegel entspricht. Mit anderen Worten, entweder für die Bitleitungen BL oder für die Schreibziffernleitungen WDL müssen Schreibtreiber vorgesehen sein, die die Richtung des Datenschreibstroms gemäß dem Schreibdatenpegel steuern. Ein solcher Schreibtreiber muß in jeder Speicherzellenspalte oder in jeder Speicherzellenzeile Vorgesehen sein. Wenn die Schreibtreiber eine komplizierte Konstruktion besitzen, läßt sich die Fläche der MRAM-Vorrichtung nur schwer verringern.
Der Erfindung liegt daher die Aufgabe zugrunde, eine MRAM- Vorrichtung mit einer Mehrbitkonstruktion mit niedrigem Stromverbrauch zu schaffen.
Diese Aufgabe wird erfindungsgemäß gelöst durch eine Dünnfilm-Magnetspeichervortichtung nach Anspruch 1, 9 oder 18. Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
Gemäß einem Merkmal der Erfindung wird eine MRAM-Vorrichtung geschaffen, die Schreibtreiber mit einfachen Konstruktionen enthält.
Zusammengefaßt enthält eine Dünnfilm-Magnetspeichervorrichtung zum parallelen Schreiben von K-Bit-Schreibdaten (wobei K eine ganze Zahl wenigstens gleich 2 ist) gemäß einem Aspekt der Erfindung mehrere Speicherzellen, mehrere Schreibziffernleitungen, mehrere Bitleitungen, wenigstens K Stromrückleitungen und einen Schreibtreiber. Die mehreren Speicherzellen sind in einer Matrix angeordnet. Jede Speicherzelle besitzt einen elektrischen Widerstand, der den magnetisch in sie geschriebenen Ablagedaten entspricht. Die mehreren Schreibziffernleitungen sind jeweils entsprechend den Speicherzellenzeilen angeordnet, um in einer Datenschreiboperation in einer ausgewählten Zeile einen vorgeschriebenen Schreibstrom mit fester Richtung über sie zu leiten. Die mehreren Bitleitungert sind jeweils entsprechend den mehreren Speicherzellenspalten angeordnet, um über sie einen Datenschreibstrom zu leiten, dessen Richtung einem Pegel der Schreibdaten entspricht. Die mehreren Stromrückleitungen sind jeweils entsprechend den Speicherzellenspalten angeordnet. Jede Stromrückleitung leitet erforderlichenfalls den Datenschreibstrom zurück, der über eine der K ausgewählten Bitleitungen der K Spalten fließt, die zum Schreiben der K-Bit-Schreibdaten ausgewählt worden sind. Der Schreibtreiber führt den Datenschreibstrom den K ausgewählten Bitleitungen in den jeweils den K-Bit- Schreibdaten entsprechenden Richtungen zu. Der Schreibtreiber schaltet die K ausgewählten Bitleitungen und die L-Stromrückleitungen in der Datenschreiboperation (wobei L eine ganze Zahl im Bereich von 0 bis K ist) zwischen der ersten und der zweiten Spannung in Serie.
In der obigen Dünnfilm-Magnetspeichervorrichtung kann den ausgewählten Bitleitungen ein Bitleitungs-Schreibstrom in Richtungen, die jeweils mehreren Schreibdatenbits entsprechen, zugeführt werden. Dies ermöglicht, die Mehrbitdaten parallel zu schreiben, ohne daß der Schreibstrom steigt.
Gemäß einem weiteren Aspekt der Erfindung enthält eine Dünnfilm-Magnetspeichervorrichtung eine Speichermatrix, mehrere Schreibziffernleitungen, eine erste und eine zweite Schreibstrom-Steuerleitung, einen ersten Verbindungssteuerabschnitt, einen zweiten Verbindungssteuerabschnitt, mehrere Spaltenauswahlleitungen und Schreibtreiber. Die Speichermatrix enthält mehrere in einer Matrix angeordnete Speicherzellen. Jede Speicherzelle besitzt einen elektrischen Widerstand, der sich entsprechend den magnetisch in sie geschriebenen Ablagedaten ändert. Die mehreren Schreibziffernleitungen sind jeweils entsprechend den mehreren Speicherzellenzeilen angeordnet, um in einer Datenschreiboperation in einer ausgewählten Zeile einen vorgeschriebenen Strom in einer festen Richtung hindurchzuleiten. Die mehreren Bitleitungen sind jeweils entsprechend den mehreren Speicherzellenspalten angeordnet, um in einer Datenschreiboperation in einer ausgewählten Spalte einen Datenschreibstrom mit einer einem Pegel der Schreibdaten entsprechenden Richtung hindurchzuleiten. Die erste und die zweite Schreibstrom-Steuerleitung sind jeweils an beiden Enden der mehreren Bitleitungen vorgesehen, so daß sie in einer Richtung entlang der Speicherzellenzeilen verlaufen und von den mehreren Bitleitungen gemeinsam genutzt werden. Der erste Verbindungssteuerabschnitt verbindet in einer Datenschreiboperation entweder die erste oder die zweite Schreibstrom-Steuerleitung mit einer ersten Spannung. Der zweite Verbindungssteuerabschnitt verbindet in einer Datenschreiboperation die andere Schreibstrom-Steuerleitung mit einer zweiten Spannung. Die mehreren Spaltenauswahlleitungen sind jeweils entsprechend den mehreren Speicherzellenspalten angeordnet und werden in einer ausgewählte Spalte aktiviert. Die Schreibtreiber sind jeweils entsprechend den Speicherzellenspalten vorgesehen. Jeder Schreibtreiber schaltet als Antwort auf die Aktivierung einer entsprechenden der mehreren Spaltenauswahlleitungen eine entsprechende der Bitleitungen zwischen die erste und die zweite Schreibstrom-Steuerleitung.
In der obigen Dünnfilm-Magnetspeichervorrichtung wird den ausgewählten Bitleitungen ein Datenschreibstrom über die Schreibstrom-Steuerleitungen, die von den mehreren Speicherzellenspalten gemeinsam genutzt werden, zugeführt. Im Ergebnis kann die Konstruktion der entsprechend den jeweiligen Bitleitungen vorgesehenen Schreibtreiber vereinfacht werden, so daß die Fläche der MRAM-Vorrichtung verringert werden kann.
Gemäß einem weiteren Aspekt der Erfindung enthält eine Dünnfilm-Magnetspeichervorrichtung eine Speichermatrix, mehrere Schreibziffernleitungen, mehrere Bitleitungen, mehrere Spaltenauswahlleitungen und mehrere Schreibtreiber. Die Speichermatrix enthält mehrere Speicherzellen, die in einer Matrix angeordnet sind. Jede Speicherzelle besitzt einen elektrischen Widerstand, der sich entsprechend den magnetisch in sie geschriebenen Ablagedaten ändert. Die Speichermatrix ist entlang einer Richtung der Speicherzellenzeilen in mehrere Speicherblöcke unterteilt. Die mehreren Schreibziffernleitungen sind jeweils entsprechend den mehreren Speicherzellenzeilen angeordnet, um in einer Datenschreiboperation in einer ausgewählten Zeile einen vorgeschriebenen Schreibstrom in einer festen Richtung über sie zu leiten. Die mehreren Bitleitungen sind jeweils entsprechend den mehreren Speicherzellenspalten angeordnet. Die Bitleitung ist in jeder Speicherzellenspalte durch die mehreren Speicherblöcke unterteilt. Die mehreren Spaltenauswalleitungen sind jeweils entsprechend den mehreren Speicherzellenspalten angeordnet, um ein Spaltenauswahlergebnis zu übertragen. Jede Spaltenauswahlleitung wird von den mehreren Speicherblöcken gemeinsam genutzt. Die mehreren Schreibtreiber sind jeweils entsprechend den mehreren Bitleitungen vorgesehen. Jeder Schreibtreiber arbeitet als Antwort auf die Aktivierung einer entsprechenden der mehreren Spaltenauswahlleitungen, um einer entsprechenden der mehreren Bitleitungen einen Datenschreibstrom zuzuführen, dessen Richtung einem Pegel der Schreibdaten entspricht.
In der obigen Dünnfilm-Magnetspeichervorrichtung ist die Speichermatrix in Zeilenrichtung in mehrere Speicherblöcke unterteilt, wobei das Spaltenauswahlergebnis an jeden Speicherblock übertragen werden kann, ohne die Anzahl der Signalleitungen zu erhöhen. Dadurch kann das Fassungsvermögen der Speichermatrix effizient erhöht werden.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsformen der Erfindung anhand der Figuren. Von den Figuren zeigen:
Fig. 1 einen schematischen Blockschaltplan der Gesamtkonstruktion einer MRAM-Vorrichtung gemäß einer Ausführungsform der Erfindung;
Fig. 2 einen Blockschaltplan der Konstruktion einer Speichermatrix in Fig. 1;
Fig. 3A, 3B konzeptionelle Diagramme der Zufuhr eines Bitleitungs-Schreibstroms gemäß einer ersten Ausführungsform der Erfindung;
Fig. 4 einen Stromlaufplan der Konstruktion der Schreibtreiber gemäß der ersten Ausführungsform;
Fig. 5 einen Stromlaufplan der Konstruktion der Bitleitungsstrom-Steuerschaltungen zum Steuern der jeweiligen Schreibtreiber;
Fig. 6 die Steuerung der Schreibtreiber, wenn an jede ausgewählte Bitleitung in der gleichen Richtung ein Bitleitungs-Schreibstrom angelegt wird;
Fig. 7 einen Blockschaltplan der Konstruktion einer Speichermatrix gemäß einer zweiten Ausführungsform der Erfindung;
Fig. 8 einen genaueren Stromlaufplan der Konstruktion der Schreibtreiberbänder und der Verbindungssteuerabschnitte in Fig. 7;
Fig. 9 einen Stromlaufplan der Zufuhr eines Bitleitungs- Schreibstroms gemäß einer zweiten Ausführungsform der Erfindung;
Fig. 10 einen weiteren Stromlaufplan der Zufuhr eines Bitleitungs-Schreibstroms gemäß der zweiten Ausführungsform;
Fig. 11 einen Stromlaufplan der Konstruktion der Schreibstrom-Steuerschaltungen gemäß der zweiten Ausführungsform;
Fig. 12 einen Stromlaufplan der Konstruktion der jeweils von einem CMOS-Inverter (Komplementär-Metalloxid- Halbleiter-Inverter) gebildeten Schreibtreiber;
Fig. 13 einen Blockschaltplan der Konstruktion einer Speichermatrix gemäß einer dritten Ausführungsform der Erfindung;
Fig. 14 einen Stromlaufplan der Konstruktion einer Schreibstrom-Steuerschaltung gemäß der dritten Ausführungsform;
Fig. 15 einen Stromlaufplan der Zufuhr eines Bitleitungs- Schreibstroms in der dritten Ausführungsform;
Fig. 16 die bereits erwähnte schematische Darstellung der Konstruktion einer MTJ-Speicherzelle;
Fig. 17 das bereits erwähnte konzeptionelle Diagramm der Datenschreiboperation in die MTJ-Speicherzelle;
Fig. 18 das bereits erwähnte konzeptionelle Diagramm der Beziehung zwischen einem Datenschreibstrom und der Magnetisierungsrichtung eines Tunnel-Magnetwiderstandselements in der Datenschreiboperation;
Fig. 19 das bereits erwähnte konzeptionelle Diagramm der Datenleseoperation aus der MTJ-Speicherzelle; und
Fig. 20 die bereits erwähnte Darstellung der Konstruktion der auf einem Halbleitersubstrat ausgebildeten MTJ-Speicherzelle.
Im folgenden werden mit Bezug auf die beigefügte Zeichnung Ausführungsform der Erfindung beschrieben. Gleiche oder einander entsprechende Abschnitte sind in allen Figuren mit den gleichen Bezugszeichen bezeichnet.

Erste Ausführungsform

Wie in Fig. 1 gezeigt ist, führt eine MRAM-Vorrichtung 1 gemäß einer Ausführungsform der Erfindung als Antwort auf ein externes Steuersignal CMD und auf ein externes Adressensignal ADD einen wahlfreien Zugriff durch, um die Schreibdaten DIN zu empfangen und die Lesedaten DOUT auszugeben.
Die MRAM-Vorrichtung 1 enthält eine Steuerschaltung 5, die als Antwort auf das Steuersignal CMD den Gesamtbetrieb der MRAM-Vorrichtung 1 steuert, und eine Speichermatrix 10 mit den in einer Matrix angeordneten MTJ-Speicherzellen MC.
In der Speichermatrix 10 sind die Wortleitungen WL und die Schreibziffernleitungen WDL entsprechend den jeweiligen MTJ- Speicherzellenzeilen angeordnet, während die Bitleitungen BL und die Source-Leitungen SRL entsprechend den jeweiligen MTJ- Speicherzellenspalten angeordnet sind. Fig. 1 zeigt beispielhaft eine einzelne MTJ-Speicherzelle MC und eine entsprechende Wortleitung WL, Schreibziffernleitung WDL, Bitleitung BL und Source-Leitung SRL.
Ferner enthält die MRAM-Vorrichtung 1 einen Zeilendecodierer 20, einen Spaltendecodierer 25 und eine Lese/Schreib-Steuerschaltung 30. Der Zeilendecodierer 20 decodiert eine Zeilenadresse RA eines Adressensignals ADD und wählt eine Zeile in der Speichermatrix 10 aus. Der Spaltendecodierer 25 decodiert eine Spaltenadresse CA des Adressensignals ADD und wählt eine Spalte in der Speichermatrix 10 aus.
Die Lese/Schreib-Steuerschaltung 30 bezieht sich gemeinsam auf die Schaltungsanordnung, die eine Schaltung, die der Bitleitung BL in der Datenschreiboperation gemäß den Schreibdaten DIN einen Datenschreibstrom zuführt, eine Schaltung, die der Bitleitung BL in der Datenleseoperation einen Datenlesestrom zuführt, und eine Schaltung, die in der Datenleseoperation die Lesedaten DOUT erzeugt, enthält.
Die Schreibziffernleitungen WDL sind in einem dem Zeilendecodierer 20 gegenüberliegenden Gebiet mit einer Massespannung GND gekoppelt, wobei die Speichermatrix 10 dazwischenliegt.
Wie in Fig. 2 gezeigt ist, ist die Speichermatrix 10 gemäß der ersten Ausführungsform in Zeilenrichtung in mehrere Speicherblöcke MB unterteilt.
Der Zeilendecodierer 20 enthält mehrere Ziffernleitungstreiber 21, die den jeweiligen Speicherblöcken MB entsprechen. Jeder Ziffernleitungstreiber 21 steuert gemäß dem Decodierungsergebnis der Zeilenadresse RA durch eine nicht gezeigte Decodierungsschaltung die Aktivierung der Schreibziffernleitung WDL in einem entsprechenden Speicherblock MB. Genauer koppelt jeder Ziffernleitungstreiber 21 die Schreibziffernleitung WDL der ausgewählten Zeile mit einer Stromversorgungsspannung Vcc.
Die auf diese Weise aktivierte Schreibziffernleitung WDL wird an ihren beiden Enden mit der Stromversorgungsspannung Vcc bzw. mit der Massespannung GND verbunden. Dies ermöglicht, der aktivierten Schreibziffernleitung WDL einen Datenschreibstrom Ip in Zeilenrichtung zuzuführen. Der Datenschreibstrom Ip in Zeilenrichtung besitzt unabhängig vom Schreibdatenpegel die gleiche Richtung.
Jeder Ziffernleitungstreiber 21 setzt die nicht ausgewählten Schreibziffernleitungen WDL auf die Massespannung GND fest. Dementsprechend fließt nun der Datenschreibstrom Ip in Zeilenrichtung nicht über die nicht ausgewählten Schreibziffernleitungen WDL.
Die den jeweiligen Speicherzellenspalten entsprechenden Bitleitungen BL sind durch die Speicherblöcke MB unterteilt. Somit sind die Bitleitungen BL in jedem Speicherblock MB unabhängig von jenen in anderen Speicherblöcken MB. In jedem Speicherblock MB wird die Zufuhr eines Datenschreibstroms zur Bitleitung BL durch die Schreibtreiber in den entsprechenden Schreibtreiberbändern 11 gesteuert. Das Schreibtreiberband 11 ist in jedem der Gebiete zwischen angrenzenden Speicherblöcken und in den Gebieten außerhalb der Speicherblöcke, die sich an beiden Enden befinden, vorgesehen.
Gemäß der ersten Ausführungsform wird einer der Speicherblöcke MB ausgewählt. In dem ausgewählten Speicherblock MB wird eine einzelne Schreibziffernleitung WDL aktiviert und werden K Bitleitungen BL (wobei K eine ganze Zahl gleich oder größer 2 ist) gleichzeitig ausgewählt. Dadurch, daß die ausgewählten K Bitleitungen BL zueinander in Serie geschaltet sind, können K-Bit-Daten parallel geschrieben werden, ohne einen über die Bitleitungen fließenden Datenschreibstrom (im folgenden gelegentlich als "Bitleitungs-Schreibstrom" bezeichnet) zu erhöhen. Im folgenden wird eine solche Matrixkonstruktion beschrieben.
Die Fig. 3A und 3B zeigen ein Verfahren zum Zuführen eines- Bitleitungs-Schreibstroms für K = 3, d. h., wenn drei Bitleitungen gleichzeitig ausgewählt werden, um 3-Bit-Daten parallel zu schreiben.
Gemäß der ersten Ausführungsform sind die Bitleitungen BL, die den jeweiligen Speicherzellenspalten entsprechen, und die Stromrückleitungen RL angeordnet. Die Bitleitungen BL sind in einer Metallverdrahtungsschicht M1 ausgebildet, während die Stromrückleitungen RL in einer anderen Metallverdrahtungsschicht M2 ausgebildet sind. Dadurch, daß die Bitleitungen BL und die Stromrückleitungen RL in verschiedenen Metallverdrahtungsschichten ausgebildet sind, wird ein übermäßig erhöhter Verdrahtungsabstand in einer spezifischen Metallverdrahtungsschicht vermieden. Von den Stromrückleitungen RL sind eine für die ausgewählten K Bitleitungen, d. h. wenigstens K, anzuordnen. Alternativ können die Stromrückleitungen RL jeweils entsprechend den Speicherzellenspalten angeordnet sein.
Die Fig. 3A und 3B zeigen die Bitleitungen BL1 bis BL3 der ausgewählten drei (K = 3) Speicherzellenspalten und die entsprechenden Stromrückleitungen RL1 bis RL3. Wie oben beschrieben wurde, ist ein über jede der ausgewählten Bitleitungen BL1 bis BL3 fließender Bitleitungs-Schreibstrom erforderlich, dessen Richtung einem entsprechenden Bit der Schreibdaten (3 Bits) entspricht.
Fig. 3A zeigt ein Verfahren zum Zuführen eines Bitleitungs- Schreibstroms, um über angrenzende ausgewählte Bitleitungen Daten mit verschiedenen Pegeln zu schreiben. In dem Beispiel aus Fig. 3A werden in die ausgewählten Bitleitungen BL1 und BL3 die Daten "0" geschrieben, während in die ausgewählte Bitleitung BL2 die Daten "1" geschrieben werden. Mit anderen Worten, den ausgewählten Bitleitungen BL1, BL3 wird ein Bitleitungs-Schreibstrom -Iw zum Schreiben der Daten "0" zugeführt, während der ausgewählten Bitleitung BL2 ein Bitleitungs-Schreibstrom +Iw zum Schreiben der Daten "1" zugeführt wird.
In diesem Fall kann einem einzelnen Stromweg ein Bitleitungs- Schreibstrom zum Schreiben gewünschter Daten dadurch zugeführt werden, daß angrenzende ausgewählte Bitleitungen an ihren einen oder anderen Enden verbunden werden. Wie in Fig. 3A gezeigt ist, werden beispielsweise die ausgewählten Bitleitungen BL1, BL2 an ihren einen Enden (d. h. an den Enden, die sich in der Figur auf der Vorderseite befinden) elektrisch miteinander gekoppelt, während die ausgewählten Bitleitungen BL2 und BL3 an den anderen Enden (d. h. an den Enden, die sich in der Figur an der Rückseite befinden) elektrisch miteinander gekoppelt werden.
Im Ergebnis können über die in Serie geschalteten ausgewählten Bitleitungen BL1 bis BL3 die Daten mehrerer Bits (3 Bits) unter Verwendung eines Bitleitungs-Schreibstroms geschrieben werden, der einem zum Schreiben eines Bits in der herkömmlichen MRAM-Vorrichtung erforderlichen Strom entspricht.
Fig. 3B zeigt ein Verfahren zum Zuführen eines Bitleitungs- Schreibstroms zum Schreiben von Daten auf dem gleichen Pegel über angrenzende ausgewählte Bitleitungen. Beispielsweise werden in Fig. 3B über jede der ausgewählten Bitleitungen BL1 bis BL3 die Daten "0" geschrieben. Mit anderen Worten, jeder der ausgewählten Bitleitungen BL1 bis BL3 wird ein Bitleitungs-Schreibstrom -Iw zum Schreiben der Daten "0" zugeführt. In diesem Fall muß angrenzenden ausgewählten Bitleitungen ein Strom in der gleichen Richtung zugeführt werden. Allerdings ist es auch durch Miteinanderkoppeln ausgewählter Bitleitungen unmöglich, einen Strom in einer gewünschten Richtung zuzuführen.
Um angrenzenden ausgewählten Bitleitungen einen Bitleitungs- Schreibstrom in der gleichen Richtung zu übertragen, ist das folgende Verfahren möglich: Unter Verwendung einer Stromrückleitung RL, die einer ausgewählten Bitleitung entspricht, wird ein Bitleitungs-Schreibstrom zurückgesendet. Daraufhin wird der Bitleitungs-Schreibstrom an eine ausgewählte Bitleitung gesendet, die angrenzend an diese Stromrückleitung RL liegt. Mit anderen Worten, jede Stromrückleitung wird elektrisch mit einer angrenzend zu ihr liegenden ausgewählten Bitleitung gekoppelt.
Beispielsweise sendet die Stromrückleitung RL1, die der ausgewählten Bitleitung BL1 entspricht, um einen Bitleitungs- Schreibstrom in der gleichen Richtung an die ausgewählten Bitleitungen BL1, BL2 zu senden, einen über die ausgewählte Bitleitung BL1 fließenden Bitleitungs-Schreibstrom zurück. Der auf diese Weise über die Stromrückleitung RL1 zurückgesendete Bitleitungs-Schreibstrom wird an die folgende ausgewählte Bitleitung BL2 gesendet. Genauer werden die ausgewählte Bitleitung BL1 und die Stromrückleitung RL1 an ihren einen Enden (d. h. an den in der Figur auf der Vorderseite liegenden Enden) elektrisch miteinander gekoppelt, während die Stromrückleitung RL1 und die ausgewählte Bitleitung BL2 an den anderen Enden (d. h. an den in der Figur auf der Rückseite liegenden Enden) elektrisch miteinander gekoppelt werden.
Ähnlich sendet die Stromrückleitung RL2, die der ausgewählten Bitleitung BL2 entspricht, einen über die ausgewählte Bitleitung BL2 fließenden Bitleitungs-Schreibstrom zurück, um einen Bitleitungs-Schreibstrom in der gleichen Richtung an die folgende ausgewählte Bitleitung BL3 zu senden. Der auf diese Weise über die Stromrückleitung RL2 zurückgesendete Bitleitungs-Schreibstrom wird an die ausgewählte Bitleitung BL3 gesendet. Genauer werden die ausgewählte Bitleitung BL2 und die Stromrückleitung RL2 an ihren einen Enden (d. h. an den in der Figur auf der Vorderseite liegenden Enden) elektrisch miteinander gekoppelt, während die Stromrückleitung RL2 und die ausgewählte Bitleitung BL3 an den anderen Enden (d. h. an den in der Figur an der Rückseite liegenden Enden) elektrisch miteinander gekoppelt werden.
Im Ergebnis können unter Verwendung eines Bitleitungs- Schreibstroms, der in der herkömmlichen MRAM-Vorrichtung einem zum Schreiben eines Bits erforderlichen Strom entspricht, über die in Serie geschalteten ausgewählten Bitleitungen BL1 bis BL3 die Daten mehrerer Bits (3 Bits) mit dem gleichen Pegel geschrieben werden.
Wie in Fig. 4 gezeigt ist, sind an den beiden Enden der drei (K = 3) Bitleitungen BL1 bis BL3, die gleichzeitig für eine Datenschreiboperation ausgewählt werden, die Schreibtreiber 11a, 11b angeordnet. Für jede Bitleitungsgruppe sind die Schreibtreiber 11a, 11b vorgesehen. Jede Bitleitungsgruppe wird von K Bitleitungen gebildet, die zum Schreiben von K- Bit-Daten ausgewählt werden sollen. Die drei (K = 3) ausgewählten Bitleitungen BL1 bis BL3 in Fig. 4 bilden die gleiche Gruppe GR.
Der Schreibtreiber 11a, der sich an den einen Enden der ausgewählten Bitleitungen BL1 bis BL3 befindet, enthält die Transistorschalter 40, 41a bis 41c, 42a bis 42c, 43a, 45. Der Transistorschalter 40 ist zwischen einem Ende der Bitleitung BLh, die zum Schreiben des ersten Bits ausgewählt ist, und der Stromversorgungsspannung Vcc vorgesehen. Die Transistorschalter 41a, 42a, 43a sind jeweils zwischen den entsprechenden ausgewählten Bitleitungen BL und Stromrückleitungen RL vorgesehen. Die Transistorschalter 41b, 42b sind jeweils zwischen den Stromrückleitungen RL1, RL2 und den folgenden ausgewählten Bitleitungen BL2, BL3 vorgesehen. Die Transistorschalter 41c, 42c, sind jeweils zwischen angrenzenden ausgewählten Bitleitungen vorgesehen. Der Transistorschalter 45 ist elektrisch zwischen die zum Schreiben des dritten (letzten) Bits ausgewählte Bitleitung BL3 und die Massespannung GND geschaltet.
Der Transistorschalter 41a ist elektrisch zwischen die einen Enden der ausgewählten Bitleitung BL1 und die Stromrückleitung RL1 gekoppelt. Der Transistorschalter 42a ist elektrisch zwischen die einen Enden der ausgewählten Bitleitung BL2 und der Stromrückleitung RL2 gekoppelt. Der Transistorschalter 43a ist elektrisch zwischen die einen Enden der ausgewählten Bitleitung BL3 und der Stromrückleitung RL3 gekoppelt.
Der Transistorschalter 41b ist elektrisch zwischen die einen Enden der Stromrückleitung RL1 und der ausgewählten Bitleitung BL2 gekoppelt. Der Transistorschalter 42b ist elektrisch zwischen die einen Enden der Stromrückleitung RL2 und der ausgewählten Bitleitung BL3 gekoppelt. Der Transistorschalter 41c ist elektrisch zwischen die einen Enden der ausgewählten Bitleitungen BL1 und BL2 gekoppelt. Der Transistorschalter 42c ist elektrisch zwischen die einen Enden der ausgewählten Bitleitungen BL2 und BL3 gekoppelt.
Der Schreibtreiber 11b, der sich an den anderen Enden der ausgewählten Bitleitungen BL1 bis BL3 befindet, enthält die Transistorschalter 50, 51a bis 51c, 52a bis 52c, 53a, 55. Die Transistorschalter 50, 51a bis 51c, 52a bis 52c, 53a, 55, sind auf die gleiche Weise wie die Transistorschalter 40, 41a bis 41c, 42a bis 42c, 43a, 45 im Schreibtreiber 11a an den anderen Enden der ausgewählten Bitleitungen BL1 bis BL3 und der Stromrückleitungen RL1 bis RL3 angeordnet.
Wie in Fig. 5 gezeigt ist, erzeugt die Bitleitungsstrom-Steuerschaltung 31 entsprechend den parallel zu schreibenden 3- Bit-Daten (K = 3) die Schreibsteuersignale WTO, WT1a bis WT1c, WT2a bis WT2c, WT3a. Die Schreibsteuersignale steuern das Ein- und Ausschalten der Transistorschaltergruppe des Schreibtreibers 11a an den einen Enden der ausgewählten Bitleitungen. Im folgenden wird jedes Bit der K-Bit-Schreibdaten DIN gelegentlich als Schreibdaten DIN(I) (wobei I eine ganze Zahl von 1 bis K ist) bezeichnet.
Die Bitleitungsstrom-Steuerschaltung 31 enthält einen Inverter IVa1 zum Invertieren der Schreibdaten des ersten Bits DIN(I) und einen Inverter IVa2 zum Invertieren der Schreibdaten des zweiten Bits DIN(2). Es wird angemerkt, daß die invertierten Pegel der Schreibdaten DIN(1) bis DIN(3) im folgenden jeweils als /DIN(I) bis /DIN(3) bezeichnet werden.
Ferner enthält die Bitleitungsstrom-Steuerschaltung 31 die Logikschaltungen 61a, 61b, 61c, 61d. Die Logikschaltung 61a gibt ein Ergebnis einer UND-Logikoperation der Schreibdaten /DIN(1) und /DIN(2) als Schreibsteuersignal WT1a aus. Die Logikschaltung 61b gibt ein Ergebnis der UND-Logikoperation der Schreibdaten DIN(1) und DIN(2) als Schreibsteuersignal WT1b aus. Die Logikschaltung 61c gibt das Ergebnis einer UND- Logikoperation der Schreibdaten /DIN(1) und DIN(2) als Schreibsteuersignal WT1c aus. Die Logikschaltung 61d gibt das Ergebnis einer ODER-Logikoperation der Schreibsteuersignale WT1b und WT1c aus.
Ferner enthält die Bitleitungsstrom-Steuerschaltung 31 die Inverter IVb1, IVb2 und die Logikschaltungen 62a, 62b, 62c, 62d. Der Inverter IVb1 invertiert das Ausgangssignal der Logikschaltung 61d. Der Inverter IVb2 invertiert die Schreibdaten DIN(3). Die Logikschaltung 62a gibt das Ergebnis einer UND-Logikoperation der jeweiligen Ausgangssignale der Inverter IVb1 und IVb2 als Schreibsteuersignal WT2a aus. Die Logikschaltung 62b gibt das Ergebnis einer UND-Logikoperation der Ausgangssignale der Logikschaltung 61d und der Schreibdaten DIN(3) als Schreibsteuersignal WT2b aus. Die Logikschaltung 62c gibt das Ergebnis einer UND-Logikoperation des Ausgangssignals des Inverters IVb1 und der Schreibdaten DIN(3) als Schreibsteuersignal WT2c aus. Die Logikschaltung 62d gibt das Ergebnis der ODER-Logikoperation der Schreibsteuersignale WT2b und WT2c aus.
Ferner enthält die Bitleitungsstrom-Steuerschaltung 31 die Inverter IVc1, IVd, IVc2 und die Logikschaltungen 63a, 63b, 63c. Der Inverter IVc1 invertiert das Ausgangssignal der Logikschaltung 62d. Der Inverter IVd invertiert die Schreibdaten DIN(3). Der Inverter IVc2 invertiert das Ausgangssignal des Inverters IVd. Die Logikschaltung 63a gibt das Ergebnis der UND-Logikoperation der jeweiligen Ausgangssignale der Inverter IVc1 und IVc2 als Schreibsteuersignal WT3a aus. Die Logikschaltung 63b erzeugt das Ergebnis der UND-Logikoperation des Ausgangssignals der Logikschaltung 62d und der Schreibdaten /DIN(3). Die Logikschaltung 63c erzeugt das Ergebnis der UND-Logikoperation des Ausgangssignals des Inverters IVc1 und der Schreibdaten /DIN(3).
Der Transistorschalter 40 im Schreibtreiber 11a wird als Antwort auf die Schreibdaten DIN(1) ein- bzw. ausgeschaltet. Die Transistorschalter 41a bis 41c werden jeweils als Antwort auf die Schreibsteuersignale WT1a bis WT1c ein- bzw. ausgeschaltet. Die Transistorschalter 42a ist 42c werden jeweils als Antwort auf die Schreibsteuersignale WT2a bis WT2c ein- bzw. ausgeschaltet. Der Transistorschalter 43a wird als Antwort auf das Schreibsteuersignal WT3a ein- bzw. ausgeschaltet. Der Transistorschalter 45 wird als Antwort auf die invertierten Daten /DIN(3) der Schreibdaten DIN(3) ein- bzw. ausgeschaltet.
Eine Bitleitungsstrom-Steuerschaltung 32 für den Schreibtreiber 11b besitzt die gleiche Konstruktion wie die Bitleitungs = strom-Steuerschaltung 31. Die Bitleitungsstrom-Steuerschaltung 32 erzeugt gemäß den Schreibdaten /DIN(1) bis /DIN(3) die Schreibsteuersignale WT1a# bis WT1ch, WT2a# bis WT2 ch, WT3a#. Mit anderen Worten, die Schreibsteuersignale WT1a# bis WT1ch, WT2a# bis WT2c#, WT3a# besitzen den gleichen Pegel wie die Schreibsteuersignale WT1a bis WT1c, WT2a bis WT2c, WT3a bis WT3c, die erzeugt werden, wenn an die Bitleitungs-Steuerschaltung 31 anstelle der Schreibdaten DIN(1) bis DIN(3) die invertierten Schreibdaten /DIN(1) bis /DIN(3) angelegt werden.
Der Transistorschalter 50 im Schreibtreiber 11b wird als Antwort auf die invertierten Daten /DIN(1) der Schreibdaten DIN(1) ein- bzw. ausgeschaltet. Die Transistorschalter 51a bis 51c werden jeweils als Antwort auf die Schreibsteuersignale WT1a# bis WT1c# ein- bzw. ausgeschaltet. Die Transistorschalter 52a bis 52c werden jeweils als Antwort auf die Schreibsteuersignale WT2a# bis WT2c# ein- bzw. ausgeschaltet. Der Transistorschalter 53a wird als Antwort auf das Schreibsteuersignal WT3a# ein- bzw. ausgeschaltet. Der Transistorschalter 55 wird als Antwort auf die Schreibdaten des dritten Bits DIN(3) ein- bzw. ausgeschaltet.
Dementsprechend wird als Antwort auf die Schreibdaten des ersten Bits DIN(1) entweder der Transistorschalter 40 oder der Transistorschalter 50 eingeschaltet, während als Antwort auf die Schreibdaten des dritten Bits (K-ten Bits) DIN(3) entweder der Transistorschalter 40 oder der Transistorschalter 55 eingeschaltet wird.
Bei der obigen Konstruktion wird gemäß dem Pegel der Schreibdaten DIN(1) eine ausgewählte Bitleitung BL1, die dem ersten Bit der Schreibdaten DIN entspricht, an einem ihrer Enden (d. h. entweder an dem Ende, das sich bei dem Schreibtreiber 11a befindet, oder an dem Ende, das sich bei dem Schreibtreiber 11b befindet) mit der Stromversorgungsspannung Vcc verbunden.
Falls die Schreibdaten DIN(1) und DIN(2) verschiedene Pegel haben, wird das andere Ende der Bitleitung BL1 (d. h. das Ende, das nicht mit der Stromversorgungsspannung Vcc verbunden ist) mit der folgenden ausgewählten Bitleitung BL2 verbunden. Genauer wird entsprechend den Pegeln der Schaltdaten DIN(1) und DIN(2) entweder der Transistorschalter 41c oder der Transistorschalter 51c eingeschaltet.
Fig. 5 zeigt die Steuerung der Schreibtreiber, wenn angrenzenden Bitleitungen ein Bitleitungs-Schreibstrom in entgegengesetzten Richtungen zugeführt wird.
Wie in Fig. 5 gezeigt ist, wird der Transistorschalter 40 eingeschaltet und der Transistorschalter 50 ausgeschaltet, um der Bitleitung BL1 einen Bitleitungs-Schreibstrom +Iw und der Bitleitung BL2 einen Bitleitungs-Schreibstrom -Iw zuzuführen. Im Ergebnis wird das eine Ende, das sich bei dem Schreibtreiber 11a der Bitleitung BL1 befindet, mit der Stromversorgungsspannung Vcc verbunden. Da der Bitleitungs-Schreibstrom den Bitleitungen BL1, BL2 in entgegengesetzten Richtungen zugeführt wird, werden die Transistorschalter 41a, 41b, 51a, 51b ausgeschaltet. Um der Bitleitung BL2 einen Bitleitungs- Schreibstrom -Iw zuzuführen, wird der Transistorschalter 51c eingeschaltet und der Transistorschalter 41c ausgeschaltet.
Zwischen den Bitleitungen BL2 und BL3 ist die gleiche Konstruktion vorgesehen. Dementsprechend werden die Transistorschalter 42a, 42b, 52a, 52b ausgeschaltet, um den Bitleitungen BL2, BL3 einen Bitleitungs-Schreibstrom in entgegengesetzten Richtungen zuzuführen. Um der Bitleitung BL3 einen Bitleitungs-Schreibstrom +Iw zuzuführen, wird der Transistorschalter 42c eingeschaltet und der Transistorschalter 52c ausgeschaltet.
Die ausgewählte Bitleitung BL3, die dem dritten (letzten) Bit der Schreibdaten DIN entspricht, wird an beiden Enden jeweils durch die Transistorschalter 45, 55 wahlweise mit der Massespannung GND verbunden. Welcher der Transistorschalter 45, 55 eingeschaltet wird, wird gemäß den Schreibdaten DIN(3) bestimmt.
Auf diese Weise kann angrenzenden ausgewählten Bitleitungen ein Bitleitungs-Schreibstrom in entgegengesetzten Richtungen zugeführt werden. Genauer können unter Verwendung eines Stromwegs, der von der Stromversorgungsspannung Vcc, dem Transistorschalter 40, der ausgewählten Bitleitung BL1, dem Transistorschalter 51c, der ausgewählten Bitleitung BL2, dem Transistorschalter 42c, der ausgewählten Bitleitung BL3, dem Transistorschalter 55 und der Massespannung GND gebildet wird, den ausgewählten Bitleitungen BL1 bis BL3, die zwischen der Stromversorgungsspannung Vcc und der Massespannung GND in Serie geschaltet sind, jeweils die Bitleitungs-Schreibströme +Iw, -Iw, +Iw zugeführt werden.
Es wird angemerkt, daß die Logikschaltungen 63b, 63c, die der ausgewählten Bitleitung BL3 des letzten Bits entsprechen, hier vorgesehen sind, um die Stetigkeit der Schaltungskonstruktion zu erhalten. Allerdings können die Logikschaltungen 63b, 63c weggelassen werden. Falls nach der Bitleitung BL3 eine zusätzliche Bitleitung angeschlossen ist, die zum Schreiben der Daten parallel zu den Bitleitungen BL1 bis BL3 ausgewählt werden soll, werden für die zusätzliche Bitleitung und für eine entsprechende Stromrückleitung auf die gleiche Weise wie die Transistorschalter 41b, 42b und 41c, 42c die zusätzlichen Transistorschalter 43b, 43c vorgesehen.
Fig. 6 zeigt, wie die Schreibtreiber gesteuert werden, wenü jeder ausgewählten Bitleitung ein Bitleitungs-Schreibstrom in der gleichen Richtung zugeführt wird. In dem Beispiel aus Fig. 6 wird den Bitleitungen BL1 bis BL3 ein Bitleitungs- Schreibstrom +Iw zugeführt, um die Daten "1" zu schreiben.
Wie in Fig. 6 gezeigt ist, wird der Transistorschalter 40, der gemäß den Schreibdaten DIN(1) ausgewählt wird, eingeschaltet und der Transistorschalter 50 ausgeschaltet, um der ausgewählten Bitleitung BL1 einen Bitleitungs-Schreibstrom +Iw zuzuführen.
Um den ausgewählten Bitleitungen BL1, BL2 einen Bitleitungs- Schreibstrom in der gleichen Richtung zuzuführen, werden die Transistorschalter 41c, 51c zwischen den ausgewählten Bitleitungen ausgeschaltet. Ein Ende der ausgewählten Bitleitung BL1, d. h. das Ende, das nicht mit der Stromversorgungsspannung Vcc verbunden ist, wird mit der entsprechenden Stromrückleitung RL1 verbunden. Mit anderen Worten, gemäß dem Pegel der Schreibdaten DIN(1) wird entweder der Transistorschalter 41a oder der Transistorschalter 51a eingeschaltet.
Die Stromrückleitung RL1 ist über den Transistorschalter 41b oder 51b mit der folgenden Bitleitung BL2 verbunden. Genauer wird für die Schreibdaten DIN(1) = DIN(2) = "1", wie in Fig. 6 gezeigt ist, der Transistorschalter 41b eingeschaltet und der Transistorschalter 51b ausgeschaltet. Andererseits wird für die Schreibdaten DIN(1) = DIN(2) = "0" der Transistorschalter 51b eingeschaltet und der Transistorschalter 41b ausgeschaltet.
Auf diese Weise kann den ausgewählten Bitleitungen BL1, BL2 ein Bitleitungs-Schreibstrom in der gleichen Richtung (d. h. +Iw, oder -Iw) zugeführt werden: Die Verbindung der ausgewählten Bitleitungen BL2, BL3 wird ähnlich gesteuert.
Wie im Fall aus Fig. 5 wird die Bitleitung BL3, die den Schreibdaten DIN(3) des letzten Bits entspricht, gemäß dem Pegel der Schreibdaten DIN(3) entweder durch den Transistorschalter 45 oder durch den Transistorschalter 55 mit der Massespannung GND gekoppelt.
Um angrenzenden ausgewählten Bitleitungen unter Verwendung der Bitleitungen BL und der Stromrückleitungen RL, die den jeweiligen Speicherzellenspalten entsprechen, einen Bitleitungs-Schreibstrom in entgegengesetzten Richtungen zuzuführen, werden wie oben beschrieben die angrenzenden zwei Bitleitungen an ihren einen Enden (bei dem Schreibtreiber 11a) miteinander verbunden oder an ihren anderen Enden (bei dem Schreibtreiber 11b) miteinander verbunden, um den Bitleitungs-Schreibstrom zurückzusenden. Andererseits wird ein über eine Bitleitung BL fließender Strom über eine Stromrückleitung RL der gleichen Speicherzellenspalte zurückgesendet und daraufhin an eine ausgewählte Bitleitung der folgenden Speicherzellenspalte gesendet, um angrenzenden Bitleitungen einen Bitleitungs-Schreibstrom in der gleichen Richtung zuzuführen.
Dadurch, daß die Stromrückleitung RL der jeweiligen Speicherzellenspalten in einer anderen Schicht als die Bitleitungen BL ausgebildet sind, können mehrere ausgewählte Bitleitungen zwischen der Stromversorgungsspannung Vcc und der Massespannung GND über eine erforderliche Anzahl von Stromrückleitungen RL in Serie geschaltet werden. Dementsprechend kann gemäß dem jeweiligen Bit der parallel zu schreibenden Schreibdaten DIN jeder der mehreren ausgewählten Bitleitungen über einen einzigen Stromweg ein Bitleitungs-Schreibstrom in einer Richtung zugeführt werden. Dementsprechend können die Mehrbitdaten parallel geschrieben werden, ohne daß der Stromverbrauch steigt.
Es wird angemerkt, daß die Stromrückleitungen RL in der ersten Ausführungsform als Verdrahtungen beschrieben sind, die in einer Schicht über den Bitleitungen BL ausgebildet sind. Alternativ können die Stromrückleitungen aber in einer Schicht unter den Bitleitungen BL ausgebildet sein. Beispielsweise können die Source-Leitungen SRL zum Festsetzen der Source-Spannung der Zugriffstransistoren ATR auf die Massespannung GND, wie in Fig. 20 gezeigt ist, als Stromrückleitungen RL dienen. In der Datenschreiboperation wird der Zugriffstransistor ATR in jeder MTJ-Speicherzelle ausgeschaltet, so daß die Source-Leitungen SRL elektrisch von den Bitleitungen BL getrennt werden.
Dementsprechend können dadurch, daß zusätzliche Transistorschalter vorgesehen werden, die die Source-Leitungen SRL in der Datenschreiboperation elektrisch von der Massespannung GND trennen, während sie die Source-Leitungen SRL in der Datenleseoperation elektrisch mit der Massespannung GND koppeln, die Source-Leitungen SRL, die den jeweiligen Speicherzellenspalten entsprechen, als Stromrückleitung RL verwendet werden, ohne daß zusätzliche Verdrahtungen vorgesehen sind.
Andererseits wirkt sich ein durch die Stromrückleitung RL erzeugtes Magnetfeld wegen des erhöhten Abstands zwischen der Stromrückleitung RL und dem Tunnel-Magnetwiderstandselement TMR weniger nachteilig auf die nicht ausgewählten MTJ-Speicherzellen aus, wenn die Stromrückleitungen RL in einer Schicht über den Bitleitungen BL ausgebildet sind. Insbesondere, wenn eine solche Konstruktion beispielsweise auf eine System-LSI (Großintegrationsschaltung) angewendet wird, die allgemein eine große Anzahl von Verdrahtungsschichten besitzt, können die Stromrückleitungen RL leicht angeordnet werden, ohne daß dies zu irgendeinem Nachteil in bezug auf die Fläche führt.
Es wird angemerkt, daß in der ersten Ausführungsform das Beispiel des parallelen Schreibens von 3-Bit-Daten beschrieben wurde. Die Erfindung ist hierauf aber nicht beschränkt. Dadurch, daß die Anzahl der Bitleitungen BL jeder Bitleitungsgruppe GR entsprechend der Anzahl der Bits der Schreibdaten bestimmt und gemäß der Anzahl der Bitleitungen BL der gleiche Bitleitungsgruppe GR die gleiche Konstruktion wie für die Schreibtreiber 11a, 11b und die Bitleitungsstrom-Steuerschaltungen 31, 32 vorgesehen wird, können Daten mit irgendeiner Anzahl von Bits parallel geschrieben werden.
Es wird angemerkt, daß in Fig. 4 jeder in den Schreibtreibern 11a, 11b enthaltene Transistorschalter ein N-Kanal-MOS-Transistor (N-Kanal-Metalloxid-Halbleiter-Transistor) ist. Diese Transistorschalter können aber P-Kanal-MOS-Transistoren sein. In diesem Fall müssen die Polaritäten der an die Gates der Transistorschalter angelegten Signalpegel gegenüber den in den Beispielen der Fig. 5 und 6 gezeigten umgekehrt werden.

Zweite Ausführungsform

In der zweiten Ausführungsform wird eine Konstruktion mit einem vereinfachten Schreibtreiber zum Steuern eines Bitleitungs-Schreibstroms beschrieben.
Wie in Fig. 7 gezeigt ist, sind auch in der zweiten Ausführungsform mehrere Speicherzellen in der Speichermatrix 10 entlang der Zeilenrichtung in mehrere Speicherblöcke unterteilt. Fig. 7 zeigt beispielhaft die ersten und zweiten Speicherblöcke MB1, MB2 der mehreren Speicherblöcke MB und die Schaltungsanordnung, die diesen Speicherblöcken einen Bitleitungsstrom zuführt.
Wie im Fall aus Fig. 2 ist in jedem der Gebiete zwischen angrenzenden Speicherblöcken und in den Gebieten außerhalb der Speicherblöcke, die sich an den beiden Enden befinden, ein Schreibtreiberband 101 vorgesehen. Entsprechend den jeweiligen Speicherblöcken sind die Ziffernleitungstreiber 21 vorgesehen. Jeder Ziffernleitungstreiber 21 steuert anhand des Zeilenauswahlergebnisses die Aktivierung der Schreibziffernleitung WDL in einem entsprechenden Speicherblock MB. Über die aktivierte Schreibziffernleitung WDL fließt ein Datenschreibstrom Ip in einer festen Richtung.
Die zweite Ausführungsform unterscheidet sich von der ersten Ausführungsform dadurch, daß in den Schreibtreiberbändern 101 die Schreibstrom-Steuerleitungen WCL, /WCL angeordnet sind. Genauer verlaufen die Schreibstrom-Steuerleitungen WCL, /WCL in Zeilenrichtung beiderseits jedes Speicherblocks MB. Fig. 7 zeigt beispielhaft die den Speicherblöcken MB1, MB2 entsprechenden Schreibstrom-Steuerleitungen WCL1, /WCL1 und WCL2, /WCL2.
In der zweiten Ausführungsform sind für jeden Speicherblock MB die Verbindungssteuerabschnitte 110, 120 vorgesehen. Der Verbindungssteuerabschnitt 110 steuert die Verbindung zwischen den Schreibstrom-Steuerleitungen WCL, /WCL und der Stromversorgungsspannung Vcc. Der Verbindungssteuerabschnitt 120 steuert die Verbindung zwischen den Schreibstrom-Steuerleitungen WCL, /WCL und der Massespannung GND.
Die Schreibstrom-Steuerschaltungen 130, 135 sind jeweils zum Verbinden der Steuerabschnitte 110, 120 vorgesehen. Jede der Schreibstrom-Steuerschaltungen 130, 135 steuert in der Datenschreiboperation gemäß einem Schreibblock-Decodierungssignal WBDS und den Schreibdaten DIN einen entsprechenden Verbindungssteuerabschnitt 110, 120. Das Schreibblock-Decodierungssignal WBDS gibt einen zu schreibenden Speicherblock an.
Das Spaltenauswahlergebnis des Spaltendecodierers 25 wird über eine Spaltenauswahlleitung CSL an jedes Schreibtreiberband 101 gesendet. Die Spaltenauswahlleitungen CSL sind entsprechend den jeweiligen Speicherzellenspalten angeordnet. Eine Spaltenauswahlleitung CSL der ausgewählten Spalte wird auf den H-Pegel aktiviert. Jede Spaltenauswahlleitung CSL wird von mehreren Speicherblöcken MB gemeinsam genutzt. Dementsprechend kann das Spaltenauswahlergebnis auch dann an jeden Speicherblock gesendet werden, ohne die Anzahl der Signalleitungen zu erhöhen, wenn die Speichermatrix 10 für ein erhöhtes Fassungsvermögen in mehrere Speicherblöcke unterteilt ist.
Wie in Fig. 8 gezeigt ist, sind die Bitleitungen BL in jedem Speicherblock MB entsprechend den jeweiligen Speicherzellenspalten MCR angeordnet. Die Schreibstrom-Steuerleitungen WCL, /WCL werden von mehreren Speicherzellenspalten MCR in einem entsprechenden Speicherblock MB gemeinsam genutzt.
Es wird angemerkt, daß die Schreibtreiberbänder und die Verbindungssteuerabschnitte in jedem Speicherblock MB die gleiche Konstruktion besitzen. Somit wird im folgenden die dem Speicherblock MB2 entsprechende Konstruktion beschrieben. Im Speicherblock MB2 ist jede Bitleitung BL über die jeweils in den Schreibtreibern enthaltene Transistorschalter 102, 103 elektrisch mit den Schreibstrom-Steuerleitungen WCL2, /WCL2 verbunden. Die Gates der Transistorschalter 102, 103 sind mit einer entsprechenden Spaltenauswahlleitung CSL verbunden.
Der Spaltendecodierer 25 aktiviert als Antwort auf ein aus einer Spaltenadresse CA erhaltenes Spaltenvordecodierungssignal eine Spaltenauswahlleitung CSL der ausgewählten Spalte auf den H-Pegel.
In den dem Speicherzellenblock MB2 entsprechenden Verbindungssteuerabschnitten 110 ist der Transistorschalter 111 elektrisch zwischen die Stromversorgungsspannung Vcc und ein Ende der Schreibstrom-Steuerleitung WCL2 geschaltet, während der Transistorschalter 112 elektrisch zwischen die Stromversorgungsspannung Vcc und ein Ende der Schreibstrom-Steuerleitung /WCL2 geschaltet ist. In den dem Speicherblock MB2 entsprechenden Verbindungssteuerabschnitten 120 ist der Transistorschalter 121 elektrisch zwischen die Massespannung GND und das andere Ende der Schreibstrom-Steuerleitung WCL2 geschaltet, während der Transistorschalter 122 elektrisch zwischen die Massespannung GND und das andere Ende der Schreibstrom-Steuerleitung /WCL2 geschaltet ist.
Fig. 9 zeigt beispielhaft, wie ein Bitleitungs-Schreibstrom zugeführt wird, wenn eine schwarze Speicherzelle im Speicherblock MB2 für eine Datenschreiboperation ausgewählt wird.
Die Transistorschalter 102, 103 in den der Speicherzellenspalte der ausgewählten Speicherzelle entsprechenden Schreibtreibern werden als Antwort auf die Aktivierung einer entsprechenden Spaltenauswahlleitung eingeschaltet. Im Ergebnis wird die der ausgewählten Speicherzelle entsprechende ausgewählte Bitleitung zwischen die Schreibstrom-Steuerleitungen WCL2, /WCL2 geschaltet.
Die Spannungen der Schreibstrom-Steuerleitungen WCL2, /WCL2 werden gemäß der Richtung eines der ausgewählten Bitleitung zugeführten Bitleitungs-Schreibstroms, d. h. gemäß dem Schreibdatenpegel für die ausgewählte Speicherzelle, eingestellt. Wenn in die ausgewählte Speicherzelle beispielsweise die Daten "0" geschrieben werden, wird die Stromsteuerleitung /WCL2 auf den H-Pegel (Stromversorgungsspannung Vcc) eingestellt, während die Schreibstrom-Steuerleitung WCL2 auf den L-Pegel (Massespannung GND) eingestellt wird, um der ausgewählten Bitleitung einen Bitleitungs-Schreibstrom -Iw zuzuführen.
Dementsprechend wird in den Verbindungssteuerabschnitten 110 an das Gate des Transistorschalters 112, der dem Speicherblock MB2 entspricht, ein H-Pegel-Signal angelegt, während an das Gate des Transistorschalters 111, der dem Speicherblock MB2 entspricht, ein L-Pegel-Signal angelegt wird. In den Verbindungssteuerabschnitten 120 wird an das Gate des Transistorschalters 121, der dem Speicherblock MB2 entspricht, ein H-Pegel-Signal angelegt, während an das Gate des Transistorschalters 122, der dem Speicherblock MB2 entspricht, ein L- Pegel-Signal angelegt wird. Dies ermöglicht, dem von der Stromversorgungsspannung Vcc, dem Transistorschalter 112, der Schreibstrom-Steuerleitung /WCL2, dem Transistorschalter 103, der ausgewählten Bitleitung, dem Transistorschalter 102, der Schreibstrom-Steuerleitung WCL2, dem Transistorschalter 121 und der Massespannung GND gebildeten Stromweg einen Bitleitungs-Schreibstrom -Iw zuzuführen, um die Daten "0" in die ausgewählte Speicherzelle zu schreiben.
Andererseits wird in den nicht ausgewählten Speicherblöcken, z. B. im Speicherblock MB1, an die Gates der entsprechenden Transistorschalter 111, 112 in den Verbindungssteuerabschnitten 110 ein L-Pegel-Signal angelegt, um diese Transistorschalter 111, 112 auszuschalten. Außerdem wird an die Gates der entsprechenden Transistorschalter 121, 122 in den Verbindungssteuerabschnitten 120 ein H-Pegel-Signal angelegt, um diese Transistorschalter 121, 122 einzuschalten. Im Ergebnis werden die Schreibstrom-Steuerleitungen WCL, /WCL in den nicht ausgewählten Blöcken auf die Massespannung GND festgesetzt.
Dies verhindert, daß versehentlich ein Datenschreibstrom über die Bitleitungen in den nicht ausgewählten Speicherblöcken fließt. Dementsprechend wird eine fehlerhafte Schreiboperation verhindert, was einen stabilen Betrieb der MRAM-Vorrichtung ermöglicht.
Fig. 10 zeigt die Operation des Schreibens der Daten "1" in die gleiche ausgewählte Speicherzelle wie in Fig. 9 (d. h. in die schwarze Speicherzelle in Fig. 10).
Auch in diesem Fall werden die Transistorschalter 102, 103, die der ausgewählten Speicherzelle entsprechen, eingeschaltet, wodurch die ausgewählte Bitleitung zwischen die Schreibstrom-Steuerleitungen WCL2, /WCL2 geschaltet wird.
Um der ausgewählten Bitleitung einen Bitleitungs-Schreibstrom +Iw zuzuführen, wird die Schreibstrom-Steuerleitung WCL2 auf den H-Pegel (Stromversorgungsspannung Vcc) und die Schreibstrom-Steuerleitung /WCL2 auf den L-Pegel (Massespannung GND) eingestellt.
Dementsprechend wird in den Verbindungssteuerabschnitten 110an das Gate des Transistorschalters 111, der dem Speicherblock MB2 entspricht, ein H-Pegel angelegt, während an das Gate des Transistorschalters 112, der dem Speicherblock MB2 entspricht, ein L-Pegel-Signal angelegt wird. In den Verbindungssteuerabschnitten 120 wird an das Gate des Transistorschalters 122, der dem Speicherblock MB2 entspricht, ein H- Pegel-Signal angelegt, während an das Gate des Transistorschalters 121, der einem Speicherblock MB2 entspricht, ein L- Pegel-Signal angelegt wird. Dies ermöglicht, daß dem von der Stromversorgungsspannung Vcc, dem Transistorschalter 111, der Schreibstrom-Steuerleitung WCL2, dem Transistorschalter 102, der ausgewählten Bitleitung, dem Transistorschalter 103, der Schreibstrom-Steuerleitung /WCL2, dem Transistorschalter 122 und der Massespannung GND gebildeten Stromweg ein Bitleitungs-Schreibstrom +Iw zugeführt werden kann, um die Daten "1" in die ausgewählte Speicherzelle zu schreiben.
Die entsprechenden Schreibstrom-Steuerleitungen WCL, /WCL in den nicht ausgewählten Blöcken werden wie im Fall von Fig. 9 auf die Massespannung GND festgesetzt.
Im folgenden wird die in den Fig. 9 und 10 gezeigte Konstruktion der Schreibstrom-Steuerschaltungen 130, 135, die eine Spannung auf den Schreibstrom-Steuerleitungen in dem ausgewählten Block und in den nicht ausgewählten Blöcken steuern, genauer beschrieben.
Wie in Fig. 11 gezeigt ist, enthält die Schreibstrom-Steuerschaltung 130 für jeden Speicherblock MC einen Inverter 131 und die Logikschaltungen 132, 133. Jeder Inverter 131 invertiert den Pegel der Schreibdaten DIN für den ausgewählten Speicherblock und gibt die invertierten Schreibdaten aus. Jede Logikschaltung 132 empfängt ein Schreibblock-Decodierungssignal WBDS, das angibt, ob ein entsprechender Speicherblock ausgewählt ist, ein Steuersignal WE, das in der Datenschreiboperation (auf den H-Pegel) aktiviert wird, und das Ausgangssignal eines entsprechenden Inverters 131 und gibt das Ergebnis der UND-Logikoperation hiervon an das Gate eines entsprechenden Transistorschalters 111 aus. Jede Logikschaltung 133 gibt das Ergebnis der UND-Logikoperation des Schreibblock-Decodierungssignals WBDS, des Steuersignals WE und der Schreibdaten DIN an das Gate eines entsprechenden Transistorschalters 112 aus.
Dementsprechend werden in einer von der Datenschreiboperation verschiedenen Operation die jeweiligen Ausgangssignale der Logikschaltungen 132, 133, die jedem Speicherblock entsprechen, auf den L-Pegel eingestellt. In der Datenschreiboperation werden die jeweiligen Ausgangssignale der Logikschaltungen 132, 133, die den nicht ausgewählten Speicherblöcken entsprechen, auf den L-Pegel eingestellt. Demgegenüber werden die jeweiligen Ausgangssignale der Logikschaltungen 132, 133, die den ausgewählten Speicherblöcken entsprechen, in der Datenschreiboperation entsprechend dem Pegel der Schreibdaten DIN komplementär auf den H-Pegel und auf den L-Pegel bzw. auf den L-Pegel und auf den H-Pegel eingestellt.
Die Schreibstrom-Steuerschaltung 135 enthält für jeden Speicherblock MB einen Inverter 137 und die Logikschaltungen 136, 138. Wie der Inverter 131 invertiert jeder Inverter 137 den Pegel der Schreibdaten DIN zur Ausgabe. Jede Logikschaltung 138 empfängt ein Schreibblock-Decodierungssignal WBDS, ein Steuersignal WE und das Ausgangssignal eines entsprechenden Inverters 137 (d. h. die gleichen Eingangssignale wie die Logikschaltung 132) und gibt das Ergebnis der NAND-Logikoperation hiervon an das Gate eines entsprechenden Transistorschalters 122 aus. Jede Logikschaltung 136 empfängt die gleichen Eingangssignale wie die Logikschaltung 133 und gibt das Ergebnis der NAND-Logikoperation hiervon an das Gate des Transistorschalters 122 aus.
Wie die Ausgangssignale der Logikschaltungen 132, 133 werden die jeweiligen Ausgangssignale der Logikschaltungen 136, 138, die jedem Speicherblock entsprechen, in einer von der Ausgangsdaten-Schreiboperation verschiedenen Operation auf den L-Pegel eingestellt. In der Schreiboperation werden die jeweiligen Ausgangssignale der Logikschaltungen 136, 138, die dem nicht ausgewählten Speicherblock entsprechen, auf den L- Pegel eingestellt.
Andererseits werden die jeweiligen Ausgangssignale der Logikschaltungen 136, 138, die dem ausgewählten Speicherblock entsprechen, in der Datenschreiboperation entsprechend dem Pegel der Schreibdaten DIN komplementär auf den H-Pegel und auf den L-Pegel bzw. auf den L-Pegel und auf den H-Pegel eingestellt. Insbesondere werden die jeweiligen Ausgangssignale der Logikschaltungen 132, 136 komplementär eingestellt und werden die jeweiligen Ausgangssignale der Logikschaltungen 133, 138 komplementär eingestellt.
Bei der obigen Konstruktion verbinden die Verbindungssteuerabschnitte 110, 120, die jedem Speicherblock entsprechen, in einer von der Ausgangsdaten-Schreiboperation verschiedenen Operation die Schreibstrom-Steuerleitungen WCL, /WCL mit der Massespannung GND. In der Datenschreiboperation verbinden die Verbindungssteuerabschnitte 110, 120, die den nicht ausgewählten Blöcken entsprechen, die entsprechenden Schreibstrom- Steuerschaltungen WCL, /WCL entsprechend den Schreibdaten DIN mit der Stromversorgungsspannung Vcc und mit der Massespannung GND bzw. mit der Massespannung GND und mit der Stromversorgungsspannung Vcc. Im Ergebnis kann jedem Speicherblock auf die in den Fig. 9 und 10 gezeigte Weise ein Bitleitungs- Schreibstrom zugeführt werden.
Gemäß der zweiten Ausführungsform wird über die von mehreren Speicherzellenspalten gemeinsam genutzten Schreibstrom-Steuerleitungen WCL, /WCL ein Bitleitungs-Schreibstrom zugeführt. Dies vereinfacht die Konstruktion des für jede Bitleitung BL vorgesehenen Schreibtreibers. Genauer kann jeder Schreibtreiber lediglich aus zwei Transistorschaltern 102, 103 gebildet sein.
Mit anderen Worten, da die dem gleichen Speicherblock entsprechenden Schreibtreiber die Schreibstrom-Steuerleitungen WCL, /WCL gemeinsam nutzen, kann die Konstruktion jedes Schreibtreibers vereinfacht werden.
Gemäß der Konstruktion aus Fig. 12 kann die Anzahl der Transistorschalter um die Hälfte verringert werden. In der Konstruktion aus Fig. 12 steuern die Schreibtreiber WDa, WDb an den beiden Enden jeder Bitleitung gemäß den Schreibdaten DIN die Verbindung zwischen den Enden der ausgewählten Bitleitung und der Stromversorgungsspannung Vcc sowie der Massespannung- GND. Die Schreibtreiber WDa, WDb werden von einem CMOS-Inverter (Komplementär-Metalloxid-Halbleitervorrichtungs-Inverter) gebildet. Diese Verringerung der Anzahl der Transistorschalter ermöglicht, die Fläche der MRAM-Vorrichtung zu verringern.

Dritte Ausführungsform

In der dritten Ausführungsform wird die Konstruktion zum parallelen Schreiben von Mehrbitdaten beschrieben. Im folgenden wird angenommen, daß jeder Schreibtreiber der dritten Ausführungsform die gleiche Konstruktion wie in der zweiten Ausführungsform besitzt.
Wie in Fig. 13 gezeigt ist, ist in der dritten Ausführungsform jeder Speicherblock MB entlang der Spaltenrichtung in K Unterblöcke SB unterteilt. Fig. 13 zeigt beispielhaft die Konstruktion für K = 3. In diesem Fall ist der Speicherblock MB1 in die Unterblöcke SB11 bis SB13 und der Speicherblock MB2 in die Unterblöcke SB21 bis SB23 unterteilt.
In der dritten Ausführungsform werden K-Bit-Daten parallel jeweils in K Unterblöcke des ausgewählten Speicherblocks geschrieben. Wie in der ersten und in der zweiten Ausführungsform ist für jeden Speicherblock der Ziffernleitungstreiber 21 vorgesehen. Mehrere Unterblöcke (K Unterblöcke) des gleichen Speicherblocks besitzen gemeinsame Schreibziffernleitungen WDL, die entsprechend den jeweiligen Speicherzellenzeilen angeordnet sind.
Obgleich dies in der Figur nicht genau gezeigt ist, enthalten die Schreibtreiberbänder 101 an beiden Enden jedes Unterblocks die gleichen Schreibtreiber wie in der zweiten Ausführungsform. Die Schreibstrom-Steuerleitungen WCL, /WCL in jedem Speicherblock sind durch K Unterblöcke SB unterteilt.
Beispielsweise sind die dem Speicherblock MB1 entsprechenden Schreibstrom-Steuerleitungen WCL1, /WCL1 durch die Unterblöcke SB11 bis SB13 in die Schreibstrom-Steuerleitungen WCL11 bis WCL13, /WCL11 bis /WCL13 unterteilt. Ähnlich sind die dem Speicherblock MB2 entsprechenden Schreibstrom-Steuerleitungen WCL2, /WCL2 durch die Unterblöcke SB21 bis SB23 in die Schreibstrom-Steuerleitungen WCL21 bis WCL23, /WCL21 bis /WCL23 unterteilt.
Somit sind an beiden Enden jedes Unterblocks SB unabhängige Schreibstrom-Steuerleitungen WCL, /WCL angeordnet. Auf die gleiche Weise wie in der zweiten Ausführungsform wird jedem Speicherblock ein Bitleitungs-Schreibstrom ±Iw zugeführt.
In dem ausgewählten Speicherblock wird gemäß dem Zeilenauswahlergebnis eine einzelne Speicherzellenzeile ausgewählt. In jedem von mehreren Unterblöcken SB (K Unterblöcken SB) des ausgewählten Speicherblocks wird gemäß dem Spaltenauswahlergebnis eine einzelne Speicherzellenspalte ausgewählt. Daraufhin wird den ausgewählten Bitleitungen gemäß den jeweiligen Bits der Schreibdaten DIN ein Bitleitungs-Schreibstrom ±Iw zugeführt.
In der dritten Ausführungsform sind zwischen allen angrenzenden Unterblöcken jedes Speicherblocks die Stromrichtungs- Stellschaltungen 150 vorgesehen. Die Stromrichtungs-Stellschaltungen 150 zwischen angrenzenden Unterblöcken steuern die Verbindung zwischen den diesen Unterblöcken entsprechenden Schreibstrom-Steuerleitungen WCL und /WCL. Beispielsweise steuern die Schreibstrom-Stellschaltungen 150 zwischen den Unterblöcken SB11 und SB12 die Verbindung zwischen den Schreibstrom-Steuerleitungen WCL11 und /WCL11 und zwischen den Schreibstrom-Steuerleitungen WCL12 und /WCL12. Eine Schreibstrom-Steuerschaltung 160 gemäß der dritten Ausführungsform steuert den Betrieb jeder Stromrichtungs-Stellschaltung 150.
Fig. 14 ist ein Stromlaufplan der Konstruktion der Schreibstrom-Steuerschaltung 160 der dritten Ausführungsform. Fig. 14 zeigt einen Teil der Schreibstrom-Steuerschaltung 160, die einem Speicherblock MB1 entspricht.
Wie in Fig. 14 gezeigt ist, sind in den Verbindungssteuerabschnitten 110, die dem Speicherblock MB1 entsprechen, jeweils die Transistorschalter 111, 112 vorgesehen. Genauer sind die Transistorschalter 111, 112 jeweils zwischen die Stromversorgungsspannung Vcc und die Schreibstrom-Steuerleitungen WCL11, /WCL11 geschaltet. Die Schreibstrom-Steuerleitungen WCL11, /WCL11 entsprechen dem ersten Unterblock SB11, in den die Schreibdaten des ersten Bits DIN(1) geschrieben werden sollen.
Ähnlich sind entsprechend in den Verbindungssteuerabschnitten 120, die dem Speicherblock MB1 entsprechen, jeweils die Transistorschalter 121, 122 vorgesehen. Genauer sind die Transistorschalter 121, 122 jeweils zwischen die Massespannung GND und die Schreibstrom-Steuerleitungen WCL13, /WCL13 geschaltet. Die Schreibstrom-Steuerleitungen WCL13, /WCL13 entsprechen dem dritten Unterblock SB13, in den die Schreibdaten des dritten (K-ten) Bits DIN(3), d. h. die Schreibdaten des letzten Bits, geschrieben werden sollen.
Zwischen den Unterblöcken SB11 und SB12 und zwischen den Unterblöcken SB12 und SB13 sind Stromrichtungs-Stellschaltungen 150 mit der gleichen Konstruktion angeordnet. Im folgenden wird die Konstruktion der Stromrichtungs-Stellschaltungen 150 zwischen den Unterblöcken SB11 und SB12 beschrieben.
Die Stromrichtungs-Stellschaltung 150 enthält die Transistorschalter 151, 152, 154 und 155. Die Transistorschalter 154, 155 sind zwischen zwei entsprechenden Schreibstrom-Steuerleitungen WCL11 und WCL12 in Serie geschaltet. Die Transistorschalter 151, 152 sind zwischen zwei entsprechenden Schreibstrom-Steuerleitungen /WCL11 und /WCL12 in Serie geschaltet. Ferner enthält die Stromrichtungs-Stellschaltung 150 die Transistorschalter 153 und 156. Die Transistorschalter 153 und 156 sind zwischen einem Verbindungsknoten der Transistorschalter 151, 152 und einem Verbindungsknoten der Transistorschalter 154, 155 in Serie geschaltet.
Die Schreibstrom-Steuerschaltung 160 legt die Schreibdaten DIN(1) (d. h. die Schreibdaten für den ersten Unterblock SB11) bzw. die invertierten Schreibdaten /DIN(1) an die Gates der Transistorschalter 111, 112 an. Außerdem legt die Schreibstrom-Steuerschaltung 160 die Schreibdaten DIN(3) (d. h. die Schreibdaten für den dritten (letzten) Unterblock SB13) bzw. die invertierten Schreibdaten /DIN(3) an die Gates der Transistorschalter 122, 121 an. Mit anderen Worten, die Schreibdaten DIN(3) und die invertierten Schreibdaten /DIN(3) werden jeweils durch die Inverter 177, 167 invertiert, bevor sie an die Gates der Transistorschalter 121, 122 angelegt werden.
In den Stromrichtungs-Stellschaltungen 150 zwischen den angrenzenden Unterblöcken SB11 und SB12 werden die Schreibdaten DIN(1) an das Gate des Transistorschalters 151 und die Schreibdaten DIN(2) an das Gate des Transistorschalters 155 angelegt. Die invertierten Schreibdaten /DIN(2) werden an das Gate des Transistorschalters 152 angelegt. Die invertierten Schreibdaten /DIN(1) von einem Inverter 172 werden an das Gate des Transistorschalters 154 angelegt.
Ferner enthält die Schreibstrom-Steuerschaltung 160 die Logikschaltungen 165, 175, die jeweils den Stromrichtungs- Stellschaltungen 150 entsprechen. Mit anderen Worten, die Logikschaltungen 165, 175 sind zwischen allen angrenzenden Unterblöcken vorgesehen. Jede Logikschaltung 165 gibt das Vergleichsergebnis der Schreibdaten entsprechend den angrenzenden Unterblöcken an die Gates der Transistorschalter 153, 156 aus.
Beispielsweise gibt die Logikschaltung 165 zwischen den Unterblöcken SB11 und SB12 das Vergleichsergebnis (das Ergebnis der Exklusiv-ODER-Operation) der invertierten Schreibdaten /DIN(1) und /DIN(2) aus. Die Logikschaltung 175 zwischen den Unterblöcken SB11 und SB12 gibt das Vergleichsergebnis (Ergebnis der Exklusiv-NOR-Operation) der Schreibdaten DIN(1) und DIN(2) aus. Es wird angemerkt, daß an die Gates der Transistorschalter 153, 156 entweder das Ausgangssignal der Logikschaltung 165 oder das Ausgangssignal der Logikschaltung 175 angelegt werden kann. Eine der Logikschaltungen 165, 175kann weggelassen werden.
Bei der obigen Konstruktion werden die Transistorschalter 153, 156 eingeschaltet, wenn in angrenzende Unterblöcke Schreibdaten mit dem gleichen Pegel geschrieben werden. Gemäß dem Schreibdatenpegel werden die Transistorschalter 152, 154 oder die Transistorschalter 151, 155 eingeschaltet. Im Ergebnis wird durch die Stromrichtungs-Stellschaltungen 150 zwischen angrenzenden Unterblöcken ein Bitleitungs-Schreibstrom zurückgesendet.
Wenn in angrenzende Unterblöcke Schreibdaten mit verschiedenen Pegeln geschrieben werden, kann über eine ausgewählte Bitleitung des letzteren Unterblocks ein Bitleitungs-Schreibstrom zurückgesendet werden. Dementsprechend werden die Transistorschalter 153, 156 ausgeschaltet. Die Transistorschalter 154, 155 oder die Transistorschalter 151, 152 werden gemäß den Schreibdatenpegeln eingeschaltet.
Wenn beispielsweise die Schreibdaten DIN(1) und DIN(2) den gleichen Pegel besitzen, koppeln die Stromrichtungs-Stellschaltungen 150 zwischen den Unterblöcken SB11 und SB12 entsprechend dem Schreibdatenpegel die Schreibstrom-Steuerleitungen WCL11 und /WCL12 oder die Schreibstrom-Steuerleitungen /WCL11 und WCL12 elektrisch miteinander. Wenn andererseits die Schreibdaten DIN(1) und DIN(2) verschiedene Pegel besitzen, koppeln die Stromrichtungs-Stellschaltungen 150 zwischen den Unterblöcken SB11 und SB12 entsprechend den Schreibdatenpegeln die Schreibstrom-Steuerleitungen /WCL11 und /WCL12 oder die Schreibstrom-Steuerleitungen WCL11 und WCL12 elektrisch miteinander.
Ferner enthält die Schreibstrom-Steuerschaltung 160 für jeden Unterblock SB die Transistorschalter 161, 171. Jeder Transistorschalter 161 ist zwischen eine entsprechende Schreibstrom-Steuerleitung WCL und die Massespannung GND geschaltet. Jeder Transistorschalter 171 ist zwischen eine entsprechende Schreibstrom-Steuerleitung /WCL und die Massespannung GND geschaltet. An die jeweiligen Gates der Transistorschalter 161, 171 wird ein Steuersignal /WE angelegt. Das Steuersignal /WE wird in einer von der Datenschreiboperation verschiedenen Operation auf den H-Pegel eingestellt. Dementsprechend werden die Schreibstrom-Steuerleitungen WCL, /WCL, die jedem Unterblock SB entsprechen, in einer von der Datenschreiboperation verschiedenen Operation auf die Massespannung GND festgesetzt.
Fig. 15 ist ein Stromlaufplan, der zeigt, wie in der Konstruktion der dritten Ausführungsform ein Bitschreibstrom zugeführt wird.
Fig. 15 zeigt beispielhaft den Fall, daß in den ausgewählten Speicherblock MB1 die Schreibdaten DIN(1) = DIN(2) = L-Pegel ("0") und /DIN(3) = H-Pegel ("1") geschrieben werden. In diesem Fall muß den ausgewählten Bitleitungen in den Unterblöcken SB11, SB12 ein Bitleitungs-Schreibstrom -Iw zugeführt werden. Der ausgewählten Bitleitung im Unterblock SB13 muß ein Bitleitungsstrom +Iw zugeführt werden.
Da die Schreibdaten DIN(1) L-Pegel-Daten sind, wird der Transistorschalter 112 eingeschaltet und der Transistorschalter 111 ausgeschaltet. Da die Schreibdaten DIN(3) H-Pegel-Daten sind, wird außerdem der Transistorschalter 121 ausgeschaltet und der Transistorschalter 122 eingeschaltet.
Da die Schreibdaten DIN(1) und DIN(2) in angrenzende Unterblöcke SB11 und SB12 den gleichen Pegel besitzen, werden die Transistorschalter 153, 156 in den Stromrichtungs-Stellschaltungen 150 zwischen den angrenzenden Blöcken SB11 und SB12 eingeschaltet. Da die Schreibdaten DIN(1) und DIN(2) L-Pegel- Daten sind, werden außerdem die Transistorschalter 152, 154 eingeschaltet und die Transistorschalter 151, 155 ausgeschaltet.
Da die Schreibdaten DIN(2) und DIN(3) in angrenzende Unterblöcke SB12 und SB13 verschiedene Pegel besitzen, werden die Transistorschalter 153, 156 in den Stromrichtungs-Stellschaltungen 150 zwischen den Unterblöcken SB12 und SB13 ausgeschaltet. Da die Schreibdaten DIN(2) L-Pegel-Daten und die Schreibdaten DIN(3) H-Pegel-Daten sind, werden außerdem die Transistorschalter 154, 155 eingeschaltet und die Transistorschalter 151, 152 ausgeschaltet.
Im Ergebnis kann entsprechend den Schreibdaten DIN(1) bis DIN(3) dem von der Stromversorgungsspannung Vcc, der Schreibstrom-Steuerleitung /WCL11, der ausgewählten Bitleitung im Unterblock SB11, der Schreibstrom-Steuerleitung WCL11, der Schreibstrom-Steuerleitung /WCL12, der ausgewählten Bitleitung im Unterblock SB12, der Schreibstrom-Steuerleitung WCL12, der Schreibstrom-Steuerleitung WCL13, der ausgewählten Bitleitung im Unterblock SB13, der Schreibstrom-Steuerleitung /WCL13 und der Massespannung GND gebildeten Stromweg ein Bitleitungs-Schreibstrom ±Iw zugeführt werden.
Wie oben beschrieben wurde, können die Stromrichtungs-Stellschaltungen 150 erforderlichenfalls einen Bitleitungs- Schreibstrom zur Übertragung an den folgenden Unterblock zurückleiten, wobei die ausgewählten Bitleitungen in mehreren Unterblöcken des ausgewählten Speicherblocks zwischen der Stromversorgungsspannung Vcc und der Massespannung GND in Serie geschaltet werden können. Dementsprechend kann ein Bitleitungs-Schreibstrom mehreren ausgewählten Bitleitungen über einen einzigen Stromweg in den den jeweiligen Bits der parallel zu schreibenden Schreibdaten DIN entsprechenden Richtungen zugeführt werden.
Gemäß der obigen Konstruktion der dritten Ausführungsform können unter Verwendung der einfachen Schreibtreiber der zweiten Ausführungsform die Mehrbitdaten parallel geschrieben werden, ohne den Stromverbrauch zu erhöhen. Dadurch können die Fläche und der Leistungsverbrauch der MRAM-Vorrichtung verringert werden.
Es wird angemerkt, daß in der dritten Ausführungsform das Beispiel des parallelen Schreibens von 3-Bit-Daten beschrieben, worden ist. Allerdings ist die Erfindung darauf nicht beschränkt. Dadurch, daß die Anzahl der Unterblöcke SB jedes Speicherblocks MB gemäß der Anzahl der Bits der Schreibdaten DIN bestimmt wird und zwischen angrenzenden Unterblöcken Stromrichtungs-Stellschaltungen 150 vorgesehen werden, können die Schreibdaten mit irgendeiner Anzahl von Bits parallel geschrieben werden.
In der zweiten und in der dritten Ausführungsform wird eine ausgewählte Bitleitung mit der Stromversorgungsspannung Vcc und mit der Massespannung GND angesteuert, um ihr einen Bitleitungs-Schreibstrom ±Iw zuzuführen. Allerdings kann die ausgewählte Bitleitung mit anderen Spannungspegeln angesteuert werden.
Angesichts der Polarität eines an sein Gate angelegten Signals kann jeder in den Elementen wie etwa in den Schreibtreibern enthaltene Transistorschalter entweder ein NMOS- Transistor oder ein PMOS-Transistor sein.
Obgleich die Erfindung ausführlich beschrieben und gezeigt wurde, dient dies selbstverständlich lediglich zur Erläuterung und als Beispiel und soll nicht als Beschränkung verstanden werden, wobei der Erfindungsgedanke und der Umfang der Erfindung lediglich durch die beigefügten Ansprüche beschränkt sind.

Claims

1. Dünnfilm-Magnetspeichervorrichtung zum parallelen Schreiben von K-Bit-Schreibdaten (DIN(1)-DIN(3)), wobei K eine ganze Zahl wenigstens gleich 2 ist, mit:
mehreren Speicherzellen (MC), die in einer Matrix angeordnet sind und jeweils einen elektrischen Widerstand besitzen, der den magnetisch in sie geschriebenen Ablagedaten entspricht;
mehreren Schreibziffernleitungen (WDL), die jeweils entsprechend den Speicherzellenzeilen angeordnet sind, um in einer Datenschreiboperation in einer ausgewählten Zeile einen vorgeschriebenen Schreibstrom in einer festen Richtung hindurchzuleiten;
mehreren Bitleitungen (BL), die jeweils entsprechend den Speicherzellenspalten angeordnet sind, um einen Datenschreibstrom (±Iw) hindurchzuleiten, dessen Richtung einem Pegel der Schreibdaten entspricht;
wenigstens K Stromrückleitungen (RL), die jeweils erforderlichenfalls den Datenschreibstrom zurückleiten, der über eine der K ausgewählten Bitleitungen (BL) der K Spalten fließt, die zum Schreiben der K-Bit-Schreibdaten ausgewählt worden sind; und
einem Schreibtreiber (11a, 11b), der den K ausgewählten Bitleitungen (BL) den Datenschreibstrom in Richtungen zuführt, die jeweils den K-Bit-Schreibdaten entsprechen,
wobei der Schreibtreiber (11a, 11b) in der Datenschreiboperation die K ausgewählten Bitleitungen (BL) und L der Stromrückleitungen (RL), wobei L eine ganze Zahl im Bereich von 0 bis K ist, zwischen einer ersten und einer zweiten Spannung in Serie schaltet.

2. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
jede der Stromrückleitungen (RL) für jede der K ausgewählten Bitleitungen (BL) vorgesehen ist,
der Schreibtreiber (11a, 11b) enthält:
erste Schalter (41a, 42a, 43a), die entsprechend jeder der K ausgewählten Bitleitungen (BL) vorgesehen sind und zwischen ein Ende einer entsprechenden ausgewählten Bitleitung (BL) und ein Ende einer entsprechenden einen der Stromrückleitungen (RL) geschaltet sind, und
zweite Schalter (51a, 52a, 53a), die entsprechend jeder der K ausgewählten Bitleitungen (BL) vorgesehen sind und zwischen das andere Ende der entsprechenden ausgewählten Bitleitung (BL) und das andere Ende der entsprechenden einen der Stromrückleitungen (RL) geschaltet sind, und
entweder der erste oder der zweite Schalter (41a, 42a, 43a; 51a, 52a, 53a), der der i-ten ausgewählten Bitleitung (BL) entspricht, wahlweise eingeschaltet wird, wenn die Bits der Schreibdaten (DIN), die jeweils der i-ten und der (i + 1)-ten der K ausgewählten Bitleitungen (BL) entsprechen, wobei i eine ganze Zahl im Bereich von 1 bis (K - 1) ist, dengleichen Pegel besitzen.

3. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Schreibtreiber (11a, 11b) enthält:
einen ersten Schalter (41c, 42c, 43c), der zwischen die einen Enden von jeweils zwei angrenzenden Bitleitungen (BL) unter den K ausgewählten Bitleitungen (BL) geschaltet ist, und
einen zweiten Schalter (51c, 52c, 53c), der zwischen die anderen Enden von jeweils zwei angrenzenden Bitleitungen (BL) unter den K ausgewählten Bitleitungen (BL) geschaltet ist, und
entweder der erste oder der zweite Schalter (41c, 42c, 43c; 51c, 52c, 53c) zwischen der i-ten und der (i + 1)-ten ausgewählten Bitleitung (BL) wahlweise eingeschaltet wird, wenn die Bits der Schreibdaten, die jeweils der i-ten und der (i + 1)-ten der K ausgewählten Bitleitungen (BL) entsprechen, verschiedene Pegel besitzen, wobei i eine ganze Zahl im Bereich von 1 bis (K - 1) ist)

4. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
der Schreibtreiber (11a, 11b) enthält:
einen ersten und einen zweiten Schalter (40, 50), die jeweils zwischen der ersten Spannung und den beiden Enden einer ersten der K ausgewählten Bitleitungen (BL) vorgesehen sind, und
einen dritten und einen vierten Schalter (45, 55), die jeweils zwischen der zweiten Spannung und den beiden Enden einer K-ten der K ausgewählten Bitleitungen (BL) vorgesehen sind,
gemäß einem Bit der Schreibdaten (DIN(1)), das der ersten ausgewählten Bitleitung (BL) entspricht, entweder der erste oder der zweite Schalter (40, 50) eingeschaltet wird, und
gemäß einem Bit der Schreibdaten (DIN(3)), das der K-ten ausgewählten Bitleitung (BL) entspricht, entweder der dritte oder der vierte Schalter (45, 55) eingeschaltet wird.

5. Dünnfilm-Magnetspeichervorrichtung nach einem vorangehenden Anspruch, dadurch gekennzeichnet, daß ein über die i-te ausgewählte Bitleitung (BL) fließender Datenschreibstrom über die Stromrückleitung (RL), die der i-ten ausgewählten Bitleitung (BL) entspricht, zurückgesendet und daraufhin an die (i + 1)-te ausgewählte Bitleitung (BL) gesendet wird, wenn die Bits der Schreibdaten, die jeweils der i-ten und der (i + 1)-ten der K ausgewählten Bitleitungen (BL) entsprechen, den gleichen Pegel besitzen, wobei i eine ganze Zahl im Bereich von 1 bis (K - 1) ist.

6. Dünnfilm-Magnetspeichervorrichtung nach einem vorangehenden Anspruch, dadurch gekennzeichnet, daß die Stromrückleitungen (RL) in einer anderen Verdrahtungsschicht als die mehreren Bitleitungen (BL) ausgebildet sind.

7. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Stromrückleitungen (RL) in einer Schicht über den mehreren Bitleitungen (BL) ausgebildet sind.

8. Dünnfilm-Magnetspeichervorrichtung nach einem vorangehenden Anspruch, dadurch gekennzeichnet, daß
die Stromrückleitungen (RL) in einer anderen Verdrahtungsschicht als die mehreren Bitleitungen (BL) ausgebildet sind,
jede der Speicherzellen (MC) enthält:
ein Magnetwiderstandselement (TMR), dessen elektrischer Widerstand den Ablagedaten entspricht, und
ein Zugriffselement (ATR), das zwischen einer entsprechenden einen der Bitleitungen (BL) und einer der Stromrückleitungen (RL) mit dem Magnetwiderstandselement (TMR) elektrisch in Serie geschaltet ist und in der Datenleseoperation wahlweise eingeschaltet wird, und
jede der Stromrückleitungen (RL) in der Datenleseoperation mit einer vorgegebenen Spannung (GND) gekoppelt wird.

9. Dünnfilm-Magnetspeichervorrichtung, mit:
einer Speichermatrix (10) mit mehreren Speicherzellen (MC), die in einer Matrix angeordnet sind, wobei jede Speicherzelle (MC) einen elektrischen Widerstand besitzt, der sich entsprechend den magnetisch in sie geschriebenen Ablagedaten ändert;
mehreren Schreibziffernleitungen (WDL), die jeweils entsprechend den mehreren Speicherzellenzeilen angeordnet sind, um in einer Datenschreiboperation in einer ausgewählten Zeile einen vorgeschriebenen Strom in einer festen Richtung über sie zu leiten;
mehreren Bitleitungen (BL), die jeweils entsprechend den mehreren Speicherzellenspalten angeordnet sind, um in der Datenschreiboperation in einer ausgewählten Spalte einen Datenschreibstrom (±Iw), dessen Richtung einem Pegel der Schreibdaten (DIN) entspricht, über sie zu den mehreren Speicherzellenspalten zu leiten;
ersten und zweiten Schreibstrom-Steuerleitungen (WCL, /WCL), die jeweils an beiden Enden der mehreren Bitleitungen (BL) vorgesehen sind, so daß sie in einer Richtung entlang der Speicherzellenzeilen verlaufen, und die von den mehreren Bitleitungen (BL) gemeinsam genutzt werden;
einem ersten Verbindungssteuerabschnitt (110), der in der Datenschreiboperation entweder die ersten oder die zweiten Schreibstrom-Steuerleitungen (WCL, /WCL) mit einer ersten Spannung (Vcc) verbindet;
einem zweiten Verbindungssteuerabschnitt (120), der in der Datenschreiboperation die jeweils anderen, d. h. entweder die zweiten oder die ersten, Schreibstrom-Steuerleitungen (/WCL, WCL) mit einer zweiten Spannung (GND) verbindet;
mehreren Spaltenauswahlleitungen (CSL), die jeweils entsprechend den mehreren Speicherzellenspalten angeordnet sind und in einer ausgewählten Spalte aktiviert werden; und
Schreibtreibern (102, 103), die jeweils entsprechend den Speicherzellenspalten vorgesehen sind und jeweils als Antwort auf die Aktivierung einer entsprechenden einen der mehreren Spaltenauswahlleitungen (CSL) eine entsprechende der Bitleitungen (BL) zwischen die ersten und zweiten Schreibstrom- Steuerleitungen (WCL, /WCL) schalten.

10. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß jeder der Schreibtreiber (102, 103) enthält:
einen ersten Bitleitungs-Ansteuerschalter (102), der zwischen einem Ende der entsprechenden einen der Bitleitungen (BL) und der ersten Schreibstrom-Steuerleitung (WCL) vorgesehen ist und als Antwort auf die Aktivierung der entsprechenden einen der Spaltenauswahlleitungen (CSL) eingeschaltet wird, und
eine zweite Bitleitungs-Ansteuerschaltung (103), die zwischen dem anderen Ende der entsprechenden einen der Bitleitungen (BL) und der zweiten Schreibstrom-Steuerleitung (/WCL) vorgesehen ist und als Antwort auf die Aktivierung der entsprechenden einen der Spaltenauswahlleitungen (CSL) eingeschaltet wird.

11. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß die ersten und die zweiten Verbindungssteuerabschnitte (110, 120) die Verbindung zwischen den ersten und zweiten Schreibstrom-Steuerleitungen (WCL, /WCL) und der ersten und der zweiten Spannung (Vcc, GND) gemäß einem Pegel der Schreibdaten (DIN) steuern.

12. Dünnfilm-Magnetspeichervorrichtung nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, daß
die Speichermatrix (10) in Richtung der Speicherzellenzeilen in mehrere Speicherblöcke (MB) unterteilt ist,
die Bitleitung (BL) in jeder Speicherzellenspalte durch die mehreren Speicherblöcke (MB) unterteilt ist,
die Schreibtreiber (102, 103) in jedem Speicherblock (MB) jeweils entsprechend den Speicherzellenspalten vorgesehen sind,
die ersten und zweiten Schreibstrom-Steuerleitungen (WCL, /WCL) und die ersten und zweiten Verbindungssteuerabschnitte (110, 120) für jeden Speicherblock (MB) vorgesehen sind, und
jede der Spaltenauswahlleitungen (CSL) von den mehreren Speicherblöcken (MB) gemeinsam genutzt wird.

13. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß in der Datenschreiboperation die ersten und zweiten Verbindungssteuerabschnitte (110, 120), die einem nicht ausgewählten Speicherblock (MB) entsprechen, die entsprechenden ersten und zweiten Schreibstrom-Steuerleitungen (WCL, /WCL) mit einer niedrigeren unter der ersten und der zweiten Spannung (Vcc, GND) verbinden.

14. Dünnfilm-Magnetspeichervorrichtung nach einem der Ansprüche 9 bis 13, dadurch gekennzeichnet, daß
die Dünnfilm-Magnetspeichervorrichtung K-Bit-Schreibdaten parallel schreibt, wobei K eine ganze Zahl wenigstens gleich 2 ist,
die Speichermatrix in Richtung der Speicherzellenspalten in K Unterblöcke (einen ersten bis K-ten Unterblock (SB)) unterteilt ist, wobei K eine ganze Zahl wenigstens gleich 2 ist, wobei die K Unterblöcke (SB) jeweils den K Bits der Schreibdaten entsprechen,
die ersten und zweiten Schreibstrom-Steuerleitungen (WCL, /WCL) durch die K Unterblöcke (SB) unterteilt sind,
der erste Verbindungssteuerabschnitt (110) eine der ersten und zweiten Schreibstrom-Steuerleitungen (WCL, /WCL), die dem ersten Unterblock (SB) entsprechen, mit der ersten Spannung (Vcc) verbindet,
der zweite Verbindungssteuerabschnitt (120) eine der ersten und zweiten Schreibstrom-Steuerleitungen (WCL, /WCL), die dem K-ten Unterblock (SB) entsprechen, mit der zweiten Spannung (GND) verbindet,
die Dünnfilm-Magnetspeichervorrichtung eine Stromrichtungs-Stellschaltung (150) umfaßt, die jeweils zwischen zwei angrenzenden Unterblöcken (SB) vorgesehen ist, um die Verbindung zwischen den ersten und zweiten Schreibstrom-Steuerleitungen (WCL, /WCL), die einem der beiden angrenzenden Unterblöcke (SB) entsprechen, und den ersten und zweiten Schreibstrom-Steuerleitungen (WCL, /WCL), die dem anderen der beiden angrenzenden Unterblöcke (SB) entsprechen, zu steuern, und
die Stromrichtungs-Stellschaltung (150) zwischen dem iten und dem (i + 1)-ten Unterblock gemäß einem Vergleichsergebnis des i-ten und des (1 + 1)-ten Bits der Schreibdaten (DIN), wobei i eine ganze Zahl im Bereich von 1 bis (K - 1) ist) eine Richtung steuert, in der ein über den i-ten Unterblock fließender Datenschreibstrom (±Iw) an den (i + 1)-ten Unterblock (SB) gesendet wird.

15. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 14, dadurch gekennzeichnet, daß die Stromrichtungs-Stellschaltung (150) zwischen dem i-ten und dem (i + 1)-ten Unterblock (SB) gemäß dem i-ten und dem (i + 1)-ten Bit entweder eine erste Schreibstrom-Steuerleitung (WCL), die dem i-ten Unterblock (SB) entspricht, mit einer zweiten Schreibstrom-Steuerleitung verbindet, die dem (i + 1)-ten Unterblock (SB) entspricht, oder eine zweite Schreibstrom-Steuerleitung, die dem i-ten Unterblock (SB) entspricht, mit einer ersten Schreibstrom- Steuerleitung (/WCL) verbindet, die dem (i + 1)-ten Unterblock (SB) entspricht, wenn das i-te und das (i + 1)-te Bit der Schreibdaten (DIN) den gleichen Pegel besitzen.

16. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 14, dadurch gekennzeichnet, daß die Stromrichtungs-Stellschaltung (150) zwischen dem i-ten und dem (i + 1)-ten Unterblock (SB) gemäß dem i-ten und dem (i + 1)-ten Bit entweder eine erste Schreibstrom-Steuerleitung (WCL), die dem i-ten Unterblock (SB) entspricht, mit einer ersten Schreibstrom-Steuerleitung (/WCL) verbindet, die dem (i + 1)-ten Unterblock (SB) entspricht, oder eine zweite Schreibstrom-Steuerleitung, die dem i-ten Unterblock (SB) entspricht, mit einer zweiten Schreibstrom-Steuerleitung verbindet, die dem (i + 1)-ten Unterblock (SB) entspricht, wenn das i-te und das (i + 1)-te Bit der Schreibdaten (DIN) verschiedene Pegel besitzen.

17. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 14, dadurch gekennzeichnet, daß die Stromrichtungs-Stellschaltung (150) zwischen dem i-ten und dem (i + 1)-ten Unterblock (SB) einen über den i-ten Unterblock (SB) fließenden Datenschreibstrom (±Iw) zurückleitet, um den Datenschreibstrom (±Iw) an den (i + 1)-ten Unterblock (SB) zu senden, wenn das i-te und das (i + 1)-te Bit der Schreibdaten (DIN) einen gleichen Pegel besitzen.

18. Dünnfilm-Magnetspeichervorrichtung, mit:
einer Speichermatrix (10) mit mehreren Speicherzellen (MC), die in einer Matrix angeordnet sind, wobei sich der elektrische Widerstand jeder Speicherzelle (MC) entsprechend den magnetisch in sie geschriebenen Ablagedaten ändert, wobei die Speichermatrix in Richtung der Speicherzellenzeilen in mehrere Speicherblöcke (MB) unterteilt ist;
mehreren Schreibziffernleitungen (WDL), die jeweils entsprechend den mehreren Speicherzellenzeilen angeordnet sind, um in einer Datenschreiboperation in einer ausgewählten Zeile über sie einen vorgeschriebenen Schreibstrom in einer festen Richtung zu leiten;
mehreren Bitleitungen (BL), die jeweils entsprechend den mehreren Speicherzellenspalten angeordnet sind, wobei die Bitleitung (BL) in jeder Speicherzellenspalte durch die mehreren Speicherblöcke (MB) unterteilt ist,
mehreren Spaltenauswahlleitungen (CSL), die jeweils entsprechend den mehreren Speicherzellenspalten angeordnet sind, um ein Spaltenauswahlergebnis zu senden, wobei jede Spaltenauswahlleitung (CSL) von den mehreren Speicherblöcken (MB) gemeinsam genutzt wird; und
mehreren Schreibtreibern (102, 103), die jeweils entsprechend den mehreren Bitleitungen (BL) vorgesehen sind und jeweils als Antwort auf die Aktivierung einer entsprechenden der mehreren Spaltenauswahlleitungen (CSL) betrieben werden, um einer entsprechenden der mehreren Bitleitungen (BL) einen Datenschreibstrom zuzuführen, dessen Richtung einem Pegel der Schreibdaten (DIN) entspricht.