DE10242033B4 - Ferroelektrische Speichervorrichtung und Verfahren zum Ausbilden derselben - Google Patents

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Abstract

Ferroelektrische Speichervorrichtung, mit:
einer Vielzahl an ferroelektrischen Kondensatoren, die in einer Reihenrichtung und einer Spaltenrichtung angeordnet sind;
wobei jeder der ferroelektrischen Kondensatoren Folgendes aufweist:
eine erste Kodensatorelektrode (135) mit einer allgemeinen zylindrischen Form auf einem Halbleitersubstrat (10);
eine ferroelektrische Schicht (141) auf der ersten Kodensatorelektrode (135), wobei die ferroelektrische Schicht über der im wesentlichen gesamten Oberfläche des Halbleitersubstrats einschließlich der ersten Kondensatorelektrode (135) aufgebracht ist; und
eine zweite Kondensatorelektrode (143) in Form eines Spacers auf der ferroelektrischen Schicht (141), derart, dass sie eine Seitenwand der ersten Kondensatorelektrode (135) umschließt;
und wobei die ferroelektrische Speichervorrichtung weiter aufweist:
eine Vielzahl an Plattenleitungen (147), die sich in der Reihenrichtung oder der Spaltenrichtung erstrecken, wobei jede der Plattenleitungen (147) derart ausgebildet ist, dass die zweiten Kondensatorelektroden (143) in einer Reihe oder einer Spalte miteinander verbunden sind.

Description

  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft eine ferroelektrische Speichervorrichtung nach dem Anspruch 1 sowie ein Verfahren zur Herstellung einer ferroelektrischen Speichervorrichtung nach dem Anspruch 10.
  • Stand der Technik
  • Aus der US 5,940,676 A ist bereits eine ferroelektrische Speichervorrichtung bekannt, bei der ein Kondensator durch eine erste Kondensatorelektrode und eine konform darüber aufgebrachte ferroelektrische Schicht und durch eine zweite Kondensatorelektrode gebildet wird, wobei die letztere Kondensatorelektrode die Form eines Spacers hat.
  • Eine ähnliche ferroelektrische Speichervorrichtung ist aus der US 5,869,860 A bekannt, bei der eine ferroelektrische Schicht die gesamte Oberfläche der Speichervorrichtung bedeckt und in den Bereich zwischen den Kondensatorelektroden hineinreicht. Die eine der Kondensatorelektroden hat ebenfalls die Form eines Spacers.
  • Hintergrund der Erfindung
  • Wenn an eine ferroelektrische Substanz ein externes elektrisches Feld angelegt wird, wird in der ferroelektrischen Substanz eine Polarisation erzeugt. Nachdem das äußere elektrische Feld abgeschaltet wird, bleibt ein großer Teil der Polarisation weiterhin bestehen. Die Richtung einer Selbstpolarisation darin kann durch ein Ändern des äußeren elektrischen Feldes gesteuert werden. Die ferroelektrische Substanz kann durch ein Verarbeiten einer hoch dielektrischen Substanz wie beispielsweise PZT(Pb(Zi, Ti)O3) oder SBT(SrBi2Ta2O9) ausgebildet werden. Die ferroelektrische Substanz weist somit Eigenschaften auf, die ähnlich denen sind, auf deren Grundlage die herkömmlichen weitverbreiteten Binärspeicher arbeiten.
  • Um eine ferroelektrische Zelle auszubilden, wird eine hochdielektrische Substanz wie beispielsweise PZT oder SBT verwendet, wobei die Substanz eine ferroelektrische kristalline Struktur aufweist, die als sogenannte „Perowskitstruktur" bezeichnet wird. Bei einem herkömmlichen Verfahren zum Ausbilden der Perowskitstruktur wird eine hochdielektrische Substanz in einem amorphen Zustand aufgebracht, auf ungefähr 700°C in einer Sauerstoffumgebung erwärmt und kristallisiert. Falls jedoch, auch wenn die Perowskitstruktur ausgebildet ist, ein physikalischer Einfluß darauf durch ein anisotropes Ätzen in einem darauffolgenden Verfahren ausgeübt wird, oder falls ein bestimmtes Material wie beispielsweise Wasserstoff in die ferroelektrische Schicht durch die Fusion eindringt, kann dies zu einer ernsthaften Verschlechterung bzw. Minderwertigkeit bei den Eigenschaften der ferroelektrische Substanz führen. Glücklicherweise kann eine derartige Minderwertigkeit der sich ergebenden ferroelektrischen Schicht durch eine Tempern in einer Sauerstoffumgebung geheilt werden.
  • Wenn die Perowskitstruktur ausgebildet wird oder wenn die darauffolgende Verschlechterung bzw. Minderwertigkeit der ferroelektrischen Schicht geheilt wird, erfordert die Verfahrensbedingung eine Sauerstoffumgebung und eine hohe Temperatur. Wenn cm Material wie beispielsweise Polysilizium zum Ausbilden der Kondensatorelektroden auf und unter der ferroelektrischen Schicht verwendet wird, wird zumindest die Oberfläche oder die Grenze bzw. Grenzschicht oxidiert, was die Leitungsfähigkeit und die Kapazität nachteilig beeinflußt. Daher wird herkömmlicherweise Platin, Iridium oder ein anderes Edelmetall verwendet, so daß der feroelektrische Kondensator eine Isolationsoxidschicht an einer Kondensatorelektrode, die die ferroelektrische Schicht kontaktiert, bei einer Sauerstoffumgebung und einer hohen Temperatur ausbildet.
  • 1 und 2 zeigen Querschnittsansichten, die das Verfahren zum Ausbilden von ferroelektrischen Kondensatoren mit planaren Strukturen darstellen, wie es häufig bei einer ferroelektrischen Speichervorrichtung benutzt wird.
  • Gemäß 1 sind die Enden der unteren Elektrode 16, ein ferroelektrisches Muster 18 und eine obere Elektrode 20 treppenstufenförmig ausgebildet, und dies ist indi kativ dafür, daß jede Schicht durch einen separaten Musterungsprozeß ausgebildet worden ist. Gemäß 1 sind die untere Elektrodenschicht, die ferroelektrische Schicht und die obere Elektrodenschicht aufeinanderfolgend auf der dielektrischen Zwischenschicht 12 aufgebracht, wo ein unterer Kondensatorelektrodenkontakt 14 ausgebildet ist. Diese drei Schichten sind durch Photolitographie- und Ätzprozesse bzw. -Verfahren zum Ausbilden der unteren Elektrode 16, dem ferroelektrischen Muster 18 und der oberen Elektrode 20 gemustert. Jedoch wird ein Photoresistmuster zum Muster verwendet und die Edelmetallschichten, die jede der Elektrodenschichten ausbilden, weisen beinahe die gleiche Ätzrate auf. Somit sind sie nicht mit Hilfe eines einzigen photolitographischen Verfahrens ausgebildet, sondern durch drei aufeinanderfolgende photolitographische Verfahren ausgebildet.
  • 2 zeigt ein ähnliches Muster wie 1. Gemäß 2 wird eine obere Elektrode 20 durch zusätzliche Photolitographie- und Ätzverfahren gemustert, und eine ferroelektrische Schicht 18 und eine untere Elektrode 16 werden durch Muster unter durchgehender Verwendung des gleichen Photoresistmusters (nicht gezeigt) ausgebildet. Somit wird in jedem Fall das Photolitographieverfahren zweimal durchgeführt, um den Kondensator auszubilden.
  • Wenn ein ferroelektrischer Kondensator mit einer herkömmlichen planaren Struktur ausgebildet wird, ist es schwierig, die gesamte Kondensatorstruktur durch ein einziges Photolitographieverfahren auszubilden. Somit wird das Verfahren zum Ausbilden eines ferroelektrischen Kondensators kompliziert und die Kosten sind erhöht. Überdies können während des Photolitographieverfahren Fehler auftreten. Da der ferroelektrische Kondensator eine einfache planare Struktur aufweist, ist eine Erhöhung der Kapazität pro Flächeneinheit schwierig.
  • 3 und 4 stellen herkömmliche ferroelektrische Speichervorrichtungen zum Überwinden der Begrenzung bei der Kapazität von Kondensatoren mit einfachen planaren Strukturen dar, wie sie in den US-Patentenschriften mit den Nummern US 6,043,526 A und US 5,499,207 A offenbart sind.
  • Gemäß 3 wird eine dielektrische Zwischenschicht 12 auf einem Halbleitersubstrat 10 mit einer Bitleitung 23 und einem MOS-Transistor, der aus einer Gate-Elektrode 31 und Source-/Drain-Bereichen 15 aufgebaut ist, schichtweise aufgebracht und anschließend wird die dielektrische Schicht 12 planarisiert. Ein Kontakt 14 wird durch die dielektrische Schicht 12 hindurch ausgebildet, um die untere Kondensatorelektrode 35 mit einem Source-Bereich des Transistors zu verbinden. Eine zylindrische untere Elektrode 35 ist auf dem Kontakt 14 ausgebildet. Eine Barrierenschicht, eine ferroelektrische Schicht und eine obere Elektrodenschicht werden durch eine CVD-Technik auf dem Halbleitersubstrat dort aufgebracht, wo die untere Elektrode 35 ausgebildet ist. Diese. Schichten werden zum Ausbilden einer oberen Elektrode 43, einem ferroelektrischen Muster 41 und einem Barrierenmuster 38 gemustert. Somit wird ein dreidimensionaler ferroelektrischer Kondensator ausgebildet. Jedoch sind auch bei diesem Stand der Technik zwei Freilegungsverfahren erforderlich, eines zum Muster der unteren Elektrodenschicht und ein anderes zum Muster der oberen Elektrodenschicht lind der ferroelektrischen Schicht. Da die unteren und oberen Elektroden ebenso aus Edelmetall bestehen, sind ihre Profile nicht gut, wenn sie gemeinsam geätzt werden.
  • Gemäß 4 wird eine dielektrische Zwischenschicht 12 auf einem Halbleitersubstrat 10 mit einer unteren Struktur ausgebildet, und ein Kontakt-Plug 14 wird durch die dielektrische Zwischenschicht 12 hindurch ausgebildet. Eine zylindrische untere Elektrode 35 wird zum Bedecken des Kontakt-Plugs 14 ausgebildet. Obwohl dies nicht in 4 gezeigt wird, wird die untere Elektrode 35 während des Musters überäzt und das obere Ende der dielektrischen Zwischenschicht 12 kann bis zu einer bestimmten Tiefe selektiv geätzt werden. Eine konforme ferroelektrische CVD-Schicht 41 und eine dicke obere CVD-Elektrode 43 werden über der gesamten Oberfläche des Halbleitersubstrats 10 aufgebracht. In diesem Fall ist die obere Elektrode 43 von einer breitplattenförmigen Art (wide-plate type) was zu einer parasitären Kapazität und einem unzuverlässigen Betrieb der Halbleitervorrichtung führen kann.
  • Kurzfassung der Erfindung
  • Die der Erfindung zu Grunde liegende Aufgabe besteht darin, eine ferroelektrische Speichervorrichtung sowie ein Verfahren zur Herstellung solch einer ferroelektrischen Speichervorrichtung zu schaffen, wobei die ferroelektrische Speichervorrichtung eine verbesserte Ansteuerungsmöglichkeit bieten soll und in Verbindung mit dem Herstellungsverfahren die Anzahl an Photolithographieverfahrensschritten verringert ist, um das Gesamtverfahren zu vereinfachen, wenn ein ferroelektrischer Kondensator ausgebildet wird.
  • In Verbindung mit der ferroelektrischen Speichervorrichtung wird die genannte Aufgabe erfindungsgemäß durch die im Anspruch 1 aufgeführten Merkmale gelöst.
  • Besonders vorteilhafte Ausgestaltungen und Weiterbildungen der erfindungsgemäßen ferroelektrischen Speichervorrichtung ergeben sich aus den Ansprüchen 2 bis 9.
  • In Verbindung mit dem Verfahren zum Ausbilden einer ferroelektrischen Speichervorrichtung wird die genannte Aufgabe durch die im Anspruch 10 aufgeführten Merkmale gelöst.
  • Besonders vorteilhafte Ausgestaltungen und Weiterbildungen des erfindungsgemäßen Verfahrens ergeben sich aus den Ansprüchen 11 bis 18.
  • Plattenleitungen sind in einer Zeilen- oder Spaltenrichtung in einer Matrix, die die Speicherzellen enthält, ausgebildet, um Teile der ferroelektrischen Schicht zu bedecken, und die oberen Kondensatorelektroden können gemeinsam mit der Plattenleitung verbunden sein. Lücken zwischen den Kondensatoren werden vorzugsweise teilweise mit einem Isolationsmaterial aufgefüllt, bevor die Plattenleitung ausgebildet wird. Somit wird das Verhältnis Höhe zu Breite (aspect ratio) jeder Lücke verringert, um Blasen zu verhindern, welche verursacht werden könne, wenn die Plattenleitung ausgebildet wird.
  • Eine leitende Sauerstoffbarrierenschicht wird vorzugsweise zwischen der dielektrischen Zwischenschicht einschließlich des unteren Kondensatorelektrodenkontakts und der unteren Kondensatorelektrode angeordnet, wodurch eine Oxidation des Kontaktes verhindert wird. Eine haftende Hilfsschicht wird vorzugsweise zwischen der dielektrischen Zwischenschicht und der unteren Elektrode angeordnet, wodurch die Haftkraft dazwischen erhöht wird. Bei der vorliegenden Erfindung können die Arten und Größen der Barrierenschicht, der ferroelektrischen Schicht und der Hauptmaterialschichten, die die unteren und oberen Elektroden ausbilden, die gleichen sein, wie bei der herkömmlichen Technologie. Ebenso kann die Ätzbedingung die gleiche sein.
  • Bei dem Verfahren der vorliegenden Erfindung wird eine Isolationsschicht auf dem Halbleitersubstrat dort aufgebracht, wo die obere Kondensatorelektrode ausgebildet ist, und die Isolationsschicht wird zum Freilegen eines Teils der oberen Kondensatorelektrode und zum Auffüllen eines Teils der Lücke zwischen den Kondensatoren und zum Auffüllen eines Teils der Lücke zwischen den Kondensatoren vertieft. Eine Leitungsschicht, wie beispielsweise Aluminium wird im wesentlichen über die gesamte Oberfläche des Halbleitersubstrats mit der Isolationsschicht aufgebracht, und die Leitungsschicht ist zum Ausbilden einer Plattenleitung gemustert. Falls die Leitungsschicht aus einem Metall wie beispielsweise Aluminium besteht, kann das schichtweise Aufbringen davon durch eine Sputter-Technik durchgeführt werden.
  • Kurze Beschreibung der Zeichnungen
  • 1 und 2 zeigen Querschnittsansichten, die Verfahren zum Ausbilden von ferroelektrischen Kondensatoren mit planaren Strukturen darstellen, wie sie häufig bei herkömmlichen ferroelektrischen Speichervorrichtungen benutzt werden.
  • 3 und 4 stellen herkömmliche Ansätze zum Überwinden der Begrenzungen bei der Kapazität von Kondensatoren mit einfachen planaren Strukturen dar.
  • 5 bis 9 zeigen Querschnittsansichten, die wichtige Schritte eines Ausbildens eines ferroelektrischen Kondensators in einer ferroelektrischen Speichervorrichtung gemäß der vorliegenden Erfindung darstellen.
  • 10 stellt eine Draufsicht auf einen Teil einer Speicherzelle entsprechend zu dem in 9 dargestellten Schritt dar.
  • Beschreibung der bevorzugten Ausführungsform
  • Die vorliegende Erfindung wird im Folgenden unter Bezugnahme auf die begleitenden Zeichnung, in welcher bevorzugte Ausführungsformen der Erfindung gezeigt sind, eingehender beschrieben.
  • Gemäß 5 sind ein Speicherzellentransistor (nicht gezeigt) und eine Bitleitung (nicht gezeigt) auf einem Halbleitersubstrat 10 ausgebildet, und eine dielektrische Zwischenschicht 12 ist auf dem Halbleitersubstrat ausgebildet. Die dielektrische Zwischenschicht 12 wird zum Ausbilden einer Kontaktöffnung, die einen leitenden Bereich des Halbleitersubstrats 10 freilegt, gemustert, und eine Leitungsschicht füllt die Kontaktöffnung bzw. das Kontaktloch zum Ausbilden eines Kontakt-Plugs 14 aus. Eine untere Elektrodenschicht wird zum Bedecken des Kontakt-Plugs 14, vorzugsweise mit einer Dicke von ungefähr 500 nm, aufgebracht. Eine Hartmaskenschicht wird auf einer Siliziumoxidschicht auf der unteren Elektrodenschicht vorzugsweise mit einer Dicke von ungefähr 200 nm ausgebildet. Anschließend wird die Hartmaskenschicht und die untere Elektrodenschicht durch herkömmliche Photolitographie- und Ätzverfahren sequentiell gemustert, um eine untere Elektrode auszubilden. Die untere Elektrodenschicht kann als eine Kombinationsschicht, die zumindest ein Material aus der Gruppe von Platin, Iridium, Ruthenium, Tantal, Osmium, Paladium und Rhodium enthält, und einem leitenden Oxid der Gruppe, zum Aufrechterhalten einer Leitungsfähigkeit in einem darauffolgenden thermischen Behandlungsverfahren einer ferroelektrischen Schicht ausgebildet sein.
  • Vor einem Aufbringen der unteren Elektrodenschicht kann eine leitende haftende Hilfsschicht zusätzlich aufgebracht werden, um eine Haftkraft der unteren Elektrodenschicht bezüglich der dielektrischen Zwischenschicht zu erhöhen. Die haftende Hilfs schicht verringert eine Belastung zwischen einer unteren Elektrodenschicht und einer dielektrischen Zwischenschicht aufgrund des Wärmebehandlungsverfahrens. Die haftende Hilfsschicht kann aus einem Material ausgebildet sein, das aus der Gruppe bestehend aus Titan, Titannitrid, Titanaluminiumnitrid (TiAlN), Titansilizid und Titansiliziumnitrid (TiSiN) ausgewählt ist. Alternativ kann die haftende Hilfsschicht ein Metall mit einem hohen Schmelzpunkt enthalten, wie beispielsweise Tantal, Iridium, Ruthenium, Wolfram; Silizide davon, Nitride davon; Oxide davon; Tantalsiliziumnitrid (TaSiN) und Tantalaluminiumnitrid (TaAlN).
  • Wenn nach einem Ausbilden der unteren Elektrodenschicht eine hochdielektrische Schicht aufgebracht ist und ein ferroelektrisches Wärmeverfahren zum Ausbilden einer Perowskitstruktur der hochdielektrischen Schicht durchgeführt wird, kann der Kontakt-Plug an der Schnittstelle zwischen dem Kontakt-Plug und der unteren Elektrodenschicht oxidiert werden, wodurch ein Nichtleiter ausgebildet wird. Sauerstoff kann unerwünschterweise durch die untere Elektrodenschicht oder durch die Schnittstelle zwischen der unteren Elektrodenschicht und der dielektrischen Zwischenschicht einströmen, wodurch der Kontakt-Plug oxidiert wird. Daher kann eine zusätzliche leitende Barrierenschicht aufgebracht werden, um zu verhindern, daß Sauerstoff vor einem Aufbringen der unteren Elektrodenschicht eindringt. Vorzugsweise kann die Sauerstoffbarrierenschicht vor einem Ausbilden der haftenden Hilfsschicht ausgebildet werden. Die Sauerstoffbarrierenschicht besteht aus einem Metall mit einem hohen Schmelzpunkt, wie beispielsweise Iridium, Ruthenium, einem Metalloxid oder einer Materialkombination daraus.
  • Bei einem anisotropischen Ätzverfahren weist ein Photoresistmuster und die untere Elektrodenschicht typischerweise eine niedrige Ätzselektivität bezüglich der unteren Elektrodenschicht auf. Dies kann zu einer Schwierigkeit führen, bei der ein Polymer erzeugt wird, was zu einer Schiefätzungstendenz führen kann. Die Hartmaskenschicht wird verwendet, um dieses Problem zu verhindern und um eine vertikale Seitenwand auszubilden. Ein Damascene-Verfahren kann verwendet werden, um die untere Elektrode auszubilden. Somit wird eine Opferoxidschicht auf der dielektrischen Zwischen schickt ausgebildet, ein Knotenloch wird an einem Bereich ausgebildet, an dem die untere Elektrode ausgebildet werden wird und ein unteres Elektrodenmaterial füllt das Knotenloch unter Verwendung eines Elektroplattierungsverfahrens aus. Die Hartmaskenschicht kann eine einzige Schicht oder eine Mehrfachschicht sein, die zumindest ein Material enthält, das aus der Gruppe von Siliziumoxid, Titannitrid, Titan, Titanoxid und BST ausgewählt ist. Ein Photoresistmuster (nicht gezeigt) wird auf der Hartmaskenschicht ausgebildet und wird als eine Ätzmaske zum Ausbilden einer Hartmaskenschicht 137 verwendet, die einen unteren Elektrodenbereich abdeckt. Das Photoresistmuster wird durch Veraschung (ashing) entfernt. Die untere Elektrodenschicht wird unter Verwendung des Hartmaskenmusters 137 als eine Ätzmaske zum Ausbilden einer unteren Elektrode 135 in einer zylindrischen Form geätzt. Anschließend kann das Hartmaskenmuster 137 entfernt werden.
  • Gemäß 6 wird eine ferroelektrische Schicht 141 durch ein CVD-Verfahren über der im wesentlichen gesamten Oberfläche des Halbleitersubstrats konform dort aufgebracht, wo mehrere unter Elektroden 135 mit einer zylindrischen Form ausgebildet worden sind. Die ferroelektrische Schicht 141 kann aus einem hochdielektrischen Material ausgebildet sein, wie beispielsweise PZT(Pb(Zr, Ti)O3), SrTiO3, BaTiO3, BST(Ba, Sr)TiO3), SBT(SrBi2Ta2O9), (Pb, La)(Zr, Ti)O3 und Bi4Ti3O12. Wenn die ferroelektrische Schicht durch das CVD-Verfahren ausgebildet worden ist, sollte die ferroelektrische Schicht 141 eine gute Stufenabdeckung aufweisen. Als nächstes kann ein Wärmebehandlungsverfahren für eine ferroelektrische Struktur bei einer Temperatur zwischen annäherungsweise 500 und 600 °C bei einer Sauerstoffumgebung durchgeführt werden. Diese Temperatur ist etwas niedriger als die Verfahrenstemperatur für eine ferroelektrische Behandlung einer hochdielektrischen Schicht, die durch ein Sol-Gel-Änderungsverfahren ausgebildet worden ist. Um einen inneren Druck zwischen den Kondensatorelektroden zu erhöhen, kann nach Ausbilden der ferroelektrischen Schicht 141 ein Aluminiumoxid (Al2O3) dünn aufgebracht werden, um als eine Sauerstoffbarriere und eine Wasserstoffbarriere zu dienen.
  • Gemäß 7 ist eine obere Elektrodenschicht über der ferroelektrischen Schicht 141 konform aufgebracht. Die obere Elektrodenschicht kann durch eine CVD-Technik, eine Atomschichtabscheidungstechnik (ALD-Technik) oder eine Sputter-Technik ausgebildet sein. Wie die untere Elektrode kann die obere Elektrode aus einer einzigen Schicht aus Edelmetall, wie beispielsweise Platin und Iridium, einer leitenden Oxidschicht oder ein Kombination daraus bestehen. Anschließend wird die obere Elektrodenschicht anisotrop geätzt. Bei diesem Ätzverfahren wird Sauerstoff in Kombinationsgasen, die zumindest ein Mitglied, das aus der Gruppe aus CL2, BCl3 HBr und Ar ausgewählt ist, enthält, zugefügt, um zu bewirken, daß die obere Elektrodenschicht eine Ätzselektivität in Bezug auf die ferroelektrische Schicht 141 aufweist.
  • Durch das anisotropische Ätzverfahren hinterläßt die obere Elektrodenschicht Spacer, d.h., eine obere Elektrode 143, die die Seitenwände der unteren Elektroden 135 mit zylindrischer Form (mit der dazwischen angeordneten ferroelektrischen Schicht) umgibt. Da die obere Elektrode 143 eine Spacer-Form aufweist, ist die Seitenwand der unteren Elektrode 135 vorzugsweise vertikal zu dem Halbleitersubstrat. Die ferroelektrische Schicht 141 wird teilweise auf der unteren Elektrode 135 freigelegt. Für den Fachmann ist es offensichtlich, daß die Kapazität eines Kondensators hauptsächlich mit der Höhe einer zylindrischen unteren Elektrode 135 zusammenhängt.
  • Gemäß 8 wird eine nichtleitende Materialschicht über im wesentlichen der gesamten Oberfläche des Halbleitersubstrats 10 dort aufgebracht, wo die Spacer-förmige obere Elektrode 143 ausgebildet ist. Die Materialschicht ist vorzugsweise dicker als die Hälfte des Abstands zwischen den Kondensatorelektroden, wodurch die Lücken dazwischen aufgefüllt werden. Die Materialschicht wird anschließend zum Ausbilden eines Materialmusters 145, dessen oberes Ende vertieft ist, geätzt, wodurch die ferroelektrische Schicht 141 auf den Kondensator und dem oberen Teil der oberen Elektrode 143 freigelegt wird. Bei diesen Ätzverfahren wird ein Ätzkombinationsgas, das zumindest ein Mitglied, das aus der Gruppe von CHF3, CF4, Ar und N2 ausgewählt ist, enthält, zugeführt, um der Materialschicht eine Ätzselektivität in Bezug auf die obere Elektrode 143 und die ferroelektrische Schicht 141 zu verleihen. Die Materialschicht wird herkömmlicherweise anisotrop geätzt, kann aber ebenso alternativ isotrop geätzt werden.
  • Gemäß den 9 bis 10 wird eine Aluminiumschicht als eine Leitungsschicht auf dem Halbleitersubstrat 10 dort aufgebracht, wo die Lücken zwischen den Kondensatoren teilweise mit dem Materialmuster 145 aufgefüllt sind. Da die Lücke teilweise mit dem Materialmuster 145 aufgefüllt worden ist, ist ihr Breiten/Höhenverhältnis (aspect ratio) verringert, und die Aluminiumschicht kann durch ein Sputterverfahren, welches eine relativ minderwertige Stufenabdeckungseigenschaft aufweist, aufgebracht werden.
  • Die Aluminiumschicht wird zum Ausbilden von Plattenleitungen 147 in Richtung einer Zeile oder Spalte in einer Matrix, die durch Speicherzellen aufgebaut wird, gemustert. Jede Plattenleitung 147 wird derart ausgebildet, daß die oberen Kondensatorelektroden 143 der Zellen, die eine Zeile oder Spalte der Speicherzellenmatrix aufbauen, verbunden sind. Falls die Mitten der Plattenleitungen 147 zwischen den Zeilen oder Spalten der Speicherzellenmatrix angeordnet sind und die Breite der Plattenleitung 147 breiter ist als die der Lücke zwischen den Kondensatoren, ist es möglich, die oberen Kondensatorelektroden 143 der Speicherzellen, die die Zeilen oder Spalten bilden, welche an beiden Seiten der Plattenleitungen 147 angeordnet sind, zu verbinden. 9 zeigt eine Querschnittsansicht, in welcher lediglich zwei Kondensatoren mit der Plattenleitung 147 verbunden sind, wohingegen 10 Beispiele von Reihen miteinander verbundenen Kondensatorpaaren zeigt.
  • Wenn gemäß der vorliegenden Erfindung ein ferroelektrischer Kondensator ausgebildet ist, kann die Anzahl an Freilegungsschritten verringert werden, um das gesamte Verfahren zu vereinfachen, und eine ferroelektrische Schicht kann in einem dreidimensionalen Aufbau ausgebildet sein, um eine größere Kapazität pro Flächeneinheit im Vergleich mit einem herkömmlichen ferroelektrischen Kondensator mit einer planaren Struktur zu erzielen.

Claims (17)

  1. Ferroelektrische Speichervorrichtung, mit: einer Vielzahl an ferroelektrischen Kondensatoren, die in einer Reihenrichtung und einer Spaltenrichtung angeordnet sind; wobei jeder der ferroelektrischen Kondensatoren Folgendes aufweist: eine erste Kodensatorelektrode (135) mit einer allgemeinen zylindrischen Form auf einem Halbleitersubstrat (10); eine ferroelektrische Schicht (141) auf der ersten Kodensatorelektrode (135), wobei die ferroelektrische Schicht über der im wesentlichen gesamten Oberfläche des Halbleitersubstrats einschließlich der ersten Kondensatorelektrode (135) aufgebracht ist; und eine zweite Kondensatorelektrode (143) in Form eines Spacers auf der ferroelektrischen Schicht (141), derart, dass sie eine Seitenwand der ersten Kondensatorelektrode (135) umschließt; und wobei die ferroelektrische Speichervorrichtung weiter aufweist: eine Vielzahl an Plattenleitungen (147), die sich in der Reihenrichtung oder der Spaltenrichtung erstrecken, wobei jede der Plattenleitungen (147) derart ausgebildet ist, dass die zweiten Kondensatorelektroden (143) in einer Reihe oder einer Spalte miteinander verbunden sind.
  2. Ferroelektrische Speichervorrichtung nach Anspruch 1, ferner mit einem Hartmaskenmuster (137), welches zwischen einem oberen Bereich der ersten Kodensatorelektrode (135) und der ferroelektrischen Schicht (141) zwischengefügt ist.
  3. Ferroelektrische Speichervorrichtung nach Anspruch 2, bei der das Hartmaskenmuster (137) aus einem Material ausgebildet ist, welches aus Siliziumoxid, Titannitrid, Titanoxid, BST oder einer Kombination aus diesen Materialien besteht.
  4. Ferroelektrische Speichervorrichtung nach Anspruch 1, bei der die Plattenleitung (147) Aluminium aufweist.
  5. Ferroelektrische Speichervorrichtung nach Anspruch 1, ferner mit einem Materialmuster (145) zwischen den ferroelektrischen Kondensatoren, das derart ausgebildet ist, dass der obere Abschnitt der zweiten Kodensatorelektrode (143) freiliegend ist, und bei der die Plattenleitung (147) in Kontakt mit der ferroelektrischen Schicht (141), dem oberen Abschnitt der zweiten Kondensatorelektrode (143) und dem Materialmuster (145) steht.
  6. Ferroelektrische Speichervorrichtung nach Anspruch 1, bei der eine Mittellinie jeder Plattenleitung zwischen zwei Zeilen angeordnet ist, sich jede Plattenleitung entlang von zwei Zeilen erstreckt und bei der eine Weite der Plattenleitungen weiter ist als ein Abstand zwischen zwei benachbarten zweiten Kondensatorelektroden (143).
  7. Ferroelektrische Speichervorrichtung nach Anspruch 1, die ferner zwischen der ersten Kondensatorelektrode (135) und dem Substrat (10) Folgendes aufweist: ein Sauerstoffbarrierenmuster und ein haftendes Hilfsmuster, wobei das haftende Hilfsmuster aus einem Material aufgebaut ist, das aus Titan, Titannitrid, Titansilizid, Titanaluminiumnitrid, Titansiliziumnitrid Tantal, Irdium, Ruthenium, Wolfram, einem Silizid davon oder einem Nitrid davon oder aus einer Kombination aus diesen besteht.
  8. Ferroelektrische Speichervorrichtung nach Anspruch 1, bei der das Halbleitersubstrat (10) eine dielektrische Zwischenschicht (12) und eine Kontaktelektrode (14) aufweist, die durch die dielektrische Zwischenschicht (12) verläuft.
  9. Ferroelektrische Speichervorrichtung nach Anspruch 1, bei der die erste Kondensatorelektrode, (135) und die zweite Kondensatorelektrode (143) aus Platin, Ruthenium, Iridium, Rhodium, Osmium, Palladium, einem leitenden Oxid davon oder einer Kombination davon ausgebildet sind.
  10. Verfahren zum Ausbilden einer ferroelektrischen Speichervorrichtung, mit den folgenden Schritten: Vorbereiten eines Halbleitersubstrats (10), das eine dielektrische Zwischenschicht (12) und Kontaktelektroden (14) aufweist, die durch die dielektrische Zwischenschicht (12) hindurch ausgebildet sind; Ausbilden von ersten Kondensatorelektroden (135) mit einer allgemeinen zylindrischen Form auf der dielektrischen Zwischenschicht (12), so dass diese jeweils mit einer der Kontaktelektroden (14) elektrisch verbunden werden; konformes Aufbringen einer ferroelektrischen Schicht (141) unter Verwendung einer chemischen Dampfphasenabscheidung (CVD) über der gesamten Oberfläche des Halbleitersubstrats (10) einschließlich der ersten Kondensatorelektroden (135); Ausbilden von zweiten Kondensatorelektroden (143) auf der ferroelektrischen Schicht (141), derart, dass sie jeweils eine Seitenwand einer ersten Kondensatorelektrode (135) umschließen; und Ausbilden einer Vielzahl von Plattenleitungen derart, dass sie die in einer Matrix angeordneten zweiten Kondensatorelektroden (143) jeweils in einer Reihe oder einer Spalte miteinander verbinden.
  11. Verfahren nach Anspruch 10, bei welchem vor der Ausbildung der Plattenleitungen (147) eine Isolationsschicht (145) über der gesamten Oberfläche des Halbleitersubstrats (10) aufgebracht wird und anschließend zumindest ein Teil jeder zweiten Kondensatorelektrode (143) freigelegt wird.
  12. Verfahren nach Anspruch 11, wobei: das Freilegen des Teils der zweiten Kondensatorelektrode (143) durch ein Ätzverfahren durchgeführt wird; und bei dem Ätzverfahren ein Ätzgas verwendet wird, das zumindest ein Gas enthält, das aus der Gruppe bestehend aus CHF3, CF4, Ar und N2 derart ausgewählt ist, dass die Isolationsschicht (145) in Bezug auf die zweiten Kondensatorelektroden (143) und die ferroelektrische Schicht (141) selektiv geätzt wird.
  13. Verfahren nach Anspruch 10, wobei das Ausbilden der ersten Kondensatorelektroden (135) ferner aufweist: sequentielles Aufbringen einer ersten Elektrodenschicht und einer Hartmaskenschicht über der gesamten Oberfläche des Halbleitersubstrats (10); Ausbilden eines Hartmaskenmusters (137) durch Photolitographie- und Ätzverfahren bezüglich der Hartmaskenschicht; und Ätzen der ersten Elektrodenschicht durch Verwendung des Hartmaskenmusters (137) als eine Ätzmaske zum Ausbilden der ersten Kondensatorelektroden (135).
  14. Verfahren nach Anspruch 13, das ferner aufweist: Aufbringen einer leitenden haftenden Hilfsschicht vor einem Aufbringen der ersten Elektrodenschicht, wobei die haftende Hilfsschicht zusammen mit der ersten Elektrodenschicht gemustert wird.
  15. Verfahren nach Anspruch 10, wobei das Ausbilden der ersten Kondensatorelektroden (135) aufweist: Ausbilden einer Opferschicht auf dem Halbleitersubstrat (10); Ausbilden von Kontaktlöchern, um die Kontaktelektroden (14) frei zu legen; Auffüllen der Kontaktlöcher mit einer Leitungsschicht; und Entfernen des verbleibenden Teils der Opferschicht.
  16. Verfahren nach Anspruch 15, wobei das Auffüllen der Kontaktlöcher mittels Elektroplattieren durchgeführt wird.
  17. Verfahren nach Anspruch 10, wobei: das Ausbilden der zweiten Kondensatorelektrode (135) ein Aufbringen einer zweiten Elektrodenschicht auf der gesamten Oberfläche des Halbleitersubstrats (10) und ein anisotropes Ätzen der gesamten Oberfläche der zweiten Elektrodenschicht zum Freilegen der ferroelektrischen Schicht (141) aufweist; und wobei bei dem anisotropen Ätzen der zweiten Elektrodenschicht ein Ätzgas verwendet wird, das Sauerstoff und ein Kombinationsgas enthält, das zumindest aus einem Gas besteht, das aus einer Gruppe bestehend aus Cl2, BCl3, HBr und Ar derart ausgewählt ist, dass die Elektrodenschicht (143) in Bezug auf die ferroelektrische Schicht (141) selektiv geätzt wird.
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6844583B2 (en) * 2001-06-26 2005-01-18 Samsung Electronics Co., Ltd. Ferroelectric memory devices having expanded plate lines
KR100456698B1 (ko) * 2002-09-04 2004-11-10 삼성전자주식회사 강유전체 메모리 소자의 제조 방법
US20050185486A9 (en) * 2002-11-26 2005-08-25 Kyu-Mann Lee Ferroelectric memory devices including protection adhesion layers and methods of forming the same
US20060186491A1 (en) * 2003-02-19 2006-08-24 Park Hee-Sook Methods of forming semiconductor devices having metal gate electrodes and related devices
KR100634163B1 (ko) * 2003-02-19 2006-10-16 삼성전자주식회사 금속 게이트 전극을 구비하는 반도체 소자의 형성 방법
US20040217087A1 (en) * 2003-04-30 2004-11-04 Celii Francis G. Boron trichloride-based plasma etch
KR100661094B1 (ko) 2004-05-20 2006-12-22 삼성전자주식회사 강유전체 기억 소자 및 그 제조방법
US7026676B2 (en) * 2004-06-29 2006-04-11 Seagate Technology Llc Memory array having a layer with electrical conductivity anisotropy
KR100645041B1 (ko) 2004-07-12 2006-11-10 삼성전자주식회사 엠아이엠 캐패시터를 갖는 반도체 소자 및 그 형성 방법
DE102004047305B4 (de) * 2004-09-29 2008-01-24 Qimonda Ag Verfahren zum Herstellen eines Bauteils mit vertikalen Kondensatoren mit mehreren voneinander getrennten Dielektrikumsblöcken
KR100590564B1 (ko) * 2004-10-29 2006-06-19 삼성전자주식회사 이방성 전도층을 구비하는 강유전체 기록 매체, 이를구비하는 기록 장치 및 그 기록 방법
KR100657956B1 (ko) * 2005-04-06 2006-12-14 삼성전자주식회사 다치 저항체 메모리 소자와 그 제조 및 동작 방법
US8174017B2 (en) * 2005-08-17 2012-05-08 Georgia Tech Research Corporation Integrating three-dimensional high capacitance density structures
JP4017650B2 (ja) 2005-12-02 2007-12-05 シャープ株式会社 可変抵抗素子及びその製造方法
US7782741B2 (en) 2007-01-18 2010-08-24 Seagate Technology Llc Probe-scanned ferroelectric media with imprinted regions
JP2009158956A (ja) * 2007-12-05 2009-07-16 Rohm Co Ltd 半導体装置及び半導体装置の製造方法
JPWO2010050094A1 (ja) * 2008-10-30 2012-03-29 パナソニック株式会社 不揮発性半導体記憶装置及びその製造方法
JP4902821B1 (ja) 2010-04-28 2012-03-21 パナソニック株式会社 抵抗変化型不揮発性記憶装置及びその製造方法
US8298935B2 (en) * 2010-11-22 2012-10-30 United Microelectronics Corp. Dual damascene process
TWI509740B (zh) * 2010-11-22 2015-11-21 United Microelectronics Corp 雙鑲嵌製程
US9219225B2 (en) 2013-10-31 2015-12-22 Micron Technology, Inc. Multi-bit ferroelectric memory device and methods of forming the same
US9767989B2 (en) 2014-11-11 2017-09-19 Seagate Technology Llc Methods of forming features
TWI711165B (zh) * 2014-11-21 2020-11-21 日商半導體能源研究所股份有限公司 半導體裝置及電子裝置
CN109920794B (zh) * 2019-03-25 2020-11-03 中国科学院微电子研究所 一种三维铁电存储器及其制造方法
CN113707614B (zh) * 2021-08-24 2024-03-29 长鑫存储技术有限公司 柱状电容器阵列结构的制备方法及半导体结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5499207A (en) * 1993-08-06 1996-03-12 Hitachi, Ltd. Semiconductor memory device having improved isolation between electrodes, and process for fabricating the same
US5869860A (en) * 1995-04-24 1999-02-09 Siemens Aktiengesellschaft Ferroelectric memory device and method for producing the device
US5940676A (en) * 1995-09-21 1999-08-17 Micron Technology, Inc. Scalable high dielectric constant capacitor
US6043526A (en) * 1996-12-26 2000-03-28 Sony Corporation Semiconductor memory cell using a ferroelectric thin film and a method for fabricating it

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10178155A (ja) * 1996-10-18 1998-06-30 Sony Corp 半導体メモリセル及びその作製方法、並びに周辺回路用トランジスタ素子及びその作製方法
JP3454058B2 (ja) * 1996-12-11 2003-10-06 富士通株式会社 半導体メモリおよびその製造方法
JP3024747B2 (ja) * 1997-03-05 2000-03-21 日本電気株式会社 半導体メモリの製造方法
US6136660A (en) * 1998-09-28 2000-10-24 Siemens Aktiengesellschaft Stacked capacitator memory cell and method of fabrication
KR100376268B1 (ko) * 1999-09-10 2003-03-17 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
US6534809B2 (en) * 1999-12-22 2003-03-18 Agilent Technologies, Inc. Hardmask designs for dry etching FeRAM capacitor stacks
JP2001284549A (ja) * 2000-03-24 2001-10-12 Samsung Electronics Co Ltd 強誘電性キャパシタの製造方法
TW466674B (en) * 2000-12-12 2001-12-01 United Microelectronics Corp Manufacturing method and structure of cylindrical capacitor
US7172497B2 (en) * 2001-01-05 2007-02-06 Asm Nutool, Inc. Fabrication of semiconductor interconnect structures

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5499207A (en) * 1993-08-06 1996-03-12 Hitachi, Ltd. Semiconductor memory device having improved isolation between electrodes, and process for fabricating the same
US5869860A (en) * 1995-04-24 1999-02-09 Siemens Aktiengesellschaft Ferroelectric memory device and method for producing the device
US5940676A (en) * 1995-09-21 1999-08-17 Micron Technology, Inc. Scalable high dielectric constant capacitor
US6043526A (en) * 1996-12-26 2000-03-28 Sony Corporation Semiconductor memory cell using a ferroelectric thin film and a method for fabricating it

Also Published As

Publication number Publication date
DE10242033A1 (de) 2003-04-10
KR100395767B1 (ko) 2003-08-21
US6717196B2 (en) 2004-04-06
JP4091383B2 (ja) 2008-05-28
JP2003163329A (ja) 2003-06-06
KR20030023262A (ko) 2003-03-19
US20030047764A1 (en) 2003-03-13
US6887720B2 (en) 2005-05-03
US20040142498A1 (en) 2004-07-22

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