DE10245139A1

DE10245139A1 - Eine für Schwellenwertspannungsänderungen weniger anfällige Halbleitervorrichtung

Info

Publication number: DE10245139A1
Application number: DE10245139A
Authority: DE
Inventors: Hiroaki Nakai
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-02-26
Filing date: 2002-09-27
Publication date: 2003-09-11
Also published as: JP4301760B2; US20030160649A1; US6771117B2; JP2003249569A; US20040238875A1; US7106129B2

Abstract

Eine Schwellenwertkompensationsschaltung (32) erzeugt ein Vorspannungspotential VBIAS, das eine Schwellenwertspannung eines MOS-Transistors ist, die um einen gegebenen Wert verschoben ist. Die Gate-Source-Spannung, die eine Änderungskompensation der Schwellenwertspannung aufweist, wird an einen Transistor (N3) angelegt. Durch Verwendung eines Differenzverstärkers (40), der diesen Transistor (N3) als eine Stromquelle aufweist, wird ein Spannungsabwärtswandler (24) erhalten, der für eine Prozeßänderung oder eine temperaturverursachte Änderung der Schwellenwertspannung weniger anfällig ist.

Description

Die Erfindung betrifft allgemein eine Halbleitervorrichtung, und insbesondere eine Halbleitervorrichtung, die einen Spannungsabwärtswandler aufweist.
In der Vergangenheit sind Transistoren zur Verwendung in Halbleitervorrichtungen verstärkt miniaturisiert worden, um die Kosten und den Leistungsverbrauch zu reduzieren, und um die Betriebsgeschwindigkeit zu erhöhen. Dabei muß das Leistungsversorgungspotential reduziert werden, um die Zuverlässigkeit der miniaturisierten Transistoren sicherzustellen.
Eine Halbleitervorrichtung ist eine fundamentale Komponente, die zusammen mit verschiedenen Komponenten in verschiedenen Einrichtungen verwendet wird. Jedoch ist eine Spannungsreduzierung für die meisten anderen Komponenten, die in den Einrichtungen verwendet werden, die eine Halbleitervorrichtung aufweist, nicht implementierbar. Damit eine Halbleitervorrichtung und andere Komponenten zusammenpassen, muß eine Halbleitervorrichtung, die einen miniaturisierten Transistor verwendet, mit einem externen Leistungsversorgungspotential arbeiten, das groß genug ist, um die Zuverlässigkeit nicht zu reduzieren, wenn es direkt an den Transistor angelegt wird.
Somit ist ein Spannungsabwärtswandler erforderlich, der in der Halbleitervorrichtung angeordnet ist und ein hohes Leistungsversorgungspotential auf einen für den minaturisierten Transistor aus Sicht der Zuverlässigkeit annehmbaren Wert abwärtswandelt.
Fig. 23 zeigt ein Schaltungsdiagramm der Struktur eines herkömmlichen Spannungsabwärtswandlers 524.
Wie in Fig. 23 gezeigt, enthält der Spannungsabwärtswandler 524 einen Referenzpotentialgenerator 534 zur Ausgabe von Referenzpotentialen VREF, VBGR, und einen Abwärtswandlungsbereich 536 zum Empfangen der Referenzpotentiale VREF, VBGR, Abwärtswandeln eines externen Leistungsversorgungspotentials EXTVDD und Ausgeben eines internen Leistungsversorgungspotentials INTVDD. Das interne Leistungsversorgungspotential INTVDD wird an eine Lastschaltung 526 geliefert. Der Referenzpotentialgenerator 534 und der Abwärtswandlungsbereich 536 haben die gleiche Struktur, wie ein Referenzpotentialgenerator 34E und ein Abwärtswandlungsbereich 36, die später beschrieben werden. In der Figur hat ein Widerstand R2A den gleichen Widerstandswert, wie ein Widerstand R2.
Der Abwärtswandlungsbereich 536 ist eine Schaltung zum Empfangen eines externen Leistungsversorgungspotentials EXTVDD und zum Erzeugen eines kleineren internen Leistungsversorgungspotentials INTVDD basierend auf einem Referenzpotential VREF, das durch den Referenzpotentialgenerator 534 erzeugt worden ist. Das interne Leistungsversorgungspotential INTVDD ist durch folgenden Ausdruck (1) gegeben:
Entsprechend ändert sich das interne Leistungsversorgungspotential INTVDD mit einer Änderung des Referenzpotentials VREF. Um dies zu verhindern, ist eine Halbleitervorrichtung derart ausgelegt, daß das Referenzpotential VREF weniger anfällig für Prozeßänderungen und Temperaturänderungen ist, als das interne Leistungsversorgungspotential.
Fig. 23 zeigt einen Referenzpotentialgenerator 534 vom Bandabstandstyp. Ein Referenzpotentialgenerator vom Bandabstandstyp wird auch als "Bandabstandsspannungsreferenz" bezeichnet und häufig als ein Referenzpotentialgenerator verwendet, der im Referenzpotential VREF wenig Änderungen verursacht.
Im folgenden wird eine Spannung, die durch den Referenzpotentialgenerator vom Bandabstandstyp erzeugt wird, beschrieben. Im allgemeinen ist ein Stromfluß durch eine Diode durch den folgenden Ausdruck (2) gegeben, wobei Is der Sättigungsstrom ist, q die Elektronenladungsmenge, k die Boltzmannkonstante, T die absolute Temperatur und Vbe die Basisemitterspannung:
Von Gleichung (2),
Entsprechend gilt in Fig. 23:
Wenn V(W12) = V(W13), I1 = I2; dann gilt
Da Vbe2 = VBGR - (R1 + R2)I2 und Vbe1 = VBGR - R2I1, gilt
Aus Gleichung (6) erhält man,
Somit ist:
Gleichung (5) wird unter der Annahme erhalten, daß V(W12) = V(W13) ist. Der Grund hierfür ist folgender: Da die Transistoren P1, P2 gleich groß sind, fließt der gleiche Strom durch die Transistoren P1 und P2. In diesem FAIL steuert ein Differenzverstärker 38E das Gate eines Transistors P6, indem die Transistoren N1, N2, die die gleiche Größe aufweisen, verwendet werden, derart, daß V(W12) = V(W13) ist.
Die Potentiale VBGR, VREF, die durch den Referenzpotentialgenerator 534 gemäß Fig. 23 erzeugt werden, sind folglich jeweils durch die oben genannten Gleichungen (7) und (8) gegeben.
Das Referenzpotential VREF wird eingestellt, indem der Widerstandswert der Widerstände R3, R4 eingestellt wird. Der Pegel des internen Leistungsversorgungspotentials INTVDD wird folglich eingestellt.
Die Widerstände R1, R2 sind aus dem gleichen Material gebildet, so daß sie die gleichen Eigenschaftsänderungen aufweisen, sowie die gleiche Temperaturabhängigkeit. In ähnlicher Weise sind die Widerstände R3, R4 aus dem gleichen Material gebildet, um die gleichen Eigenschaftsänderungen und die gleiche Temperaturabhängigkeit aufzuweisen. In ähnlicher Weise sind die Widerstände R5, R6 aus dem gleichen Material gebildet, so daß sie die gleichen Eigenschaftsänderungen und die gleiche Temperaturabhängigkeit aufweisen. In der Figur haben die Widerstände R2, R2A den gleichen Widerstandswert und sind aus dem gleichen Material gebildet.
Es ist allgemein bekannt, daß eine Prozeßänderung für die Schwellenwertspannung Vth eines MOS (Metal Oxide Semiconductor)- Transistors nicht ignoriert werden kann. Im Gegenteil, wie in "Analog Integrated Circuit Design Technology for VLSI", Ausgabe 2, P. R. Gray, R. G. Meyer, Baifukan Co., Ltd., Seite 310, erklärt, ist Vbe für ein Material, wie etwa Silizium, im wesentlichen immer gleich und weist nur geringe Änderungen auf. Jedoch hat Vbe eine Temperaturabhängigkeit von ungefähr -2 mV/°C. Entsprechend wird ∂VBGR/∂T = 0 erhalten, indem der Widerstandswert der Widerstände R1, R2 derart bestimmt wird, daß die folgende Gleichung (9) erfüllt ist:
Als Ergebnis ist ein Potential VBGR, das durch den Referenzpotentialgenerator 534 vom Bandabstandstyp erzeugt worden ist, weniger anfällig für eine Leistungsversorgungsspannungs-, Prozeß- und/oder Temperaturabweichung.
Entsprechend ist auch das Referenzpotential VREF weniger anfällig für eine Leistungsversorgungsspannungs-, Prozeß- und/oder Temperaturabweichung.
Folglich kann das interne Leistungsversorgungspotential INTVDD erzeugt werden, ohne daß es durch die Leistungsversorgungsspannung, eine Prozeßabweichung und/oder die Temperatur signifikant beeinflußt wird.
In letzter Zeit ist es für Halbleitervorrichtungen verstärkt erforderlich, den Leistungsverbrauch zu reduzieren, weshalb die Reduzierung des Stromverbrauchs in der Standby-Zeitperiode eine der Hauptaufgaben der Industrie ist. In den Halbleitervorrichtungen, wie etwa statischen Zufallszugriffsspeichern (SRAM) und dynamischen Zufallszugriffsspeichern (DRAM), wird der Wert einer Halbleitervorrichtung in erster Linie dadurch bestimmt, wie schnell die Halbleitervorrichtung eine Operation, wie etwa ein Lesen und Schreiben nach einem Übergang von einem Standby- Zustand in einen aktiven Zustand starten kann.
Jedoch muß der Spannungsabwärtswandler eine große Lastschaltung ansteuern (treiben). Folglich kann eine Schnellstartoperation nicht implementiert werden, wenn der Spannungsabwärtswandler nicht arbeitet, bis die Halbleitervorrichtung in den aktiven Zustand übergeht (wenn also der Betrieb des Spannungsabwärtswandlers zur Einsparung von Leistung gestoppt wird, während sich die Halbleitervorrichtung im Standby-Zustand befindet, um Leistung zu sparen).
Entsprechend muß der Spannungsabwärtswandler aus dem Standby- Zustand der Halbleitervorrichtung gebracht werden. Der Stromverbrauch des Spannungsabwärtswandlers trägt folglich zu einem großen Prozentsatz zu einem Standby-Strom der Halbleitervorrichtung bei. Speziell ist es ein Vorspannungsstrom Ibias, der durch den Differenzverstärker fließt, der zu einem großen Prozentsatz des Stromverbrauchs des Spannungsabwärtswandlers beiträgt. Die Schaltung ist folglich ausgelegt, um den Vorspannungsstrom Ibias zu minimieren.
Wie in "VLSI Memory Chip Design", Kiyoo Ito, Springerverlag Telos, 2001, 4, Seiten 297 bis 298, beschrieben, verschlechtert jedoch ein Reduzieren des Vorspannungsstrom Ibias die Ansprechempfindlichkeit des Differenzverstärkers, wodurch ein Spannungsabfall vergrößert wird.
Fig. 24 zeigt einen problematischen Spannungsabfall, der durch einen reduzierten Vorspannungsstrom erzeugt wird.
Wie in Fig. 24 gezeigt, geht die Halbleitervorrichtung zum Zeitpunkt t1 von einem Standby-Zustand in einen aktiven Zustand über. Wenn der Vorspannungsstrom Ibias reduziert wird, verschlechtert sich die Ansprechempfindlichkeit des Differenzverstärkers, wodurch den Potential am Knoten W17 mit einer zeitlichen Verzögerung abfällt. Dies vergrößert den Abfall Vdrop des internen Leistungsversorgungspotential INTVDD unmittelbar nach dem Übergang vom Standby-Zustand in den aktiven Zustand.
Obwohl ein bestimmter Spannungsabfallpegel akzeptabel ist, beeinträchtigt ein Spannungsabfall Vdrop, der einen vorgeschriebenen erlaubten Bereich überschreitet, signifikant die Hochgeschwindigkeitsoperation der Halbleitervorrichtung.
In der Struktur gemäß Fig. 23 ändert sich die Schwellenwertspannung eines N-Kanal MOS-Transistors N3 in einem Differenzverstärker 40 des Abwärtswandlungsbereichs 536 in Abhängigkeit von einer Prozeßänderung und der Temperatur. Der Vorspannungsstrom Ibias des Differenzverstärkers wird bestimmt durch Vgs - Vth des N-Kanal MOS-Transistors N3, also durch VBGR - Vthn. Selbst wenn der Referenzpotentialgenerator vom Bandabstandstyp derart ausgelegt ist, daß das Potential VBGR nicht in der oben beschriebenen Weise variiert, verursacht eine Änderung der Schwellenwertspannung Vthn eine signifikante Änderung des Vorspannungsstroms Ibias.
Mit anderen Worten reduziert sich der Vorspannungsstrom Ibias mit einer Vergrößerung der Schwellenwertspannung Vthn. Dies kann den Spannungsabfall Vdrop übermäßig erhöhen.
Andererseits wird der Vorspannungsstrom Ibias mit einer Reduzierung der Schwellenwertspannung Vthn erhöht. Dies kann den Standby-Strom signifikant vergrößern.
Aufgabe der Erfindung ist die Schaffung einer Halbleitervorrichtung, die eine durch eine Änderung der Schwellenwertspannung erzeugte Erhöhung des Standby-Stroms, und eine Erhöhung des Abfalls eines internen Leistungsversorgungspotentials unmittelbar nach dem Übergang vom Standby-Zustand in den aktiven Zustand unterdrücken kann.
Gemäß einem Aspekt der Erfindung enthält die Halbleitervorrichtung eine Schwellenwertkompensationsschaltung und einen Differenzverstärker.
Die Schwellenwertkompensationsschaltung gibt ein Steuerpotential gemäß einer Schwellenwertspannung eines MOS-Transistors aus. Der Differenzverstärker verstärkt eine Differenz zwischen einem ersten Eingangspotential und einem zweiten Eingangspotential. Der Differenzverstärker enthält einen ersten MOS-Transistor, der ein Steuerpotential an seinem Gate empfängt, zur Bestimmung eines Vorspannungsstroms des Differenzverstärkers gemäß dem Steuerpotential.
Gemäß einem anderen Aspekt der Erfindung enthält eine Halbleitervorrichtung einen Differenzverstärker.
Der Differenzverstärker verstärkt eine Differenz zwischen einem ersten Eingangspotential und einem zweiten Eingangspotential. Der Differenzverstärker enthält einen ersten MOS-Transistor, der an seinem Gate ein Steuerpotential empfängt, zur Bestimmung eines Vorspannungsstroms des Differenzverstärkers gemäß dem Steuerpotential, und einen zweiten und dritten MOS-Transistor, die eine Schwellenwertspannung aufweisen, die größer ist als die des ersten MOS-Transistors, und die ein Paar von Differenzverstärkungen bilden.
Gemäß einem noch anderen Aspekt der Erfindung enthält eine Halbleitervorrichtung einen Referenzpotentialgenerator, einen Pegelwandler und einen Differenzverstärker.
Der Referenzpotentialgenerator erhält ein extern angelegtes erstes Leistungsversorgungspotential als Betriebsleistungsversorgungspotential, und erzeugt ein erstes und zweites Referenzpotential. Der Pegelwandler erhöht das erste Referenzpotential und gibt ein Steuerpotential aus. Der Differenzverstärker verstärkt eine Differenz zwischen dem zweiten Referenzpotential und einem ersten Eingangspotential. Der Differenzverstärker enthält einen ersten MOS-Transistor, der an seinem Gate das Steuerpotential empfängt, zur Bestimmung eines Vorspannungsstroms des Differenzverstärkers gemäß dem Steuerpotential.
Entsprechend liegt der Hauptvorteil der Erfindung darin, daß der Vorspannungsstrom des Differenzverstärkers sich nicht verändert, selbst wenn sich die Schwellenwertspannung verändert. Dies unterdrückt einen Stromverbrauch und ermöglicht die Implementierung eines Differenzverstärkers, der eine hohe Antwortgeschwindigkeit aufweist (also schnell angesprochen werden kann).
Ein anderer Vorteil der Erfindung liegt darin, daß ein Transistor für eine geringe Spannung als Transistor verwendet wird, der als Stromquelle zur Bestimmung eines Vorspannungsstroms dient, wenn zwei Transistortypen, Transistoren für eine große Spannung und eine geringe Spannung, verwendet werden. Dies unterdrückt eine Änderung des Vorspannungsstroms und des Stromverbrauchs, und ermöglicht die Implementierung eines Differenzverstärkers, der eine hohe Antwortgeschwindigkeit aufweist.
Ein weiterer Vorteil der Erfindung liegt darin, daß ein vergrößertes (verstärktes) Referenzpotential an das Gate eines Transistors angelegt wird, der als Stromquelle zur Bestimmung eines Vorspannungsstroms dient. Dies unterdrückt eine Änderung der Vorspannung und des Stromverbrauchs, und ermöglicht die Implementierung eines Differenzverstärkers, der eine hohe Antwortgeschwindigkeit aufweist, also schnell angesprochen werden kann.
Die vorangegangenen und andere Aufgaben, Merkmale; Aspekte und Vorteile der Erfindung werden unter Bezugnahme auf die beigefügten Zeichnungen im folgenden im einzelnen erklärt. Es zeigen:
Fig. 1 ein schematisches Blockdiagramm der Struktur einer Halbleitervorrichtung 2 gemäß der Erfindung;
Fig. 2 ein Schaltungsdiagramm der Struktur eines Spannungsabwärtswandlers 24;
Fig. 3 ein Schaltungsdiagramm der Struktur eines Spannungsabwärtswandlers 24A gemäß einem zweiten Ausführungsbeispiel der Erfindung;
Fig. 4 ein Schaltungsdiagramm der Struktur eines Spannungsabwärtswandlers 24B gemäß einem dritten Ausführungsbeispiel der Erfindung;
Fig. 5 ein Schaltungsdiagramm der Struktur eines Spannungsabwärtswandlers 24C gemäß einem vierten Ausführungsbeispiel der Erfindung;
Fig. 6 ein Schaltungsdiagramm der Struktur eines Potentialauswahlsignal-Erzeugungsbereichs 52 gemäß Fig. 5;
Fig. 7 ein Schaltungsdiagramm eines Beispiels der Struktur eines Pegelwandlers 74 gemäß Fig. 6;
Fig. 8 ein Schaltungsdiagramm der Struktur eines Komparators CPO gemäß Fig. 6;
Fig. 9 ein Schaltungsdiagramm der Struktur eines Registers 64 gemäß Fig. 6;
Fig. 10 eine Wahrheitstabelle, die Eingangs- /Ausgangswerte einer Logikschaltung 70 zeigt;
Fig. 11 ein Schaltungsdiagramm eines Beispiels der Struktur der Logikschaltung 70, die die Wahrheitstabelle gemäß Fig. 10 erfüllt;
Fig. 12 ein Flußdiagramm einer Ausführungsfolge gemäß dem vierten Ausführungsbeispiel;
Fig. 13 ein Wellenformdiagramm (Impulsübersicht) zur Verdeutlichung des Betriebs gemäß dem vierten Ausführungsbeispiel;
Fig. 14 ein Schaltungsdiagramm der Struktur eines Spannungsabwärtswandlers 24D gemäß einem fünften Ausführungsbeispiel der Erfindung;
Fig. 15 ein Schaltungsdiagramm der Struktur eines Referenzauswahlsignal-Erzeugungsbereichs 52D gemäß Fig. 14;
Fig. 16 ein Schaltungsdiagramm der Struktur eines Pegelwandlers 154 gemäß Fig. 15;
Fig. 17 eine Wahrheitstabelle, die Eingangs- /Ausgangswerte einer Logikschaltung 150 gemäß Fig. 15 gezeigt;
Fig. 18 ein Schaltungsdiagramm eines Beispiels der Struktur der Logikschaltung 150;
Fig. 19 ein Wellenformdiagramm (Impulsübersicht), die den Betrieb gemäß dem fünften Ausführungsbeispiel verdeutlicht;
Fig. 20 ein Schaltungsdiagramm der Struktur eines Spannungsabwärtswandlers 24E gemäß einem sechsten Ausführungsbeispiel der Erfindung;
Fig. 21 ein Schaltungsdiagramm der Struktur eines Spannungsabwärtswandlers 24F gemäß einem siebten Ausführungsbeispiel der Erfindung;
Fig. 22 ein Schaltungsdiagramm der Struktur eines Pegelwandlers 300 gemäß Fig. 21;
Fig. 23 ein Schaltungsdiagramm der Struktur eines herkömmlichen Spannungsabwärtswandlers 524; und
Fig. 24 eine Ansicht zur Verdeutlichung eines problematischen Spannungsabfalls, der durch einen reduzierten Vorspannungsstrom erzeugt wird.
Im folgenden werden unter Bezugnahme auf die beigefügten Zeichnungen Ausführungsbeispiele der Erfindung erläutert. Für gleiche oder entsprechende Bereiche werden in den Figuren die gleichen Referenzziffern und Bezeichnungen verwendet.

Erstes Ausführungsbeispiel

Fig. 1 zeigt ein schematisches Blockdiagramm der Struktur einer Halbleitervorrichtung 2 gemäß einem ersten Ausführungsbeispiel der Erfindung. Im folgenden ist als Beispiel für die Halbleitervorrichtung ein dynamischer Zufallszugriffsspeicher (DRAM) gezeigt. Die Erfindung ist jedoch nicht auf einen DRAM beschränkt, sondern auch für andere Halbleitervorrichtungen anwendbar, die einen Spannungsabwärtswandler aufweisen.
Wie in Fig. 1 gezeigt, enthält die Halbleitervorrichtung 2 ein Speicherzellenarray 14, das eine Mehrzahl von Speicherzellen aufweist, die in einer Matrix angeordnet sind, ein Adressenpuffer 5 zum Empfangen von Adressensignalen A0 bis A12 und zum Ausgeben einer internen Reihenadresse X und einer internen Spaltenadresse Y, und ein Steuersignaleingangspuffer 6 zum Empfangen von Steuersignalen /OE, /RAS, /CAS, /WE und zum Ausgeben von internen Steuersignalen INTZRAS, INTZCAS, INTZWE.
Das Speicherzellenarray 14 enthält Speicherzellen MC, die in einer Matrix angeordnet sind, eine Mehrzahl von Wortleitungen WL, die entsprechend den Speicherzellenreihen bereitgestellt sind, und Bitleitungspaare BLP, die entsprechend den Speicherzellenspalten bereitgestellt sind. Fig. 1 zeigt beispielhaft nur eine Speicherzelle MC, eine Wortleitung WL und ein Bitleitungspaar BLP.
Die Halbleitervorrichtung 2 enthält ferner eine Steuerschaltung 8 zum Empfangen von internen Adressensignalen INTA0 bis INTA12 vom Adressenpuffer 5 und internen Steuersignalen INTZRAS, INTZCAS, INTZWE von dem Steuersignaleingangspuffer 6 und zum Ausgeben eines Steuersignals an jeden Block.
Die Halbleitervorrichtung 2 enthält ferner einen Reihendekoder 10 zum Dekodieren einer internen Reihenadresse X, die von dem Adressenpuffer 5 erhalten wird. Der Reihendekoder 10 enthält einen Worttreiber zum Ansteuern einer adressierten Reihe (Wortleitung) in dem Speicherzellenarray 14 auf einen ausgewählten Zustand.
Die Halbleitervorrichtung 2 enthält ferner einen Spaltendekoder 12 zum Dekodieren einer internen Spaltenadresse Y, die von dem Adressenpuffer 5 erhalten wird, und zum Erzeugen eines Spaltenauswahlsignals, und ein Leseverstärkerband 16, das eine Mehrzahl von Leseverstärkern aufweist, die darin angeordnet sind, um Daten in einer Speicherzelle MC, die mit der ausgewählten Reihe in dem Speicherzellenarray 14 verbunden ist, zu lesen und zu verstärken.
Die Halbleitervorrichtung enthält ferner ein Eingangspuffer 22 zum Empfangen von externen Schreibdaten und zum Erzeugen von internen Schreibdaten, einen Schreibtreiber zum Verstärken der internen Schreibdaten vom Eingangspuffer 22 zur Übertragung an die ausgewählte Speicherzelle, einen Vorverstärker zum Verstärken der von der ausgewählten Speicherzelle gelesenen Daten, und ein Ausgangspuffer 20 zum Puffern der Daten von dem Vorverstärker, um diese nach außen zu geben.
In Fig. 1 sind der Vorverstärker und der Schreibtreiber als ein Block 18 gezeigt.
Die Halbleitervorrichtung 2 enthält ferner einen Spannungsabwärtswandler 24 zum Abwärtswandeln eines externen Leistungsversorgungspotentials EXTVDD und zum Ausgeben eines internen Leistungsversorgungspotentials INTVDD. Das Leistungsversorgungspotential INTVDD wird an eine Lastschaltung 26 angelegt. Die Lastschaltung 26 enthält eine Steuerschaltung 8, einen Reihendekoder 10, einen Spaltendekoder 12, ein Speicherzellenarray 10, ein Leseverstärkerband 16 und einen Block 18, wie oben beschrieben.
Fig. 2 zeigt ein Schaltungsdiagramm der Struktur des Spannungsabwärtswandlers 24.
Wie in Fig. 2 gezeigt, enthält der Spannungsabwärtswandler 24 einen Referenzpotentialgenerator 34, der in Antwort auf ein Aktivierungssignal SUP aktiviert wird, um ein Referenzpotential VREF auszugeben, eine Schwellenwertkompensationsschaltung 32, die in Antwort auf das Aktivierungssignal SUP aktiviert wird, zur Ausgabe eines Vorspannungspotentials VBIAS, und einen Abwärtswandlungsbereich 36 zum Abwärtswandeln eines Leistungsversorgungspotentials EXTVDD basierend auf dem Referenzpotential VREF und dem Vorspannungspotential VBIAS, und zum Ausgeben eines Leistungsversorgungspotentials INTVDD.
Der Referenzpotentialgenerator 34 enthält einen Differenzverstärker 38 zum Vergleichen jeweiliger Potentiale an den Knoten W12, W13 miteinander und zum Steuern eines Potentials am Knoten W10, einen P-Kanal MOS-Transistor P6, der zwischen einen Knoten, der das Leistungsversorgungspotential EXTVDD empfängt, und einen Knoten W11 geschaltet ist, und dessen Gate mit dem Knoten W10 verbunden ist, einen Widerstand R2A, der zwischen den Knoten W11 und den Knoten W12 geschaltet ist, und einen pnp-Transistor Q0, dessen Emitter mit dem Knoten W12 verbunden ist, und dessen Basis und Kollektor jeweils mit einem Masseknoten verbunden sind. Das Rückgate des P-Kanal MOS-Transistors P6 ist mit dem Leistungsversorgungspotential EXTVDD gekoppelt. Wie in der Figur gezeigt, hat der Widerstand R2A den gleichen Widerstandswert, wie ein Widerstand R2.
Der Referenzpotentialgenerator 34 enthält ferner einen Widerstand R2, der zwischen den Knoten W11 und den Knoten W13 geschaltet ist, einen Widerstand R1, der zwischen den Knoten W13 und den Knoten W14 geschaltet ist, n pnp-Transistoren Q1 bis Qn, deren Emitter jeweils mit dem Knoten W14 verbunden sind, und deren Basis und Kollektor mit dem Masseknoten verbunden sind, einen Widerstand R4, der zwischen den Knoten W11 und den Knoten W15 geschaltet ist, und einen Widerstand R3, der zwischen den Knoten W12 und den Masseknoten geschaltet ist.
Da die pnp-Transistoren relativ einfach in einer Halbleitervorrichtung hergestellt werden können, die CMOS-Transistoren integriert, wird eine derartige Schaltung oft verwendet. Jeder der pnp-Transistoren Q0 bis Qn hat seine Basis und seinen Kollektor miteinander verbunden, und folglich ist der Betrieb äquivalent zu dem einer Diode. Alternativ können n pnp-Transistoren Q1 bis Qn durch eine einzelnen großen pnp-Transistor ersetzt werden, der einen pn-Übergangsbereich aufweist, der das n-fache des pnp- Transistors Q0 ist.
Der Differenzverstärker 38 enthält einen P-Kanal MOS-Transistor P7, dessen Sourceanschluß und dessen Rückgate mit dem Leistungsversorgungspotential EXTVDD verbunden sind, und dessen Gate- und Drainanschluß mit einem Knoten W7 verbunden sind, einen Widerstand R7 und einen N-Kanal MOS-Transistor N6. Der Widerstand R7 und der N-Kanal MOS-Transistor N6 sind in Reihe zwischen den Knoten W7 und den Masseknoten geschaltet. Ein Aktivierungssignal SUP wird an das Gate des N-Kanal MOS-Transistors N6 angelegt.
Der Differenzverstärker 38 enthält ferner einen P-Kanal MOS- Transistor P8, einen P-Kanal MOS-Transistor P4, einen N-Kanal MOS-Transistor N4, einen P-Kanal MOS-Transistor PS und einen N- Kanal MOS-Transistor N5. Der P-Kanal MOS-Transistor P8 hat seinen Sourceanschluß und Rückgateanschluß mit dem Leistungsversorgungspotential EXTVDD gekoppelt, dessen Gateanschluß ist mit dem Knoten W7 verbunden, und dessen Drainanschluß ist mit einem Knoten W8 verbunden. Der Rückgateanschluß und der Sourceanschluß des P-Kanal MOS-Transistors P4 sind mit dem Knoten W8 verbunden, und dessen Gate- und Drainanschlüsse sind mit einem Knoten W9 verbunden. Der Drainanschluß des N-Kanal MOS-Transistors N4 ist mit dem Knoten W9 verbunden, dessen Gateanschluß ist mit dem Knoten W12 verbunden, und dessen Sourceanschluß ist mit dem Masseknoten verbunden. Das Rückgate und der Sourceanschluß des P- Kanal MOS-Transistors PS sind mit dem Knoten W8 verbunden, dessen Gateanschluß ist mit dem Knoten W9 verbunden, und dessen Drainanschluß ist mit dem Knoten W10 verbunden. Der N-Kanal MOS- Transistor N5 ist mit seinem Drainanschluß mit dem Knoten W10 verbunden, dessen Gateanschluß ist mit dem Knoten W13 verbunden, und dessen Sourceanschluß ist mit dem Masseknoten verbunden.
Ähnlich wie der Referenzpotentialgenerator gemäß dem herkömmlichen Beispiel, ist der Referenzpotentialgenerator 34 derart ausgelegt, daß sich die Referenzspannung VREF weniger wahrscheinlich in Abhängigkeit von der Leistungsversorgungsspannung, einer Prozeßänderung und der Temperatur ändert.
Der Abwärtswandlungsbereich 36 enthält einen Differenzverstärker 40 zum Vergleichen eines Potentials am Knoten W20 mit dem Referenzpotential VREF, und zum Steuern eines Potentials am Knoten W17, einen P-Kanal MOS-Transistor P3, einen Widerstand R6, der zwischen den Knoten W19 und den Knoten W20 geschaltet ist, und einen Widerstand R5, der zwischen den Knoten W20 und den Masseknoten geschaltet ist. Der Sourceanschluß und das Rückgate des P-Kanal MOS-Transistors P3 sind mit dem Leistungsversorgungspotential EXTVDD verbunden, dessen Gateanschluß ist mit dem Knoten W17 verbunden, und dessen Drainanschluß ist mit dem Knoten W19 verbunden.
Der Spannungsteiler, der durch die Widerstände R5, R6 gebildet wird, implementiert einen Spannungsabwärtswandler, der selbst bei einem geringen Referenzpotential betreibbar ist.
Der Differenzverstärker 40 enthält einen P-Kanal MOS-Transistor P1, einen N-Kanal MOS-Transistor N1, einen P-Kanal MOS- Transistor P2, einen N-Kanal MOS-Transistor N2 und einen N-Kanal MOS-Transistor N3. Der Sourceanschluß und der Rückgateanschluß des P-Kanal MOS-Transistors P1 sind mit dem Leistungsversorgungspotential EXTVDD gekoppelt, und dessen Gateanschluß und Drainanschluß sind mit einem Knoten W16 verbunden. Der N-Kanal MOS-Transistor N1 ist zwischen die Knoten W16 und W18 geschaltet, und dessen Gateanschluß ist mit dem Knoten W20 verbunden. Der Sourceanschluß und der Rückgateanschluß des P-Kanal MOS- Transistors P2 sind mit dem Leistungsversorgungspotential EXTVDD gekoppelt, dessen Gateanschluß ist mit dem Knoten W16 verbunden, und dessen Drainanschluß ist mit dem Knoten W17 verbunden. Der N-Kanal MOS-Transistor N2 ist zwischen die Knoten W17 und W18 geschaltet, und erhält an seinem Gate das Referenzpotential VREF. Der N-Kanal MOS-Transistor N3 ist zwischen den Knoten N18 und den Masseknoten geschaltet, und erhält an seinem Gate das Vorspannungspotential VBIAS.
Das Leistungsversorgungspotential INTVDD wird am Knoten W19 der Abwärtswandlerschaltung 36 ausgegeben. Das Leistungsversorgungspotential INTVDD, das kleiner ist als das externe Leistungsversorgungspotential EXTVDD, wird an die Lastschaltung 26 angelegt.
Folglich enthält die Kompensationsschaltung 32 einen P-Kanal MOS-Transistor P11, einen Widerstand R8 und einen N-Kanal MOS- Transistor N9. Der Sourceanschluß und der Rückgateanschluß des P-Kanal MOS-Transistors P11 sind mit dem Leistungsversorgungspotential EXTVDD gekoppelt, und dessen Gateanschluß und Drainanschluß sind mit einem Knoten W1 verbunden. Der Widerstand R8 und der N-Kanal MOS-Transistor N9 sind in Reihe zwischen den Knoten W1 und den Masseknoten geschaltet. Ein Aktivierungssignal SUP wird an das Gate des N-Kanal MOS-Transistors N9 angelegt. Die Schwellenwertkompensationsschaltung 32 enthält ferner einen P- Kanal MOS-Transistor P12, einen P-Kanal MOS-Transistor P9, einen N-Kanal MOS-Transistor N7 und einen pnp-Transistor Qn + 1. Der Rückgateanschluß und der Sourceanschluß des P-Kanal MOS- Transistors P12 sind mit dem Leistungsversorgungspotential EXTVDD gekoppelt, dessen Gateanschluß ist mit dem Knoten W1 verbunden, und dessen Sourceanschluß ist mit einem Knoten W2 verbunden. Der Sourceanschluß und der Rückgateanschluß des P-Kanal MOS-Transistors P9 sind mit dem Knoten W2 verbunden, und dessen Gateanschluß und Drainanschluß sind mit einem Knoten W3 verbunden. Der Drainanschluß des N-Kanal MOS-Transistors N7 ist mit dem Knoten W3 verbunden, dessen Gateanschluß ist mit dem Knoten W4 verbunden, und dessen Rückgateanschluß und Sourceanschluß sind mit einem Knoten W6 verbunden, und der Emitter des pnp- Transistors Qn + 1 ist mit dem Knoten W6 verbunden, und dessen Basis und Kollektor sind mit dem Masseknoten verbunden.
Die Schwellenwertkompensationsschaltung 32 enthält ferner einen P-Kanal MOS-Transistor P10, einen N-Kanal MOS-Transistor N8 und m pnp-Transistoren Qn + 2 bis Qn + m + 1. Der Sourceanschluß und der Rückgateanschluß des P-Kanal MOS-Transistors P10 sind mit dem Knoten W2 verbunden, dessen Gateanschluß ist mit dem Knoten W3 verbunden, und dessen Drainanschluß ist mit einem Knoten W4 verbunden. Der Gateanschluß und der Drainanschluß des N-Kanal MOS- Transistors N8 sind mit dem Knoten W4 verbunden, dessen Sourceanschluß und Rückgateanschluß sind mit einem Knoten W5 verbunden. Jeder pnp-Transistor Qn + 2 bis Qn + m + 1 hat seinen Emitter mit dem Knoten W5 verbunden, und dessen Basis und Kollektor mit dem Masseknoten.
Im folgenden wird das Vorspannungspotential VBIAS, das von der Schwellenwertkompensationsschaltung 32 ausgegeben wird, beschrieben. Die Transistoren P9, P10, N7, N8 arbeiten in einem Sättigungsbereich. Ein Drain-Source Strom Ids eines MOS- Transistors, der im Sättigungsbereich arbeitet, ist durch folgende Ausdrücke gegeben:
Im folgenden wird angenommen, daß die P-Kanal MOS-Transistoren P9, P10 die gleiche Beweglichkeit µp und die gleiche Schwellenwertspannung Vthp aufweisen, und daß die N-Kanal MOS- Transistoren N7, N8 die gleiche Beweglichkeit µn und die gleiche Schwellenwertspannung Vthn aufweisen.
Ferner sei angenommen, daß der P-Kanal MOS-Transistor P9 eine Gatebreite W9 und eine Gatelänge L9 aufweist, und der P-Kanal MOS-Transistor P10 eine Gatebreite W10 und eine Gatelänge L10.
Die P-Kanal MOS-Transistoren P9, P10 bilden eine Stromspiegel und haben ein gleiches Gatebreiten/Gatelängen-Verhältnis (im folgenden als Verhältnis W/L bezeichnet). Folglich gilt in Fig. 2 IA = IB.
Aus dem oben genannten werden folgende Gleichungen abgeleitet:
Folglich:
Ein Strom, der durch die Diode fließt, ist durch die oben genannte Gleichung (2) definiert. Folglich wird die folgende Gleichung (14) erhalten, vorausgesetzt, daß I_SA ein Sättigungsstrom des diodengeschalteten pnp-Transistors Qn + 1 ist. Da die diodengeschalteten pnp-Transistoren Qn + 2 bis Qn + m + 1 äquivalent zu den parallel angeordneten m pnp-Transistoren Qn + 1 sind, ist ein Sättigungsstrom I_SB der diodengeschalteten pnp-Transistoren Qn + 2 bis Qn + m + 1 gleich mI_SA. Somit wird die folgende Gleichung (15) erhalten:
Die folgenden Gleichungen (16) und (17) werden aus den oben genannten Gleichungen erhalten:
Durch Substitution der Gleichung (16) durch Gleichung (13), erhält man
Eine Basis-Emitter Spannung Vbe1 des pnp-Transistors Qn + 1 ist eine Spannung, die im wesentlichen durch ein Material bestimmt, und als Spannung bekannt ist, die geringe Abweichungen aufweist. Aus diesem Grund wird ein Referenzpotentialgenerator vom Bandabstandstyp in letzter Zeit häufiger verwendet als beispielsweise andere Schaltungen, wie etwa ein Referenzpotentialgenerator vom Vth-Spannungsdifferenztyp, der eine Schwellenwertspannung Vth eines MOS-Transistors verwendet.
Ein Koeffizient des zweiten Ausdrucks in Gleichung (17) liegt in der Form eines Verhältnis des Verhältnis W/L vor und wird im Grunde nicht durch Herstellungsabweichungen beeinträchtigt. Darüber hinaus ist k/q eine physikalische Konstante, und m die Anzahl der diodengeschalteten pnp-Transistoren, die parallel zwischen den Knoten W5 und dem Masseknoten geschaltet sind. Folglich kann m nicht variiert werden. Entsprechend wird ohne Einfluß der Temperatur T das Vorspannungspotential VBIAS nur durch eine Änderung der Schwellenwertspannung Vthn beeinträchtigt.
Im folgenden wird der Einfluß der Temperatur beschrieben. Durch Differenzieren der Gleichung (17) nach der Temperatur T, wird die folgende Gleichung (18) erhalten:
Die Spannung Vbe1 hat eine negative Temperaturcharakteristik, und ∂Vbel/∂T ist ungefähr bei -2 mV/°C. Die physikalische Konstante k/q = 8, 625 × 10^-2 mV/°C.
Durch Bestimmen der Werte

m in der Gleichung (18) derart, daß die Gleichung (19) erfüllt ist, erhält man:
Als Ergebnis weist VBIAS nur eine Temperaturabhängigkeit von Vthn auf.
Aus der Gleichung (19) folgt
Wenn m = 10, dann
Entsprechend müssen W7/L7 und W8/L8 lediglich derart bestimmt werden, daß die Gleichung (20) erfüllt ist.
Das Vorspannungspotential VBIAS ist gleich der Schwellenwertspannung Vth, die um einen gegebenen Wert verschoben ist. Folglich hat das Vorspannungspotential VBIAS die gleichen Temperatureigenschaften wie die Schwellenwertspannung Vthn. Wie oben beschrieben, ist ein Sättigungsstrom des Transistors N3 eine Funktion von Vgs - Vthn. Dieser Wert ist von der Abweichung der Schwellenwertspannung Vthn unabhängig, wie durch die folgende Gleichung (21) gezeigt:
Gemäß dem ersten Ausführungsbeispiel kann eine Abweichung des Vorspannungsstroms Ibias, die durch eine Änderung der Schwellenwertspannung Vthn hervorgerufen wird, unterdrückt werden.
Gemäß dem ersten Ausführungsbeispiel werden in der Schaltung gemäß Fig. 2 pnp-Transistoren als Transistoren Q0 bis Qn + m + 1 verwendet. Alternativ können jedoch auch npn-Transistoren verwendet werden. In der Schaltung gemäß Fig. 2 können die Transistoren Qn + 2 bis Qn + m + 1 durch einen einzelnen pnp-Transistor ersetzt werden, der einen Übergangsbereich aufweist, der das m-fache von dem des Transistors Qn + 1 ist, so daß die Gleichung (15) erfüllt ist.

Zweites Ausführungsbeispiel

Fig. 3 zeigt ein Schaltungsdiagramm der Struktur eines Spannungsabwärtswandlers 24A gemäß dem zweiten Ausführungsbeispiel der Erfindung.
Wie in Fig. 3 gezeigt, enthält der Spannungsabwärtswandler 24A einen Abwärtswandlungsbereich 36A anstelle des Abwärtswandlungsbereichs 36 in dem Spannungsabwärtswandler 24 gemäß Fig. 2.
Der Abwärtswandlungsbereich 36A weist einen Differenzverstärker 40A anstelle des Differenzverstärkers 40 in der Abwärtsschaltung 36 gemäß Fig. 2 auf. Da die Strukturen des Spannungsabwärtswandlers 24A und des Abwärtswandlungsbereichs 36A im übrigen genauso sind, wie bereits unter Bezugnahme auf Fig. 2 beschrieben, erfolgt keine erneute Beschreibung.
Der Differenzverstärker 40A enthält einen P-Kanal MOS-Transistor P1A, einen Widerstand R1A und einen N-Kanal MOS-Transistor N3A. Der Sourceanschluß und der Rückgateanschluß des P-Kanal MOS- Transistors P1A sind mit einem Leistungsversorgungspotential EXTVDD gekoppelt, und dessen Gateanschluß und Drainanschluß sind mit einem Knoten W21 verbunden. Der Widerstand R1A und der N- Kanal MOS-Transistor N3A sind in Reihe zwischen den Knoten W21 und dem Masseknoten geschaltet. Ein Vorspannungspotential VBIAS wird an das Gate des N-Kanal MOS-Transistors N3A angelegt.
Der Differenzverstärker 40A enthält ferner einen P-Kanal MOS- Transistor P2A, einen P-Kanal MOS-Transistor P1, einen N-Kanal MOS-Transistor N1, einen P-Kanal MOS-Transistor P2 und einen N- Kanal MOS-Transistor N2. Der Sourceanschluß und der Rückgateanschluß des P-Kanal MOS-Transistors P2A sind mit dem Leistungsversorgungspotential EXTVDD gekoppelt, dessen Gateanschluß ist mit dem Knoten W21 verbunden, und dessen Drainanschluß ist mit einem Knoten W22 verbunden. Der Sourceanschluß und der Rückgateanschluß des P-Kanal MOS-Transistors P1 sind mit dem Knoten W22 verbunden, und dessen Gateanschluß und Drainanschluß sind mit einem Knoten W16 verbunden. Der N-Kanal MOS-Transistor N1 ist zwischen den Knoten W16 und den Masseknoten geschaltet, und dessen Gateanschluß ist mit einem Knoten W20 verbunden. Der Sourceanschluß und der Rückgateanschluß des P-Kanal MOS-Transistors P2 sind mit dem Knoten W22 verbunden, dessen Gate ist mit dem Knoten W16 verbunden, und dessen Drainanschluß ist mit einem Knoten W17 verbunden. Der N-Kanal MOS-Transistor N2 ist zwischen den Knoten W17 und den Masseknoten geschaltet, und empfängt an seinem Gate ein Referenzpotential VREF.
Gemäß dem ersten Ausführungsbeispiel ist der N-Kanal MOS- Transistor N3, der als eine Stromquelle des Differenzverstärkers 40 gemäß Fig. 2 dient, mit den Sourceanschlüssen der N-Kanal MOS-Transistoren N1, N2 verbunden.
Zur Verbesserung der Schwellenwertkompensationsschaltung 32 gemäß dem ersten Ausführungsbeispiel sollte der N-Kanal MOS- Transistor N3 im Sättigungsbereich arbeiten, da, wie oben beschrieben, der Vorspannungsstrom Ibias nicht von einem Drainpotential Vd abhängt, und lediglich durch Vgs - Vthn bestimmt ist, wenn der N-Kanal MOS-Transistor N3 im Sättigungsbereich arbeitet.
In der Schaltung gemäß Fig. 2 würde jedoch ein Betrieb des N- Kanal MOS-Transistors N3 im Sättigungsbereich das Sourcepotential der Transistoren N1, N2 erhöhen, also das Potential am Knoten W18. Folglich kann bei einem geringen Referenzpotential VREF kein ausreichender Vorspannungspegel für die Transistoren N1, N2 sichergestellt werden, wodurch deren Ansprechempfindlichkeit verschlechtert wird. Insbesondere ist es bei einem kleinen Leistungsversorgungspotential EXTVDD schwierig, ein hohes Referenzpotential VREF zu erzeugen. Folglich tritt das oben genannte Problem mit großer Wahrscheinlichkeit auf, und es wird schwierig, den Transistor N3 im Sättigungsbereich zu betreiben.
In der Struktur gemäß Fig. 3 dient der Transistor P2A als eine Stromquelle des Differenzverstärkers. Die Strommenge kann durch ein Vorspannungspotential bestimmt werden, das an den N-Kanal MOS-Transistor N3A angelegt wird. In dieser Struktur sind die Sourceanschlüsse der Transistoren N1, N2 auf das Massepotential fixiert. Entsprechend kann der N-Kanal MOS-Transistor N3A im Sättigungsbereich betrieben werden, selbst wenn der Differenzverstärker 40A ein geringes Eingangspotential empfängt.

Drittes Ausführungsbeispiel

Fig. 4 zeigt ein Schaltungsdiagramm der Struktur eines Spannungsabwärtswandlers 24B gemäß dem dritten Ausführungsbeispiel der Erfindung.
Wie in Fig. 4 gezeigt, enthält der Spannungsabwärtswandler 24B einen Abwärtswandlungsbereich 36B anstelle des Abwärtswandlungsbereichs 36 in dem Spannungsabwärtswandler 24 gemäß Fig. 2. Der Abwärtswandlungsbereich 36B enthält einen Differenzverstärker 40B anstelle eines Differenzverstärkers 40 in dem Abwärtswandlungsbereich 36 gemäß Fig. 2. Der Differenzverstärker 40B enthält N-Kanal MOS-Transistoren N1B, N2B anstelle der N-Kanal MOS- Transistoren N1, N2 in dem Differenzverstärker 40. Da die Struktur des Spannungsabwärtswandlers 24B im übrigen die gleiche ist wie die des Spannungsabwärtswandlers 24 gemäß Fig. 2, erfolgt keine erneute Beschreibung.
Der Rückgateanschluß und der Sourceanschluß jedes N-Kanal MOS- Transistors N1B, N2B sind miteinander verbunden. Wie in Fig. 2 gezeigt, sind die jeweiligen hinteren Gateanschlüsse der N-Kanal MOS-Transistoren N1, N2 mit dem Massepotential verbunden. Als ein Ergebnis erhöht sich das Potential am Knoten W18 in Abhängigkeit von der Eingangsspannung, wodurch die Schwellenwertspannung Vthn der N-Kanal MOS-Transistoren N1, N2 aufgrund der Wirkung des hinteren Gateanschlusses (Substratvorspannungseffekt) vergrößert wird. Dies ist im wesentlichen äquivalent zu einer Reduzierung des Referenzpotentials VREF, wodurch möglicherweise die gleichen Probleme hervorgerufen werden, wie gemäß dem zweiten Ausführungsbeispiel.
Gemäß dem dritten Ausführungsbeispiel sind der Sourceanschluß und der Rückgateanschluß derart miteinander verbunden, daß die Source-Rückgate Spannung Vbs gleich 0 V ist, um die oben genannten Probleme zu verhindern. Als Ergebnis kann eine Änderung der Schwellenwertspannung, die durch das Rückgate (den oben genannten Effekt) verursacht wird, eliminiert werden.

Viertes Ausführungsbeispiel

Fig. 5 zeigt ein Schaltungsdiagramm der Struktur eines Spannungsabwärtswandlers 24C gemäß dem vierten Ausführungsbeispiel der Erfindung.
Wie in Fig. 5 gezeigt, enthält der Spannungsabwärtswandler 24C einen Steuerbereich 50, einen Potentialauswahlsignal- Erzeugungsbereich 52, einen Referenzpotentialgenerator 32C, einen Referenzpotentialgenerator 34 und einen Abwärtswandlungsbereich 36. Der Steuerbereich 50 gibt ein Datenrücksetzsignal DRST (ein Datenrücksetzsignal), Aktivierungssignale SUP1 bis SUP3 und ein Vorladesignal PC als Steuersignale in Antwort auf ein Modussignal MODEC aus. Das Modussignal MODEC ist ein Signal, um eine Kompensation eines Vorspannungspotentials zu geben, wenn die Leistung eingeschaltet wird. Der Potentialauswahlsignal- Erzeugungsbereich 52 gibt Auswahlsignale VBC0 bis VBC2 aus, und ein Fehlersignal FAIL, in Antwort auf das Ausgangssignal von dem Steuerbereich 50. Der Referenzpotentialgenerator 32C erzeugt eine Mehrzahl von Referenzpotentialen in Antwort auf das Aktivierungssignal SUP3, und wählt ein Vorspannungspotential VBIAS von der Mehrzahl von Referenzpotentialen in Antwort auf die Potentialauswahlsignale VBC0 bis VBC2 zur Ausgabe aus. Der Referenzspannungsgenerator 34 wird in Antwort auf das Aktivierungssignal SUP3 aktiviert, und gibt ein Referenzpotential VREF3 aus. Der Abwärtswandlungsbereich 36 wandelt ein Leistungsversorgungspotential EXTVDD basierend auf dem Referenzpotential VREF3 und dem Vorspannungspotential VBIAS abwärts, und gibt ein Leistungsversorgungspotential INTVDD aus.
Der Potentialauswahlsignal-Erzeugungsbereich 52 und der Referenzpotentialgenerator 32C bilden eine Kompensationsschaltung, die äquivalent zu der Schwellenwertkompensationsschaltung 32 gemäß Fig. 2 ist.
Da die Struktur des Abwärtswandlungsbereichs 36 genauso ist, wie die des Abwärtswandlers 36 gemäß Fig. 2, erfolgt keine erneute Beschreibung. Da die Struktur des Referenzpotentialgenerators 34 gleich der Struktur des Referenzpotentialgenerator 34 gemäß Fig. 2 ist, erfolgt ebenfalls keine Beschreibung davon.
Der Referenzpotentialgenerator 32C enthält einen Differenzverstärker 54, einen P-Kanal MOS-Transistor P26, einen Widerstand 10A und einen pnp-Transistor Qj. Der Differenzverstärker 54 vergleicht jeweilige Potentiale an den Knoten W42, W43 miteinander, und steuert ein Potential am Knoten W40. Der P-Kanal MOS- Transistor P26 ist zwischen einen Knoten, der ein Leistungsversorgungspotential EXTVDD erhält, und einen Knoten W41 geschaltet, und hat sein Gate mit dem Knoten W40 verbunden. Der Widerstand R10A ist zwischen den Knoten W41 und den Knoten W42 geschaltet, und der Emitter des pnp-Transistors Qj ist mit dem Knoten W42 verbunden, und dessen Basis und Kollektor sind mit dem Masseknoten verbunden. Das Rückgate des P-Kanal MOS- Transistors P26 ist mit dem Leistungsversorgungspotential EXTVDD gekoppelt.
Der Referenzpotentialgenerator 32C enthält ferner einen Widerstand R10, der zwischen die Knoten W41 und W43 geschaltet ist, einen Widerstand R9, der zwischen die Knoten W43 und W44 geschaltet ist, und s pnp-Transistoren Qj + 1 bis Qj + s, deren Emitter jeweils mit dem Knoten W44 verbunden sind, und deren Basis und Kollektor mit dem Masseknoten verbunden sind.
Der Referenzpotentialgenerator 32C enthält ferner vier Widerstände R11 bis R14, die in Reihe zwischen den Knoten W41 und den Masseknoten geschaltet sind, um ein Potential am Knoten W41 zu teilen. Der Widerstand R11 ist zwischen den Knoten W47 und den Masseknoten geschaltet. Der Widerstand R12 ist zwischen den Knoten W46 und W47 geschaltet. Der Widerstand R13 ist zwischen den Knoten W45 und W46 geschaltet. Der Widerstand R14 ist zwischen den Knoten W41 und W45 geschaltet.
Der Referenzpotentialgenerator 32C enthält ferner N-Kanal MOS- Transistoren N22, N23, N24, N25. Der N-Kanal MOS-Transistor N22 ist zwischen die Knoten W45 und W48 geschaltet, und empfängt ein Auswahlsignal VBC0 an seinem Gate. Der N-Kanal MOS-Transistor N23 ist zwischen die Knoten W46 und W48 geschaltet, und empfängt ein Auswahlsignal VBC1 an seinem Gate. Der N-Kanal MOS- Transistor N24 ist zwischen die Knoten W47 und W48 geschaltet, und empfängt an seinem Gate ein Auswahlsignal VBC2. Der N-Kanal MOS-Transistor N25 ist zwischen den Masseknoten und den Knoten W48 geschaltet, und empfängt an seinem Gate ein Fehlersignal FAIL. Das ausgewählte Vorspannungspotential VBIAS wird vom Knoten W48 ausgegeben.
Der Differenzverstärker 54 enthält einen P-Kanal MOS-Transistor P16, einen Widerstand R15 und einen N-Kanal MOS-Transistor N12. Der P-Kanal MOS-Transistor P16 hat seinen Sourceanschluß und seinen Rückgateanschluß mit dem Leistungsversorgungspotential EXTVDD verbunden, und seinen Gateanschluß und seinen Drainanschluß mit einem Knoten W37. Der Widerstand R15 und der N-Kanal MOS-Transistor N12 sind in Reihe zwischen den Knoten W37 und den Masseknoten geschaltet. Das Aktivierungssignal SUP3 wird an das Gate des N-Kanal MOS-Transistors N12 angelegt.
Der Differenzverstärker 54 enthält fernen einen P-Kanal MOS- Transistor P17, einen P-Kanal MOS-Transistor P13, einen N-Kanal MOS-Transistor N10, einen P-Kanal MOS-Transistor P14 und einen N-Kanal MOS-Transistor N11. Der P-Kanal MOS-Transistor P17 hat seinen Sourceanschluß und seinen Rückgateanschluß mit dem Leistungsversorgungspotential EXTVDD gekoppelt, sein Gate mit einem Knoten W37 und seinen Drainanschluß mit dem Knoten W38. Der Rückgateanschluß und der Sourceanschluß des P-Kanal MOS- Transistors P13 sind mit dem Knoten W38 verbunden, und dessen Gate und dessen Drain sind mit einem Knoten W39 verbunden. Der N-Kanal MOS-Transistor N10 hat seinen Drainanschluß mit dem Knoten W39 verbunden, seinen Gateanschluß mit dem Knoten W42 und seinen Sourceanschluß mit dem Masseknoten. Der P-Kanal MOS- Transistor P14 hat seinen Rückgateanschluß und seinen Sourceanschluß mit dem Knoten W38 verbunden, seinen Gateanschluß mit dem Knoten W39 und seinen Drainanschluß mit dem Knoten W40. Der Drainanschluß des N-Kanal MOS-Transistors N11 ist mit dem Knoten W40 verbunden, dessen Gateanschluß mit dem Knoten W43 und dessen Sourceanschluß mit dem Masseknoten.
Ähnlich wie der Referenzpotentialgenerator 34 gemäß Fig. 2 ist der Referenzpotentialgenerator 32C derart ausgelegt, daß die Potentiale an den Knoten W45 bis W47 weniger anfällig sind für eine Änderung in Abhängigkeit von der Leistungsversorgungsspannung, einer Prozeßänderung und der Temperatur. Wenn irgendeiner der Transistoren N22 bis N24 eingeschaltet wird, wird die Ausgangsspannung wie folgt bestimmt:

a) Wenn der Transistor N22 eingeschaltet ist
b) Wenn der Transistor N23 eingeschaltet ist
c) Wenn der Transistor N24 eingeschaltet ist

Die Widerstände R10A, R10, R9 sind aus dem gleichen Material gebildet. Die Widerstände R10A, R10 haben den gleichen Widerstandswert. R10/R9 ist derart bestimmt, daß ∂VBIAS/∂T = 0.
Die Widerstände R11, R12, R13, R14 sind aus dem gleichen Material gebildet. Das Material der Widerstände R11, R12, R13, R14 ist derart bestimmt, daß das Vorspannungspotential VBIAS die oben genannten Gleichungen erfüllt, also derart, daß das Vorspannungspotential VBIAS gleich 0,9 V, 0,8 V, 0,7 V ist, wenn die Transistoren N22, N23, N24 jeweils eingeschaltet sind.
Fig. 6 zeigt ein Schaltungsdiagramm der Struktur des Potentialauswahlsignal-Generatorbereichs 52 gemäß Fig. 5.
Wie in Fig. 6 gezeigt, enthält der Potentialauswahlsignal- Generatorbereich 52, eine Vorverarbeitungsschaltung 62, Register 64, 66, 68 und eine Logikschaltung 70. Die Vorverarbeitungsschaltung 62 führt eine Vorverarbeitung gemäß dem Ausgangssignal des Steuerbereichs 50 durch. Die Register 64, 66, 68 empfangen jeweils Ausgangssignale CPO0 bis CPO2 der Vorverarbeitungsschaltung 62. Die Logikschaltung 70 empfängt jeweilige Ausgangssignale CPR0, CPR1, CPR2 der Register 64, 66, 68 und gibt Signale ROU, ROL, ein Fehlersignal FAIL und Auswahlsignale VBC0 bis VBC2 aus.
Die Vorverarbeitungsschaltung 62 enthält einen Referenzpotentialgenerator 72, einen Pegelwandler 74 und einen Referenzpotentialgenerator 76. Der Referenzpotentialgenerator 72 wird in Antwort auf das Aktivierungssignal SUP1 aktiviert und gibt ein Referenzpotential VREF1 (zum Beispiel 1,2 V) aus. Der Pegelwandler 74 wandelt den Pegel des Referenzpotentials VREF1 und gibt Potentiale VRB0 (zum Beispiel 0,9 V), VBD1 (zum Beispiel 0,8 V) und VBD2 (zum Beispiel 0,7 V) aus. Der Referenzpotentialgenerator 76 wird in Antwort auf das Aktivierungssignal SUP2 aktiviert und gibt ein Referenzpotential VREF2 aus (zum Beispiel 1,5 V).
Die Struktur der Referenzpotentialgeneratoren 72, 76 ist die gleiche, wie die des Referenzpotentialgenerators 34 gemäß Fig. 2 mit Ausnahme des Verhältnisses zwischen den Widerständen R3 und R4.
Die Vorverarbeitungsschaltung 62 enthält ferner einen P-Kanal MOS-Transistor P18, einen Kondensator C1 und einen N-Kanal MOS- Transistor N3D0. Der P-Kanal MOS-Transistor P18 ist zwischen einen Knoten, der das Leistungsversorgungspotential EXTVDD empfängt, und einen Knoten W50 geschaltet, und empfängt ein Vorladesignal PC an seinem Gate. Der Kondensator C1 ist zwischen den Knoten W50 und den Masseknoten geschaltet. Der N-Kanal MOS- Transistor N3D0 ist zwischen den Knoten W50 und den Masseknoten geschaltet, und empfängt an seinem Gate ein Potential VBD0. Der Kondensator C1 hat den gleichen Kapazitätswert, wie die Kondensatoren C2, C3, wie im folgenden beschrieben wird.
Die Vorverarbeitungsschaltung 62 enthält ferner einen P-Kanal MOS-Transistor P19, einen Kondensator C2 und einen N-Kanal MOS- Transistor N3D1. Der P-Kanal MOS-Transistor P19 ist zwischen den Knoten, der das Leistungsversorgungspotential EXTVDD empfängt, und einen Knoten W51 geschaltet, und empfängt ein Vorladesignal PC an seinem Gate. Der Kondensator C2 ist zwischen den Knoten W51 und den Masseknoten geschaltet. Der N-Kanal MOS-Transistor N3D1 ist zwischen den Knoten W51 und den Masseknoten geschaltet, und empfängt an seinem Gate ein Potential VBD1.
Die Vorverarbeitungsschaltung 62 enthält ferner einen P-Kanal MOS-Transistor P20, einen Kondensator C3 und einen N-Kanal MOS- Transistor N3D2. Der P-Kanal MOS-Transistor P20 ist zwischen den Knoten, der das Leistungsversorgungspotential EXTVDD empfängt, und einen Knoten W52 geschaltet, und empfängt an seinem Gate ein Vorladesignal PC. Der Kondensator C3 ist zwischen den Knoten W52 und den Masseknoten geschaltet. Der N-Kanal MOS-Transistor N3D2 ist zwischen den Knoten W52 und den Masseknoten geschaltet, und empfängt an seinem Gate ein Potential VBD2.
Die Vorverarbeitungsschaltung 62 enthält ferner drei N-Kanal MOS-Transistoren N15 und Komparatoren CP0, CP1, CP2. Die N-Kanal MOS-Transistoren N15 koppeln jeweils die Knoten W50, W51, W52 mit dem Massepotential gemäß einem Datenrücksetzsignal DRST. Der Komparator CP0 hat seinen negativen Eingangsknoten mit dem Knoten W50 verbunden, und empfängt das Referenzpotential VREF2 an seinem positiven Eingangsknoten, und gibt ein Signal CPO0 aus. Der Komparator CP1 hat seinen negativen Eingangsknoten mit dem Knoten W51 verbunden, und empfängt das Referenzpotential VREF2 an seinem positiven Eingangsknoten, und gibt ein Signal CPO1 aus. Der Komparator CPO2 hat seinen negativen Eingangsknoten mit dem Knoten W52 verbunden, und empfängt ein Referenzpotential VREF2 an seinem positiven Eingangsknoten, und gibt ein Signal CPO2 aus. Die Komparatoren CP0 bis CP2 werden in Antwort auf das Aktivierungssignal SUP2 aktiviert.
Fig. 7 zeigt ein Schaltungsdiagramm eines Beispiels der Struktur des Pegelwandlers 74 gemäß Fig. 6.
Wie in Fig. 7 gezeigt, enthält der Pegelwandler 74 Widerstände R15, R16, R17, R18. Der Widerstand R18 ist zwischen einen Knoten W61, der das Referenzpotential VREF1 empfängt und einen Knoten W62, an der das Potential VBD2 ausgegeben wird, geschaltet. Der Widerstand R17 ist zwischen den Knoten W62 und einen Knoten W63, der das Potential VBD1 ausgibt, geschaltet. Der Widerstand R16 ist zwischen den Knoten W63 und einen Knoten W64, an dem das Potential VBD0 ausgegeben wird, geschaltet. Der Widerstand R15 ist zwischen den Knoten W64 und dem Masseknoten geschaltet. Die Widerstände R15, R16, R17, R18 sind vorzugsweise aus dem gleichen Material gebildet, so daß sie durch eine Prozeßänderung und durch die Temperatur nicht beeinflußt werden.
Fig. 8 zeigt ein Schaltungsdiagramm der Struktur des Komparators CP0 gemäß Fig. 6.
Wie in Fig. 8 gezeigt, enthält der Komparator CP0 P-Kanal MOS- Transistoren 82, 84 und N-Kanal MOS-Transistoren 86, 88, 90. Der P-Kanal MOS-Transistor 82 hat seinen Sourceanschluß und Rückgateanschluß mit einem Knoten W71 verbunden, der ein Leistungsversorgungspotential EXTVDD empfängt, und dessen Gateanschluß und Drainanschluß sind mit einem Knoten W72 verbunden. Der N-Kanal MOS-Transistor 86 ist zwischen die Knoten W72 und W74 geschaltet, und dessen Gate ist mit einem Eingangsknoten +IN verbunden. Der P-Kanal MOS-Transistor 84 hat seinen Sourceanschluß und seinen Rückgateanschluß mit dem Knoten W71 verbunden, dessen Gateanschluß ist mit dem Knoten W72 verbunden, und dessen Drainanschluß mit dem Knoten W73. Der N-Kanal MOS-Transistor 88 ist zwischen die Knoten W73 und W74 geschaltet, und dessen Gate ist mit einem Eingangsknoten -IN verbunden. Der N-Kanal MOS- Transistor 90 ist zwischen den Knoten W74 und den Masseknoten geschaltet, und empfängt ein Aktivierungssignal SUP2 an seinem Gate. Der Knoten W73 dient als Ausgangsknoten des Komparators, und am Knoten W73 wird ein Signal CPO0 ausgegeben.
Die Komparatoren CP1, CP2 gemäß Fig. 6 haben die gleiche Struktur, wie der Komparator CP0 gemäß Fig. 8, mit Ausnahme der Signale CPO1 und CPO2, die jeweils anstelle des Signals CPO0 ausgegeben werden.
Fig. 9 zeigt ein Schaltungsdiagramm der Struktur des Registers 64 gemäß Fig. 6.
Wie in Fig. 9 gezeigt, enthält der Widerstand 64 einen N-Kanal MOS-Transistor 92 und Inverter 96, 98, 100. Der N-Kanal MOS- Transistor 92 ist zwischen einen Knoten W75, der das Signal CPO0 empfängt, und einen Knoten W76 geschaltet, und empfängt an seinem Gate ein Aktivierungssignal SUP2. Der Inverter 96 hat seinen Eingang mit dem Knoten W76 verbunden, und dessen Ausgang ist mit einem Knoten W77 verbunden. Der Eingang des Inverters 98 ist mit dem Knoten W77 verbunden, und dessen Ausgang mit dem Knoten W76. Der Eingang des Inverters 100 ist mit dem Knoten W77 verbunden, und der Inverter 100 gibt ein Ausgangssignal CPR0 aus.
Da die Register 66, 68 gemäß Fig. 6 die gleiche Struktur aufweisen, wie das Register 64, mit Ausnahme ihrer Bezeichnungen der Eingangs- und Ausgangssignale, erfolgt keine erneute Beschreibung.
Im folgenden wird der Betrieb und die Struktur der Logikschaltung 70 gemäß Fig. 6 beschrieben.
Fig. 10 zeigt eine Wahrheitstabelle, die die Eingangs- /Ausgangswerte der Logikschaltung 70 zeigt.
Wie in Fig. 10 gezeigt, empfängt die Logikschaltung 70 (CPR2, CPR1, CPR0) und gibt Signale (VBC2, VBC1, VBC0, ROU, ROL, FAIL) aus.
Wenn die Logikschaltung 70 (000) empfängt, gibt sie (001100) aus. In ähnlicher Weise ist die Beziehung zwischen dem Eingang und dem Ausgang der Logikschaltung 70 wie folgt:
Wenn die Logikschaltung 70 (001) erhält, gibt sie (001000) aus;
wenn die Logikschaltung 70 (010) erhält, gibt sie (XXXXX1) aus;
wenn die Logikschaltung 70 (011) erhält, gibt sie (XXXXX1) aus;
wenn die Logikschaltung 70 (100) erhält, gibt sie (100000) aus;
wenn die Logikschaltung 70 (101) erhält, gibt sie (XXXXX1) aus;
wenn die Logikschaltung 70 (110) erhält, gibt sie (010000) aus; und
wenn die Logikschaltung 70 (111) erhält, gibt sie (100010) aus.
Die Logikschaltung 70 kann irgendeine Struktur aufweisen, so lange sie diese Wahrheitstabelle erfüllt.
Die Wahrheitstabelle der Logikschaltung 70 ist durch folgende logische Ausdrücke gegeben:
Fig. 11 zeigt ein Schaltungsdiagramm eines Beispiels der Struktur der Logikschaltung 70, die die Wahrheitstabelle gemäß Fig. 10 erfüllt.
Wie in Fig. 11 gezeigt, enthält die Logikschaltung 70 Inverter 102, 104, 106, eine NAND-Schaltung 108 mit drei Eingängen, einen Inverter 110, eine NAND-Schaltung 112 und einen Inverter 114. Die Inverter 102, 104, 106 invertieren jeweils die Signale CPR0, CPR1, CPR2. Die NAND-Schaltung 108 mit drei Eingängen empfängt das Ausgangssignal des Inverters 102 und Signale CPR1, CPR2. Der Inverter 110 invertiert das Ausgangssignal der NAND-Schaltung 108 und gibt ein Signal VBC1 aus. Die NAND-Schaltung 112empfängt das Ausgangssignal des Inverters 104 und das Ausgangssignal des Inverters 106. Der Inverter 114 invertiert das Ausgangssignal der NAND-Schaltung 112 und gibt ein Signal VBC0 aus.
Die Logikschaltung 70 enthält ferner NAND-Schaltungen 116, 118 mit drei Eingängen, eine NOR-Schaltung 120 und einen Inverter 122. Die NAND-Schaltung 116 mit drei Eingängen empfängt die jeweiligen Ausgangssignale der Inverter 102 und 104 und das Signal CPR2. Die NAND-Schaltung 118 mit drei Eingängen empfängt die Signale CPR0, CPR1 und CPR2. Die NOR-Schaltung 120 empfängt die jeweiligen Ausgangssignale der NAND-Schaltungen 116, 118. Der Inverter 112 invertiert das Ausgangssignal der NOR-Schaltung 120 und gibt ein Signal VBC2 aus.
Die Logikschaltung 70 enthält ferner eine NAND-Schaltung 124 mit drei Eingängen, einen Inverter 126, eine NAND-Schaltung 128 mit drei Eingängen, einen Inverter 130, eine NAND-Schaltung 132, eine NAND-Schaltung 134 mit drei Eingängen, eine NOR-Schaltung 136 und einen Inverter 138. Die NAND-Schaltung 124 mit drei Eingängen empfängt die jeweiligen Ausgangssignale der Inverter 102, 104 und 106. Der Inverter 126 invertiert das Ausgangssignal der NAND-Schaltung 124 und gibt ein Signal ROU aus. Die NAND- Schaltung 128 mit drei Eingängen empfängt die Signale CPR0, CPR1 und das Ausgangssignal des Inverters 106. Der Inverter 130 invertiert das Ausgangssignal der NAND-Schaltung 128 und gibt ein Signal ROL aus. Die NAND-Schaltung 132 empfängt die jeweiligen Ausgangssignale der Inverter 104 und 106. Die NAND-Schaltung 134 mit drei Eingängen empfängt die Signale CPR0, CPR1, CPR2. Die NOR-Schaltung 136 erhält die jeweiligen Ausgangssignale der NAND-Schaltungen 132 und 134. Der Inverter 138 invertiert das Ausgangssignal der NOR-Schaltung 136 und gibt ein Fehlersignal FAIL aus.
Im folgenden wird das Auswählen des Vorspannungspotentials VBIAS unter Bezugnahme auf die Fig. 5 und 6 beschrieben. Das vierte Ausführungsbeispiel ist durch die Transistoren N3D0 bis N3D2 gekennzeichnet. Die Transistoren N3D0 bis N3D2 sind Replikatransistoren, die die gleiche Größe und die gleichen Eigenschaften aufweisen, wie der N-Kanal MOS-Transistor N3 in dem Abwärtswandlungsbereich 36 gemäß Fig. 5. Die Transistoren N3D0 bis N3D2 sind so nahe wie möglich am N-Kanal MOS-Transistor N3 angeordnet.
Die Komparatoren CP0 bis CP2 vergleichen die Potentiale an den Knoten W50, W51, W52 jeweils mit dem Referenzpotential VREF2. Die Knoten W50, W51, W52 werden zuerst vorgeladen, und dann durch die Transistoren N3D0 bis N3D2 jeweils entladen.
Fig. 12 zeigt ein Flußdiagramm einer Ausführungsfolge gemäß dem vierten Ausführungsbeispiel.
Wie in den Fig. 6 und 12 gezeigt, wird in Schritt S1 die Leistung eingeschaltet. In Schritt S2 wird der Operationsmodus auf einen Vorspannungsstrom-Kompensationsmodus gesetzt, und die Schwellenwertspannung Vth des N-Kanal MOS-Transistors N3 wird überwacht, indem die Replikatransistoren N3D0 bis N3D2 verwendet werden. Das Überwachungsergebnis wird in den Registern 64, 66, 68 gehalten.
In Schritt S3 wird die Vorverarbeitungsschaltung 62 ausgeschaltet, um Leistung zu sparen. Der Pegel des Ausgangssignals VBIAS des Referenzpotentialgenerators 32C wird basierend auf dem in den Registern 64 bis 68 gespeicherten Überwachungsergebnis gesteuert.
In Schritt S4 wird das Schalten zwischen dem Standby-Zustand und einem aktiven Zustand vorbereitet oder durchgeführt.
Fig. 13 zeigt eine Impulsübersicht der Operation gemäß dem vierten Ausführungsbeispiel.
Wie in den Fig. 5 und 13 gezeigt, steigt ein Modussignal MODEC auf H-Pegel zum Zeitpunkt t1. In Antwort darauf führt die Steuerschaltung 50 eine vorgeschriebene Operation durch.
Ein Datenrücksetzsignal DRST steigt in der Zeitperiode zwischen t1 und t2 auf H-Pegel. In Antwort darauf wird der N-Kanal MOS- Transistor N15 gemäß Fig. 6 eingeschaltet, und die Knoten W50, W51, W52 werden mit dem Massepotential gekoppelt.
Ein Vorladesignal PC wird zum Zeitpunkt t2 auf L-Pegel gesetzt. In Antwort darauf werden die Transistoren P18, P19, P20 eingeschaltet, und die Knoten W50, W51, W52 werden mit dem Leistungsversorgungspotential EXTVDD vorgeladen. Es sei angenommen, daß das Leistungsversorgungspotential EXTVDD beispielsweise 3 V beträgt.
Zum Zeitpunkt t3 wird ein Aktivierungssignal SUP1 auf H-Pegel gesetzt, und das Vorladesignal PC wird auf H-Pegel gesetzt. Mit anderen Worten wird die Zeitperiode zwischen den Zeitpunkten t2 und t3 als eine Vorladezeitperiode eingestellt. Wenn das Aktivierungssignal SUP1 auf H-Pegel ansteigt, wird der Referenzpotentialgenerator 72 aktiviert und erzeugt ein Referenzpotential VREF1 (1,2 V). Der Pegelwandler 74 erzeugt die Potentiale VBD0 (0,9 V), VBD1 (0,8 V), VBD2 (0,7 V) basierend auf dem Referenzpotential VREF1. Die jeweiligen Widerstandswerte der Widerstände R15 bis R18 gemäß Fig. 7 werden derart bestimmt, daß derartige Potentiale ausgegeben werden.
Die Zeitperiode zwischen den Zeitpunkten t3 und t4 wird als eine Vorladezeitperiode gesetzt. Von den Replikatransistoren N3D0 bis N3D2, die jeweils die Potentiale VBD0 bis VBD2 empfangen, wird ein Transistor, dessen Gatepotential eine Schwellenwertspannung übersteigt, eingeschaltet. Von den Knoten W50 bis W52 wird ein Knoten, der mit dem eingeschalteten Transistor verbunden ist, entladen.
Ein Aktivierungssignal SUP2 geht zum Zeitpunkt t4 auf H-Pegel. In Antwort darauf wird der Referenzpotentialgenerator 76 aktiviert und erzeugt ein Referenzpotential VREF2 (1,5 V). Zum gleichen Zeitpunkt werden die Komparatoren CP0, CP1, CP2 aktiviert, und diese vergleichen die Potentiale an den Knoten W50, W51, W52 jeweils mit dem Referenzpotential VREF2. Das Ausgangssignal eines Komparators, der mit einem Knoten verbunden ist, der auf das Referenzpotential VREF2 oder ein kleineres Potential entladen ist, geht auf H-Pegel.
Fig. 13 zeigt den FAIL, bei dem die Schwellenwertspannung Vthn für 0,8 V überwacht wird.
In diesem FAIL werden die Knoten W51, W52 entladen, und der Knoten W50 wird in dem vorgeladenen Zustand gehalten. Entsprechend gehen die Ausgangssignale CPO1, CPO2 der Komparatoren CP1, CP2 auf H-Pegel. Die Signale CPO0, CPO1, CPO2 werden jeweils an die Register 64, 66, 68 gemäß Fig. 6 angelegt. Die Signale CPR0 bis CPR2 ändern sich jeweils in gleicher Weise wie die Signale CPO0 bis CPO2.
Zum Zeitpunkt t5 werden die Aktivierungssignale SUP1, SUP2 auf L-Pegel gesetzt, und die Vorverarbeitungsschaltung 62 wird ausgeschaltet. Da die N-Kanal MOS-Transistoren, die jeweils in den Eingangsbereichen der Register 64, 66, 68 bereitgestellt sind, ausgeschaltet sind, werden die Signale CPR0 bis CPR2 in dem verriegelten Zustand gehalten, und gehen folglich nicht verloren.
Die Logikschaltung 70 gibt Signale VBC0 bis VBC2, ROU, ROL, FAIL basierend auf den Signalen CPR0 bis CPR2 entsprechend der Wahrheitstabelle gemäß Fig. 10 aus. Das Signal ROU ist ein Bereichsüber-Signal, und wird aktiviert, wenn kein Komparator einen H-Pegel ausgibt. In diesem FAIL wird das Signal VBC0 auf H- Pegel gesetzt, so daß das Vorspannungspotential VBIAS maximal wird. Das Signal ROL ist ein Bereichsunter-Signal, und wird aktiviert, wenn jeder Komparator einen H-Pegel ausgibt. In diesem FAIL wird das Signal VBC2 auf H-Pegel gesetzt, so daß das Vorspannungspotential VBIAS minimal wird.
Das Fehlersignal FAIL ist ein Signal, das aktiviert wird, wenn eine Situation auftritt, die nicht auftreten kann bzw. darf, wenn der Modus normal arbeitet, wie etwa wenn die Signale CPR1, CPR2 beide auf L-Pegel sind, sowie wenn das Signal CPR0 auf H- Pegel ist. Nach einem Zurücksetzen des Systems in Antwort auf das Signal FAIL wird der Vorspannungsstromkompensationsmodus erneut durchgeführt.
Wenn das Signal FAIL auf H-Pegel geht, wird der Transistor N25 gemäß Fig. 5 eingeschaltet, und das Vorspannungspotential VBIAS fällt auf das Massepotential ab.
In diesem FAIL sei angenommen, daß die Signale CPR1, CPR2 beide auf H-Pegel sind, und daß das Signal CPR0 auf L-Pegel ist. Folglich werden die Signale ROU, ROL, FAIL nicht aktiv. In diesem FAIL geht das Signal VBC1 auf H-Pegel, und der Transistor N23 wird eingeschaltet.
Zum Zeitpunkt t6 wird das Aktivierungssignal SUP3 auf H-Pegel gesetzt, und der Referenzpotentialgenerator 32C aktiviert. Der Referenzpotentialgenerator 32C ist im wesentlichen genauso aufgebaut, wie der Referenzpotentialgenerator 34 gemäß Fig. 2, mit der Ausnahme, daß in dem Ausgabebereich weiter ein Auswähler angeordnet ist.
Darüber hinaus wird der Referenzpotentialgenerator 34 aktiviert, und dieser erzeugt ein Referenzpotential VREF3 (0,9 V).
In Abhängigkeit davon, welches der Signale VBC0 bis VBC2 auf H- Pegel geht, wird das Ausgangswiderstandsverhältnis des Referenzpotentialgenerators 32C ausgewählt, und der Pegel des Vorspannungspotentials VBIAS geändert. Im folgenden wird vereinfacht angenommen, daß das Vorspannungspotential VBIAS auf den gleichen Pegel eingestellt ist, wie eines der Potentiale VBD0 bis VBD2, die von dem Pegelwandler 74 gemäß Fig. 6 ausgegeben werden.
Unter der Vorrausetzung, daß der N-Kanal MOS-Transistor N23 zum Zeitpunkt t6 eingeschaltet ist, wird das Vorspannungspotential VBIAS auf 0,8 V gesetzt. Wenn das Schwellenwertpotential Vthn mit 0,1 V unter dem oben genannten FAIL überwacht wird, geht das Signal CPR2 gemäß Fig. 6 auf H-Pegel, und die Signale CPR0, CPR1 gehen auf L-Pegel. Folglich geht das Signal VBC2 auf H- Pegel, und der N-Kanal MOS-Transistor N24 wird eingeschaltet. Als Ergebnis wird ein Vorspannungspotential VBIAS von 0,7 V erzeugt.
Andererseits, wenn die Schwellenwertspannung Vthn mit 0,1 V über dem oben genannten FAIL überwacht wird, gehen die Signale CPR0 bis CPR2 auf L-Pegel. Folglich geht das Signal VBC0 auf H-Pegel, und der N-Kanal MOS-Transistor N24 wird eingeschaltet. Als Ergebnis wird ein Vorspannungspotential VBIAS von 0,9 V erzeugt.
Da der Pegelwandler 74 gemäß Fig. 6 nur drei Ausgänge aufweist, ist nicht bekannt, ob die Schwellenwertspannung Vthn um 0,1 V oder um 0,2 V erhöht ist. Dieses Problem wird jedoch gelöst, indem ein Pegelwandler 74 verwendet wird, der eine größere Anzahl von Ausgängen aufweist, und indem eine Struktur entsprechend einem derartigen Pegelwandler 74 geschaffen wird. Der Pegel des Vorspannungspotentials VBIAS kann somit gemäß einer Änderung der Schwellenwertspannung Vthn geändert werden.
Gemäß dem vierten Ausführungsbeispiel wird das Vorspannungspotential VBIAS auf den gleichen Pegel eingestellt wie eines der Potentiale VBD0 bis VBD2. Die Erfindung ist jedoch nicht auf diesen FAIL beschränkt, und das Vorspannungspotential VBIAS kann ebenso auf einen Pegel eingestellt sein, der bezüglich dem Potential VBD0 bis VBD2 versetzt ist, oder auf einen Pegel des Potentials VBD0 bis VBD2, der mit einem vorgeschriebenen Faktor multipliziert ist. Obwohl in diesem FAIL der Vorladepegel ein Leistungsversorgungspotential EXTVDD ist, ist die Erfindung nicht darauf beschränkt, und alternativ kann irgendein Zwischenpotential verwendet werden.
Da ein entsprechendes Vorspannungspotential VBIAS erzeugt wird, und ein Vorspannungsstrom Ibias, der nicht von der Schwellenwertspannung Vthn beeinflußt ist, durch den Differenzverstärker 40 des Abwärtswandlerbereichs 36 fließt, wird ein Leistungsversorgungspotential INTVDD von 1,8 V erhalten. In diesem FAIL ist das Widerstandsverhältnis R6/R5 = 1.

Fünftes Ausführungsbeispiel

Gemäß dem vierten Ausführungsbeispiel wurde eine Mehrzahl von Replikatransistoren benötigt. Folglich hat sich der Bereich vergrößert. Darüber hinaus besteht in diesem FAIL die Möglichkeit, daß eine Fehlanordnung zwischen dem Transistor N3 und den Replikatransistoren auftreten kann.
Diese Probleme werden gelöst, indem nur ein Replikatransistor verwendet wird, und indem die Schwellenwertspannung Vthn zeitlich überwacht wird.
Fig. 14 zeigt ein Schaltungsdiagramm der Struktur eines Spannungsabwärtswandlers 24D gemäß dem fünften Ausführungsbeispiel der Erfindung.
Wie in Fig. 14 gezeigt, enthält der Spannungsabwärtswandler 24D einen Steuerbereich 50D, einen Potentialauswahlsignal- Erzeugungsbereich 52D, einen Referenzpotentialgenerator 32D, einen Referenzpotentialgenerator 34 und einen Abwärtswandlungsbereich 36. Der Steuerbereich 50D gibt Signale TCLK, PC, SUP1 bis SUP3 in Antwort auf ein Modussignal MODEC aus. Der Potentialauswahlsignal-Erzeugungsbereich 52D empfängt das Ausgangssignal des Steuerbereichs 50D und gibt Auswahlsignale VBC0 bis VBC2 und ein Signal RO aus. Der Potentialauswahlsignal-Erzeugungsbereich 52D gibt ebenfalls ein Signal CPR an den Steuerbereich 50D aus. Der Referenzpotentialgenerator 32D wird in Antwort auf das Signal SUP3 aktiviert, und gibt ein Vorspannungspotential VBIAS gemäß den Auswahlsignalen VBC0 bis VBC2. Der Referenzpotentialgenerator 34 wird in Antwort auf das Signal SUP3 aktiviert, und gibt ein Referenzpotential VREF3 aus. Der Abwärtswandlungsbereich 36 wandelt das Leistungsversorgungspotential EXTVDD gemäß dem Referenzpotential VREF3 und dem Vorspannungspotential VBIAS abwärts, und gibt ein Leistungsversorgungspotential INTVDD aus.
In der Struktur gemäß Fig. 14 bilden der Potentialauswahlsignal-Erzeugungsbereich 52D und der Referenzpotentialgenerator 32D eine Kompensationsschaltung, die äquivalent zu der Schwellenwertspannungskompensationsschaltung 32 gemäß Fig. 1 ist, wie im Falle gemäß Fig. 5.
Da der Abwärtswandlungsbereich 36 die gleiche Struktur aufweist, wie der Abwärtswandlungsbereich 36 gemäß Fig. 2, erfolgt keine erneute Beschreibung. Da der Referenzpotentialgenerator 34 die gleiche Struktur aufweist wie der Referenzpotentialgenerator 34 gemäß Fig. 2, erfolgt keine erneute Beschreibung davon. Der Referenzpotentialgenerator 32D hat die gleiche Struktur wie der Referenzpotentialgenerator 32C gemäß Fig. 5, mit Ausnahme des Transistors N25, der weggelassen ist.
Fig. 15 zeigt ein Schaltungsdiagramm der Struktur des Potentialauswahlsignal-Erzeugungsbereichs 52D gemäß Fig. 14.
Wie in Fig. 15 gezeigt, enthält der Potentialauswahlsignal- Erzeugungsbereich 52D eine Vorverarbeitungsschaltung 142, Register 144, 146, 148 und eine Logikschaltung 150. Die Vorverarbeitungsschaltung 142 arbeitet eine vorgeschriebene Zeitperiode nach dem Einschalten von Leistung. Die Vorverarbeitungsschaltung 142 führt Überwachungsoperationen zur Kompensation eines Vorspannungspotentials VBIAS durch. Die Register 144, 146, 148 halten jeweils Ausgangssignale CPO0, ZÄHLUNG1, ZÄHLUNG0 der Vorverarbeitungsschaltung 142. Die Logikschaltung 150 empfängt Ausgangssignale CPR, ZÄHLUNG1R, ZÄHLUNG0R der Register 144, 146, 148 und gibt Auswahlsignale VBC0 bis VBC2 und ein Signal RO aus.
Die Vorverarbeitungsschaltung 142 unterscheidet sich von der Vorverarbeitungsschaltung 62 gemäß Fig. 6 dadurch, daß die Anzahl an Replikatransistoren und die Anzahl von Komparatoren für einen aufeinanderfolgenden Vergleich entsprechend reduziert ist.
Speziell enthält die Vorverarbeitungsschaltung 142 einen Referenzpotentialgenerator 72, einen Pegelwandler 154, einen Zähler 158 und einen Referenzpotentialgenerator 76. Der Referenzpotentialgenerator 72 wird in Antwort auf das Aktivierungssignal SUP1 aktiviert, und gibt ein Referenzpotential VREF1 (zum Beispiel 1,2 V) aus. Der Pegelwandler 154 wandelt den Pegel des Referenzpotentials VREF1 und gibt ein Potential VBD aus. Der Zähler 158 ändert einen Zählwert in Antwort auf das Taktsignal TCLK. Der Referenzpotentialgenerator 76 wird in Antwort auf das Aktivierurigssignal SUP2 aktiviert, und gibt ein Referenzpotential VREF2 aus.
Die Vorverarbeitungsschaltung 142 enthält fernen einen P-Kanal MOS-Transistor P18, einen Kondensator C1, einen N-Kanal MOS- Transistor N15, einen N-Kanal MOS-Transistor N3D0 und einen Komparator CP0. Der P-Kanal MOS-Transistor P18 ist zwischen einen Knoten, der das Leistungsversorgungspotential EXTVDD erhält und einen Knoten W50 geschaltet, und empfängt ein Vorladesignal PC an seinem Gate. Der Kondensator C1 ist zwischen den Knoten W50 und den Masseknoten geschaltet. Der N-Kanal MOS-Transistor N15 ist zwischen den Knoten W50 und den Masseknoten geschaltet, und empfängt an seinem Gate ein Datenrücksetzsignal DRST. Der N- Kanal MOS-Transistor N3D0 ist zwischen den Knoten W50 und den Masseknoten geschaltet, und empfängt an seinem Gate ein Potential VBD. Der Komparator CP0 wird in Antwort auf das Aktivierungssignal SUP2 aktiviert, und vergleicht ein Potential am Knoten W50 mit einem Referenzpotential VREF und gibt ein Signal CPO0 aus.
Der N-Kanal MOS-Transistor N3D0 ist ein Replikatransistor des N- Kanal MOS-Transistors N3, der als eine Stromquelle in dem Abwärtswandlungsbereich 36 gemäß Fig. 14 dient. Entsprechend sind die N-Kanal MOS-Transistoren N3D0, N3 nahe beieinander angeordnet und haben die gleiche Größe, so daß sie die gleichen Eigenschaften aufweisen.
Fig. 16 zeigt ein Schaltungsdiagramm der Struktur des Pegelwandlers 154 gemäß Fig. 15.
Wie in Fig. 16 gezeigt, wählt der Pegelwandler 154 ein Ausgangspotential des Pegelwandlers 74 nach Fig. 7 gemäß den Signalen ZÄHLUNG0R, ZÄHLUNG1R zur Ausgabe aus.
Speziell enthält der Pegelwandler 154 einen Widerstand R18, der zwischen die Knoten W61 und W62 geschaltet ist, und einen Widerstand R17, der zwischen die Knoten W62 und W63 geschaltet ist, einen Widerstand R16, der zwischen die Knoten W63 und W64 geschaltet ist, und einen Widerstand R15, der zwischen den Knoten W64 und den Masseknoten geschaltet ist. Die Widerstände R15, R16, R17, R18 sind vorzugsweise aus dem gleichen Material gebildet, so daß sie durch eine Prozeßänderung und die Temperatur nicht beeinflußt werden.
Der Pegelwandler 154 enthält ferner Inverter 162, 164, eine NAND-Schaltung 166, einen Inverter 168, eine NAND-Schaltung 170, einen Inverter 172, eine NAND-Schaltung 174 und einen Inverter 176. Die Inverter 162, 164 invertieren jeweils die Signale ZÄHLUNG0R, ZÄHLUNG1R. Die NAND-Schaltung 166 empfängt die Signale ZÄHLUNG0R, ZÄHLUNG1R. Der Inverter 168 invertiert das Ausgangssignal der NAND-Schaltung 166. Die NAND-Schaltung 170 empfängt das Ausgangssignal des Inverters 162 und das Signal ZÄHLUNG1R. Der Inverter 172 invertiert das Ausgangssignal der NAND-Schaltung 170. Die NAND-Schaltung 174 empfängt das Signal ZÄHLUNG0R und das Ausgangssignal des Inverters 164. Der Inverter 176 invertiert das Ausgangssignal der NAND-Schaltung 174.
Der Pegelwandler 154 enthält ferner N-Kanal MOS-Transistoren N33, N34, N35. Der N-Kanal MOS-Transistor N35 ist zwischen die Knoten W62 und W82 geschaltet, und empfängt das Ausgangssignal des Inverters 168 an seinem Gate. Der N-Kanal MOS-Transistor N34 ist zwischen die Knoten W63 und W82 geschaltet, und empfängt an seinem Gate das Ausgangssignal des Inverters 172. Der N-Kanal MOS-Transistor N33 ist zwischen die Knoten W64, W82 geschaltet, und empfängt das Ausgangssignal des Inverters 176 an seinem Gate. Das Potential VBD wird am Knoten W82 ausgegeben.
Fig. 17 zeigt ein Wahrheitstabelle, die Eingangs-/Ausgangswerte der Logikschaltung 150 gemäß Fig. 15 zeigt.
Wie in Fig. 17 gezeigt, empfängt die Logikschaltung 150 die Signale ZÄHLUNG1R, ZÄHLUNG0R, CPR und gibt die Signale VBC0, VBC1, VBC2, RO aus. Die Beziehung zwischen dem Eingang und dem Ausgang der Logikschaltung 150 ist wie folgt:
Wenn die Logikschaltung 150 (000) empfängt, gibt sie (0000) aus;
wenn die Logikschaltung 150 (001) empfängt, gibt sie (0000) aus;
wenn die Logikschaltung 150 (010) empfängt, gibt sie (0010) aus;
wenn die Logikschaltung 150 (011) empfängt, gibt sie (0010) aus;
wenn die Logikschaltung 150 (100) empfängt, gibt sie (0100) aus;
wenn die Logikschaltung 150 (101) empfängt, gibt sie (0100) aus;
wenn die Logikschaltung 150 (110) empfängt, gibt sie (1001) aus; und
wenn die Logikschaltung 150 (111) empfängt, gibt sie (1000) aus.
Fig. 18 zeigt ein Schaltungsdiagramm eines Beispiels der Struktur der Logikschaltung 150.
Wie in Fig. 18 gezeigt, enthält die Logikschaltung 150 Inverter 182, 184 zum Invertieren der Signale ZÄHLUNG0R, ZÄHLUNG1R, eine NAND-Schaltung 186, die Signale ZÄHLUNG0R, ZÄHLUNG1R empfängt, und einen Inverter 200 zum Invertieren des Ausgangssignal der NAND-Schaltung 186 und zum Ausgeben eines Signals VBC0.
Die Logikschaltung 150 enthält ferner eine NAND-Schaltung 202, die das Ausgangssignal des Inverters 182 und das Signal ZÄHLUNG1R empfängt, und einen Inverter 206 zum Invertieren des Ausgangssignals der NAND-Schaltung 202 und zum Ausgeben eines Signals VBC1.
Die Logikschaltung 150 enthält weiter eine NAND-Schaltung 208, die das Ausgangssignal des. Inverters 184 und das Signal ZÄHLUNG0R empfängt und einen Inverter 212 zum Invertieren des Ausgangssignals der NAND-Schaltung 206 und zum Ausgeben eines Signals VBC2.
Die Logikschaltung 150 enthält ferner einen Inverter 214 zum Invertieren des Signals CPR, eine NAND-Schaltung 216 zum Empfangen der Signale ZÄHLUNG0R, ZÄHLUNG1R, einen Inverter 218 zum Invertieren des Ausgangssignals der NAND-Schaltung 216, eine NAND- Schaltung 220, die die jeweiligen Ausgangssignale der Inverter 214 und 218 empfangen, und einen Inverter 222 zum Invertieren des Ausgangssignals der NAND-Schaltung 220 und zum Ausgeben des Signals RO.
Fig. 19 zeigt eine Impulsübersicht, die den Betrieb gemäß dem fünften Ausführungsbeispiel verdeutlicht.
Wie in den Fig. 15 und 19 gezeigt, ist ein Signal MODEC zum Zeitpunkt t1 auf H-Pegel gesetzt. In Antwort darauf wird der Operationsmodus auf einen Vorspannungsstromkompensationsmodus gesetzt. Die Steuerschaltung 50 gemäß Fig. 5 führt dann eine vorgeschriebene Steueroperation durch.
Ein Datenrücksetzsignal DRST wird in der Zeitperiode zwischen den Zeitpunkten t1 und t2 auf H-Pegel gesetzt. In Antwort darauf wird der Transistor N15 eingeschaltet, und der Knoten W50 mit dem Massepotential gekoppelt.
Das Vorladesignal PC wird zum Zeitpunkt t2 auf L-Pegel gesetzt. In Antwort darauf wird der Transistor P18 eingeschaltet, und der Knoten W15 mit dem Leistungsversorgungspotential EXTVDD gekoppelt. In diesem FAIL sei angenommen, daß das Leistungsversorgungspotential EXTVDD gleich 3 V beträgt.
Zum Zeitpunkt t3 wird ein Aktivierungssignal SUP1 auf H-Pegel aktiviert, und das Vorladesignal PC auf H-Pegel deaktiviert. Mit anderen Worten wird die Zeitperiode zwischen den Zeitpunkten t2 und t3 als Vorladezeitperiode gesetzt.
Wenn das Aktivierungssignal SUP1 auf H-Pegel gesetzt ist, wird der Referenzpotentialgenerator 72 aktiviert, und er erzeugt ein Referenzpotential VREF1 (1,2 V). Basierend auf dem Referenzpotential VREF1 und den jeweiligen Ausgangssignalen ZÄHLUNG1R, ZÄHLUNG0R der Register 146, 148, gibt der Pegelwandler 154 gemäß Fig. 16 nacheinander ein Potential VBD aus, das ein Stufenprofil aufweist.
Ein Aktivierungssignal SUP2 wird zum Zeitpunkt t4 auf H-Pegel aktiviert. In Antwort darauf wird der Referenzpotentialgenerator 76 aktiviert, und erzeugt ein Referenzpotential VREF2 (1,5 V). Gleichzeitig werden der Zähler 158, die Register 146, 148 und der Komparator CP0 aktiviert. Anschließend wird ein Signal TCLK, ein periodisches Taktsignal, erzeugt.
Der Zähler 158 führt ein Aufwärtszählen bei jeder steigenden Flanke des Signals TCLK durch, und inkrementiert die Ausgangssignale ZÄHLUNG0R, ZÄHLUNG1R, . . . Die Signale ZÄHLUNG0R, ZÄHLUNG1R werden jeweils an die Register 148, 146 angelegt. Die Register 148, 146 geben die empfangenen Signale jeweils als Signale ZÄHLUNG0R, ZÄHLUNG1R aus.
Mit einer Änderung der Signale ZÄHLUNG0R, ZÄHLUNG1R, ändert sich das Potential VBD schrittweise auf 0,7 V, 0,8 V, 0,9 V. Wenn das Potential VBD die Schwellenwertspannung Vthn überschreitet, wird der Knoten W50 abrupt entladen. Als Ergebnis wird das Potential am Knoten W50 gleich oder kleiner als das Referenzpotential VREF (1,5 V).
Fig. 19 zeigt den FAIL, bei dem die Schwellenwertspannung Vthn für 0,8 V überwacht wird. Folglich steigt das Signal CPO0 zum Zeitpunkt t6 auf H-Pegel. In Antwort darauf steigt das Ausgangssignal CPR des Registers 144 auf H-Pegel. Das Signal CPR wird an den Steuerbereich 50D gemäß Fig. 14 angelegt, und der Steuerbereich 50D setzt die Aktivierungssignale SUP1, SUP2 auf L-Pegel, um die Vorverarbeitungsschaltung 142 zu deaktivieren. Da die Signale ZÄHLUNG0, ZÄHLUNG1, CPR jeweils in den Registern 148, 146, 144 gehalten werden, geht die Information dieser Signale nicht verloren. Die Logikschaltung 150, die in Verbindung mit den Fig. 17 und 18 beschrieben worden ist, gibt die Signale R0, VCB0 bis VCB2 basierend auf den Signalen ZÄHLUNG0, ZÄHLUNG1, CPR aus. Das Signal R0 ist ein Bereichsüber-Signal, das aktiviert wird, wenn das Signal CPR nicht auf H-Pegel ansteigt, selbst wenn der Zähler eine Hochzähloperation beendet hat. In Fig. 19 ist das Signal ZÄHLUNG0R auf L-Pegel und die Signale ZÄHLUNG1R, CPR sind beide auf H-Pegel. Folglich steigt das Signal VBC1 auf H-Pegel an.
Zum Zeitpunkt t9 ist das Aktivierungssignal SUP3 auf H-Pegel gesetzt, und die Referenzpotentialgeneratoren 34, 32D sind aktiviert. Entsprechend wird ein Referenzpotential VREF3 von 0,9 V erzeugt.
Da das Signal VBC1 auf H-Pegel ist, wird der Transistor N24 gemäß Fig. 14 eingeschaltet, und der Referenzpotentialgenerator 32D erzeugt ein Vorspannungspotential VBIAS von 0,8 V.
Im folgenden sei einfach angenommen, daß das Vorspannungspotential VBIAS auf den gleichen Pegel eingestellt ist, wie das Potential VBD des entladenen Knotens W50 gemäß Fig. 15.
Wenn die Schwellenwertspannung Vthn um 0,1 V reduziert wird, wird der um eins reduzierte Zählerwert in den jeweiligen Registern gehalten. In diesem FAIL gehen die Signale ZÄHLUNG0R, ZÄHLUNG1R, CPR jeweils auf H-, L-, und H-Pegel. Folglich geht das Signal VBC2 auf den H-Pegel, und der Transistor N24 gemäß Fig. 14 wird eingeschaltet. Als Ergebnis wird ein Vorspannungspotential VBIAS von 0,7 V erzeugt.
Andererseits, wenn die Schwellenwertspannung Vthn um 0,1 V erhöht wird, gehen die Signale ZÄHLUNG0R, ZÄHLUNG1R, CPR auf H- Pegel. Folglich geht das Signal VBC0 auf H-Pegel, und der Transistor N22 gemäß Fig. 14 wird eingeschaltet. Als Ergebnis wird ein Vorspannungspotential VBIAS von 0,9 V erzeugt. Gemäß Fig. 15 hat der Zähler nur einen 2-Bit Ausgang. Folglich kann nicht festgestellt werden, ob die Schwellenwertspannung Vthn um 0,1 V oder 0,2 V erhöht worden ist. Dieses Problem kann jedoch durch eine Erhöhung der Bitzahl gelöst werden. Der Pegel des Vorspannungspotentials VBIAS kann kurz gemäß der Änderung der Schwellenwertspannung Vthn geändert werden.
Gemäß dem fünften Ausführungsbeispiel wird das Vorspannungspotential VBIAS auf den gleichen Pegel eingestellt, wie das Potential VBD. Die Erfindung ist jedoch nicht darauf beschränkt, und das Vorspannungspotential VBIAS kann beispielsweise auf einen Pegel eingestellt werden, der bezüglich des Pegels VBD verschoben ist oder auf einen Pegel des Potentials VBD, der mit einem vorgeschriebenen Faktor multipliziert ist. Obwohl der Vorladepegel in diesem FAIL ein Leistungsversorgungspotential EXTVDD ist, ist die Erfindung nicht darauf beschränkt, und es kann beispielsweise alternativ ein Zwischenpotential verwendet werden.
Wie oben beschrieben worden ist, wird ein entsprechendes Vorspannungspotential VBIAS erzeugt, indem der Spannungsabwärtswandler gemäß dem fünften Ausführungsbeispiel verwendet wird. Ein Vorspannungsstrom Ibias, der nicht durch die Schwellenwertspannung Vthn beeinflußt wird, fließt durch den Differenzverstärker, wodurch ein Leistungsversorgungspotential INTVDD von 1,8 V erhalten wird. In diesem FAIL ist das Widerstandsverhältnis R6/R5 auf 1 gesetzt.

Sechstes Ausführungsbeispiel

Fig. 20 zeigt ein Schaltungsdiagramm der Struktur eines Spannungsabwärtswandlers 24E gemäß dem sechsten Ausführungsbeispiel der Erfindung.
Wie in Fig. 20 gezeigt, enthält der Spannungsabwärtswandler 24E einen Referenzpotentialgenerator 34E zur Ausgabe eines Referenzpotentials VREF und eines Vorspannungspotentials VBGR, und einen Abwärtswandlungsbereich 36E zum Abwärtswandeln eines Leistungsversorgungspotentials EXTVDD gemäß dem Referenzpotential VREF und dem Vorspannungspotential VBGR, und zum Ausgeben eines Leistungsversorgungspotentials INTVDD.
Der Referenzpotentialgenerator 34E unterscheidet sich von dem Referenzpotentialgenerator 34 gemäß Fig. 2 dadurch, daß der Differenzverstärker 38 durch einen Differenzverstärker 38E ersetzt ist, und ein Vorspannungspotential VBGR an einem Knoten W11 ausgegeben wird. Da die Struktur des Referenzpotentialgenerators 34E im übrigen gleich der des Referenzpotentialgenerators 34 ist, erfolgt keine erneute Beschreibung. Der Abwärtswandlungsbereich 36E enthält einen Differenzverstärker 40E anstelle des Differenzverstärkers 40 in dem Abwärtswandlungsbereich 36 gemäß Fig. 2. Der Differenzverstärker 40E unterscheidet sich von dem Differenzverstärker 40 dadurch, daß der Transistor N3 durch einen Transistor N3E ersetzt ist. Da die Struktur des Abwärtswandlerbereichs 36E im übrigen die gleiche ist, wie die des Abwärtswandlerbereichs 36 gemäß Fig. 2, erfolgt keine erneute Beschreibung davon.
Ähnlich wie ein N-Kanal MOS-Transistor N100, der in einer Lastschaltung 26 eines internen Leistungsversorgungspotentials INTVDD verwendet wird, also ein abwärtsgewandeltes Leistungsversorgungspotential, ist der N-Kanal MOS-Transistor N3E ein Transistor für eine geringe Spannung. Ein Transistor für eine geringe Spannung ist ein Transistor, der einen dünnen Oxidfilm und eine kurze minimale Gatelänge aufweist, und der oft derart eingestellt wird, daß er eine geringe Schwellenwertspannung aufweist, so daß er mit hoher Geschwindigkeit und geringer Leistungsversorgungsspannung arbeiten kann. In Fig. 20 enthält die Lastschaltung beispielhaft einen Inverter, der aus einem P-Kanal MOS-Transistor P100 und einen N-Kanal MOS-Transistor N100 als integrierte Schaltung gebildet ist.
Eine derartige interne Schaltung wird durch eine Leistungsversorgungsspannung, zum Beispiel 1,8 V angesteuert.
Unter den N-Kanal MOS-Transistoren in dem Spannungsabwärtswandler 34E sind die N-Kanal MOS-Transistoren mit Ausnahme des Transistors N3E Transistoren für eine hohe Spannung von 3,0 V. Die Transistoren für die geringe Spannung müssen in der Lage sein, bei einem geringeren Leistungsversorgungspotential zu arbeiten, als die Transistoren für die hohe Spannung von 3 V. Folglich wird eine Änderung der Schwellenwertspannung strenger gesteuert, und ein absoluter Änderungswert der Schwellenwertspannung der Transistoren für die geringe Spannung ist kleiner, als der der Transistoren für eine hohe Spannung von 3 V.
Die Transistoren für eine geringe Spannung haben eine geringere Schwellenwertspannung Vthn. Folglich ist ein absoluter Wert von "Vgs - Vthn" größer bei den Transistoren für die geringe Spannung als bei den Transistoren für die hohe Spannung, vorausgesetzt, daß das Vorspannungspotential VGBR gleich ist. Als Ergebnis werden die Transistoren für die geringe Spannung weniger durch eine Änderung der Schwellenwertspannung Vthn beeinflußt. Da die Änderung der Schwellenwertspannung Vthn reduziert wird, kann darüber hinaus eine Änderung von "Vgs - Vthn" weiter reduziert werden. Mit anderen Worten, ein Ersetzen des N-Kanal MOS- Transistors N3 in dem herkömmlichen Spannungsabwärtswandler 534 gemäß Fig. 23 durch einen Transistor für eine geringe Spannung, erlaubt eine Reduzierung der Änderung des Vorspannungsstroms Ibias, verglichen mit der herkömmlichen Schaltung.

Siebentes Ausführungsbeispiel

Fig. 22 zeigt ein Schaltungsdiagramm der Struktur eines Spannungsabwärtswandlers 24F gemäß dem siebenten Ausführungsbeispiel der Erfindung.
Wie in Fig. 21 gezeigt, enthält der Spannungsabwärtswandler 24F einen Referenzpotentialgenerator 34E, einen Pegelwandler 300 und einen Abwärtswandlerbereich 36. Der Referenzpotentialgenerator 34E gibt ein Referenzpotential VREF (zum Beispiel 0,9 V) und ein Vorspannungspotential VBGR (zum Beispiel 1,2 V) aus. Der Pegelwandler 300 wandelt den Pegel des Vorspannungspotentials VBGR und gibt ein Vorspannungspotential VBIAS (zum Beispiel 1,8 V) aus. Der Abwärtswandlungsbereich 36 wandelt ein Leistungsversorgungspotential EXTVDD gemäß dem Vorspannungspotential VBIAS und dem Referenzpotential VREF und gibt ein Leistungsversorgungspotential INTVDD aus.
Die Struktur des Referenzpotentialgenerators 34E ist bereits in Verbindung mit Fig. 20 beschrieben worden. Ferner ist die Struktur des Abwärtswandlerbereichs 36 bereits in Verbindung mit Fig. 20 beschrieben worden.
Fig. 22 zeigt ein Schaltungsdiagramm der Struktur des Pegelwandlers 300 gemäß Fig. 21.
Wie in Fig. 22 gezeigt, enthält der Pegelwandler 300 einen P- Kanal MOS-Transistor P21, einen N-Kanal MOS-Transistor N16, einen P-Kanal MOS-Transistor P22, einen N-Kanal MOS-Transistor N17 und einen N-Kanal MOS-Transistor N18. Der P-Kanal MOS-Transistor P21 hat seinen Sourceanschluß und seinen Rückgateanschluß mit einem externen Leistungsversorgungspotential EXTVDD gekoppelt, und dessen Drainanschluß und Gateanschluß sind mit einem Knoten W76 verbunden. Der N-Kanal MOS-Transistor N16 ist zwischen die Knoten W76 und W78 geschaltet, und dessen Gate ist mit einem Knoten W80 verbunden. Der Sourceanschluß und der Rückgateanschluß des P-Kanal MOS-Transistors P22 sind mit dem Leistungsversorgungspotential EXTVDD gekoppelt, dessen Gateanschluß ist mit dem Knoten W76 verbunden, und dessen Drainanschluß ist mit einem Knoten W77 verbunden. Der N-Kanal MOS-Transistor N17 ist zwischen die Knoten W77, W78 geschaltet, und erhält ein Vorspannungspotential VBGR an seinem Gate. Der N-Kanal MOS-Transistor N18 ist zwischen den Knoten W78 und den Masseknoten geschaltet, und erhält an seinem Gate das Vorspannungspotential VBGR.
Der Pegelwandler 300 enthält ferner einen P-Kanal MOS-Transistor P23 und Widerstände R16, R15. Der Sourceanschluß und der Rückgateanschluß des P-Kanal MOS-Transistors P23 ist mit dem Leistungsversorgungspotential EXTVDD gekoppelt, dessen Gateanschluß ist mit dem Knoten W77 verbunden, und dessen Drainanschluß ist mit einem Knoten W79 verbunden. Der Widerstand R16 ist zwischen die Knoten W79, W80 geschaltet und der Widerstand R15 ist zwischen den Knoten W80 und den Masseknoten geschaltet. Das Vorspannungspotential VBIAS wird vom Knoten W79 ausgegeben.
Basierend auf dem gleichen Prinzip, wie gemäß dem sechsten Ausführungsbeispiel, soll das siebente Ausführungsbeispiel einen absoluten Wert von "Vgs - Vthn" erhöhen, indem ein Vorspannungspotential VBIAS auf ungefähr 1,8 V durch den Pegelwandler 300 verstärkt wird, wodurch das Gatepotential VG erhöht wird.
Das von dem Pegelwandler 300 ausgegebene Vorspannungspotential VBIAS muß nur das Gate des Transistors N3 ansteuern. Entsprechend fließt kein Laststrom nach außen. Die Transistoren P21, P22, P23, N16, N17, N18 sind ausgelegt, um kleiner zu sein, so daß ein Stromverbrauch minimiert wird.
Das Widerstandsverhältnis wird derart bestimmt, daß R15 : R16 = 2 : 1 ist.
Das Vergrößern des Vorspannungspotentials durch Pegelwandlung und das Anlegen desselben an den Transistor N3, ermöglicht eine Reduzierung der Änderung des Vorspannungsstroms Ibias, ohne daß ein übermäßiger Stromverbrauch erzeugt wird.
Gemäß den ersten bis siebenten Ausführungsbeispielen wird die Erfindung für einen Differenzverstärker verwendet, der einen Vorspannungsstrom aufweist, der nicht von der Schwellenwertspannung abhängt. Die Erfindung ist jedoch nicht darauf beschränkt. Ein Differenzverstärker ist eine Schaltung, die in verschiedenen Halbleitervorrichtungen (zum Beispiel Leseverstärker und Komparator) verwendet wird, und die Erfindung ist natürlich auch für derartige Vorrichtungen geeignet.
Obwohl die Erfindung im vorangegangenen im einzelnen erläutert und dargestellt wurde, ist es selbstverständlich, daß dies nur beispielhaft geschehen ist, und der Schutzbereich in keinerlei Weise dadurch eingeschränkt wird.

Claims

1. Halbleitervorrichtung, enthaltend:
eine Schwellenwertkompensationsschaltung (32) zur Ausgabe eines Steuerpotentials gemäß einer Schwellenwertspannung eines MOS-Transistors; und
einen Differenzverstärker (40) zur Verstärkung einer Differenz zwischen einem ersten Eingangspotential und einem zweiten Eingangspotential, wobei
der Differenzverstärker einen ersten MOS-Transistor (N3) aufweist, der zur Bestimmung eines Vorspannungsstroms des Differenzverstärkers gemäß dem Steuerpotential an seinem Gate das Steuerpotential empfängt.

2. Halbleitervorrichtung nach Anspruch 1, ferner enthaltend:
eine Lastschaltung (26); und
einen zweiten MOS-Transistor (P3), der zwischen ein extern angelegtes erstes Leistungsversorgungspotential und ein zweites Leistungsversorgungspotential geschaltet ist, und dessen Gatepotential gemäß einem Ausgangssignal des Differenzverstärkers gesteuert wird, zur Lieferung des zweiten Leistungsversorgungspotentials, das aus einer Abwärtswandlung des ersten Leistungsversorgungspotentials herresultiert, an die Lastschaltung, wobei
das erste Eingangspotential ein Referenzpotential (VREF) ist, und
das zweite Eingangspotential ein internes Potential gemäß dem zweiten Leistungsversorgungspotential ist.

3. Halbleitervorrichtung nach Anspruch 2, wobei die Schwellenwertkompensationsschaltung (32)
einen dritten MOS-Transistor (N7),
eine erste Diodenschaltung, die in Serie mit dem dritten MOS-Transistor geschaltet ist,
einen vierten MOS-Transistor (N8), der mit dem dritten MOS-Transistor ein Stromspiegelpaar bildet, und
eine zweite Diodenschaltung, die in Serie mit dem vierten MOS-Transistor geschaltet ist, enthält.

4. Halbleitervorrichtung nach Anspruch 3, wobei die erste Diodenschaltung ein erstes Diodenelement (Qn + 1) aufweist, und die zweite Diodenschaltung eine Mehrzahl von zweiten Diodenelementen (Qn + 2 bis Qn + m + 1) aufweist, die parallel miteinander verbunden sind.

5. Halbleitervorrichtung nach Anspruch 3, wobei die erste Diodenschaltung ein erstes Diodenelement und die zweite Diodenschaltung ein zweites Diodenelement aufweist, und das zweite Diodenelement einen anderen pn-Übergangsbereich aufweist, als das erste Diodenelement, so daß ein Strom, der durch das erste Diodenelement fließt, mit einem vorbestimmten Faktor multipliziert, durch das zweite Diodenelement fließt, wenn das gleiche Vorspannungspotential angelegt ist.

6. Halbleitervorrichtung nach Anspruch 3, wobei der erste, dritte und vierte MOS-Transistor (N3, N7, N8) vom gleichen Leitfähigkeitstyp sind.

7. Halbleitervorrichtung nach Anspruch 2, wobei die Schwellenwertkompensationsschaltung (52, 32C) aufweist:
eine Mehrzahl von dritten MOS-Transistoren (N3D0 bis N3D2) vom gleichen Leitfähigkeitstyp, wie der erste MOS-Transistor, wobei die Mehrzahl der dritten MOS-Transistoren im wesentlichen die gleiche Transistorgröße aufweisen, wie der erste MOS- Transistor und nahe dem ersten MOS-Transistor angeordnet sind, so daß sie die gleiche Schwellenwertspannung aufweisen wie der erste MOS-Transistor,
eine Vorladeschaltung (P18 bis P20) zum Laden jeweiliger Drainanschlüsse der Mehrzahl der dritten MOS-Transistoren auf ein vorbestimmtes Potential,
einen Potentialgenerator (74) zum Anlegen einer Mehrzahl von unterschiedlichen Potentialen an jeweilige Gates der Mehrzahl von dritten MOS-Transistoren, nach Vorladen der jeweiligen Drainanschlüsse der Mehrzahl von dritten MOS-Transistoren auf das vorbestimmte Potential, und
eine Logikschaltung (70) zum Überwachen der jeweiligen Drainpotentiale der Mehrzahl von dritten MOS-Transistoren, und Bestimmen des Steuerpotentials basierend auf dem Überwachungsergebnis.

8. Halbleitervorrichtung nach Anspruch 7, wobei die Schwellenwertkompensationsschaltung (52, 32C) ferner enthält:
einen Potentialerzeugungsbereich (R11 bis R14) zur Ausgabe einer Mehrzahl von Vorspannungsreferenzpotentialen basierend auf dem ersten Leistungsversorgungspotential, und
einen Auswahlbereich (N22 bis N25) zum Auswählen des Steuerpotentials aus der Mehrzahl von Vorspannungsreferenzpotentialen gemäß einem Ausgangssignal der Logikschaltung.

9. Halbleitervorrichtung nach Anspruch 2, wobei die Schwellenwertkompensationsschaltung (32D, 52D) enthält:
einen dritten MOS-Transistor (N3D0) vom gleichen Leitfähigkeitstyp, wie der erste MOS-Transistor, wobei der dritte MOS- Transistor im wesentlichen die gleiche Transistorgröße aufweist, wie der erste MOS-Transistor, und nahe dem ersten MOS-Transistor angeordnet ist, so daß er im wesentlichen die gleiche Schwellenwertspannung aufweist, wie der erste MOS-Transistor,
eine Vorladeschaltung (P18) zum Laden eines Drainanschluß des dritten MOS-Transistors auf ein vorbestimmtes Potential,
einen Potentialgenerator (154) zum sequentiellen Anlegen einer Mehrzahl von unterschiedlichen Potentialen an ein Gate des dritten MOS-Transistors nach Vorladen des Drainanschlusses des dritten MOS-Transistors auf das vorbestimmte Potential, und
eine Logikschaltung (150) zum Überwachen eines Drainpotentials des dritten MOS-Transistors, und Bestimmen des Steuerpotentials basierend auf dem Überwachungsergebnis.

10. Halbleitervorrichtung nach Anspruch 9, wobei die Schwellenwertkompensationsschaltung (32D, 52D) ferner enthält:
einen Potentialerzeugungsbereich (R11 bis R14) zur Ausgabe einer Mehrzahl von Vorspannungsreferenzpotentialen basierend auf dem ersten Leistungsversorgungspotential, und
einen Auswahlbereich (N22 bis N24) zur Auswahl des Steuerpotentials von der Mehrzahl von Vorspannungsreferenzpotentialen gemäß einem Ausgangssignal der Logikschaltung.

11. Halbleitervorrichtung nach Anspruch 2, wobei
der erste MOS-Transistor (N3A) von einem ersten Leitfähigkeitstyp ist, und einen Sourceanschluß aufweist, der mit einem Massepotential gekoppelt ist, und
der Differenzverstärker (40A) ferner enthält:
einen dritten MOS-Transistor (P1A) von einem zweiten Leitfähigkeitstyp, der in Reihe mit dem ersten MOS-Transistor zwischen das erste Leistungsversorgungspotential und das Massepotential geschaltet ist,
einen vierten MOS-Transistor (P2A) vom zweiten Leitfähigkeitstyp, der mit dem dritten MOS-Transistor ein Stromspiegelpaar bildet, und
einen fünften und sechsten MOS-Transistor (N1, N2), die durch den vierten MOS-Transistor einen Strom vom ersten Leistungsversorgungspotential erhalten und ein Paar zur Differenzverstärkung bilden.

12. Halbleitervorrichtung nach Anspruch 2, wobei
der erste MOS-Transistor (N3) von einem ersten Leitfähigkeitstyp ist, und einen Sourceanschluß aufweist, der mit einem Massepotential gekoppelt ist, und
der Differenzverstärker (40B) ferner enthält:
einen dritten und vierten MOS-Transistor (N1B, N2B) vom ersten Leitfähigkeitstpy, die ihre jeweiligen Sourceanschlüsse und Rückgateanschlüsse mit einem Drainanschluß des ersten MOS- Transistors verbunden haben und ein Paar zur Differenzverstärkung bilden, und
einen fünften und sechsten MOS-Transistor (P1, P2) von einem zweiten Leitfähigkeitstyp, deren jeweiligen Drainanschlüsse mit den Drainanschlüssen des dritten und vierten MOS-Transistors jeweils verbunden sind und ein Stromspiegelpaar bilden.

13. Halbleitervorrichtung nach einem der Ansprüche 2 bis 12, ferner mit einem Spannungsteilungsabschnitt (R5, R6) zum Teilen des zweiten Leistungsversorgungspotentials, und zum Ausgeben des internen Potentials.

14. Halbleitervorrichtung, enthaltend:
einen Differenzverstärker (40E) zum Verstärken einer Differenz zwischen einem ersten Eingangspotential und einem zweiten Eingangspotential, wobei
der Differenzverstärker aufweist:
einen ersten MOS-Transistor (N3E), der ein Steuerpotential an seinem Gate empfängt, zur Bestimmung eines Vorspannungsstroms des Differenzverstärkers gemäß dem Steuerpotential, und
einen zweiten und dritten MOS-Transistor (N1, N2), die eine Schwellenwertspannung aufweisen, die größer ist als die des ersten MOS-Transistors, und die ein Paar zur Differenzverstärkung bilden.

15. Halbleitervorrichtung nach Anspruch 14, ferner enthaltend:
eine Lastschaltung (26); und
einen vierten MOS-Transistor (P3), der zwischen ein extern angelegtes erstes Leistungsversorgungspotential und ein zweites Leistungsversorgungspotential geschaltet ist, und dessen Gatepotential gemäß einem Ausgangssignal des Differenzverstärkers gesteuert wird, zur Lieferung des zweiten Leistungsversorgungspotentials, das aus einer Abwärtswandlung des ersten Leistungsversorgungspotentials herresultiert, an die Lastschaltung, wobei
das erste Eingangspotential ein Referenzpotential (VREF) ist, und
das zweite Eingangspotential ein internes Potential gemäß dem zweiten Leistungsversorgungspotential ist.

16. Halbleitervorrichtung nach Anspruch 15, wobei
die Lastschaltung einen fünften MOS-Transistor (N100) von einem ersten Typ aufweist, der eingestellt ist, um in optimaler Weise zu arbeiten, wenn das zweite Leistungsversorgungspotential als Betriebsleistungsversorgungspotential verwendet wird,
der zweite und dritte MOS-Transistor (N1, N2) MOS- Transistoren von einem zweiten Typ sind, die eingestellt sind, um in optimaler Weise zu arbeiten, wenn das erste Leistungsversorgungspotential als ein Betriebsleistungsversorgungspotential verwendet wird, und
der erste MOS-Transistor (N3E) ein MOS-Transistor vom ersten Typ ist.

17. Halbleitervorrichtung nach Anspruch 16, wobei,
der erste, zweite, dritte und vierte MOS-Transistor (N3E, N1, N2, N100) von einem ersten Leitfähigkeitstyp sind,
der zweite und dritte MOS-Transistor (N1, N3) ihre jeweiligen Sourceanschlüsse mit einem Drainanschluß des ersten MOS- Transistors (N3E) verbunden haben,
der Sourceanschluß des ersten MOS-Transistors (N3E) mit einem Massepotential gekoppelt ist, und
der Differenzverstärker (40E) ferner einen sechsten und siebenten MOS-Transistor (P1, P2) von einem zweiten Leitfähigkeitstyp aufweist, die ihre jeweiligen Drainanschlüsse mit den Drainanschlüssen des zweiten und dritten MOS-Transistors (N1, N2) jeweils verbunden haben, und die ein Stromspiegelpaar bilden.

18. Halbleitervorrichtung nach Anspruch 16 oder 17, ferner mit einem Spannungsteilungsbereich (R5, R6) zum Teilen des zweiten Leistungsversorgungspotentials, und zum Ausgeben des internen Potentials.

19. Halbleitervorrichtung, enthaltend:
einen Referenzpotentialgenerator (34E), der ein extern angelegtes erstes Leistungsversorgungspotential als ein Betriebsleistungsversorgungspotential empfängt, zur Erzeugung eines ersten und zweiten Referenzpotentials;
einen Pegelwandler (300) zur Verstärkung des ersten Referenzpotentials und zur Ausgabe eines Steuerpotentials; und
einen Differenzverstärker (40) zur Verstärkung einer Differenz zwischen dem zweiten Referenzpotential und einem ersten Eingangspotential, wobei
der Differenzverstärker einen ersten MOS-Transistor (N3) aufweist, der an seinem Gateanschluß das Steuerpotential empfängt, zur Bestimmung eines Vorspannungsstrom des Differenzverstärkers gemäß Steuerpotential.

20. Halbleitervorrichtung nach Anspruch 19, ferner enthaltend:
eine Lastschaltung (26); und
einen zweiten MOS-Transistor (P3), der zwischen das erste Leistungsversorgungspotential und das zweite Leistungsversorgungspotential geschaltet ist, und dessen Gatepotential gemäß einem Ausgangssignal des Differenzverstärkers gesteuert wird, zur Lieferung des zweiten Leistungsversorgungspotentials, das aus einer Abwärtswandlung des ersten Leistungsversorgungspotentials herresultiert, an die Lastschaltung, wobei
das erste Eingangspotential ein internes Potential gemäß dem zweiten Leistungsversorgungspotential ist.