-
Die
Erfindung bezieht sich auf einen Datenempfänger und ein Datenempfangsverfahren,
wie sie insbesondere für
Halbleiterbauelemente, speziell Halbleiterspeicherbauelemente, verwendbar
sind.
-
Differentielles
Empfangen und/oder Übertragen
von Daten ist eine Möglichkeit
des Datenempfangs bzw. der Datenübertragung
zwischen Halbleiterbauelementen. Diese Vorgehensweise benötigt jedoch
eine vergleichsweise große
Anzahl an Datenleitungen zum Empfangen/Übertragen der Daten.
-
1 zeigt im Blockdiagramm
einen Datenempfänger,
der mit einer Einzelreferenzsignaltechnik arbeitet. 2 zeigt in einem Zeitablaufdiagramm die
Pegel der Signale von 1.
Wie aus den 1 und 2 ersichtlich, besitzt ein
herkömmlicher
Datenempfänger 10 dieses
Typs eine einzelne Referenzsignalleitung 1 zum Empfangen
eines Referenzsignals VREF sowie eine Anzahl N von Datenleitungen 3, 5, ..., 7 zum
Empfang einer Anzahl N von Daten DATA1, DATA2, ..., DATAN. Der Datenempfänger 10 vergleicht
das Referenzsignal VREF mit jedem Da tensignal der N Datenleitungen
DATA1,..., DATAN und detektiert die empfangenen Daten. Da jedoch
der Datenempfänger 10,
der diese Einzelreferenzsignaltechnik benutzt, empfindlich gegenüber Rauschen ist,
ist er kaum in der Lage, Daten mit hoher Geschwindigkeit zu empfangen.
Mit höherer
Datenübertragungsgeschwindigkeit
wird außerdem
aufgrund von Übertragungsleitungsdämpfung die
Datengröße geringer.
Dadurch wird die Spannungsdifferenz DD1 zwischen dem Referenzsignal
VREF und den Daten DATA1, ..., DATAN verringert, so dass es schwierig wird,
die empfangenen Daten exakt zu detektieren.
-
3 zeigt im Blockdiagramm
einen weiteren Datenempfänger 20,
der eine herkömmliche
Differenzsignaltechnik verwendet. 4 zeigt
im Zeitablaufdiagramm die Pegel der Signale von 3. Wie aus den 3 und 4 ersichtlich,
benutzt der Datenempfänger 20 eine
Differenzsignaltechnik mit einer Anzahl 2N von Datenleitungen 11, 13,
..., 15, 17, die zum Empfang einer Anzahl 2N von
Daten DATAi, /DATAi, mit i = 1, ..., N, dienen. Dabei bezeichnen
DATAi und /DATAi komplementäre
Daten (in den Zeichnungen ist das im Text mit „/" bezeichnete Komplement jeweils durch
einen Überstrich
wiedergegeben). Wenn die dem Datenempfänger 20 zugeführte Spannungsdifferenz
DD2 gleich groß ist
wie die dem Datenempfänger 10 zugeführte Spannungsdifferenz DD1,
ergibt sich ein reduzierter Amplitudenhub der dem Datenempfänger 20 zugeführten Daten
DATAi. Der Datenempfänger 20 kann
daher Daten mit relativ hoher Geschwindigkeit empfangen. Jedoch
ist die Anzahl an Datenleitungen beim Datenempfänger 20 um N größer als
diejenige des Datenempfängers 10 mit
Einzelreferenzsignaltechnik.
-
Die
Patentschrift
US 6.160.423 offenbart eine
Hochgeschwindigkeitssignaltechnik. Eine exakte Detektion der empfangenen
Daten ist mit dieser Technik jedoch schwierig, da die Auslösepunkte
von zwei Invertern eines dort detailliert beschriebenen Empfängers aufgrund
von Prozess-, Spannungs- und Temperaturschwankungen variieren. Außerdem ist
es schwierig, die empfangenen Daten exakt zu detektieren, wenn die
Pegel der Ausgangssignale von dortigen Komparatoren niedrig sind.
Es ist folglich schwierig, mit dem dort beschriebenen Empfänger, der
bei hoher Frequenz arbeitet, die empfangenen Daten exakt zu detektieren,
und es kann während
eines Schaltvorgangs von dortigen Schaltern ein Störimpuls
auftreten. Zudem benötigt
der Entwurf des Empfängers
relativ viel Platz, da er von einer XOR-Verknüpfung Gebrauch macht.
-
In
der Offenlegungsschrift
DE
196 54 221 A1 ist ein Leitungsanschlussschaltkreis für ein empfängerseitiges
Ende einer Übertragungsleitung
mit einem invertierenden und einem nicht-invertierenden Eingangsanschluss
und einem daran angekoppelten Pufferschaltkreis offenbart. Vier
Transistoren bilden Stromquellen für jede der beiden Eingangsanschlüsse nach
Masse bzw. zu einer Versorgungsspannung. Gates je zweier dieser
Transistoren sind mit einem Ausgang je eines von zwei parallelen
Operationsverstärkern
verbunden, die an ihrem invertierenden Eingang je eine Referenzspannung
empfangen und mit ihrem nichtinvertierenden Eingang an einen Mittenabgriff
einer Widerstandsreihenschaltung zwischen den beiden Eingangsanschlüssen des
Leitungsanschlussschaltkreises angekoppelt sind. Die Werte für die beiden
Referenzspan nungen werden unabhängig voneinander
so festgelegt, dass eine Gleichtaktspannungssteuerung oder Gleichtaktspannungsbegrenzung
mit hoher Verstärkung
der beiden Operationsverstärker
und guter Präzision
durchgeführt
werden kann, wobei abhängig
von der Auswahl der Referenzspannungswerte entweder die Gleichtaktspannung
an den Eingängen
des Pufferschaltkreises innerhalb eines vorbestimmten Spannungsbereichs begrenzt
wird oder auf einen vorbestimmten Gleichtaktspannungs-Sollwert gesteuert
wird. Letzteres wird erreicht, wenn die beiden Referenzspannungen
auf gleiche Werte eingestellt werden.
-
Der
Erfindung liegt als technisches Problem die Bereitstellung eines
Datenempfängers
und eines Datenempfangsverfahrens zugrunde, die ein relativ niedriges
Hochfrequenzrauschen besitzen, vergleichsweise unempfindlich gegenüber Prozess-, Spannungs-
oder Temperaturschwankungen sind und Daten zuverlässig detektieren
können.
-
Die
Erfindung löst
dieses Problem durch die Bereitstellung eines Datenempfängers mit
den Merkmalen des Anspruchs 1 sowie eines Datenempfangsverfahrens
mit den Merkmalen des Anspruchs 10.
-
Vorteilhafte
Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
-
Vorteilhafte,
nachfolgend beschriebene Ausführungsformen
der Erfindung sowie die zu deren besserem Verständnis oben erläuterten,
herkömmlichen
Ausführungsbeispiele
sind in den Zeichnungen dargestellt, in denen zeigen:
-
1 ein
Diagramm eines herkömmlichen Datenempfängers mit
Einzelreferenzsignaltechnik,
-
2 ein
Zeitablaufdiagramm zur Veranschaulichung der Pegel von Signalen
in 1,
-
3 ein
Blockdiagramm eines herkömmlichen
Datenempfängers
mit Differenzsignaltechnik,
-
4 ein
Zeitablaufdiagramm zur Veranschaulichung der Pegel von Signalen
in 3,
-
5 ein
Blockschaltbild eines erfindungsgemäßen Datenempfängers,
-
6 ein
Zeitablaufdiagramm von Eingabesignalen und ein Blockschaltbild einer
Integrationsverstärkungsschaltung,
der diese Signale zugeführt werden,
-
7 ein
Schaltbild der Integrationsverstärkungsschaltung
von 5,
-
8 ein
Schaltbild einer Signalbetriebs- und Detektionsschaltung von 5,
-
9 ein
Schaltbild einer Zwischenspeicher- und Halteschaltung von 5 und
-
10 ein
Blockschaltbild eines weiteren herkömmlichen Datenempfängers.
-
5 zeigt
einen erfindungsgemäßen Datenempfänger 100 mit
einer Datenleitung 103, die zum Empfangen von Daten DATAi
dient, und mit zwei Referenzsignalleitungen 101, 105,
die zum Empfangen von Differenzreferenzsignalen VREF, /VREF dienen.
In alternativen Ausführungen
sind die Differenzreferenzsignale VREF, /VREF oszillierende Signale oder
Gleichstrom(DC)-Signale. Der Datenempfänger 100 empfängt eine
Anzahl N von Daten, mit N als einer natürlichen Zahl, z.B. N = 16,
die mit einem Taktsignal CLK synchronisiert sind, gemäß eines
Signalin tegrationsverfahrens mit hoher Geschwindigkeit, wozu er
die beiden Referenzsignalleitungen 101, 105 zum
Empfangen der Differenzsignale VREF, /VREF und eine Anzahl N von
Datenleitungen zum Empfangen der N Daten verwendet.
-
Der
Datenempfänger 100 von 5 weist eine
Integrationsverstärkungsschaltung 110 und
eine Detektionsverstärkungsschaltung 130 auf.
Die Integrationsverstärkungsschaltung 110 umfasst
einen ersten Integrationsverstärkungsschaltkreis 111 und einen
zweiten Integrationsverstärkungsschaltkreis 115.
Die Detektionsverstärkungsschaltung 130 umfasst
eine Signalbetriebs- und Detektionsschaltung 131 sowie
eine Zwischenspeicher- und Halteschaltung 137.
-
Der
erste Integrationsverstärkungsschaltkreis 111 integriert
und verstärkt
in Reaktion auf das Taktsignal CLK die Differenz zwischen einem
ersten Referenzsignal VREF, das einem ersten Eingangsanschluss über die
Signalübertragungsleitung 101 zugeführt wird,
und den Daten DATAi, die einem zweiten Eingangsanschluss über die
Signalübertragungsleitung 103 zugeführt werden.
Dann gibt der erste Integrationsverstärkungsschaltkreis 111 abhängig vom
Ergebnis ein erstes Ausgangssignal V1P und ein zweites Ausgangssignal
V1N über
einen ersten Ausgangsanschluss bzw. einen zweiten Ausgangsanschluss
an die Signalbetriebs- und Detektionsschaltung 131 ab.
Bei dem ersten Ausgangssignal V1P und dem zweiten Ausgangssignal
V1N handelt es sich um Differenzsignale.
-
Der
zweite Integrationsverstärkungsschaltkreis 115 integriert
und verstärkt
in Reaktion auf das Taktsignal CLK die Differenz zwischen einem
zweiten Referenzsignal /VREF, das einem vierten Eingangsanschluss über die
Signalübertragungsleitung 105 zugeführt wird,
und den Daten DATAi, die einem dritten Eingangsanschluss über die
Signalübertragungsleitung 103 zugeführt werden.
Dann gibt der zweite Integrations verstärkungsschaltkreis 115 abhängig vom
Ergebnis ein drittes Ausgangssignal V2P und ein viertes Ausgangssignal
V2N über
einen dritten bzw. einen vierten Ausgangsanschluss an die Signalbetriebs-
und Detektionsschaltung 131 ab. Beim dritten Ausgangssignal
V2P und vierten Ausgangssignal V2N handelt es sich um Differenzsignale.
-
Die
Signalbetriebs- und Detektionsschaltung 131 detektiert
in Reaktion auf das Taktsignal CLK die Differenz zwischen dem ersten
Ausgangssignal V1P und dem zweiten Ausgangssignal V1N oder die Differenz
zwischen dem dritten Ausgangssignal V2P und dem vierten Ausgangssignal
V2N mittels Addieren, Deduzieren und Abtasten. Dann gibt die Signalbetriebs-
und Detektionsschaltung 131 ein fünftes Ausgangssignal VOUT und
ein sechstes Ausgangssignal VOUTB an die Zwischenspeicher- und Halteschaltung 137 ab.
Beim fünften
Ausgangssignal VOUT und sechsten Ausgangssignal VOUTB handelt es sich
um Differenzsignale. In einer alternativen Ausführungsform besitzt das sechste
Ausgangssignal VOUTB einen Massespannungspegel VSS, wenn das fünfte Ausgangssignal
VOUT einen Speisespannungspegel VDD aufweist. Das fünfte Ausgangssignal
VOUT und das sechste Ausgangssignal VOUTB haben jedoch einen Spannungshub,
der nicht größer als
der volle CMOS-Hub ist.
-
Die
Zwischenspeicher- und Halteschaltung 137 puffert und hält das fünfte Ausgangssignal
VOUT und das sechste Ausgangssignal VOUTB und gibt ein siebtes Ausgangssignal
Q und ein achtes Ausgangssignal QB ab. Beim siebten Ausgangssignal
Q und achten Ausgangssignal QB handelt es sich um Differenzsignale.
Das siebte Ausgangssignal Q ist das Signal, das von den Daten DATAi
detektiert wird, die der Integrationsverstärkungsschaltung 110 zugeführt werden.
-
6 veranschaulicht
im Zeitablaufdiagramm Eingangssignale, die der Integrationsverstärkungsschaltung 110 von 5 zugeführt werden. Wie aus 6 ersichtlich,
umfassen die Signale, die der Integrationsverstärkungsschaltung 110 zugeführt werden,
die Daten DATAi, mit i = 1, 2, 3, das erste Referenzsignal VREF
und das zweite Referenzsignal /VREF. Die ersten und zweiten Datensignale
DATA1, DATA2 entsprechen dem ersten Referenzsignal VREF bzw. dem
zweiten Referenzsignal /VREF in Amplitude und Phase.
-
7 zeigt
eine schaltungstechnische Realisierung der Integrationsverstärkungsschaltung 110 von 5.
Gemäß 7 umfasst
der erste Integrationsverstärkungsschaltkreis 111 eine
erste Vorladeschaltung 112 und eine erste Verstärkungsschaltung 113.
Die erste Vorladeschaltung 112 beinhaltet einen ersten
Kondensator C1, der zwischen eine Speisespannung VDD und einen Knoten
NOD1 eingeschleift ist, und einen zweiten Kondensator C3, der zwischen
die Speisespannung VDD und einen Knoten NOD2 eingeschleift ist.
Des weiteren weist er PMOS-Transistoren
P1 bis P3 auf, deren Gate-Elektroden mit dem Taktsignal CLK beaufschlagt
werden. Der PMOS-Transistor P1 ist zwischen die Speisespannung VDD
und den Knoten NOD1 eingeschleift. Der PMOS-Transistor P3 ist zwischen die Speisespannung
VDD und den Knoten NOD2 eingeschleift. Der PMOS-Transistor P2 ist
zwischen den Knoten NOD1 und den Knoten NOD2 eingeschleift. Die
Knoten NOD1 und NOD2 werden beispielsweise in Reaktion auf eine
Deaktivierung des Taktsignals CLK auf den Pegel der Speisespannung
VDD vorgeladen.
-
Die
erste Verstärkungsschaltung 113 weist einen
NMOS-Transistor N1 auf, der zwischen den Knoten NOD1 und einen Knoten
NOD3 eingeschleift ist und dessen Gate-Elektrode mit dem ersten
Referenzsignal VREF beaufschlagt wird. Des weiteren beinhaltet sie
einen NMOS-Transistor
N2, der zwischen den Knoten NOD2 und den Knoten NOD3 eingeschleift
ist und dessen Gate-Elektrode mit dem Datensignal DATAi beaufschlagt
wird. Eine erste Stromquelle 114 ist zwischen den Knoten
NOD3 und eine Massespannung VSS eingeschleift und bildet eine Stromsenke
für den
Knoten NOD3 in Richtung der Massespannung VSS. Das erste Ausgangssignal V1P
ist das Ausgangssignal des Knotens NOD2, und das zweite Ausgangssignal
V1N ist das Ausgangssignal des Knotens NOD1.
-
Der
zweite Integrationsverstärkungsschaltkreis 115 umfasst
eine zweite Vorladeschaltung 116 und eine zweite Verstärkungsschaltung 117.
Die zweite Vorladeschaltung 116 beinhaltet einen dritten Kondensator
C5, der zwischen die Speisespannung VDD und einen Knoten NOD5 eingeschleift
ist, und einen vierten Kondensator C7, der zwischen die Speisespannung
VDD und einen Knoten NOD4 eingeschleift ist. Des weiteren weist
sie PMOS-Transistoren P4, P5, P6 auf, deren Gate-Elektroden mit
dem Taktsignal CLK beaufschlagt werden. Der PMOS-Transistor P4 ist
zwischen die Speisespannung VDD und den Knoten NOD5 eingeschleift.
Der PMOS-Transistor P6 ist zwischen die Speisespannung VDD und den
Knoten NOD4 eingeschleift. Der PMOS-Transistor P5 ist zwischen den
Knoten NOD4 und den Knoten NOD5 eingeschleift. Die Knoten NOD4 und
NOD5 werden beispielsweise in Reaktion auf eine Deaktivierung des
Taktsignals CLK auf den Pegel der Speisespannung VDD vorgeladen.
-
Die
zweite Verstärkungsschaltung 117 weist einen
NMOS-Transistor N4 auf, der zwischen den Knoten NOD4 und einen Knoten
NOD6 eingeschleift ist und dessen Gate-Elektrode mit dem zweiten
Referenzsignal /VREF beaufschlagt wird. Des weiteren weist sie einen
NMOS-Transistor
N3 auf, der zwischen den Knoten NOD5 und den Knoten NOD6 eingeschleift
ist und dessen Gate-Elektrode mit dem Datensignal DATAi beaufschlagt
wird. Eine zweite Stromquelle 118 ist zwischen den Knoten
NOD6 und die Massespannung VSS eingeschleift und dient als Stromsenke
für den
Knoten NOD6 in Richtung der Massespannung VSS. Das dritte Ausgangssignal V2P
und das vierte Ausgangssignal V2N sind das Ausgangssignal des Knotens
NOD4 bzw. des Knotens NOD5.
-
Die
Betriebsweise dieser Integrationsverstärkungsschaltung wird nachfolgend
unter Bezugnahme auf die 6 und 7 erläutert. Wenn
beispielsweise der Pegel des ersten Referenzsignals VREF höher als
der Signalpegel des Datensignals DATAi ist, integriert und verstärkt der
erste Integrationsverstärkungsschaltkreis 111 die
Differenz zwischen dem Pegel des ersten Differenzsignals VREF und
dem Signalpegel des Datensignals DATAi. Dann gibt der erste Integrationsverstärkungsschaltkreis 111 das
zweite Ausgangssignal V1N und das erste Ausgangssignal V1P derart
ab, dass das erste Ausgangssignal V1P einen höheren Signalpegel als das zweite
Ausgangssignal V1N aufweist.
-
Wenn
der Pegel des ersten Referenzsignals VREF niedriger als der Signalpegel
des Datensignals DATAi ist, integriert und verstärkt der erste Integrationsverstärkungsschaltkreis 111 die
Differenz zwischen dem Pegel des ersten Referenzsignals VREF und
dem Signalpegel des Datensignals DATAi. Dann gibt der erste Integrationsverstärkungsschaltkreis 111 das
erste Ausgangssignal V1P und das zweite Ausgangssignal V1N derart
ab, dass das zweite Ausgangssignal V1N einen höheren Signalpegel als das erste
Ausgangssignal V1P aufweist.
-
Wenn
der Pegel des ersten Referenzsignals VREF gleich groß wie der
Pegel des Datensignals DATAi ist, gibt der erste Integrationsverstärkungsschaltkreis 111 das
erste Ausgangssignal V1P und das zweite Ausgangssignal V1N mit gleichem
Signalpegel ab.
-
Wenn
andererseits der Pegel des zweiten Referenzsignals NREF höher als
der Signalpegel des Datensignals DATAi ist, integriert und verstärkt der
zweite Integrationsverstärkungsschaltkreis 115 die
Differenz zwischen dem Pegel des zweiten Referenzsignals NREF und
dem Signal pegel des Datensignals DATAi. Dann gibt der zweite Integrationsverstärkungsschaltkreis 115 das
vierte Ausgangssignal V2N und das dritte Ausgangssignal V2P dergestalt ab,
dass das dritte Ausgangssignal V2P einen niedrigeren Signalpegel
aufweist als das vierte Ausgangssignal V2N.
-
Wenn
der Pegel des zweiten Referenzsignals /VREF niedriger als der Signalpegel
des Datensignals DATAi ist, integriert und verstärkt der zweite Integrationsverstärkungsschaltkreis 115 die
Differenz zwischen dem Pegel des zweiten Referenzsignals VREF und
dem Signalpegel des Datensignals DATAi. Der zweite Integrationsverstärkungsschaltkreis 115 gibt
dann das vierte Ausgangssignal V2N und das dritte Ausgangssignal
V2P derart ab, dass das dritte Ausgangssignal V2P einen höheren Signalpegel
aufweist als das vierte Ausgangssignal V2N.
-
Wenn
dagegen der Pegel des zweiten Referenzsignals /VREF gleich groß wie der
Signalpegel des Datensignals DATAi ist, gibt der zweite Integrationsverstärkungsschaltkreis 115 das
dritte Ausgangssignal 2VP und das vierte Ausgangssignal
V2N mit demselben Signalpegel ab.
-
8 zeigt
eine schaltungstechnische Realisierung der Signalbetriebs- und Detektionsschaltung 131 von 5.
Wie aus 8 ersichtlich, umfasst die Signalbetriebs-
und Detektionsschaltung 131 in diesem Fall eine Vorladeschaltung 133 und eine
Detektionsschaltung 135.
-
Die
Vorladeschaltung 133 weist PMOS-Transistoren P11 und P14
auf, deren Gate-Elektroden vom Taktsignal CLK beaufschlagt werden.
Der PMOS-Transistor P11 und ein weiterer PMOS-Transistor P12 sind
parallel zwischen die Speisespannung VDD und einen Knoten NOD11
eingeschleift, während
ein weiterer PMOS-Transistor P13 und der PMOS-Transistor P14 parallel zwischen die
Speisespannung VDD und einen Knoten NOD12 eingeschleift sind. Außerdem ist
der PMOS-Transistor P12 mit seiner Gate-Elektrode an den Knoten
NOD12 angeschlossen, und der PMOS-Transistor P13 ist mit seiner
Gate-Elektrode an den Knoten NOD11 angeschlossen. Zwischen den Knoten
NOD11 und die Massespannung VSS sind NMOS-Transistoren N11 und N17
seriell eingeschleift. Die Gate-Elektrode des NMOS-Transistors N11
ist mit dem Knoten NOD12 verbunden. Die Gate-Elektrode des NMOS-Transistors
N17 wird vom Taktsignal CLK beaufschlagt. Ein NMOS-Transistor N12
und ein NMOS-Transistor N22 sind seriell zwischen den Knoten NOD12
und die Massespannung VSS eingeschleift. Die Gate-Elektrode des
NMOS-Transistors N12 ist mit dem Knoten NOD11 verbunden. Die Gate-Elektrode
des NMOS-Transistors N22 wird vom Taktsignal CLK beaufschlagt. Das
fünfte
Ausgangssignal VOUT ist das Ausgangssignal des Knotens NOD11, und
das sechste Ausgangssignal VOUTB ist das Ausgangssignal des Knotens
NOD12.
-
Beispielsweise
lädt die
Vorladeschaltung 133 die Knoten NOD11 und NOD12 in Reaktion
auf eine Deaktivierung des Taktsignals CLK auf den Pegel der Speisespannung
VDD vor.
-
Die
Detektionsschaltung 135 weist einen NMOS-Transistor N13
und einen NMOS-Transistor N18 auf, die seriell zwischen den Knoten
NOD11 und einen Knoten NOD13 eingeschleift sind. Die Gate-Elektrode
des NMOS-Transistors N13 wird vom ersten Ausgangssignal V1P beaufschlagt,
während die
Gate-Elektrode des NMOS-Transistors N18 vom Taktsignal CLK beaufschlagt
wird. Ein NMOS-Transistor N14 und ein NMOS-Transistor N19 sind seriell zwischen
den Knoten NOD12 und den Knoten NOD13 eingeschleift. Die Gate-Elektrode
des NMOS-Transistors N14 wird vom dritten Ausgangssignal V2P beaufschlagt,
während
die Gate-Elektrode des NMOS-Transistors N19 vom Taktsignal CLK beaufschlagt
wird.
-
Des
weiteren sind ein NMOS-Transistor N16 und ein NMOS-Transistor N21
seriell zwischen den Knoten NOD12 und einen Knoten NOD14 eingeschleift.
Die Gate-Elektrode des NMOS-Transistors N16 wird vom zweiten Ausgangssignal
V1N beaufschlagt, während
die Gate-Elektrode des NMOS-Transistors N21 vom Taktsignal CLK beaufschlagt
wird. Ein NMOS-Transistor N15 und ein NMOS-Transistor N20 sind seriell
zwischen den Knoten NOD11 und den Knoten NOD14 eingeschleift. Die
Gate-Elektrode des NMOS-Transistors N15 wird vom vierten Ausgangssignal
V2N beaufschlagt, während
die Gate-Elektrode des NMOS-Transistors N20 vom Taktsignal CLK beaufschlagt
wird. Ein NMOS-Transistor N23 ist zwischen den Knoten NOD13 und
die Massespannung VSS eingeschleift. An die Gate-Elektrode des NMOS-Transistors
N23 wird eine Vorspannung BIAS angelegt. Ein NMOS-Transistor N24
ist zwischen den Knoten NOD14 und die Massespannung VSS eingeschleift. An
die Gate-Elektrode des NMOS-Transistors N24 wird ebenfalls die Vorspannung
BIAS angelegt. Die NMOS-Transistoren N23 und N24 bilden Stromquellen.
-
9 zeigt
eine schaltungstechnische Realisierung der Zwischenspeicher- und
Halteschaltung 137 von 5. Wie daraus
ersichtlich, wird das fünfte
Ausgangssignal VOUT an einen Inverter IN2 angelegt, dessen Ausgangsanschluss
NOD33 mit der Gate-Elektrode eines NMOS-Transistors N33 verbunden ist. Das sechste
Ausgangssignal VOUTB wird an einen Inverter IN1 angelegt, dessen
Ausgangsanschluss NOD31 mit der Gate-Elektrode eines NMOS-Transistors
N34 verbunden ist. Ein Inverter IN3 ist zwischen den Ausgangsanschluss
bzw. Knoten NOD31 und die Gate-Elektrode eines PMOS-Transistors
P31 eingeschleift. Zwischen den Ausgangsanschluss bzw. Knoten NOD33
und die Gate-Elektrode eines PMOS-Transistors P32 ist ein Inverter
IN4 eingeschleift. Außerdem
sind beide PMOS-Transistoren P31 und P33 parallel zwischen die Speisespannung
VDD und einen Knoten NOD35 eingeschleift. Jeder der beiden NMOS-Transistoren N31
und N33 ist zwischen den Knoten NOD35 und die Massespannung VSS
eingeschleift. Die Gate-Elektroden des PMOS-Transistors P33 und
des NMOS-Transistors 31 sind mit einem Knoten NOD37 verbunden.
-
Jeder
der beiden PMOS-Transistoren P32 und P34 ist zwischen die Speisespannung
und den Knoten NOD37 eingeschleift. Jeder der beiden NMOS-Transistoren
N32 und N34 ist zwischen den Knoten NOD37 und die Massespannung
VSS eingeschleift. Die Gate-Elektroden des PMOS-Transistors P34
und des NMOS-Transistors N32 sind mit dem Knoten NOD35 verbunden.
Das siebte Ausgangssignal Q bildet das Ausgangssignal des Knotens NOD35,
und das achte Ausgangssignal QB bildet das Ausgangssignal des Knotens
NOD37. Beim siebten Ausgangssignal Q und achten Ausgangssignal QB
handelt es sich um komplementäre
Signale. Das siebte und achte Ausgangssignal Q, QB der Zwischenspeicher-
und Halteschaltung 137 weisen volle CMOS-Digitalsignalpegel
auf.
-
Die
Betriebsweise des Datenempfängers wird
nachfolgend unter Bezugnahme auf die 6 und 9 beschrieben,
wobei zusätzlich
angenommen sei, dass die Knoten NOD4 und NOD5 in 7 und
die Knoten NOD11 und NOD12 in 8 in Reaktion
auf eine Deaktivierung des Taktsignals CLK auf den Pegel der Speisespannung
VDD vorgeladen werden. Das erste Referenzsignal und das zweite Referenzsignal
werden mit VREF bzw. /VREF bezeichnet.
-
Der
Datenempfänger 100 detektiert
das erste Datensignal DATA1, dessen Logikpegel in einem Zeitintervall
T1 von 6 niedrig ist, in folgender Weise. Die Differenz
zwischen dem ersten Datensignal DATA1 und dem ersten Referenzsignal
VREF ist kleiner als zwischen dem ersten Datensignal DATA1 und dem
zweiten Referenzsignal /VREF. Wenn daher das Taktsignal CLK aktiviert
ist, arbeitet der zweite Integrationsverstärkungsschaltkreis 115 von 7 dominierender
als der erste Integra tionsverstärkungsschaltkreis 111.
Folglich integriert und verstärkt der
zweite Integrationsverstärkungsschaltkreis 115 die
Differenz zwischen dem ersten Datensignal DATA1 und der zweiten
Referenzspannung /VREF und gibt dann entsprechend der Differenz
das dritte Ausgangssignal V2P und das vierte Ausgangssignal V2N
ab.
-
Somit
empfängt
die zweite Verstärkungsschaltung 117 von 7 das
zweite Referenzsignal /VREF und das erste Datensignal DATA1, integriert und
verstärkt
deren Differenz und gibt das dritte Ausgangssignal V2P und das vierte
Ausgangssignal V2N entsprechend der Differenz ab. In diesem Fall
ist der Pegel des dritten Ausgangssignals V2P niedriger als derjenige
des vierten Ausgangssignals V2N.
-
Wenn
das Taktsignal CLK und die Vorspannung BIAS aktiviert sind, gibt
die Detektionsschaltung 135 von 8 das sechste
Ausgangssignal VOUTB mit dem Pegel der Speisespannung VDD und das
fünfte
Ausgangssignal VOUT mit dem Pegel der Massespannung VSS in Reaktion
auf das dritte Ausgangssignal V2P bzw. das vierte Ausgangssignal V2N
ab. Das fünfte
Ausgangssignal VOUT und das sechste Ausgangssignal VOUTB sind Differenzsignale
und haben keine vollen CMOS-Pegel.
-
Da
der NMOS-Transistor N33 der Zwischenspeicher- und Halteschaltung 137 von 9 in
Reaktion auf das vom Inverter IN2 invertierte, fünfte Ausgangssignal VOUT leitend
geschaltet wird, nimmt das siebte Ausgangssignal Q niedrigen Logikpegel an.
Daher wird das erste Datensignal DATA1, dessen Logikpegel niedrig
ist, vom Datenempfänger 100 als niedrig
detektiert. Mit anderen Worten empfängt die Detektionsverstärkungsschaltung 130 das
zweite Referenzsignal /VREF und das erste Datensignal DATA1 und
detektiert das zugeführte
erste Datensignal DATA1 als Ergebnis einer Addition, Subtraktion, Abtastung
und Zwischenspeicherung.
-
Der
Datenempfänger 100 detektiert
das zweite Datensignal DATA2, dessen Logikpegel im Zeitintervall
T1 von 6 hoch ist, auf folgende Weise. Die Differenz
zwischen dem zweiten Datensignal DATA2 und dem ersten Referenzsignal
VREF ist höher
als zwischen dem zweiten Datensignal DATA2 und dem zweiten Referenzsignal
/VREF. Wenn daher das Taktsignal CLK aktiviert ist, arbeitet der
erste Integrationsverstärkungsschaltkreis 111 von 7 dominierender
als der zweite Integrationsverstärkungsschaltkreis 115.
-
Die
erste Verstärkungsschaltung 113 von 7 empfängt folglich
das zweite Datensignal DATA2 und das erste Referenzsignal VREF und
integriert und verstärkt
deren Differenz. Sie gibt dann das erste Ausgangssignal V1P und
das zweite Ausgangssignal V1N entsprechend der Differenz ab. In diesem
Fall ist der Pegel des ersten Ausgangssignals V1P niedriger als
derjenige des zweiten Ausgangssignals V1N.
-
Wenn
das Taktsignal CLK und die Vorspannung BIAS aktiviert sind, gibt
die Detektionsschaltung 135 von 8 normalerweise
das fünfte
Ausgangssignal VOUT auf dem Pegel der Speisespannung VDD und das
sechste Ausgangssignal VOUTB auf dem Pegel der Massespannung VSS
in Reaktion auf das erste Ausgangssignal V1P bzw. das zweite Ausgangssignal
V1N ab. In einigen Fällen
kann es sein, dass das fünfte
Ausgangssignal VOUT und das sechste Ausgangssignal VOUTB nicht den
vollen Spannungshub aufweisen. Daher kann es sein, dass der Pegel
des fünften
Ausgangssignals VOUT niedriger als der Pegel der Speisespannung
VDD ist, und der Pegel des sechsten Ausgangssignals VOUTB ist eventuell
höher als
der Pegel der Massespannung VSS. In einer weiteren alternativen
Ausführungsform sind
das fünfte
Ausgangssignal VOUT und das sechste Ausgangssignal VOUTB Differenzsignale.
-
Da
der NMOS-Transistor 34 der Zwischenspeicher- und Halteschaltung 137 von 9 in
Reaktion auf das vom Inverter IN1 invertierte, sechste Ausgangssignal
VOUTB leitend geschaltet wird, gelangt das achte Ausgangssignal
QB des Knotens NOD37 auf niedrigen Logikpegel. Da jedoch der PMOS-Transistor
P31 durch das sechste Ausgangssignal VOUTB leitend geschaltet wird,
gelangt das siebte Ausgangssignal Q des Knotens NOD35 auf hohen
Logikpegel. Das siebte und achte Ausgangssignal Q, QB der Zwischenspeicher-
und Halteschaltung 137 weisen volle CMOS-Digitalsignalpegel
auf. Daher wird das zweite Datensignal DATA2, dessen Logikwert hoch
ist, vom Datenempfänger 100 als hoch
detektiert.
-
Außerdem detektiert
der Datenempfänger 100 das
dritte Datensignal DATA3, dessen Logikpegel im Zeitintervall T1
von 6 hoch ist, in der gleichen Weise wie das zweite
Datensignal DATA2. Die Detektion dieses dritten Datenwertes DATA3,
dessen Logikpegel hoch ist, braucht daher hier nicht nochmals erläutert werden.
-
Der
Datenempfänger 100 detektiert
den ersten und dritten Datenwert DATA1, DATA3, deren Logikpegel
in einem Zeitintervall T2 von 6 hoch sind,
in folgender Weise. Die zweite Verstärkungsschaltung 117 von 7 arbeitet
dominierender als die erste Verstärkungsschaltung 113,
und der Pegel des dritten Ausgangssignals V2P der zweiten Verstärkungsschaltung 117 ist
höher als
der Pegel des vierten Ausgangssignals V2N.
-
Es
ist daher bevorzugt, dass das sechste Ausgangssignal VOUTB von 8 in
Reaktion auf das dem NMOS-Transistor N14 zugeführte, dritte Ausgangssignal
auf den Pegel der Massespannung VSS heruntergezogen wird und das
fünfte
Ausgangssignal VOUT den Pegel der Speisespannung VDD beibehält. Es kann
jedoch sein, dass das fünfte
Ausgangssignal VOUT und das sechste Ausgangssignal VOUTB nicht den
vollen Spannungshub haben. Als Ergebnis gibt die Signalbetriebs-
und Detektionsschaltung 131 das fünfte Ausgangssignal VOUT mit dem
Pe gel der Speisespannung VDD und das sechste Ausgangssignal VOUTB
mit dem Pegel der Massespannung VSS an die Zwischenspeicher- und
Halteschaltung 137 ab.
-
Der
NMOS-Transistor N34 der Zwischenspeicher- und Halteschaltung 137 von 9 wird
in Reaktion auf das Ausgangssignal des Inverters IN1 leitend geschaltet
und zieht das achte Ausgangssignal QB auf den Pegel der Massespannung
VSS herunter. Der PMOS-Transistor P31 wird in Reaktion auf das Ausgangssignal
des Inverters IN3 leitend geschaltet und zieht das siebte Ausgangssignal
QB auf den Pegel der Speisespannung VDD hoch. Daher werden der erste
oder dritte Datenwert DATA1, DATA3, dessen Logikpegel im Zeitintervall
T2 hoch ist, durch den Datenempfänger 100 als
hoch detektiert.
-
Der
Datenempfänger 100 detektiert
den zweiten Datenwert DATA2, dessen Logikpegel im Zeitintervall
T2 von 6 niedrig ist, in folgender Weise. Die erste Verstärkungsschaltung 113 von 7 arbeitet
dominierender als die zweite Verstärkungsschaltung 117,
und der Pegel des ersten Ausgangssignals V1P der ersten Verstärkungsschaltung 113 ist
höher als
derjenige des zweiten Ausgangssignals V1N.
-
Dadurch
wird das fünfte
Ausgangssignal VOUT von 8 auf den Pegel der Massespannung VSS
in Reaktion auf das dem NMOS-Transistor N13 zugeführte, erste
Ausgangssignal V1P heruntergezogen, und das sechste Ausgangssignal
VOUTB behält den
Pegel der Speisespannung VDD bei. Dabei haben das fünfte Ausgangssignal
VOUT und das sechste Ausgangssignal VOUTB normalerweise keine gegenüber dem
vollem CMOS-Hub höheren Spannungshübe.
-
Als
Ergebnis gibt die Signalbetriebs- und Detektionsschaltung 131 das
sechste Ausgangssignal VOUTB mit dem Pegel der Speisespannung VDD und
das fünfte
Ausgangssignal VOUT mit dem Pegel der Masse spannung VSS an die Zwischenspeicher- und
Halteschaltung 137 ab. Wenn das fünfte Ausgangssignal VOUT nicht
den vollen Spannungshub aufweist, liegt es auf niedrigem Pegel.
-
Der
NMOS-Transistor N33 der Zwischenspeicher- und Halteschaltung 137 von 9 wird
in Reaktion auf das Ausgangssignal des Inverters IN2 leitend geschaltet
und zieht das siebte Ausgangssignal Q auf den Pegel der Massespannung
VSS herunter. Der PMOS-Transistor P32 wird in Reaktion auf das Ausgangssignal
des Inverters IN4 leitend geschaltet und zieht das achte Ausgangssignal
QB auf den Pegel der Speisespannung VDD hoch. Dadurch wird der zweite
Datenwert DATA2, dessen Logikpegel im Zeitintervall T2 niedrig ist,
vom Datenempfänger 100 als
niedrig detektiert.
-
10 zeigt
im Blockschaltbild einen weiteren erfindungsgemäßen Datenempfänger 200,
der ungeradzahlige Datensignale empfängt. Eine Integrationsverstärkungsschaltung 110A und
ein Detektionsverstärker 130A des
Datenempfängers 200 detektieren
den N-ten Datenwert, während
eine Integrationsverstärkungsschaltung 110B und
ein Detektionsverstärker 130B des
Empfängers 200 den (N-1)-ten
Datenwert detektieren. Dazu beinhalten sie jeweils zwei Integrationsverstärkungsschaltkreise 111A und 115A bzw. 111B und 115B,
die in ihrer Struktur und Betriebsweise den beiden Integrationsverstärkungsschaltkreisen 111 und 115 von 7 entsprechen
können.
Der Detektionsverstärker 130A von 10 kann
ebenfalls in seinem Aufbau und in seiner Betriebsweise dem Detektionsverstärker 130 von 5 entsprechen.
Die Betriebsweise des Empfängers 200 ist
daher unter Berücksichtigung
der Betriebsweise des Datenempfängers 100 von 5 ohne
weiteres verständlich.
-
Der
Detektionsverstärker 130A von 10 tastet
die Ausgangssignale des Integrationsverstärkungsschaltkreises 110A in
Reaktion auf ein Taktsignal CLK ab und verstärkt sie und detektiert ungeradzahlige
Da tenwerte Q_OD des Datensignals DATAi, das über die Datenleitung 103 zugeführt wird,
und gibt diese ab. Der Detektionsverstärker 130B von 10 tastet
die Ausgangssignale des Integrationsverstärkungsschaltkreises 110B in
Reaktion auf das invertierte Taktsignal CLKB ab und verstärkt diese und
detektiert geradzahlige Datenwerte Q_EV des Datensignals DATAi,
das über
die Datenleitung 103 zugeführt wird, und gibt diese ab.
Der Detektionsverstärker 130B kann
in seinem Aufbau wiederum dem Detektionsverstärker 130 von 5 entsprechen. Eine
detaillierte weitere Erläuterung
des Datenempfängers 200 von 10 ist
daher nicht erforderlich.
-
Der
Datenempfänger 100 oder 200 gemäß der Erfindung
empfängt
somit Daten und Differenzreferenzsignale und detektiert Daten in
einer stabilen Weise mittels Signalintegration. Er ist daher in
der Lage, Daten mit hoher Geschwindigkeit unter Verwendung einer
Differenzsignaltechnik und je einer Datenleitung für jeden
Datenwert zu detektieren. Wenn der herkömmliche, mit Differenzsignaltechnik arbeitende
Datenempfänger
beispielsweise sechzehn Datenwerte gleichzeitig mit hoher Geschwindigkeit
empfangen soll, benötigt
er zweiunddreißig
Signalleitungen. Demgegenüber
benötigt
der erfindungsgemäße Datenempfänger hierfür nur sechzehn Datenleitungen
und zwei Differenzreferenzsignalleitungen.
-
Der
erfindungsgemäße Datenempfänger weist
außerdem
einen relativ niedrigen Stromverbrauch auf und benötigt wenig
Entwurfsfläche.
Da der erfindungsgemäße Datenempfänger synchron zum
Taktsignal arbeitet, kann er Daten mit hoher Frequenz und in stabiler
Weise detektieren. Außerdem kann
er die Daten auch dann exakt detektieren, wenn die Differenz zwischen
Pegeln von Signalen, die der Integrationsverstärkungsschaltung zugeführt werden,
relativ klein sind oder Prozess-, Spannungspegel- oder Temperaturschwankungen
auftreten.
-
Wie
oben erläutert,
sind folglich der erfindungsgemäße Datenempfänger, der
eine Signalintegrationstechnik verwendet, und das erfindungsgemäße Datenempfangsverfahren
in der Lage, Hochfrequenzrauschen zu reduzieren, das erzeugt wird, wenn
Daten mit hoher Geschwindigkeit detektiert werden. Außerdem können der
erfindungsgemäße Datenempfänger und
das erfindungsgemäße Datenempfangsverfahren,
welche Signale integrieren und verstärken, die über zwei Referenzsignalleitungen und
eine Datenleitung für
jeden Datenwert zugeführt werden,
und Daten detektieren, die Daten präzise mit hoher Geschwindigkeit
unter Verwendung der Differenzsignaltechnik unabhängig von
Prozess-, Spannungspegel- oder Temperaturschwankungen detektieren.
-
Zusätzlich zu
den in den 5 und 10 veranschaulichten
Ausführungsformen
sind weitere Ausführungsformen
des erfindungsgemäßen Datenempfängers möglich. So
sind außer
den exemplarisch gezeigten Realisierungen für den Fachmann auch noch andere
Realisierungen für
die jeweilige Integrationsverstärkungsschaltung 110, 110A, 110B der 5, 7 und 10 möglich. Dies
gilt analog für
die Signalbetriebs- und Detektionsschaltung 131 und die
Zwischenspeicher- und Halteschaltung 137, für die nur
beispielhaft die schaltungstechnischen Realisierungen in den 5 und 8 bzw. 5 und 9 angegeben
sind.
-
Es
ist des weiteren zu erwähnen,
dass die oben beschriebenen, exemplarischen Ausführungsformen auf spezielle,
zu identifizierende Logikpegel und Polaritäten, negativ (N) und positiv
(P), Bezug nehmen, es versteht sich jedoch für den Fachmann, dass funktionell
gleichartige Schaltungsauslegungen mit den entgegengesetzten Logikpegeln
und/oder Polaritäten
realisierbar sind.