DE10253879B4 - Phase detector and method for clock signal phase difference compensation - Google Patents

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Abstract

Phasendetektor für einen Verzögerungsregelkreis zur Kompensation einer Phasendifferenz zwischen einem ersten Taktsignal (REFCLK) und einem zweiten Taktsignal (FBCLK), mit folgenden Elementen:
– einem ersten Flip-Flop (110), welches das erste Taktsignal (REFCLK) empfängt, ein erstes Ausgangssignal (UP) erzeugt und durch ein erstes Rücksetzsignal (A2) zurückgesetzt wird,
– einem zweiten Flip-Flop (120), welches das zweite Taktsignal (FBCLK) empfängt, ein zweites Ausgangssignal (DOWN) erzeugt und von einem zweiten Rücksetzsignal (A3) zurückgesetzt wird, wobei das erste und zweite Rücksetzsignal von separaten Logikpfaden stammen, und
– einem Rücksetzschaltkreis (130) zur Erzeugung des ersten Rücksetzsignals basierend auf einer Kombination des ersten und zweiten Ausgangssignals und eines ersten Initialisierungssignals (INTL1) und zur Erzeugung des zweiten Rücksetzsignals basierend auf einer Kombination des ersten und zweiten Ausgangssignals und eines zweiten Initialisierungssignals (INTL2),
– wobei das erste und das zweite Initialisierungssignal basierend auf einem extern zugeführten Hauptrücksetzsignal (RESETB) erzeugt werden.Phase detector for a delay locked loop for compensating a phase difference between a first clock signal (REFCLK) and a second clock signal (FBCLK), comprising:
A first flip-flop (110) which receives the first clock signal (REFCLK), generates a first output signal (UP) and is reset by a first reset signal (A2),
- a second flip-flop (120) which receives the second clock signal (FBCLK), generates a second output signal (DOWN) and is reset by a second reset signal (A3), the first and second reset signals being from separate logic paths, and
A reset circuit (130) for generating the first reset signal based on a combination of the first and second output signals and a first initialization signal (INTL1) and for generating the second reset signal based on a combination of the first and second output signals and a second initialization signal (INTL2),
- Wherein the first and the second initialization signal based on an externally supplied main reset signal (RESETB) are generated.

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Figure 00000001

Description

Die Erfindung bezieht sich auf einen Phasendetektor für einen Verzögerungsregelkreis zur Kompensation einer Phasendifferenz zwischen einem ersten Taktsignal und einem zweiten Taktsignal und auf ein zugehöriges Phasendifferenzkompensationsverfahren.The The invention relates to a phase detector for a Delay locked loop for compensating for a phase difference between a first clock signal and a second clock signal and an associated phase difference compensation method.

Verzögerungsregelkreise (DLL) werden auf dem Gebiet analoger Schaltkreisentwürfe vielfach verwendet. Mit den immer strengeren Zeitsteuerungsanforderungen gegenwärtiger Computer- und Kommunikationssysteme mit hohem Leistungsvermögen werden DLL auch für den Einsatz in digitalen Schaltkreisentwürfen immer populärer, wie in Hauptplatinen von Rechnern, in Multimedia-Platinen für hohe Leistungsfähigkeit, in Halbleiterspeicherbauelementen etc. Speziell werden DLL in Halbleiterspeicherbauelementen, wie in DRAM-Bauelementen vom Typ mit doppelter Datenrate (DDR), dazu verwendet, eine gemeinsame Phase zwischen einem zugeführten Referenztaktsignal und einem internen Taktsignal zu erzielen.Delay loops (DLL) are widely used in the field of analog circuit designs. With the ever stricter timing requirements of current computer and high-performance communication systems DLL also for the use in digital circuit designs more and more popular, such as in motherboards of computers, in multimedia boards for high efficiency, in semiconductor memory devices, etc. Specifically, DLLs are used in semiconductor memory devices, as in the double data rate (DDR) type DRAM devices, used to establish a common phase between an input reference clock signal and achieve an internal clock signal.

1 veranschaulicht im Blockschaltbild einen herkömmlichen Aufbau eines Verzögerungsregelkreises 1 mit einer spannungsgesteurten Verzögerungslinie bzw. Verzögerungsstufe (VCDL) 10, einem Phasendetektor 20, einer Ladungspumpe 30, einem als Filter fungierenden Kondensator C1 und einer optionalen Verzögerungseinheit 40, deren Vorhandensein im Verzögerungsregelkreis für die nachfolgende Beschreibung angenommen sei. 1 illustrates in block diagram a conventional construction of a delay locked loop 1 with a voltage-controlled delay line or delay stage (VCDL) 10 , a phase detector 20 , a charge pump 30 , a capacitor C1 acting as a filter and an optional delay unit 40 whose presence in the delay locked loop is assumed for the following description.

Der Phasendetektor 20 misst die Phasendifferenz zwischen einem zugeführten Referenztaktsignal REFCLK und einem Rückkopplungstaktsignal FBCLK, das von der Verzögerungseinheit 40 abgegeben wird, und gibt Phasendifferenz-Detektionssignale UP und DOWN ab. Die Ladungspumpe 30 steuert das Maß an Ausgangsstrom Ic in Reaktion auf die Detektionssignale UP und DOWN. Der Kondensator C1 liefert der VCDL 10 eine Steuerspannung Vc entsprechend dem von der Ladungspumpe 30 abgegebenen Strom Ic. Die VCDL 10 verzögert das Referenztaktsignal REFCLK um einen der Steuerspannung Vc entsprechenden Zeitbetrag und gibt ein Taktsignal OUTCLK als ein verzögertes Signal des Referenztaktsignals REFCLK ab. Die Verzögerungseinheit 40 verzögert das Taktsignal OUTCLK, das von der VCDL 10 abgegeben wird, um eine vorgegebene Zeitspanne und gibt ein gegenüber dem Taktsignal OUTCLK entsprechend verzögertes Signal ab, um die Phasendifferenz zwischen den beiden Taktsignalen OUTCLK und REFCLK zu kompensieren.The phase detector 20 measures the phase difference between an input reference clock signal REFCLK and a feedback clock signal FBCLK received from the delay unit 40 is output, and outputs phase difference detection signals UP and DOWN. The charge pump 30 controls the amount of output current Ic in response to the detection signals UP and DOWN. The capacitor C1 supplies the VCDL 10 a control voltage Vc corresponding to that of the charge pump 30 delivered current Ic. The VCDL 10 delays the reference clock signal REFCLK by an amount of time corresponding to the control voltage Vc, and outputs a clock signal OUTCLK as a delayed signal of the reference clock signal REFCLK. The delay unit 40 delays the clock signal OUTCLK from the VCDL 10 is outputted by a predetermined period of time and outputs a signal delayed from the clock signal OUTCLK to compensate for the phase difference between the two clock signals OUTCLK and REFCLK.

Wenn ein Hauptrücksetzsignal RESETB aktiviert ist, arbeitet der DLL 1 wie folgt. Das RESETB-Signal weist einen hohen Logikwert auf, wenn der DLL 1 in Betrieb ist. Der Phasendetektor 20 detektiert die Phasendifferenz zwischen dem zugeführten Referenztaktsignal REFCLK und dem Rückkopplungstaktsignal FBCLK, das von der Verzögerungseinheit 40 abgegeben wird. Wenn die Phase des Rückkopplungstaktsignals FBCLK der Phase des Referenztaktsignals REFCLK nacheilt bzw. die Phase des Signals REFCLK derjenigen des Signals FBCLK voreilt, wird das Phasendifferenz-Detektionssignal UP aktiviert. Dadurch liefert die Ladungspumpe 30 eine Ausgangsstrom Ic derart, dass die Verzögerungszeit der VCDL 10 verkürzt wird. Wenn andererseits die Phase des Signals FBCLK der Phase des Signals REFCLK voreilt bzw. die Phase des Signals REFCLK derjenigen des Signals FBCLK nacheilt, wird das Phasendifferenz-Detektionssignal DOWN aktiviert. Dadurch liefert die Ladungspumpe 30 einen Ausgangsstrom Ic derart, dass die Verzögerungszeit der VCDL 10 verlängert wird. Der DLL 1 verzögert jeweils das Referenztaktsignal REFCLK um die in der VCDL 10 festgelegte Zeitspanne, um das Ausgangstaktsignal OUTCLK abzugeben.When a main reset signal RESETB is activated, the DLL operates 1 as follows. The RESETB signal has a high logic value when the DLL 1 is in operation. The phase detector 20 Detects the phase difference between the supplied reference clock signal REFCLK and the feedback clock signal FBCLK, that of the delay unit 40 is delivered. When the phase of the feedback clock signal FBCLK lags the phase of the reference clock signal REFCLK and the phase of the signal REFCLK leads that of the signal FBCLK, the phase difference detection signal UP is activated. This provides the charge pump 30 an output current Ic such that the delay time of the VCDL 10 is shortened. On the other hand, when the phase of the signal FBCLK leads the phase of the signal REFCLK and the phase of the signal REFCLK lags that of the signal FBCLK, the phase difference detection signal DOWN is activated. This provides the charge pump 30 an output current Ic such that the delay time of the VCDL 10 is extended. The DLL 1 in each case delays the reference clock signal REFCLK to those in the VCDL 10 fixed period of time to output the output clock signal OUTCLK.

2 zeigt im Blockschaltbild eine herkömmliche Realisierung für den Phasendetektor 20 mit zwei D-Flip-Flops 21, 22 und einem Rücksetzsteuerschaltkreis 23. Das D-Flip-Flop 21 weist einen Eingangsanschluss D, der mit einer Speisespannung VCC gekoppelt ist, einen Ausgangsanschluss Q, der das Phasendifferenz-Detektionssignal UP abgibt, einen Taktanschluss CK, der das Referenztaktsignal REFCLK empfängt, und einen Rücksetzanschluss RST auf. Das D-Flip-Flop 22 beinhaltet einen Eingangsanschluss D, der mit der Speisespannung VCC gekoppelt ist, einen Ausgangsanschluss Q, der das Phasendifferenz-Detektionssignal DOWN abgibt, einen Taktanschluss CK, der das Rückkopplungstaktsignal FBCLK empfängt, und einen Rücksetzanschluss RST, der ein vom Rücksetzsteuerschaltkreis 23 abgegebenes Steuersignal A0 empfängt. Der Rücksetzsteuerschaltkreis 23 ist aus einem NAND-Gatter 25, welches die Phasendifferenz-Detektionssignale UP und DOWN zur Durchführung einer NAND-Verknüpfung empfängt, und einem NAND-Gatter 24 aufgebaut, das ein Ausgangssignal des NAND-Gatters 25 und das extern zugeführte Hauptrücksetzsignal RESETB zur Durchführung einer NAND-Verknüpfung empfängt. 2 shows a block diagram of a conventional implementation for the phase detector 20 with two D flip flops 21 . 22 and a reset control circuit 23 , The D flip flop 21 has an input terminal D coupled to a supply voltage VCC, an output terminal Q outputting the phase difference detection signal UP, a clock terminal CK receiving the reference clock signal REFCLK, and a reset terminal RST. The D flip flop 22 includes an input terminal D coupled to the supply voltage VCC, an output terminal Q outputting the phase difference detection signal DOWN, a clock terminal CK receiving the feedback clock signal FBCLK, and a reset terminal RST receiving one from the reset control circuit 23 output control signal A0 receives. The reset control circuit 23 is from a NAND gate 25 which receives the phase difference detection signals UP and DOWN for performing a NAND operation, and a NAND gate 24 which is an output signal of the NAND gate 25 and receiving the externally supplied main reset signal RESETB to perform a NAND operation.

Die Betriebsweise dieses herkömmlichen Phasendetektors 20 wird nachfolgend unter Bezugnahme auf die zugehörigen Zeitlablaufdiagramme der 3A, 3B und 4A bis 4D erläutert. Die 3A und 3B zeigen Zeitablaufdiagramme zur Veranschaulichung des Betriebszustands des Phasendetektors 20 von 2, wenn der DLL 1 von 1 in einem stationären Zustand arbeitet.The operation of this conventional phase detector 20 will be described below with reference to the associated timing diagrams of 3A . 3B and 4A to 4D explained. The 3A and 3B show timing diagrams for illustrating the operating state of the phase detector 20 from 2 if the DLL 1 from 1 works in a stationary state.

Speziell zeigt 3A ein Zeitablaufdiagramm zur Veranschaulichung der Zustände der Phasendifferenz-Detektionssignale UP und DOWN, die vom Phasendetektor 20 abgegeben werden, wenn die Phase des Rückkopplungstaktsignals FBCLK der Phase des Referenztaktsignals REFCLK voreilt.Specially shows 3A a timeline slide gramme for illustrating the states of the phase difference detection signals UP and DOWN, the phase of the detector 20 are output when the phase of the feedback clock signal FBCLK leads the phase of the reference clock signal REFCLK.

Wie aus den 2 und 3A ersichtlich, wird das Phasendifferenz-Detektionssignal DOWN, wenn die Phase des Rückkopplungstaktsignals FBCLK der Phase des Referenztaktsignals REFCLK voreilt, wobei das Hauptrücksetzsignal RESETB auf hohem Pegel bleibt, mit dem Signal FBCLK synchronisiert, um zuerst aktiviert zu werden. Anschließend wird das Phasendifferenz-Detektionssignal UP synchron zum Signal REFCLK aktiviert. Wenn sowohl das UP- als auch das DOWN-Signal aktiviert sind, gibt das NAND-Gatter 25 im Rücksetzsteuerschaltkreis 23 ein Signal auf niedrigem Pegel ab. Dementsprechend geht das vom NAND-Gatter 24 abgegebene Signal A0 auf hohen Pegel. Beide D-Flip-Flops 21 und 22 werden daraufhin zurückgesetzt, was es dem UP- und dem DOWN-Signal erlaubt, auf niedrigen Pegel überzugehen. Es gibt somit eine simultane Zeitspanne, während der die vom Phasendetektor 20 abgegebenen Detektionssignale UP und DOWN beide aktiviert sind. Da jedoch die Zeitspanne der Aktivierung des DOWN-Signals länger als die Zeitspanne der Aktivierung des UP-Signals ist, liefert die Ladungspumpe 30 einen Ausgangsstrom Ic derart, dass die Verzögerungszeit der VCDL 10 proportional zur Zeitdifferenz zwischen dem UP- und dem DOWN-Signal anwächst.Like from the 2 and 3A As can be seen, when the phase of the feedback clock signal FBCLK leads the phase of the reference clock signal REFCLK, with the main reset signal RESETB remaining high, the phase difference detection signal DOWN is synchronized with the signal FBCLK to be activated first. Subsequently, the phase difference detection signal UP is activated in synchronism with the signal REFCLK. When both the UP and DOWN signals are activated, the NAND gate is on 25 in the reset control circuit 23 a signal at a low level. Accordingly, that goes from the NAND gate 24 output signal A0 at high level. Both D flip flops 21 and 22 are then reset, allowing the UP and DOWN signals to go low. There is thus a simultaneous period of time during which the phase detector 20 emitted detection signals UP and DOWN are both activated. However, since the time of activation of the DOWN signal is longer than the time of activation of the UP signal, the charge pump delivers 30 an output current Ic such that the delay time of the VCDL 10 increases in proportion to the time difference between the UP and the DOWN signal.

3B zeigt im Zeitablaufdiagramm die Zustände der Phasendifferenz-Detektionssignale UP und DOWN, die vom Phasendetektor 20 abgegeben werden, wenn die Phase des Rückkopplungstaktsignals FBCLK der Phase des Referenztaktsignals REFCLK nacheilt. Wie aus den 2 und 3B ersichtlich, wird das Phasendifferenz-Detektionssignal UP anfänglich synchron zum REFCLK-Signal aktiviert, wenn die Phase des FBCLK-Signals derjenigen des REFCLK-Signals nacheilt, wobei das Hauptrücksetzsignal RESETB auf hohem Pegel liegt. Das Phasendifferenz-Detektionssignal DOWN wird dann synchron zum Signal FBCLK aktiviert. Wenn das UP- und das DOWN-Signal beide aktiviert sind, gibt das NAND-Gatter 25 im Rücksetzsteuerschaltkreis 23 ein Signal auf niedrigem Pegel ab. Dadurch geht das vom NAND-Gatter 27 abgegebene Signal A0 auf hohen Pegel. In Reaktion auf den hohen Pegel des Signals A0 werden beide D-Flip-Flops 21 und 22 zurückgesetzt, wodurch das UP- und das DOWN-Signal beide auf niedrigen Pegel übergehen. Es gibt somit eine Zeitspanne, während der das UP- und das DOWN-Signal, die vom Phasendetektor 20 abgegeben werden, beide aktiviert sind. Dennoch liefert die Ladungspumpe 30, da die Aktivierungsdauer des UP-Signals länger als diejenige des DOWN-Signals ist, einen Ausgangsstrom Ic derart, dass die Verzögerungszeit der VCDL 10 proportional zur Differenz der Zeitdauern zwischen dem UP- und dem DOWN-Signal verkürzt wird. 3B shows in the timing diagram the states of the phase difference detection signals UP and DOWN, the phase detector 20 are output when the phase of the feedback clock signal FBCLK lags the phase of the reference clock signal REFCLK. Like from the 2 and 3B As can be seen, the phase difference detection signal UP is initially activated in synchronism with the REFCLK signal when the phase of the FBCLK signal lags that of the REFCLK signal, the main reset signal RESETB being at a high level. The phase difference detection signal DOWN is then activated in synchronism with the signal FBCLK. If the UP and DOWN signals are both activated, the NAND gate will be on 25 in the reset control circuit 23 a signal at a low level. This goes from the NAND gate 27 output signal A0 at high level. In response to the high level of the signal A0, both D-type flip-flops 21 and 22 reset, causing the UP and DOWN signals both to go low. There is thus a period of time during which the UP and DOWN signals from the phase detector 20 are issued, both are activated. Nevertheless, the charge pump delivers 30 since the activation duration of the UP signal is longer than that of the DOWN signal, an output current Ic such that the delay time of the VCDL 10 is shortened in proportion to the difference in the durations between the UP and the DOWN signal.

Wenn keine Phasendifferenz zwischen den Signalen FBCLK und REFCLK vorliegt, sind die Aktivierungszeitspannen für das UP- und das DOWN-Signal identisch, wie unmittelbar ersichtlich und daher nicht explizit gezeigt. Dementsprechend wird dann die Verzögerungszeit der VCDL 10 nicht verstellt.When there is no phase difference between the signals FBCLK and REFCLK, the activation periods for the UP and DOWN signals are identical, as immediately apparent and therefore not explicitly shown. Accordingly, then the delay time of the VCDL 10 not adjusted.

Der Phasendetektor 20 gibt die Phasendifferenz-Detektionssignale UP und DOWN zur Erhöhung, Verkürzung oder Beibehaltung der Verzöge rungszeit der VCDL 10 ab. Aus diesem Grund wird der Phasendetektor 20 auch als ein Dreizustands-Phasendetektor bezeichnet.The phase detector 20 gives the phase difference detection signals UP and DOWN for increasing, shortening or maintaining the delay time of the VCDL 10 from. For this reason, the phase detector 20 also referred to as a three-state phase detector.

Die 4A und 4B zeigen Zeitablaufdiagramme zur Veranschaulichung von Betriebszuständen des Phasendetektors von 2, wenn der DLL 1 von 1 von einem Nichtbetriebszustand in einen Betriebszustand wechselt oder initialisiert wird. Speziell zeigt 4A ein Zeitablaufdiagramm von Signalen, die vom Phasendetektor 20 für den Fall abgegeben werden, dass das Hauptrücksetzsignal RESETB vor der Aktivierung des Rückkopplungstaktsignals FBCLK aktiviert wird, wenn die Phase des Signals FBCLK der Phase des Signals REFCLK voreilt.The 4A and 4B show timing diagrams for illustrating operating states of the phase detector of 2 if the DLL 1 from 1 from a non-operating state to an operating state, or being initialized. Specially shows 4A a timing diagram of signals from the phase detector 20 are issued in the event that the main reset signal RESETB is activated before the activation of the feedback clock signal FBCLK when the phase of the signal FBCLK leads the phase of the signal REFCLK.

Wie aus 4A ersichtlich, geht das vom NAND-Gatter 24 des Rücksetzsteuerschaltkreises 23 abgegebene Signal A0 auf hohen Pegel, während das Hauptrücksetzsignal RESETB auf niedrigem Pegel gehalten wird, d.h. der DLL 1 in einem Nichtbetriebszustand gehalten wird. Die Phasendifferenz-Detektionssignale DOWN und UP, die von den D-Flip-Flops 21 und 22 abgegeben werden, werden daher auf niedrigem Pegel gehalten. Wenn das Hauptrücksetzsignal RESETB von niedrigem auf hohen Pegel übergeht, d.h. der DLL1 aktiviert wird, gibt das NAND-Gatter 24 im Rücksetzsteuerschaltkreis 23 das Signal A0 mit niedrigem Pegel ab. Dadurch werden die D-Flip-Flops 21 und 22 mit dem Referenztaktsignal REFCLK bzw. dem Rückkopplungstaktsignal FBCLK synchronisiert.How out 4A as can be seen, this goes from the NAND gate 24 the reset control circuit 23 output signal A0 is high, while the main reset signal RESETB is maintained at a low level, ie, the DLL 1 is kept in a non-operating state. The phase difference detection signals DOWN and UP derived from the D flip-flops 21 and 22 are therefore kept at a low level. When the main reset signal RESETB transitions from low to high level, ie, the DLL1 is activated, the NAND gate is asserted 24 in the reset control circuit 23 the signal A0 low level. This will cause the D flip flops 21 and 22 synchronized with the reference clock signal REFCLK and the feedback clock signal FBCLK.

Wie aus 4A zu erkennen, geht das Rückkopplungstaktsignal FBCLK, nachdem das Hauptrücksetzsignal RESETB auf hohen Pegel übergegangen ist, vor dem Referenztaktsignal REFCLK auf hohen Pegel. Das vom D-Flip-Flop 22 abgegebene Phasendifferenz-Detektionssignal DOWN wird auf hohen Pegel aktiviert. Als nächstes wird das Phasendifferenz-Detektionssignal UP, das vom D-Flip-Flop 21 abgegeben wird, auf hohen Pegel aktiviert, wenn das Signal REFCLK auf hohen Pegel übergegangen ist. Wenn sowohl das UP- als auch das DOWN-Signal aktiviert sind, geht das vom NAND-Gatter 24 im Rücksetzsteuerschaltkreis 23 abgegebene Signal A0 auf hohen Pegel.How out 4A 1, the feedback clock signal FBCLK goes high before the reference clock signal REFCLK goes high after the main reset signal RESETB goes high. That from the D flip flop 22 output phase difference detection signal DOWN is activated to high level. Next, the phase difference detection signal UP from the D flip-flop 21 is released, activated to high level, when the signal REFCLK has passed to high level. When both the UP and DOWN signals are activated, this goes from the NAND gate 24 in the Reset control circuit 23 output signal A0 at high level.

4C zeigt ein Zeitablaufdiagramm von Signalen des Phasendetektors 20 im Fall, dass das Hauptrücksetzsignal RESETB aktiviert wird, bevor das Referenztaktsignal REFCLK aktiviert wird, wenn die Phase des Rückkopplungstaktsignals FBCLK derjenigen des Signals REFCLK nacheilt. 4C shows a timing diagram of signals of the phase detector 20 in the case that the main reset signal RESETB is activated before the reference clock signal REFCLK is activated when the phase of the feedback clock signal FBCLK lags that of the signal REFCLK.

Wie aus 4C ersichtlich, behalten beide von den D-Flip-Flops 21 und 22 abgegebenen Phasendifferenz-Detektionssignale UP und DOWN einen niedrigen Pegel bei, wenn das Hauptrücksetzsignal RESETB auf niedrigem Pegel gehalten wird, da das vom NAND-Gatter 24 abgegebene Signal A0 dann auf hohem Pegel gehalten wird. Wenn ein Übergang des Hauptrücksetzsignals RESETB von niedrigem auf hohen Pegel auftritt, wechselt das vom NAND-Gatter 24 abgegebene Signal A0 von hohem auf niedrigen Pegel. Da das Signal REFCLK vor dem Signal FBCLK auf hohen Pegel wechselt, nachdem das Signal RESETB auf hohen Pegel übergegangen ist, wird das vom D-Flip-Flop 21 abgegebene Phasendifferenz-Detektionssignal UP auf hohen Pegel aktiviert. Wenn später das Signal FBCLK aktiviert wird, wird dann auch das Phasendifferenz-Detektionssignal DOWN aktiviert. Wenn das UP- und das DOWN-Signal beide aktiviert sind, geht das vom NAND-Gatter 27 abgegebene Signal A0 auf hohen Pegel.How out 4C Obviously, both retain D-type flip-flops 21 and 22 output phase detection signals UP and DOWN are at a low level when the main reset signal RESETB is maintained at a low level since that of the NAND gate 24 output signal A0 is then held at a high level. When a transition of the main reset signal RESETB from low to high level occurs, it changes from the NAND gate 24 output signal A0 from high to low level. Since the signal REFCLK goes high before the signal FBCLK after the signal RESETB goes high, the signal from the D flip-flop 21 output phase difference detection signal UP to high level. If later the signal FBCLK is activated, then the phase difference detection signal DOWN is also activated. When the UP and DOWN signals are both activated, this goes from the NAND gate 27 output signal A0 at high level.

Wie oben erwähnt, arbeitet der Phasendetektor 20 in einer normalen Weise, wenn das Hauptrücksetzsignal RESETB aktiviert wird, bevor das in seiner Phase voreilende Signal der beiden Signale REFCLK und FBCLK aktiviert wird. Wenn jedoch das Signal RESETB zwischen dem Aktivierungszeitpunkt des in seiner Phase voreilenden Taktsignals und dem Aktivierungszeitpunkt des in seiner Phase nacheilenden Taktsig nals aktiviert wird, kann ein Fehlbetrieb des Phasendetektors 20 auftreten, bei dem dessen Ausgangssignal einen nicht korrekten Wert aufweist.As mentioned above, the phase detector works 20 in a normal manner, when the main reset signal RESETB is activated before the phase-advanced signal of the two signals REFCLK and FBCLK is activated. However, when the signal RESETB is activated between the activation timing of the phase-advanced clock signal and the activation timing of the phase lagging signal, a malfunction of the phase detector may occur 20 occur in which the output signal has an incorrect value.

4B zeigt im Zeitablaufdiagramm eine derartige abnormale Betriebssituation des herkömmlichen Phasendetektors 20, wenn die Phase des Rückkopplungstaktsignals FBCLK derjenigen des Referenztaktsignals REFCLK voreilt und das Hauptrücksetzsignal RESETB in einem solchen Zwischenzeitpunkt aktiviert wird. Wie aus den 2 und 4B ersichtlich, wird das vom D-Flip-Flop 21 abgegebene Phasendifferenz-Detektionssignal UP, wenn das Hauptrücksetzsignal RESETB zwischen einer jeweiligen ansteigenden Flanke der Taktsignale FBCLK und REFCLK in der Situation aktiviert wird, dass die Phase des Signals FBCLK derjenigen des Signals REFCLK voreilt, synchron zum Signal REFCLK aktiviert. Wenn dann das Signal FBCLK aktiviert wird, wird das vom D-Flip-Flop 22 abgegebene Phasendifferenz-Detektionssignal DOWN aktiviert. 4B shows in the timing diagram such an abnormal operating situation of the conventional phase detector 20 if the phase of the feedback clock signal FBCLK leads that of the reference clock signal REFCLK and the main reset signal RESETB is activated in such an intermediate instant. Like from the 2 and 4B it can be seen that from the D flip-flop 21 output phase difference detection signal UP, when the main reset signal RESETB is activated between a respective rising edge of the clock signals FBCLK and REFCLK in the situation that the phase of the signal FBCLK leads that of the signal REFCLK, in synchronism with the signal REFCLK. If then the signal FBCLK is activated, that of the D-flip-flop 22 output phase difference detection signal DOWN activated.

Wenn die Phase des Rückkopplungstaktsignals FBCLK derjenigen des Referenztaktsignals REFCLK voreilt, sollte das Phasendifferenz-Detektionssignal DOWN vor dem Phasendifferenz-Detektionssignal UP aktiviert werden. Im Beispiel des herkömmlichen Phasendetektors 20 gemäß 4B ergibt sich jedoch unerwünschterweise ein Fehlbetrieb des Phasendetektors 20, bei dem dieser die Verzögerung verringert, statt sie zu erhöhen.When the phase of the feedback clock signal FBCLK leads that of the reference clock signal REFCLK, the phase difference detection signal DOWN should be activated before the phase difference detection signal UP. In the example of the conventional phase detector 20 according to 4B However, undesirable results in a malfunction of the phase detector 20 in which it reduces the delay instead of increasing it.

4D zeigt im Zeitablaufdiagramm einen weiteren Fehlbetriebszustand des herkömmlichen Phasendetektors von 2. Wenn das Hauptrücksetzsignal RESETB zwischen dem Aktivierungszeitpunkt des Referenztaktsignals REFCLK und dem Aktivierungszeitpunkt des Rückkopplungstaktsignals FBCLK im Fall, dass die Phase des Signals FBCLK derjenigen des Signals REFCLK nacheilt, aktiviert wird, wird das vom D-Flip-Flop 22 abgegebene Phasendifferenz-Detektionssignal DOWN synchron zum Signal FBCLK aktiviert. Wenn danach das Signal REFCLK aktiviert wird, wird das vom D-Flip-Flop 21 abgegebene Signal UP aktiviert. 4D shows in the timing diagram another malfunction state of the conventional phase detector of 2 , When the main reset signal RESETB is activated between the activation timing of the reference clock signal REFCLK and the activation timing of the feedback clock signal FBCLK in the case that the phase of the signal FBCLK lags that of the signal REFCLK, the signal from the D flip-flop 22 output phase difference detection signal DOWN synchronized to the signal FBCLK activated. When the signal REFCLK is activated thereafter, the signal from the D flip-flop 21 emitted signal UP activated.

Wenn die Phase des Rückkopplungstaktsignals FBCLK derjenigen des Referenztaktsignals REFCLK nacheilt, sollte das Phasendifferenz-Detektionssignal UP vor dem Phasendifferenz-Detektionssignal DOWN aktiviert werden. Im herkömmlichen Phasendetektor 20 tritt hingegen, wie in 4D veranschaulicht, unerwünschterweise wiederum ein Fehlbetrieb in diesem Fall auf, wenn das Signal DOWN zuerst aktiviert wird, indem die Verzögerung erhöht, statt verringert wird.When the phase of the feedback clock signal FBCLK lags that of the reference clock signal REFCLK, the phase difference detection signal UP should be activated before the phase difference detection signal DOWN. In the conventional phase detector 20 occurs, however, as in 4D illustrates, undesirably, in turn, a malfunction in this case, when the DOWN signal is first activated by increasing the delay, rather than decreasing it.

Die Patentschrift US 5.539.345 offenbart einen Phasendetektor mit vier Flip-Flops, die jeweils am einen Eingangsanschluss auf einem festen, z.B. hohen Pegel gehalten werden, während am anderen Eingang ein erstes und drittes Flip-Flop ein erstes Taktsignal bzw. dessen invertiertes Signal und ein zweites und viertes Flip-Flop ein zweites Signal bzw. dessen invertiertes Signal empfangen. Die Ausgangssignale des ersten und dritten Flip-Flops einerseits und die Ausgangssignale des zweiten und vierten Flip-Flops andererseits werden jeweils ODER-verknüpft, um je ein Signal zu erzeugen, das einen Flankenwechsel des ersten bzw. zweiten Taktsignals anzeigt. Das dritte und vierte Flip-Flop werden durch ein Signal zurückgesetzt, das durch eine NAND-Verknüpfung ihrer Ausgangssignale gebildet ist. Das erste und das zweite Flip-Flop werden durch Signale zurückgesetzt, die jeweils durch eine spezielle Logikkombination aller vier Flip-Flop-Ausgangssignale gebildet sind.The patent US 5,539,345 discloses a phase detector with four flip-flops which are each held at one input terminal at a fixed, eg high level, while at the other input a first and third flip-flop, a first clock signal and its inverted signal and a second and fourth flip-flop Flop receive a second signal or its inverted signal. The output signals of the first and third flip-flops, on the one hand, and the output signals of the second and fourth flip-flops, on the other hand, are respectively ORed to produce a respective signal indicative of an edge change of the first and second clock signals, respectively. The third and fourth flip-flops are reset by a signal formed by NANDing their output signals. The first and second flip-flops are reset by signals each formed by a special logic combination of all four flip-flop output signals.

Die Patentschrift US 4.105.947 offenbart einen Phasen- und Frequenzdetektor mit zwei Flip-Flops, die jeweils am einen Eingang auf ein festes Potential gelegt sind und am anderen Eingang ein Eingangsimpulssignal empfangen. Die Ausgangssignale der beiden Flip-Flops werden je einem Eingang eines Integrierers zugeführt, der daraus eine Steuerspan nung für einen spannungsgesteuerten Oszillator erzeugt, dessen Ausgangssignalfrequenz gleich einer vorgegebenen Referenzfrequenz gehalten werden soll. Dazu ist die Frequenz des Eingangssignals des einen Flip-Flops aus der Referenzfrequenz und die Frequenz des Eingangssignals für das andere Flip-Flop aus der Ausgangssignalfrequenz des spannungsgesteuerten Oszillators abgeleitet. Die Flip-Flops werden durch Rücksetzsignale zurückgesetzt, die jeweils durch eine NAND-Verknüpfung der beiden Flip-Flop-Eingangssignale und des Eingangssignals des betreffenden Flip-Flops gebildet sind.The patent US 4,105,947 discloses a phase and frequency detector with two flip-flops, each at one input to a fixed potential and the other input receive an input pulse signal. The output signals of the two flip-flops are each supplied to an input of an integrator, which generates a control voltage voltage for a voltage controlled oscillator whose output signal frequency is to be kept equal to a predetermined reference frequency. For this purpose, the frequency of the input signal of one flip-flop from the reference frequency and the frequency of the input signal for the other flip-flop is derived from the output signal frequency of the voltage-controlled oscillator. The flip-flops are reset by reset signals which are each formed by a NAND connection of the two flip-flop input signals and the input signal of the relevant flip-flop.

Der Erfindung liegt als technisches Problem die Bereitstellung eines Phasendetektors für einen Verzögerungsregelkreis und eines Verfahrens zur Phasendifferenzkompensation zugrunde, mit denen sich eine möglichst fehlerfreie Phasenkompensation zwischen einem ersten und zweiten Taktsignal erzielen lässt, insbesondere unabhängig davon, zu welchem Zeitpunkt der Betrieb eines zugehörigen Verzögerungsregelkreises initialisiert oder dessen Betriebszustand geändert wird.Of the Invention is the technical problem of providing a Phase detector for a delay locked loop and a method for phase difference compensation, with which one as possible error-free phase compensation between a first and second Clock signal, especially independent of which time the operation of an associated delay locked loop initialized or its operating state is changed.

Die Erfindung löst dieses Problem durch die Bereitstellung eines Phasendetektors mit den Merkmalen des Anspruchs 1 sowie eines Phasendifferenz-Kompensationsverfahrens mit den Merkmalen des Anspruchs 11.The Invention solves this problem by providing a phase detector with the features of claim 1 and a phase difference compensation method with the features of claim 11.

Vorteilhafte Ausführungsformen der Erfindung sind in den Unteransprüchen angegeben.advantageous embodiments The invention are specified in the subclaims.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten, herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt, in denen zeigen:Advantageous, Embodiments described below of the invention as well as those explained above for their better understanding, usual embodiments are shown in the drawings, in which:

1 ein Blockschaltbild eines herkömmlichen Aufbaus eines Verzögerungsregelkreises, 1 a block diagram of a conventional construction of a delay locked loop,

2 ein Blockschaltbild eines herkömmlichen Aufbaus eines Phasendetektors von 1, 2 a block diagram of a conventional construction of a phase detector of 1 .

3A und 3B Zeitablaufdiagramme zur Veranschaulichung des Betriebszustands des Phasendetektors von 2 während eines stationären Betriebszustands des Verzögerungsregelkreises von 1, 3A and 3B Timing diagrams for illustrating the operating state of the phase detector of 2 during a stationary operating state of the delay locked loop of 1 .

4A bis 4D Zeitablaufdiagramme zur Veranschaulichung des Betriebszustands des Phasendetektors von 2 bei Initialisierung des Verzögerungsregelkreises von 1 von einem Nichtbetriebszustand in einen Betriebszustand, 4A to 4D Timing diagrams for illustrating the operating state of the phase detector of 2 upon initialization of the delay locked loop of 1 from a non-operating state to an operating state,

5 ein Blockschaltbild eines erfindungsgemäßen Phasendetektors, 5 a block diagram of a phase detector according to the invention,

6A bis 6D Zeitablaufdiagramme zur Veranschaulichung von Betriebszuständen des erfindungsgemäßen Phasendetektors von 5 und 6A to 6D Timing diagrams for illustrating operating states of the phase detector according to the invention of 5 and

7 ein Blockschaltbild eines weiteren erfindungsgemäßen Phasendetektors. 7 a block diagram of another phase detector according to the invention.

5 zeigt den Schaltungsaufbau eines ersten erfindungsgemäßen Phasendetektors 100 mit D-Flip-Flops 110 und 120, die jeweils ein Phasendifferenz-Detektionssignal UP bzw. DOWN abgeben, einer Rücksetzsteuerlogik 130, die unabhängige und separate Rücksetzsignale A2 und A3 zur Steuerung des Rücksetzvorgangs der D-Flip-Flops 110, 120 abgeben und einer Ausgangszustands-Setzlogik 140 zur Erzeugung von Anfangszustandssetzsignalen INTL1 und INTL2, um die Anfangszustän de für das UP- und das DOWN-Signal zu setzen. Der Rücksetzsteuerschaltkreis 130 besteht aus NAND-Gattern 131, 132 und 133. Die Anfangszustands-Setzlogik 140 umfasst ein D-Flip-Flop 141, NAND-Gatter 143 und 145 sowie Inverter 142 und 144. 5 shows the circuit construction of a first phase detector according to the invention 100 with D flip flops 110 and 120 each outputting a phase difference detection signal UP and DOWN, respectively, of a reset control logic 130 , the independent and separate reset signals A2 and A3 for controlling the reset operation of the D flip-flops 110 . 120 and an output state set logic 140 for generating initial state setting signals INTL1 and INTL2 to set the initial states for the UP and DOWN signals. The reset control circuit 130 consists of NAND gates 131 . 132 and 133 , The initial state setting logic 140 includes a D flip-flop 141 , NAND gate 143 and 145 as well as inverter 142 and 144 ,

Jedes der beiden D-Flip-Flops 110 und 120 besitzt dieselbe Konfiguration wie die beiden D-Flip-Flops 21 und 22 im herkömmlichen Phasendetektor 20 von 2. Folglich beinhaltet das D-Flip-Flop 110 einen Eingangsanschluss D, der mit einer Speisespannung VCC gekoppelt ist, einen Taktanschluss CK, der das Referenztaktsignal REFCLK empfängt, und einen Rücksetzanschluss RST, der das von der Rücksetzsteuerlogik 130 abgegebene Signal A2 empfängt. Das D-Flip-Flop 120 beinhaltet einen an die Speisespannung VCC gekoppelten Eingangsanschluss D, einen Ausgangsanschluss Q, der das Phasendifferenz-Detektionssignal DOWN abgibt, einen Taktanschluss CK, der das Rückkopplungstaktsignal FBCLK empfängt, und einen Rücksetzanschluss RST, der das von der Rücksetzsteuerlogik 130 abgegebene Signal A3 empfängt.Each of the two D flip-flops 110 and 120 has the same configuration as the two D flip-flops 21 and 22 in the conventional phase detector 20 from 2 , Consequently, the D flip-flop includes 110 an input terminal D coupled to a supply voltage VCC, a clock terminal CK receiving the reference clock signal REFCLK, and a reset terminal RST receiving the signal from the reset control logic 130 emitted signal A2 receives. The D flip flop 120 includes an input terminal D coupled to the supply voltage VCC, an output terminal Q outputting the phase difference detection signal DOWN, a clock terminal CK receiving the feedback clock signal FBCLK, and a reset terminal RST receiving the signal from the reset control logic 130 output signal A3 is received.

Das D-Flip-Flop 141 weist einen Einganganschluss D, der das Referenztaktsignal REFCLK empfängt, einen Ausgangsanschluss Q und einen Taktanschluss CK auf, der das Rückkopplungstaktsignal FBCLK empfängt. Ein vom Ausgangsanschluss Q abgegebenes Signal A1 wird vom Inverter 142 invertiert. Ein Hauptrücksetzsignal RESETB, das extern zum Rücksetzen eines DLL zugeführt wird, wird durch den Inverter 144 invertiert. Hierbei kann es sich insbesondere um den DLL 1 von 1 handeln, bei dem der herkömmliche durch den erfindungsgemäßen Phasendetektor ersetzt ist. Das NAND-Gatter 143 empfängt die von den Invertern 142 und 144 abgegebenen Signale und führt mit diesen eine NAND-Verknüpfung aus, um das erste Anfangszustandssetzsignal INTL1 abzugeben. Das NAND-Gatter 145 empfängt das vom Ausgangsanschluss Q abgegebene Signal A1 und das vom Inverter 144 abgegebene Signal, um mit diesen eine NAND-Verknüpfung auszuführen und dementsprechend das zweite Anfangszustandssetzsignal INTL2 abzugeben.The D flip flop 141 has an input terminal D receiving the reference clock signal REFCLK, an output terminal Q and a clock terminal CK receiving the feedback clock signal FBCLK. A signal A1 output from the output terminal Q is supplied from the inverter 142 inverted. A main reset signal RESETB externally supplied to reset a DLL becomes through the inverter 144 inverted. This can be especially the DLL 1 from 1 act, in which the conventional is replaced by the phase detector according to the invention. The NAND gate 143 receives the from the inverters 142 and 144 and outputs a NAND operation to output the first initial state set signal INTL1. The NAND gate 145 receives the signal A1 output from the output terminal Q and that from the inverter 144 output signal to perform a NAND operation with these and accordingly to output the second initial state setting signal INTL2.

Das NAND-Gatter 132 empfängt die von den beiden D-Flip-Flops 110 und 120 abgegebenen Signale UP und DOWN und führt mit diesen eine NAND-Verknüpfung durch. Das NAND-Gatter 131 empfängt die Ausgangssignale der NAND-Gatter 132 und 143 und führt mit diesen eine NAND-Verknüpfung durch, um das Signal A2 abzugeben. Das NAND-Gatter 133 empfängt das Ausgangssignal des NAND-Gatters 132 und das vom NAND-Gatter 145 abgegebene Signal INTL2 und führt mit diesen eine NAND-Verknüpfung durch, um das Signal A3 abzugeben. Das vom NAND-Gatter 131 abgegebene Signal A2 wird dem Rücksetzanschluss RST des D-Flip-Flops 110 zugeführt, und das vom NAND-Gatter 133 abgegebene Signal A3 wird an den Rücksetzanschluss RST des D-Flip-Flops 120 angelegt.The NAND gate 132 receives the from the two D flip-flops 110 and 120 output signals UP and DOWN and performs a NAND operation with these. The NAND gate 131 receives the output signals of the NAND gates 132 and 143 and performs a NAND operation with these to output the signal A2. The NAND gate 133 receives the output signal of the NAND gate 132 and that from the NAND gate 145 output signal INTL2 and performs with this a NAND operation to output the signal A3. That from the NAND gate 131 output signal A2 is the reset terminal RST of the D flip-flop 110 fed, and that of the NAND gate 133 output signal A3 is applied to the reset terminal RST of the D flip-flop 120 created.

Nachfolgend wird genauer auf die Betriebsweise des erfindungsgemäßen Phasendetektors 100 von 5 unter zusätzlicher Bezugnahme auf die 6A bis 6D eingegangen.The following is a more detailed on the operation of the phase detector according to the invention 100 from 5 with additional reference to the 6A to 6D received.

Die 6A bis 6D zeigen Zeitablaufdiagramme zur Veranschaulichung von Betriebszuständen des Phasendetektors 100 der 5. Speziell zeigt 6A ein Zeitablaufdiagramm für Signale, die vom Phasendetektor 100 abgegeben werden, wenn das Hauptrücksetzsignal RESETB vor der Aktivierung des Rückkopplungstaktsignals FBCLK aktiviert wird, d.h. eine ansteigende Flanke aufweist, für den Fall, dass die Phase des Rückkopplungstaktsignals FBCLK derjenigen des Referenztaktsignals REFCLK voreilt.The 6A to 6D show timing diagrams for illustrating operating states of the phase detector 100 of the 5 , Specially shows 6A a timing diagram for signals from the phase detector 100 are issued when the main reset signal RESETB is activated before the activation of the feedback clock signal FBCLK, ie, has a rising edge, in the event that the phase of the feedback clock signal FBCLK leads that of the reference clock signal REFCLK.

Wie aus den 5 und 6A ersichtlich, befindet sich das vom Inverter 144 abgegebene Signal auf einem hohen Logikpegel, wenn sich das Signal RESETB in einem deaktivierten Zustand auf niedrigem Pegel be findet. Da die Phase des Signals FBCLK derjenigen des Signals REFCLK voreilt, befindet sich das Signal REFCLK zum Zeitpunkt einer ansteigenden Flanke des Signals FBCLK auf niedrigem Pegel. Daher liegt das vom D-Flip-Flop 141 abgegebene Signal A1 auf niedrigem Pegel, so dass das vom Inverter 142 abgegebene Signal auf hohem Pegel liegt. Da die von den Invertern 142 und 144 abgegebenen Signale auf hohem Pegel liegen, gibt das NAND-Gatter 143 das erste Anfangszustandssetzsignal INTL1 auf niedrigem Pegel ab. Daher liegt das vom NAND-Gatter 131 abgegebene Signal A2 unabhängig vom Ausgangssignal des NAND-Gatters 132 auf hohem Pegel. Als Resultat hiervon gibt das D-Flip-Flop 110, wenn die Phase des Signals FBCLK derjenigen des Signals REFCLK voreilt, das Phasendifferenz-Detektionssignal UP auf niedrigem Pegel ab, während sich das Hauptrücksetzsignal RESETB auf niedrigem Pegel befindet.Like from the 5 and 6A as can be seen, this is from the inverter 144 output signal at a high logic level when the signal RESETB is in a deactivated state at low level be. Since the phase of the signal FBCLK leads that of the signal REFCLK, the signal REFCLK is at the low level at the time of a rising edge of the signal FBCLK. This is the reason for the D flip-flop 141 output signal A1 at a low level, so that the inverter 142 output signal is high. Because of the inverters 142 and 144 output signals are high, gives the NAND gate 143 the first initial state setting signal INTL1 at a low level. That's why it's from the NAND gate 131 output signal A2 independent of the output signal of the NAND gate 132 at a high level. As a result, the D flip-flop gives 110 when the phase of the signal FBCLK leads that of the signal REFCLK, the phase difference detection signal UP is at a low level while the main reset signal RESETB is at a low level.

Andererseits empfängt das NAND-Gatter 145 das vom D-Flip-Flop 141 abgegebene Signal A1 auf niedrigem Pegel und das vom Inverter 144 abgegebene Signal auf hohem Pegel, um das Signal INTL2 mit hohem Pegel abzugeben. Durch die zuvor geschilderte Betriebsweise gibt das NAND-Gatter 132 ein Signal auf hohem Pegel ab, da sich das Phasendifferenz-Detektionssignal UP auf niedrigem Pegel befindet. Da das vom NAND-Gatter 132 abgegebene Signal und das vom NAND-Gatter 145 abgegebene Signal INTL2 auf hohem Pegel liegen, gibt das NAND-Gatter 133 das Signal A3 mit niedrigem Pegel ab. Daher gibt das D-Flip-Flop 120 das Phasendifferenz-Detektionssignal DOWN mit hohem Pegel synchron zum Rückkopplungstaktsignal FBCLK ab. Der erfindungsgemäße Phasendetektor 100 setzt folglich die Phasendifferenz-Detektionssignale UP und DOWN auf niedrigen bzw. hohen Pegel, während sich das Hauptrücksetzsignal RESETB auf niedrigem Pegel befindet, wenn die Phase des Rückkopplungstaktsignals FBCLK derjenigen des Referenztaktsignals REFCLK voreilt.On the other hand, the NAND gate receives 145 that from the D flip flop 141 output signal A1 at a low level and that of the inverter 144 output high signal to output the signal INTL2 high level. Through the operation described above, the NAND gate 132 a signal at a high level, since the phase difference detection signal UP is at a low level. Since that of the NAND gate 132 emitted signal and that of the NAND gate 145 output signal INTL2 are high, the NAND gate 133 the signal A3 from low level. Therefore, the D-flip-flop gives 120 the phase difference detection signal DOWN high level in synchronism with the feedback clock signal FBCLK. The phase detector according to the invention 100 thus sets the phase difference detection signals UP and DOWN at low and high levels, respectively, while the main reset signal RESETB is at a low level when the phase of the feedback clock signal FBCLK leads that of the reference clock signal REFCLK.

Wenn das Signal RESETB auf hohen Pegel übergeht, geht das Ausgangssignal des Inverters 144 auf niedrigen Pegel. Dadurch geben die NAND-Gatter 143 und 145 das erste bzw. zweite Anfangszustandssetzsignal INTL1, INTL2 auf hohem Pegel ab. Folglich arbeiten die NAND-Gatter 131 und 133 in Abhängigkeit vom Ausgangssignal des NAND-Gatters 132. Da die Signale UP und DOWN auf niedrigen bzw. hohen Pegel gesetzt wurden, nimmt das vom NAND-Gatter 132 abgegebene Signal hohen Pegel an. Dementsprechend geht das vom NAND-Gatter 131 abgegebene Signal A2 von hohem auf niedrigen Pegel über, und das vom NAND-Gatter 133 abgegebene Signal A3 bleibt auf niedrigem Pegel. Dies ermöglicht es den D-Flip-Flops 110 und 120, in einem nicht rückgesetzten Zustand zu arbeiten.When the RESETB signal goes high, the output of the inverter goes low 144 at low level. This gives the NAND gates 143 and 145 the first and second initial state setting signal INTL1, INTL2 from a high level. Therefore, the NAND gates work 131 and 133 depending on the output signal of the NAND gate 132 , Since the signals UP and DOWN have been set to low or high level, that of the NAND gate is decreasing 132 output high level signal. Accordingly, that goes from the NAND gate 131 output signal A2 from high to low level, and that of the NAND gate 133 output signal A3 remains at low level. This allows the D flip-flops 110 and 120 to work in a non-reset state.

Da das Phasendifferenz-Detektionssignal DOWN anfänglich auf hohen Pegel gesetzt ist, behält es an der ersten ansteigenden Flanke des Signals FBCLK nach Aktivierung des Signals RESETB den hohen Pegel bei. Das Phasendifferenz-Detektionssignal UP wird dann an einer ansteigenden Flanke des Signals REFCLK auf hohen Pegel aktiviert. Wenn sich die Signale UP und DOWN beide auf hohem Pegel befinden, geht das vom NAND-Gatter 132 abgegebene Signal auf niedrigen Pegel. Dadurch geben die NAND-Gatter 131 und 133 die Signale A2 bzw. A3 auf hohem Pegel ab. Jedes der beiden D-Flip-Flops 110 und 120 wird zurückgesetzt, und jedes der beiden von diesen abgegebenen Signale DOWN und UP gehen auf niedrigen Pegel. Das Signal DOWN wird an einer zweiten ansteigenden Flanke des Signals FBCLK nach Aktivierung des Signals RESETB aktiviert, und das Signal UP wird an einer zweiten ansteigenden Flanke des Signals REFCLK auf hohen Pegel aktiviert. Mit Aktivierung beider Signale UP und DOWN gehen die von den NAND-Gattern 131 und 133 abgegebenen Signale A2 bzw. A3 auf hohen Pegel. Dadurch werden die D-Flip-Flops 110 und 120 zurückgesetzt, und die von diesen abgegebenen Signale UP und DOWN werden auf niedrigen Pegel deaktiviert.Since the phase difference detection signal DOWN is initially set to high level, it maintains the high level at the first rising edge of the signal FBCLK after activation of the signal RESETB. The phase difference detection signal UP is then activated to a high level on a rising edge of the signal REFCLK. If the signals UP and DOWN are both high, that goes from the NAND gate 132 output signal to low level. This gives the NAND gates 131 and 133 the signals A2 and A3 from a high level. Each of the two D flip-flops 110 and 120 is reset and each of the two signals DOWN and UP emitted by these go to low level. The DOWN signal is asserted on a second rising edge of the FBCLK signal after the RESETB signal is asserted and the UP signal is asserted high on a second rising edge of the REFCLK signal. With activation of both signals UP and DOWN, those of the NAND gates go 131 and 133 output signals A2 and A3 at high level. This will cause the D flip flops 110 and 120 reset, and the signals UP and DOWN output from these are deactivated at low level.

Als Ergebnis wird die einer Phasendifferenz zwischen den Signalen UP und DOWN entsprechende Steuerspannung Vc in einem Verzögerungsregelkreisaufbau entsprechend 1 der VCDL 10 zugeführt, die das Signal REFCLK um eine von der Steuerspannung Vc abhängige Zeitspanne weiter verzögert und das verzögerte Signal OUTCLK abgibt.As a result, the control voltage Vc corresponding to a phase difference between the signals UP and DOWN becomes corresponding in a delay locked loop configuration 1 the VCDL 10 which further delays the signal REFCLK by a time dependent on the control voltage Vc and outputs the delayed signal OUTCLK.

6B veranschaulicht im Zeitablaufdiagramm Signale, die vom Phasendetektor 100 im Fall abgegeben werden, dass das Hauptrücksetzsignal RESETB zwischen Aktivierungszeiten des Referenztaktsignals REFCLK und des Rückkopplungstaktsignals FBCLK aktiviert wird, wenn die Phase des Signals FBCLK derjenigen des Signals REFCLK voreilt. 6B illustrates in the timing diagram signals received from the phase detector 100 in the case that the main reset signal RESETB between activation times of the reference clock signal REFCLK and the feedback clock signal FBCLK is activated when the phase of the signal FBCLK leads that of the signal REFCLK.

Wie aus den 5 und 6B ersichtlich, werden die von den NAND-Gattern 131 und 133 abgegebenen Signale A2 und A3 wie im Fall von 6A auf hohen bzw. niedrigen Pegel gesetzt, während das Signal RESETB deaktiviert ist, d.h. auf niedrigem Pegel liegt. Das D-Flip-Flop 110 wird dadurch zurückgesetzt, so dass es das Phasendifferenz-Detektionssignal UP auf niedrigem Pegel abgibt, während das D-Flip-Flop 120 mit dem Rückkopplungstaktsignal FBCLK synchronisiert wird und dabei das Phasendifferenz-Detektionssignal DOWN auf hohem Pegel abgibt.Like from the 5 and 6B Obviously, those of the NAND gates 131 and 133 emitted signals A2 and A3 as in the case of 6A set to high or low level, while the signal RESETB is deactivated, that is at low level. The D flip flop 110 is reset thereby to output the phase difference detection signal UP at a low level, while the D flip-flop 120 is synchronized with the feedback clock signal FBCLK and thereby outputs the phase difference detection signal DOWN at a high level.

Wenn das Signal RESETB auf hohen Pegel übergeht, geht das Ausgangssignal des Inverters 144 auf niedrigen Pegel. Dadurch geben die NAND-Gatter 143 und 145 das erste bzw. zweite Anfangszustands-Setzsignal INTL1, INTL2 auf hohem Pegel ab. Dies ermöglicht es den NAND-Gattern 131 und 133, in Abhängigkeit vom Ausgangssignal des NAND-Gatters 132 zu arbeiten. Da die Signale UP und DOWN anfänglich auf niedrigen bzw. hohen Pegel gesetzt sind, nimmt das vom NAND-Gatter 132 abgegebene Signal hohen Pegel an. Dementsprechend geht das vom NAND-Gatter 131 abgegebene Signal A2 von hohem auf nied rigen Pegel über, während das vom NAND-Gatter 133 abgegebene Signal A3 niedrigen Pegel beibehält. Dies ermöglicht es den beiden D-Flip-Flops 110 und 120, in einem nicht zurückgesetzten Zustand zu arbeiten.When the RESETB signal goes high, the output of the inverter goes low 144 at low level. This gives the NAND gates 143 and 145 the first and second initial state setting signal INTL1, INTL2 from a high level. This allows the NAND gates 131 and 133 , in response to the output of the NAND gate 132 to work. Since the UP and DOWN signals are initially set to low and high, respectively, this decreases from the NAND gate 132 output high level signal. Accordingly, that goes from the NAND gate 131 output signal A2 from high to low level, while that of the NAND gate 133 output signal A3 maintains low level. This allows the two D flip-flops 110 and 120 to work in a non-recessed state.

Da das Phasendetektionssignal DOWN anfänglich auf hohen Pegel gesetzt ist, behält es nach dem Pegelübergang des Signals RESETB hohen Pegel bei. Das Phasendetektionssignal UP wird dann auf hohem Pegel an einer ersten ansteigenden Flanke des Signals REFCLK nach dem Übergang des Haupt-Rücksetzsignals RESETB auf hohen Pegel aktiviert. Sobald beide Signale UP und DOWN aktiviert sind, gehen die von den NAND-Gatters 131 und 133 abgegebenen Signale A2 und A3 auf hohen Pegel. Dadurch werden beide D-Flip-Flops 110 und 120 zurückgesetzt, und die beiden von ihnen abgegebenen Signale UP und DOWN werden deaktiviert.Since the phase detection signal DOWN is initially set to high level, it maintains high level after the level transition of the signal RESETB. The phase detection signal UP is then activated at high level on a first rising edge of the signal REFCLK after the transition of the main reset signal RESETB to high level. As soon as both signals UP and DOWN are activated, they will go from the NAND gates 131 and 133 output signals A2 and A3 at high level. This will cause both D flip flops 110 and 120 reset and the two UP and DOWN signals emitted by them are deactivated.

Das Signal DOWN wird an einer ersten ansteigenden Flanke des Signals FBCLK nach Aktivierung des Signals RESETB auf hohen Pegel aktiviert, d.h. es geht auf hohen Pegel über, und das Signal UP wird an einer zweiten ansteigenden Flanke des Signals REFCLK auf hohen Pegel aktiviert. Sobald beide Signale UP und DOWN aktiviert sind, gehen die von den NAND-Gattern 131 und 133 abgegebenen Signale A2 und A3 auf hohen Pegel. Dadurch werden beide D-Flip-Flops 110 und 120 zurückgesetzt, und die von ihnen abgegebenen Signale UP und DOWN werden auf niedrigen Pegel deaktiviert.The signal DOWN is activated at a first rising edge of the signal FBCLK after activation of the signal RESETB to high level, ie it goes to high level, and the signal UP is activated at a second rising edge of the signal REFCLK to high level. As soon as both signals UP and DOWN are activated, they go from the NAND gates 131 and 133 output signals A2 and A3 at high level. This will cause both D flip flops 110 and 120 reset, and the signals UP and DOWN they output are disabled at low level.

Folglich wird beim Verzögerungsregelkreisaufbau entsprechend 1 der VCDL 10 eine Steuerspannung Vc zugeführt, die der Phasendifferenz zwischen dem Signal UP und DOWN entspricht, wodurch die VCDL 10 das Signal REFCLK um eine von der Steuerspannung Vc abhängige Zeitspanne weiter verzögert. Wie oben erläutert, erzeugt der erfindungsgemäße Phasendetektor 100 die Phasendifferenz-Detektionssignale UP und DOWN basierend auf einer Phasenbeziehung zwischen den beiden Taktsignalen REFCLK und FBCLK, wenn das Signal FBCLK dem Signal REFCLK voreilt. Wie aus den 6A und 6B ersichtlich, arbeitet der erfindungsgemäße Phasendetektor 100 selbst dann ordnungsgemäß, wenn das Signal RESETB aktiviert wird.Consequently, in the delay locked loop configuration, accordingly 1 the VCDL 10 a control voltage Vc corresponding to the phase difference between the signal UP and DOWN, whereby the VCDL 10 the signal REFCLK further delayed by a time dependent on the control voltage Vc period. As explained above, the phase detector according to the invention generates 100 the phase difference detection signals UP and DOWN based on a phase relationship between the two clock signals REFCLK and FBCLK when the signal FBCLK leads the signal REFCLK. Like from the 6A and 6B can be seen, the phase detector according to the invention operates 100 even properly when the RESETB signal is activated.

6C veranschaulicht im Zeitablaufdiagramm Signale, die vom Phasendetektor 100 für den Fall abgegeben werden, dass das Hauptrücksetzsignal RESETB vor der Aktivierung des Referenztaktsignals REFCLK aktiviert wird, wenn die Phase des Rückkopplungstaktsignals FBCLK derjenigen des Signals REFCLK nacheilt. 6C illustrates in the timing diagram signals received from the phase detector 100 are issued in the event that the main reset signal RESETB is activated prior to the activation of the reference clock signal REFCLK when the phase of the feedback clock signal FBCLK lags that of the signal REFCLK.

Wie aus den 5 und 6C ersichtlich, befindet sich das vom Inverter 144 abgegebene Signal auf hohem Pegel, wenn das Signal RESETB auf niedrigem Pegel liegt. Da die Phase des Signals FBCLK derjenigen des Signals REFCLK nacheilt, liegt das Signal REFCLK bei einer ansteigenden Flanke des Signals FBCLK auf hohem Pegel. Daher nimmt das vom D-Flip-Flop 141 abgegebene Signal A1 hohen Pegel an, und das vom Inverter 142 abgegebene Signal geht auf niedrigen Pegel. Folglich geht das vom NAND-Gatter 143 abgegebene, erste Anfangszustands-setzsignal INTL1 auf hohen Pegel, und das vom NAND-Gatter 145 abgegebene, zweite Anfangszustandssetzsignal INTL2 geht auf niedrigen Pegel. Das vom NAND-Gatter 133 abgegebene Signal A3 liegt unabhängig vom Ausgangssignal des NAND-Gatters 132 auf hohem Pegel, wodurch das D-Flip-Flop 120 zurückgesetzt wird. Sobald das vom D-Flip-Flop 120 abgegebene Phasendetektionssignal DOWN auf niedrigen Pegel geht, geht das vom NAND-Gatter 132 abgegebene Signal auf hohen Pegel. Das NAND-Gatter 131 gibt ein Signal auf niedrigem Pegel ab, so dass das D-Flip-Flop 110 mit dem Signal REFCLK synchronisiert wird, um das Phasendetektionssignal UP auf hohem Pegel abzugeben. Wenn die Phase des Signals FBCLK derjenigen des Signals REFCLK nacheilt, wird das Signal UP auf hohen Pegel gesetzt, und das Signal DOWN wird auf niedrigen Pegel gesetzt, während das Signal RESETB auf niedrigem Pegel liegt.Like from the 5 and 6C seen is that of the inverter 144 output high signal when the RESETB signal is low. Since the phase of the signal FBCLK lags that of the signal REFCLK, the signal REFCLK is at a rising edge of the signal FBCLK at a high level. Therefore, that takes from the D-flip-flop 141 output signal A1 high level, and that of the inverter 142 output signal goes to low level. Hence, that goes from the NAND gate 143 outputted first initial state setting signal INTL1 at high level, and that from the NAND gate 145 delivered, second initial state set signal INTL2 goes to low level. That from the NAND gate 133 output signal A3 is independent of the output signal of the NAND gate 132 at a high level, causing the D flip-flop 120 is reset. Once that from the D flip flop 120 output phase signal DOWN goes to low level, this goes from the NAND gate 132 output signal to high level. The NAND gate 131 outputs a signal at a low level, so that the D flip-flop 110 is synchronized with the signal REFCLK to output the phase detection signal UP at a high level. When the phase of the signal FBCLK lags that of the signal REFCLK, the signal UP is set to high level, and the signal DOWN is set to low level, while the signal RESETB is at a low level.

Wenn das Signal RESETB hohen Pegel annimmt, geht das Ausgangssignal des Inverters 144 auf niedrigen Pegel. Dadurch geben die NAND-Gatter 143 und 145 das erste bzw. zweite Anfangszustandssetzsignal INTL1, INTL2 auf hohem Pegel ab. Die NAND-Gatter 131 und 133 arbeiten abhängig vom Ausgangssignal des NAND-Gatters 132. Da das Signal UP anfänglich auf hohen Pegel und das Signal DOWN anfänglich auf niedrigen Pegel gesetzt sind, gibt das NAND-Gatter 132 ein Signal auf hohem Pegel ab. Dementsprechend geht das vom NAND-Gatter 133 abgegebene Signal A3 von hohem auf niedrigen Pegel über, und das vom NAND-Gatter 131 abgegebene Signal A2 bleibt auf niedrigem Pegel. Dies erlaubt es den beiden D-Flip-Flops 110 und 120, in einem nicht rückgesetzten Zustand zu arbeiten.When the RESETB signal goes high, the output of the inverter goes low 144 at low level. This gives the NAND gates 143 and 145 the first and second initial state setting signal INTL1, INTL2 from a high level. The NAND gates 131 and 133 work depending on the output signal of the NAND gate 132 , Since the signal UP is initially set to high level and the signal DOWN initially set to low level, the NAND gate outputs 132 a signal at a high level. Accordingly, that goes from the NAND gate 133 output signal A3 from high to low level, and that of the NAND gate 131 output signal A2 remains at low level. This allows the two D flip flops 110 and 120 to work in a non-reset state.

Da das Phasendifferenz-Detektionssignal UP auf hohen Pegel gesetzt ist, verbleibt es an einer ersten ansteigenden Flanke des Signals REFCLK nach Aktivierung des Signals RESETB auf hohem Pegel. Das Phasendifferenz-Detektionssignal DOWN wird dann an einer ansteigenden Flanke des Signals FBCLK auf hohen Pegel aktiviert. Wenn sich beide Signale UP und DOWN auf hohem Pegel befinden, geht das vom NAND-Gatter 132 abgegebene Signal auf niedrigen Pegel. Dadurch gibt das NAND-Gatter 131 das Signal A2 auf hohem Pegel ab, und das NAND-Gatter 132 gibt das Signal A3 ebenfalls auf hohem Pegel ab. Beide D-Flip-Flops 110 und 120 werden zurückgesetzt, und die beiden von ihnen abgegebenen Signale UP und DOWN gehen auf niedrigen Pegel. Das Signal UP wird bei einer zweiten ansteigenden Flanke des Signals REFCLK nach Aktivierung des Signals RESETB auf hohen Pegel aktiviert, und das Signal DOWN wird bei einer zweiten ansteigenden Flanke des Signals FBCLK auf hohen Pegel aktiviert. Wenn die Signale UP und DOWN beide aktiviert sind, gehen die von den D-Flip-Flops 110 und 120 abgegebenen Signale A2 und A3 auf hohen Pegel. Die D-Flip-Flops 110 und 120 werden zurückgesetzt, und die beiden von ihnen abgegebenen Signale UP und DOWN werden auf niedrigem Pegel deaktiviert.Since the phase difference detection signal UP is set to high level, it remains high on a first rising edge of the signal REFCLK after activation of the signal RESETB. The phase difference detection signal DOWN is then activated to a high level on a rising edge of the signal FBCLK. When both signals UP and DOWN are high, this is done by the NAND gate 132 output signal to low level. This gives the NAND gate 131 the signal A2 at a high level, and the NAND gate 132 also outputs the signal A3 at a high level. Both D flip flops 110 and 120 are reset, and the two UP and DOWN signals they output go low. The signal UP is activated at a second rising edge of the signal REFCLK after activation of the signal RESETB to high level, and the signal DOWN is activated at a second rising edge of the signal FBCLK to high level. When the UP and DOWN signals are both activated, they go from the D flip-flops 110 and 120 output signals A2 and A3 at high level. The D flip flops 110 and 120 are reset, and the two signals UP and DOWN output from them are deactivated at a low level.

Folglich wird der VCDL 10 beim Verzögerungsregelkreisaufbau gemäß 1 eine der Phasendifferenz zwischen den Signalen UP und DOWN entsprechende Steuerspannung Vc zugeführt, so dass die VCDL 10 die Verzögerungszeit um ein von der Steuerspannung Vc abhängiges Maß verkürzt.Consequently, the VCDL becomes 10 in the delay locked loop structure according to 1 supplied to the phase difference between the signals UP and DOWN corresponding control voltage Vc, so that the VCDL 10 the delay time is shortened by a dependent of the control voltage Vc degree.

6D veranschaulicht im Zeitablaufdiagramm vom Phasendetektor 100 abgegebene Signale für den Fall, dass das Hauptrücksetzsignal RESETB zwischen ansteigenden Flanken des Referenztaktsignals REFCLK und des Rückkopplungstaktsignals FBCLK einen Übergang zeigt und die Phase des Signals FBCLK derjenigen des Signals REFCLK nacheilt. 6D illustrated in the timing diagram of the phase detector 100 in the event that the main reset signal RESETB between transition edges of the reference clock signal REFCLK and the feedback clock signal FBCLK shows a transition and the phase of the signal FBCLK lags that of the signal REFCLK.

Wie aus den 5 und 6D ersichtlich, werden die von den NAND-Gattern 131 und 133 abgegebenen Signale A2 und A3 wie im obigen Fall von 6C auf niedrigen bzw. hohen Pegel gesetzt. Dadurch wird das D-Flip-Flop 120 zurückgesetzt und gibt ein Phasendifferenz-Detektionssignal auf niedrigem Pegel ab. Das D-Flip-Flop 110 wird mit dem Referenztaktsignal REFCLK synchronisiert und gibt das Phasendifferenz-Detektionssignal UP auf hohem Pegel ab.Like from the 5 and 6D Obviously, those of the NAND gates 131 and 133 emitted signals A2 and A3 as in the above case of 6C set to low or high level. This will cause the D flip flop 120 reset and outputs a phase difference detection signal at a low level. The D flip flop 110 is synchronized with the reference clock signal REFCLK and outputs the phase difference detection signal UP at a high level.

Wenn das Signal RESETB auf hohen Pegel übergeht, geht das Ausgangssignal des Inverters 144 auf niedrigen Pegel. Dadurch geben die NAND-Gatter 143 und 145 das erste bzw. zweite Anfangszustandssetzsignal INT1, INT2 auf hohem Pegel ab. Dementsprechend arbeiten die NAND-Gatter 131 und 133 abhängig vom Ausgangssignal des NAND-Gatters 132. Da das Signal UP anfänglich auf hohen Pegel und das Sig nal DOWN anfänglich auf niedrigen Pegel gesetzt werden, befindet sich das vom NAND-Gatter 132 abgegebene Signal auf hohem Pegel. Demgemäß bleibt das vom NAND-Gatter 131 abgegebene Signal A2 auf niedrigem Pegel, während das vom NAND-Gatter 133 abgegebene Signal A3 auf niedrigen Pegel geht. Dies erlaubt es den beiden D-Flip-Flops 110 und 120, in einem nicht rückgesetzten Zustand zu arbeiten.When the RESETB signal goes high, the output of the inverter goes low 144 at low level. This gives the NAND gates 143 and 145 the first and second initial state setting signal INT1, INT2 from a high level. Accordingly, the NAND gates work 131 and 133 depending on the output signal of the NAND gate 132 , Since the signal UP is initially set high and the signal DOWN initially low, the NAND gate is located 132 output signal at high level. Accordingly, that remains of the NAND gate 131 output signal A2 at a low level while that of the NAND gate 133 output signal A3 goes to low level. This allows the two D flip flops 110 and 120 to work in a non-reset state.

Da das Signal UP anfänglich auf hohen Pegel gesetzt ist, wird das Signal DOWN bei einer ersten ansteigenden Flanke des Signals FBCLK nach Aktivierung des Signals RESETB auf hohen Pegel aktiviert. Sobald beide Signale UP und DOWN aktiviert sind, gehen die von den NAND-Gattern 131 und 133 abgegebenen Signale A2 und A3 beide auf hohen Pegel. Folglich werden beide D-Flip-Flops 110 und 120 zurückgesetzt, und die beiden von ihnen abgegebenen Signale UP und DOWN werden auf niedrigen Pegel deaktiviert.Since the signal UP is initially set to high level, the signal DOWN is activated at a first rising edge of the signal FBCLK after activation of the signal RESETB to high level. As soon as both signals UP and DOWN are activated, they go from the NAND gates 131 and 133 Both signals A2 and A3 are both at high level. Consequently, both D-type flip-flops 110 and 120 reset, and the two UP and DOWN signals emitted by them are deactivated at low level.

Das Signal UP wird auf hohen Pegel an einer ersten ansteigenden Flanke des Referenztaktsignals REFCLK nach einem Übergang des Signals RESETB von niedrigem auf hohen Pegel aktiviert, und das Signal DOWN wird auf einen hohen Pegel an einer zweiten ansteigenden Flanke des Rückkopplungstaktsignals FBCLK nach einem Übergang des Signals RESETB von niedrigem auf hohen Pegel aktiviert. Sobald die beiden Signale UP und DOWN aktiviert sind, gehen die von den NAND-Gattern 131 und 133 abgegebenen Signale A2 und A3 auf hohen Pegel. Dadurch werden beide D-Flip-Flops 110 und 120 zurückgesetzt, und die beiden von ihnen abgegebenen Signale UP und DOWN werden auf niedrigen Pegel deaktiviert.The signal UP is activated at a high level on a first rising edge of the reference clock signal REFCLK after a transition of the low-to-high signal RESETB, and the signal DOWN goes high at a second rising edge of the feedback clock signal FBCLK after a transition of the signal RESETB activated from low to high level. As soon as the UP and DOWN signals are activated, they will go from the NAND gates 131 and 133 output signals A2 and A3 at high level. This will cause both D flip flops 110 and 120 reset, and the two UP and DOWN signals emitted by them are deactivated at low level.

Folglich wird beim Verzögerungsregelkreisaufbau nach Art von 1 eine der Phasendifferenz zwischen dem Signal UP und DOWN entsprechende Steuerspannung Vc an die VDCL 10 derart angelegt, dass letz tere die Verzögerungszeit um ein von der Steuerspannung Vc abhängiges Maß verkürzt.Consequently, in the delay locked loop structure, the type of 1 a control voltage Vc corresponding to the phase difference between the signal UP and DOWN to the VDCL 10 designed such that the latter tere shortens the delay time by a dependent of the control voltage Vc degree.

Wie oben erläutert, legt der erfindungsgemäße Phasendetektor 100 die Phasendifferenz-Detektionssignale UP und DOWN basierend auf einer Phasenbeziehung zwischen den beiden Taktsignalen REFCLK und FBCLK fest, wenn das Signal REFCLK dem Rückkopplungstaktsignal FBCLK in der Phase voreilt. Wie aus den 6C und 6D ersichtlich, arbeitet der erfindungsgemäße Phasendetektor 100 unabhängig von dem Zeitpunkt korrekt, zu dem das Signal RESETB während des Zyklus der Signale REFCLK und FBCLK aktiviert wird.As explained above, the phase detector according to the invention defines 100 the phase difference detection signals UP and DOWN based on a phase relationship between the two clock signals REFCLK and FBCLK fixed when the signal REFCLK the phase ahead of the feedback clock signal FBCLK. Like from the 6C and 6D can be seen, the phase detector according to the invention operates 100 regardless of the timing at which the RESETB signal is asserted during the cycle of REFCLK and FBCLK signals.

7 veranschaulicht im Blockschaltbild einen weiteren erfindungsgemäßen Phasendetektor 200, der D-Flip-Flops 210 und 220, eine Rücksetzsteuerlogik 230 und eine Anfangszustands-Einstelllogik 240 aufweist. Die D-Flip-Flops 210 und 220 und die Rücksetzsteuerlogik 230 weisen dieselbe Schaltkreiskonfiguration wie die D-Flip-Flops 110 und 120 und die Rücksetzsteuerlogik 130 von 5 auf. Wie die Anfangszustands-Einstelllogik 140 von 5 umfasst auch die Anfangszustands-Einstelllogik 240 ein D-Flip-Flop 241, NAND-Gatter 243 und 245 sowie Inverter 242 und 244. Im Unterschied zur Anfangszustands-Einstelllogik 140 wird jedoch im Ausführungsbeispiel von 7 das Rückkopplungstaktsignal FBCLK an den Eingangsanschluss D angelegt, während das Referenztaktsignal REFCLK an den Taktanschluss CK angelegt wird, d.h. die beiden Taktsignale werden im Ausführungsbeispiel von 7 gegenüber demjenigen von 5 vertauscht angelegt. Des weiteren wird das vom NAND-Gatter 243 abgegebene Signal an einen Eingang eines NAND-Gatters 233 der Rücksetzsteuerlogik als das zweite Anfangszustandssetzsignal INTL2 angelegt, und das vom NAND-Gatter 245 abgegebene Signal wird einem Eingang eines NAND-Gatters 231 der Rücksetzsteuerlogik 230 als das erste Anfangszustandssetzsignal INTL1 zugeführt. Bis auf diese Vertauschung entspricht das Ausfüh rungsbeispiel von 7 demjenigen von 5, so dass zur detaillierteren Beschreibung des Aufbaus und der Funktionsweise auf die obigen Erläuterungen zu den 5 bis 6D verwiesen werden kann. 7 illustrates in block diagram another phase detector according to the invention 200 , the D-flip-flops 210 and 220 , a reset control logic 230 and an initial state setting logic 240 having. The D flip flops 210 and 220 and the reset control logic 230 have the same circuit configuration as the D flip-flops 110 and 120 and the reset control logic 130 from 5 on. Like the initial state setting logic 140 from 5 also includes the initial state setting logic 240 a D flip flop 241 , NAND gate 243 and 245 as well as inverter 242 and 244 , Unlike the initial state setting logic 140 However, in the embodiment of 7 the feedback clock signal FBCLK is applied to the input terminal D while the reference clock signal REFCLK is applied to the clock terminal CK, that is, the two clock signals in the embodiment of FIG 7 opposite to that of 5 created swapped. Furthermore, that of the NAND gate 243 output signal to an input of a NAND gate 233 the reset control logic is applied as the second initial state set signal INTL2, and that of the NAND gate 245 output signal is an input of a NAND gate 231 the reset control logic 230 is supplied as the first initial state setting signal INTL1. Except for this permutation corresponds to the Ausfüh tion of 7 that of 5 so that for a more detailed description of the structure and operation on the above explanations to the 5 to 6D can be referenced.

Wenn im Ausführungsbeispiel von 7 die Phase des Rückkopplungstaktsignals FBCLK derjenigen des Referenztaktsignals REFCLK voreilt, geht das vom D-Flip-Flop 241 abgegebene Signal A1 auf hohen Pegel. Dadurch gelangt das vom NAND-Gatter 243 abgegebene, zweite Anfangszustandssetzsignal INTL2 auf hohen Pegel, während das Hauptrücksetzsignal RESETB auf niedrigem Pegel liegt, und das vom NAND-Gatter 245 abgegebene, erste Anfangszustandssetzsignal INTL1 gelangt auf niedrigen Pegel. Das vom NAND-Gatter 231 abgegebene Signal A2 geht auf hohen Pegel, wodurch das D-Flip-Flop 210 zurückgesetzt wird und das Phasendetektionssignal UP auf niedrigen Pegel gesetzt wird. Da das Signal UP auf niedrigen Pegel gesetzt wurde, geht das vom NAND-Gatter 232 abgegebene Signal auf hohen Pegel, während das vom NAND-Gatter 233 abgegebene Signal A3 auf niedrigen Pegel geht. Dementsprechend gibt das D-Flip-Flop 220 das Phasendifferenz-Detektionssignal DOWN, das mit dem Rückkopplungstaktsignal FBCLK synchronisiert ist, auf hohem Pegel ab.If in the embodiment of 7 the phase of the feedback clock signal FBCLK leads that of the reference clock signal REFCLK, this goes from the D flip-flop 241 output signal A1 at high level. This will get you from the NAND gate 243 output second initial state setting signal INTL2 at high level while the main reset signal RESETB is at a low level, and that from the NAND gate 245 delivered, first initial state set signal INTL1 goes to low level. That from the NAND gate 231 output signal A2 goes to high level, causing the D flip-flop 210 is reset and the phase detection signal UP is set to low level. Since the signal UP has been set low, this is done by the NAND gate 232 output signal to high level while that of the NAND gate 233 output signal A3 goes to low level. Accordingly, the D-type flip-flop 220 the phase difference detection signal DOWN, which is synchronized with the feedback clock signal FBCLK, at a high level.

Mit anderen Worten wird, wenn die Phase des Signals FBCLK derjenigen des Signals REFCLK voreilt, das Signal UP auf niedrigen Pegel gesetzt und das Signal DOWN auf hohen Pegel, während sich das Signal RESETB auf niedrigem Pegel befindet. Dadurch arbeitet der Phasendetektor 200 unabhängig vom Zeitpunkt, zu dem das Hauptrücksetzsignal RESETB aktiviert wird, korrekt.In other words, when the phase of the signal FBCLK advances to that of the signal REFCLK, the signal UP is set to low level and the signal DOWN to high level, while the signal RESETB is at a low level. As a result, the phase detector operates 200 regardless of the time at which the main reset signal RESETB is activated, correctly.

Wenn andererseits die Phase des Signals FBCLK derjenigen des Signals REFCLK nacheilt, geht das vom D-Flip-Flop 241 abgegebene Signal A1 auf niedrigen Pegel, während sich das Signal RESETB auf niedrigem Pegel befindet. Daher gelangt das vom NAND-Gatter 243 abge gebene Signal INTL2 auf niedrigen Pegel, und das vom NAND-Gatter 245 abgegebene Signal INTL1 gelangt auf hohen Pegel. Das vom NAND-Gatter 233 abgegebene Signal A3 geht auf hohen Pegel, so dass das D-Flip-Flop 220 zurückgesetzt wird und das Phasendifferenz-Detektionssignal DOWN auf niedrigen Pegel gesetzt wird. Wenn das Signal DOWN auf niedrigen Pegel gesetzt ist, geht das vom NAND-Gatter 232 abgegebene Signal auf hohen Pegel, und das NAND-Gatter 231 gibt das Signal A2 auf niedrigem Pegel ab. Somit gibt das D-Flip-Flop 210 das Phasendifferenz-Detektionssignal UP auf hohem Pegel ab, das mit dem Referenztaktsignal REFCLK synchronisiert ist.On the other hand, if the phase of the signal FBCLK lags that of the signal REFCLK, that goes from the D flip-flop 241 output signal A1 is at low level while the signal RESETB is at a low level. Therefore, this comes from the NAND gate 243 signal INTL2 is low, and that of the NAND gate 245 output signal INTL1 reaches high Level. That from the NAND gate 233 output signal A3 goes high, so that the D flip-flop 220 is reset and the phase difference detection signal DOWN is set to low level. When the DOWN signal is set low, it goes from the NAND gate 232 output signal to high level, and the NAND gate 231 outputs the signal A2 at a low level. Thus, the D-flip-flop gives 210 the phase difference detection signal UP at a high level, which is synchronized with the reference clock signal REFCLK.

Wenn die Phase des Signals FBCLK derjenigen des Signals REFCLK nacheilt, wird das Signal UP auf hohen Pegel und das Signal DOWN auf niedrigen Pegel gesetzt, während das Signal RESETB einen niedrigen Pegelzustand beibehält. Dadurch arbeitet der Phasendetektor 200 unabhängig vom Zeitpunkt fehlerfrei, zu dem das Signal RESETB auf hohen Pegel übergeht.When the phase of the signal FBCLK lags that of the signal REFCLK, the signal UP is set to high level and the signal DOWN is set to low level, while the signal RESETB maintains a low level state. As a result, the phase detector operates 200 regardless of the time at which the signal RESETB goes high.

Wie oben erläutert, legt der mit dem erfindungsgemäßen Pegeldetektor ausgerüstete Verzögerungsregelkreis den Zustand von Phasendifferenz-Detektionssignalen unabhängig von der Phasenbeziehung zwischen dem Referenztaktsignal und dem Rückkopplungstaktsignal fest. Für die Flip-Flops 110, 120 bzw. 210, 220 des Pegeldetektors, welche die Signals UP und DOWN liefern, werden unabhängige und separate Rücksetzsignale bereitgestellt. Daher ist der erfindungsgemäße Phasendetektor in der Lage, unabhängig vom Zeitpunkt, zu dem das Hauptrücksetzsignal auf hohen Pegel übergeht, korrekt zu arbeiten. Auf diese Weise wird ein fehlerfreier Phasenregelbetrieb sichergestellt.As explained above, the delay locked loop equipped with the level detector according to the present invention determines the state of phase difference detection signals regardless of the phase relationship between the reference clock signal and the feedback clock signal. For the flip-flops 110 . 120 respectively. 210 . 220 of the level detector providing the UP and DOWN signals, independent and separate reset signals are provided. Therefore, the phase detector according to the present invention is able to operate correctly regardless of when the main reset signal transitions to high level. In this way a faultless phase control operation is ensured.

Claims (13)

Phasendetektor für einen Verzögerungsregelkreis zur Kompensation einer Phasendifferenz zwischen einem ersten Taktsignal (REFCLK) und einem zweiten Taktsignal (FBCLK), mit folgenden Elementen: – einem ersten Flip-Flop (110), welches das erste Taktsignal (REFCLK) empfängt, ein erstes Ausgangssignal (UP) erzeugt und durch ein erstes Rücksetzsignal (A2) zurückgesetzt wird, – einem zweiten Flip-Flop (120), welches das zweite Taktsignal (FBCLK) empfängt, ein zweites Ausgangssignal (DOWN) erzeugt und von einem zweiten Rücksetzsignal (A3) zurückgesetzt wird, wobei das erste und zweite Rücksetzsignal von separaten Logikpfaden stammen, und – einem Rücksetzschaltkreis (130) zur Erzeugung des ersten Rücksetzsignals basierend auf einer Kombination des ersten und zweiten Ausgangssignals und eines ersten Initialisierungssignals (INTL1) und zur Erzeugung des zweiten Rücksetzsignals basierend auf einer Kombination des ersten und zweiten Ausgangssignals und eines zweiten Initialisierungssignals (INTL2), – wobei das erste und das zweite Initialisierungssignal basierend auf einem extern zugeführten Hauptrücksetzsignal (RESETB) erzeugt werden.Phase detector for a delay locked loop for compensating a phase difference between a first clock signal (REFCLK) and a second clock signal (FBCLK), comprising the following elements: - a first flip-flop ( 110 ), which receives the first clock signal (REFCLK), generates a first output signal (UP) and is reset by a first reset signal (A2), - a second flip-flop ( 120 ) which receives the second clock signal (FBCLK), generates a second output signal (DOWN) and is reset by a second reset signal (A3), the first and second reset signals originating from separate logic paths, and - a reset circuit ( 130 ) for generating the first reset signal based on a combination of the first and second output signals and a first initialization signal (INTL1) and for generating the second reset signal based on a combination of the first and second output signals and a second initialization signal (INTL2), wherein the first and second the second initialization signal is generated based on an externally supplied main reset signal (RESETB). Phasendetektor nach Anspruch 1, weiter dadurch gekennzeichnet, dass das erste und zweite Initialisierungssignal während eines Initialisierungsvorgangs komplementär sind.Phase detector according to claim 1, further characterized that the first and second initialization signals during a Initialization process are complementary. Phasendetektor nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass das erste Taktsignal ein Referenztaktsignal beinhaltet und das zweite Taktsignal ein Rückkopplungstaktsignal beinhaltet.A phase detector according to claim 1 or 2, further characterized characterized in that the first clock signal is a reference clock signal includes and the second clock signal includes a feedback clock signal. Phasendetektor nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, dass das erste Ausgangssignal ein Signal (UP) beinhaltet, das im Verzögerungsregelkreis zur Verringerung der Verzögerung des Taktsignals verwendet wird, und das zweite Ausgangssignal ein Signal (DOWN) beinhaltet, das im Verzögerungsregelkreis zur Erhöhung der Verzögerung des ersten Taktsignals verwendet wird.Phase detector according to one of claims 1 to 3, further characterized in that the first output signal a signal (UP) included in the delay locked loop for reduction the delay of the clock signal is used, and the second output signal Signal (DOWN) included in the delay locked loop to increase the delay of the first clock signal is used. Phasendetektor nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, dass der Rücksetzschaltkreis folgende Elemente enthält: – einen ersten Logikschaltkreis (132) zur Durchführung einer Logikverknüpfung des ersten und zweiten Ausgangssignals zur Bereitstellung eines ersten Zwischensignals, – einen zweiten Logikschaltkreis (131) zur Durchführung einer Logikoperation des ersten Zwischensignals und des ersten Initialisierungssignals zur Erzeugung des ersten Rücksetzsignals und – einen dritten Logikschaltkreis (133) zur Durchführung einer Logikoperation des ersten Zwischensignals und des zweiten Initialisierungssignals zur Erzeugung des zweiten Rücksetzsignals.Phase detector according to one of claims 1 to 4, further characterized in that the reset circuit comprises the following elements: - a first logic circuit ( 132 ) for performing a logic combination of the first and second output signals to provide a first intermediate signal, - a second logic circuit ( 131 ) for performing a logic operation of the first intermediate signal and the first initialization signal for generating the first reset signal, and - a third logic circuit ( 133 ) for performing a logical operation of the first intermediate signal and the second initialization signal to generate the second reset signal. Phasendetektor nach einem der Ansprüche 1 bis 5, weiter gekennzeichnet durch einen Initialisierungsschaltkreis (140) zur Erzeugung des ersten und zweiten Initialisierungssignals mit folgenden Elementen: – einem dritten Flip-Flop (141) zum Empfangen des ersten und zweiten Taktsignals und Erzeugen eines zweiten Zwischensignals (A1), – einem vierten Logikschaltkreis (143) zur Durchführung einer Logikoperation des zweiten Zwischensignals mit dem extern erzeugten Hauptrücksetzsignal (RESETB) zur Erzeugung des ersten Initialisierungssignals und – einem fünften Logikschaltkreis (145) zur Durchführung einer Logikoperation des zweiten Zwischensignals mit dem extern erzeugten Hauptrücksetzsignal zur Erzeugung des zweiten Initialisierungssignals.Phase detector according to one of claims 1 to 5, further characterized by an initialization circuit ( 140 ) for generating the first and second initialization signals, comprising the following elements: a third flip-flop ( 141 ) for receiving the first and second clock signals and generating a second intermediate signal (A1), - a fourth logic circuit ( 143 ) for performing a logic operation of the second intermediate signal with the externally generated main reset signal (RESETB) for generating the first initialization signal and - a fifth logic circuit ( 145 ) for performing a logical operation of the second intermediate signal with the externally generated main reset signal to generate the second initialization signal. Phasendetektor nach einem der Ansprüche 1 bis 6, weiter dadurch gekennzeichnet, dass das erste, zweite und/oder dritte Flip-Flop ein D-Flip-Flop ist.Phase detector according to one of claims 1 to 6, further characterized in that the ers te, second and / or third flip-flop is a D flip-flop. Phasendetektor nach Anspruch 7, weiter dadurch gekennzeichnet, dass das erste Taktsignal an einen D-Eingang des dritten D-Flip-Flops und das zweite Taktsignal an einen Takteingang des dritten D-Flip-Flops gekoppelt sind.Phase detector according to claim 7, further characterized that the first clock signal to a D input of the third D flip-flop and the second Clock signal coupled to a clock input of the third D flip-flop are. Phasendetektor nach Anspruch 7, weiter dadurch gekennzeichnet, dass das zweite Taktsignal an einen D-Eingang des dritten D-Flip- Flops und das erste Taktsignal an einen Takteingang des dritten D-Flip-Flops gekoppelt sind.Phase detector according to claim 7, further characterized that the second clock signal to a D input of the third D flip-flop and the first Clock signal coupled to a clock input of the third D flip-flop are. Phasendetektor nach einem der Ansprüche 1 bis 9, weiter dadurch gekennzeichnet, dass das erste Taktsignal an einen Takteingang des ersten D-Flip-Flops und das zweite Taktsignal an einen Takteingang des zweiten D-Flip-Flops gekoppelt sind und die D-Eingänge des ersten und zweiten D-Flip-Flops jeweils an eine Spannungsquelle (VCC) gekoppelt sind, die eine binäre Eins repräsentiert.Phase detector according to one of claims 1 to 9, further characterized in that the first clock signal to a Clock input of the first D-type flip-flop and the second clock signal a clock input of the second D flip-flops are coupled and the D inputs each of the first and second D flip-flops to a voltage source (VCC) representing a binary one. Verfahren zur Kompensation einer Phasendifferenz zwischen einem ersten Taktsignal (REFCLK) und einem zweiten Taktsignal (FBCLK), mit folgenden Schritten: – Empfangen des ersten Taktsignals und Erzeugen eines ersten Ausgangssignals (UP) an einem ersten Flip-Flop (110), das durch ein erstes Rücksetzsignal (A2) zurückgesetzt wird, – Empfangen des zweiten Taktsignals (FBCLK) und Erzeugen eines zweiten Ausgangssignals (DOWN) an einem zweiten Flip-Flop (120), das durch ein zweites Rücksetzsignal (A3) zurückgesetzt wird, wobei das erste und zweite Rücksetzsignal von separaten Logikpfaden stammen, und – Erzeugen des ersten Rücksetzsignals in einem Rücksetzschaltkreis (130) basierend auf einer Kombination des ersten und zweiten Ausgangssignals und eines ersten Initialisierungssignals (INTL1) und Erzeugen des zweiten Rücksetzsignals basierend auf einer Kombination des ersten und zweiten Ausgangssignals und eines zweiten Initialisierungssignals (INTL2), – wobei das erste und das zweite Initialisierungssignal basierend auf einem extern zugeführten Hauptrücksetzsignal (RESETB) erzeugt werden.Method for compensating a phase difference between a first clock signal (REFCLK) and a second clock signal (FBCLK), comprising the following steps: receiving the first clock signal and generating a first output signal (UP) on a first flip-flop ( 110 ) which is reset by a first reset signal (A2), - receiving the second clock signal (FBCLK) and generating a second output signal (DOWN) on a second flip-flop ( 120 ) reset by a second reset signal (A3), the first and second reset signals being from separate logic paths, and - generating the first reset signal in a reset circuit (Fig. 130 ) based on a combination of the first and second output signals and a first initialization signal (INTL1) and generating the second reset signal based on a combination of the first and second output signals and a second initialization signal (INTL2), wherein the first and second initialization signals are based on a externally supplied main reset signal (RESETB) are generated. Verfahren nach Anspruch 11, weiter dadurch gekennzeichnet, dass das Erzeugen des ersten und zweiten Rücksetzsignals folgende Schritte umfasst: – Durchführen einer Logikoperation mit dem ersten und zweiten Ausgangssignal zur Bereitstellung eines ersten Zwischensignals, – Durchführen einer Logikoperation mit dem ersten Zwischensignal und dem ersten Initialisierungssignal zur Erzeugung des ersten Rücksetzsignals und – Durchführen einer Logikoperation mit dem ersten Zwischensignal und dem zweiten Initialisierungssignal zur Erzeugung des zweiten Rücksetzsignals.A method according to claim 11, further characterized in that generating the first and second reset signals comprises the following steps includes: - Perform a Logic operation with the first and second output signals for provision a first intermediate signal, - Perform a logic operation with the first intermediate signal and the first initialization signal for Generation of the first reset signal and - Perform a Logic operation with the first intermediate signal and the second initialization signal for generating the second reset signal. Verfahren nach Anspruch 11 oder 12, weiter gekennzeichnet durch folgende Schritte zur Erzeugung des ersten und zweiten Initialisierungssignals: – Empfangen des ersten und zweiten Taktsignals und Erzeugen eines zweiten Zwischensignals an einem dritten Flip-Flop, – Durchführen einer Logikoperation mit dem zweiten Zwischensignal und dem extern erzeugten Hauptrücksetzsignal zur Erzeugung des ersten Initialisierungssignals und – Durchführen einer Logikoperation mit dem zweiten Zwischensignal und dem extern erzeugten Hauptrücksetzsignal zur Erzeugung des zweiten Initialisierungssignals.The method of claim 11 or 12, further characterized by the following steps for generating the first and second initialization signals: - receive of the first and second clock signals and generating a second intermediate signal on a third flip-flop, - Perform a logic operation with the second intermediate signal and the externally generated main reset signal for generating the first initialization signal and - Perform a Logic operation with the second intermediate signal and the externally generated Master reset signal for generating the second initialization signal.
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