DE10253938A1 - Bonding-Pad-Struktur einer Halbleitervorrichtung und Herstellungsverfahren dafür - Google Patents

Bonding-Pad-Struktur einer Halbleitervorrichtung und Herstellungsverfahren dafür

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Abstract

Eine Bonding-Pad-Struktur bei einer integrierten Schaltung (IC) und ein Herstellungsverfahren dafür weisen eine Vielzahl von Dummy-Mustern auf, die in Unterschichten des ICs abgeschieden sind, wobei jedes Dummy-Muster über eine Metallverbindung mit einer Vielzahl von komplementären Oberflächen-Bonding-Pads verbunden sind, wobei die Dummy-Muster und die Metallverbindung während der gleichen Verfahrensschritte, die zum Herstellen der in dem IC enthaltenen Elemente verwendet werden, ohne zusätzliche oder spezielle Verarbeitungsschritte hergestellt werden. Ein derartiges eingebettetes und verankertes Bonding-Pad sieht eine Kontaktzuverlässigkeit sowohl für leitende als auch nicht leitende Pads vor, die für die Verbindung von integrierten Schaltungen in einer Art und Weise verwendet werden, die einer Schichttrennung oder Ablösung unter Zugbelastung widersteht, wie sie bei dem Verbinden der Bonding-Pads mit äußeren Anschlüssen vorhanden sein können.

Description

    Hintergrund der Erfindung 1. Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft die Herstellung von Halbleitervorrichtungen und insbesondere einen Aufbau bzw. eine Struktur, die auf ein ablösewiderstandsfähiges Verbindungs-Bonding-Pad in einer Halbleitervorrichtung gerichtet ist, und ein Herstellungsverfahren dafür.
    • 2. Beschreibung des Stands der Technik
  • Ein Bonding-Pad (Verbindungskontakt) verbindet eine integrierte Schaltung auf einem Chip mit einer integrierten Schaltung außerhalb des Chips. Fig. 1 stellt eine Querschnittsansicht einer herkömmlichen Halbleiterspeichervorrichtung mit einer Vorrichtung dar, die einen Vorrichtungsisolationsbereich 110, ein Bonding-Pad 350 zum Weiterleiten von externen Signalen zu dem Chip und eine DRAM-Zelle mit einem Stapelkondensator (stack capacitor) und einem Schaltransistor 120 aufweist. Bei Fig. 1 repräsentiert A1 einen Speicherzellenbereich und A2 repräsentiert einem Bonding-Pad- Bereich. Das Bezugszeichen 120 repräsentiert einen Schaltungstransistor in dem Speicherzellen im Bereich A1 und die Bezugszeichen 130, 140, 170 und 280 repräsentieren dielektrischen Zwischenschichten. Die Bezugszeichen 150 und 160 repräsentieren ein Direktkontaktloch bzw. eine Bitleitung. Das Bezugszeichen 210 repräsentiert eine untere Elektrode des Stapelkondensators und das Bezugszeichen 240 repräsentiert eine obere Elektrode des Stapelkondensators. Eine die elektrische Kondensatorschicht (nicht gezeigt) ist zwischen dem oberen und unteren Elektroden 210 und 240 des Stapelkondensators ausgebildet.
  • Bei einer herkömmlichen Bonding-Pad-Struktur, wie in Fig. 1 gezeigt ist, ist zwischen einer ersten Aluminiumverbindungsschicht 300 und einer zweiten Aluminiumverbindungsschicht 330 eine intermetallische dielektrische Schicht 310 mit einer gefüllten Kontaktöffnung 320, die die elektrische Verbindung zwischen den zwei Aluminiumschichten vorsieht, ausgebildet. Die erste Aluminiumsverbindungsschicht 300 ist derart bemessen, daß sie unter der intermetallischen dielektrischen Schicht 310 liegt, und wenn sie mit der zweiten Aluminiumverbindungschicht 330 bei einem späteren Schritt metallisch gebondet bzw. verbunden wird eine Struktur vorsieht, die die drei Schichten zusammen an der Bonding-Pad-Stelle mechanisch verbindet, um die Ablöseeigenschaften zu verbessern bzw. eine Ablösung zu verhindern.
  • Mit abnehmender Größe der Speichervorrichtungschips verringert sich auch die Größe der Bonding-Pads. In jüngster Zeit hat sich die Größe eines Bonding-Pads von ungefähr 100 µm × 100 µm auf 80 µm × 80 µm oder weniger entsprechend einer erhöhten Intergrationsdichte bei Halbleiterspeichervorrichtungen verringert. Demgemäß hat sich ein Kontaktoberflächenbereich zwischen der ersten Aluminiumverbindungsschicht 300, welches die untere Struktur eines mehrlagigen Bonding-Pad 350 bildet, und der vierten dielektrischen Zwischenschicht 280 verringert und somit kann die erste Aluminiumverbindungsschicht 300 sich von der vierten dielektrischen Zwischenschicht 280 an der Schnittstelle zwischen ihnen leicht trennen.
  • Ein herkömmliches Verfahren zum Überwinden derartiger verstärkter Ablöseeigenschaften sieht das Ausbilden eines polykristallinen Siliciummusters (Polysiliciummuster) unter einem Bonding-Pad vor, um zu verhindern, daß das Bonding-Pad sich während der darauffolgenden Herstellungsverfahren abschält. Die Verwendung einer Polysiliciumschnittstelle zwischen dem metallischen Bonding-Pad und der dielektrischen Zwischenschicht verhindert dadurch, daß es chemisch kompatible Schichtoberflächen aufweist, daß es sich abschält oder abhebt, wodurch begleitende verstärkte Hafteigenschaften vorgesehen werden. Ein erheblicher Nachteil besteht jedoch darin, daß die Polysiliciumschicht typischerweise direkt über einer Schicht eines Isolationsmaterials abgeschieden wird, anstelle über einer Schicht eines metallischen Materials, wodurch Haft- und Verankerungseigenschaften vorgesehen werden, die nicht optimal sind.
  • Um weiterhin die zusätzlichen Verfahrensschritte bei herkömmlichen, verbesserten Bonding-Pad-Konstruktionsverfahren zu vermeiden, enthalten neue Verfahren zum Ausbilden eines Kondensators typischerweise ein Ausbilden einer Bodenkondensatorplatte gleichzeitig als einen Bonding-Pad-Boden bzw. eine untere Bonding-Pad- Oberfläche und ein Ausbilden einer oberen Kondensatorplatte gleichzeitig als ein oberes Bonding-Pad bzw. eine obere Bonding-Pad-Oberfläche mit einer einzigen dazwischen angeordneten dielektrischen Schicht. Während die Verarbeitungsschrittvermeidung den Herstellungsdurchsatz von ICs mit verbesserten Bonding-Pads durch Verwenden von lediglich drei bestehenden Abscheidungsschichten verbessert, geht der verbesserte Herstellungsdurchsatz zu Lasten einer verläßlicheren Bonding-Pad-Struktur, genauer gesagt zu Lasten struktureller Verbesserungen, die durch Verwendung von den oben erwähnten eingebetteten und aufgefüllten Durchgangsöffnungen erzielt werden können, um ebenso eine tiefe Verankerung für einen zusätzlichen Ablösewiderstand vorzusehen.
  • Verschiedene Ansätze für ein solches Zwischenschichtverankerungsverfahren sehen unterschiedliche Verankerungstiefen zusätzlich zu den komplementären Metall/Dielektrikums-Oberflächen vor. Ein erheblicher Nachteil derartiger Ansätze besteht darin, daß sie viele zusätzliche Herstellungsverfahrensschritte zur Implementation erfordern im Vergleich zu der Herstellung der Bonding-Pad- Verankerungsstruktur, die gleichzeitig mit anderen Schaltungselementverarbeitungsschritten erfolgt.
  • Kurzfassung der Erfindung
  • Gemäß den Ausführungsformen der vorliegenden Erfindung weist eine Bonding- Pad-Struktur bei einer integrierten Schaltung (IC) und ein Herstellungsverfahren dafür vorzugsweise eine Vielzahl von Dummy-Mustern auf, die in Unter-Schichten bzw. Sub- Schichten des ICs abgeschieden worden sind und die über eine Metallverbindung mit einer Vielzahl von komplementären oberen Bonding-Pad-Oberflächen während der gleichen Verfahrensschritte verbunden worden sind, die zum Konstruieren der Schaltungselemente der ICs durchgeführt worden sind, wodurch zusätzliche oder spezielle Verarbeitungsschritte, die bei herkömmlichen Verfahren erforderlich sind, minimiert oder eliminiert werden. Eine derartige eingebettete Verankerungsstruktur sieht einen verbesserten Widerstand gegen eine Schichtablösung während der mit herkömmlichen Draht-Bonding-Vorgängen verbundenen Zugbelastungen und normalen mit Chip-on- Chip Anwendungen verbundenen mechanischen Belastungen vor.
  • Die Verankerungsstruktur bei einem Halbleiter IC mit einer Vielzahl von elektrischen Vorrichtungen und einer Vielzahl von Abscheidungsschichten weist vorzugsweise ein Bonding-Pad mit einer ersten Verbindungsschicht und einer zweiten Verbindungsschicht, die integral zueinander sind, und zumindest einen Stöpsel bzw. Stift auf, der zumindest einen Teil einer oder mehrerer dazwischenliegender Abscheidungsschichten des ICs vertikal durchläuft. Die Verankerungsstruktur sieht eine bessere Verbindung (bonding) zwischen Abscheidungsschichten ebenso wie eine verbesserte Verteilung der physikalischen Belastung auf dem Bonding-Pad vor. Die Stifte können elektrisch leitend sein oder nicht, und können aus einem Metallmaterial aufgebaut sein, oder nicht. Wenn Metall als Bonding-Pad-Material bei den Ausführungsformen der vorliegenden Erfindung verwendet wird, kann ein derartiges Metall vorzugsweise aus einer Gruppe bestehend aus Wolfram, Aluminium, Kupfer und Nickel ausgewählt sein.
  • Der Aufbau kann einen Boden-Oberflächenbereich des Bonding-Pads und zumindest einem Stift aufweisen, der eine Fläche aufweist, die ausreicht um: 1.) die physikalische Integrität des Halbleiters zu bewahren oder 2.) die Ablösung des Bonding-Pads von dem Halbleiter IC zu verhindern. Eine Vielzahl von Stöpseln oder Stiften kann in einem gitterartigen Muster ausgebildet sein, das integral mit dem Bonding-Pad ausgebildet ist.
  • Der Aufbau kann ferner eine Metallisationsschicht enthalten, die unterhalb der Stifte angeordnet ist, um als eine Ätzstoppschicht zu wirken, um die darunterliegenden Schichten zu schützen. Die Ätzstoppschicht kann eine Haftschicht sein und kann aus einem Material ausgebildet sein, das aus der Gruppe bestehend aus Metallen, Metallnitriten, Siliciden, Polysilicium und Siliciumnitrit ausgewählt werden kann.
  • Ein Verfahren zum Konstruieren eines derartigen Bonding-Pads. mit einer eingebetteten Verankerungsstruktur weist bevorzugt allgemein die folgenden Schritte auf:
    • 1. Abscheiden einer metallischen Verankerungsschicht auf einem Substrat gleichzeitig mit einem Verfahren zur Metallabscheidung für Unterschicht-Schaltungsverbindungen;
    • 2. Bedecken dieser Metallabscheidungen mit einer dielektrischen Schicht gleichzeitig mit einem Verfahren für die Abscheidung einer dielektrischen Schicht für Schaltungsvorrichtungselemente;
    • 3. Ätzen der dielektrischen Schicht um die unterliegende Metallverankerungsschicht freizulegen, um es einem darauffolgenden Metallauffüllungsverfahren zu ermöglichen, eine Oberfläche mit Durchgangslöchern zu schaffen, die bis zu der Metallverankerungsschicht aufgefüllt werden, gleichzeitig mit einem Verfahren bei dem Zwischenschichtverbindungslöcher für Schaltungsvorrichtungselemente geätzt werden und aufgefüllt werden;
    • 4. Planarisieren der metallischen Verankerungsschicht bis hinunter zu der dielektrischen Schicht;
    • 5. Abscheiden einer gemusterten metallischen Schicht um eine untere Oberfläche des Bonding-Pads auszubilden, gleichzeitig mit einem Verfahren, bei dem eine gemusterte Leitungsmetallschicht zum lateralen Verbinden von Schaltungsvorrichtungselementen abgeschieden wird;
    • 6. Abscheiden einer schützenden dielektrischen Schicht auf der Anordnung;
    • 7. Abscheiden einer oberen Metallisationsschicht, gleichzeitig mit einem Verfahren, bei dem eine andere gemusterte Leitungsmetallschicht zum lateralen Verbinden von Schaltungsvorrichtungselementen abgeschieden wird;
    • 8. Abscheiden einer Passivierungsschicht auf dem IC, welche anschließend selektiv geätzt wird, um Bonding-Pads freizulegen, gleichzeitig mit einem Verfahren, bei dem andere gewünschten Schaltungskontakte freigelegt werden.
  • Eine bevorzugte Ausführungsform einer Bonding-Pad-Struktur in einem Halbleiter IC mit einer Vielzahl von elektrischen Vorrichtungen und einer Vielzahl von Abscheidungsschichten weist vorzugsweise auf: Ein metallisches Bonding-Pad mit zumindest einer ersten Verbindungsschicht und einer zweiten Verbindungsschicht, welche miteinander durch einen Stöpsel bzw. Stift verbunden sind, der vertikal durch zumindest einen Teil einer oder mehrerer dazwischenliegender Abscheidungsschichten durchläuft, um so eine verbesserte Verbindung zwischen der Vielzahl von Abscheidungs- und Verbindungsschichten vorzusehen und somit eine verbesserte Verteilung von physikalischen Belastungen für das Bonding-Pad vorzusehen. Das Metall ist vorzugsweise elektrisch leitend, wie etwa Wolfram, Aluminium, Kupfer oder Nickel. Bei einer bevorzugten Ausführungsform bilden eine Vielzahl von Stiften ein gitterartiges Muster, das intergral mit dem Bonding-Pad ausgebildet ist.
  • Eine alternative Ausführungsform einer derartigen Bonding-Pad-Struktur kann die Elemente der bevorzugten Ausführungsform plus einem zusätzlichen dazwischen liegenden Dummy-Muster, das integral mit dem Stift ausgebildet ist, aufweisen. Wie bei der bevorzugten Ausführungsform kann der Stift elektrisch leitend sein und aus einem Metall wie beispielsweise Wolfram, Aluminium, Kupfer oder Nickel hergestellt sein. Ferner kann eine Vielzahl von solchen Stiften ein gitterartiges Muster ausbilden, das integral mit dem Bonding-Pad ausgebildet ist.
  • Eine dritte Ausführungsform einer derartigen Bonding-Pad-Struktur kann die Elemente der bevorzugten Ausführungsform und ein angehobenes Dummy-Muster integral mit dem Stift aufweisen, wobei das angehobene Dummy-Muster eine Höhe aufweist, die gleich einer Höhe von zumindest einer elektrischen Vorrichtung aus der Vielzahl der elektrischen Vorrichtungen ist. Wie bei der bevorzugten Ausführungsform kann der Stift elektrisch leitend und aus einem Metall wie beispielsweise Wolfram, Aluminium, Kupfer oder Nickel hergestellt sein. Ferner kann eine Vielzahl von derartigen Stiften in einem gitterartigen Muster ausgebildet sein, das integral mit dem Bonding-Pad ausgebildet ist. Das angehobene Dummy-Muster kann eine Haftschicht aufweisen, das aus einem Material hergestellt ist, das aus der Gruppe bestehend aus Metallen, Metallnitriten, Siliciden, Polysilicium und Siliciumnitrit ausgebildet worden ist. Die elektrische Vorrichtung kann einen Kondensator mit einer Höhe zwischen ungefähr 1 Mikron bis ungefähr 3 Mikron aufweisen, und die angehobene Haftdummy-Schicht kann zumindest eine Kondensatorstruktur aufweisen.
  • Ein bevorzugtes Verfahren zum Ausbilden eine Bonding-Pad-Struktur der vorhergehenden Ausführungsform weist vorzugsweise die folgenden Schritte auf:
    • A) Ausbilden einer Ätzstoppschicht in einem Bonding-Pad-Bereich des ICs;
    • B) Ausbilden einer dielektrischen Zwischenschicht über dem Ätzstoppschichtmuster;
    • C) Ausbilden eines Kontaktlochs in der die elektrische Zwischenschicht über dem Ätzstoppmuster;
    • D) Abscheiden eines Leitungsmaterials, um das Kontaktloch aufzufüllen;
    • E) Entfernen des Leitungsmaterials über der dielektrischen Zwischenschicht;
    • F) Ausbilden eines ersten Verbindungsschichtmusters über dem Kontaktloch;
    • G) Abscheiden einer intermetallischen dielektrischen Schicht auf der ersten Verbindungsschicht;
    • H) Ausbilden einer Vielzahl von Durchgangsöffnungen bzw. -löchern in der intermetallischen dielektrischen Schicht;
    • I) Ausbilden eines zweiten Verbindungsschichtmusters in und über der Vielzahl von Durchgangsöffnungen, um das Bonding-Pad auszubilden;
    • J) Abscheiden einer Passivierungsschicht über dem zweiten Verbindungsschichtmuster; und
    • K) Freilegen des Bonding-Pads durch Entfernen eines Teils der Passivierungsschicht über dem Bonding-Pad-Bereich.
  • Das Verfahren kann nach Schritt B) einen zusätzlichen Schritt eines Planarisierens der dielektrischen Zwischenschicht vor einem Ausbilden des Kontaktlochs enthalten. Das Verfahren kann ebenso vor Schritt I) einen zusätzlichen Schritt enthalten, wobei die Vielzahl der Durchgangsöffnungen mit einem Leitungsmaterial aufgefüllt wird, so daß das zweite Verbindungsschichtmuster über der Vielzahl der Durchgangsöffnungen ausgebildet wird.
  • Ein Verfahren zum Ausbilden einer derartigen Bonding-Pad-Strukrur kann die folgenden Schritte aufweisen:
    • A) Ausbilden eines Grabens in einem Bonding-Pad-Bereich der integrierten Schaltung;
    • B) Abscheiden einer dielektrischen Zwischenschicht über dem Graben;
    • C) Ausbilden eines vertieften Bereichs in der dielektrischen Zwischenschicht über dem Graben;
    • D) Ausbilden eines Dummy-Musters über dem vertieften Bereich;
    • E) Abscheiden einer anderen dielelektrischen Zwischenschicht über dem Dummy-Muster;
    • F) Ausbilden eines Stöpsels bzw. eines Stiftes in der dielektrischen Zwischenschicht über dem Dummy-Muster;
    • G) Ausbilden eines ersten Verbindungsschichtmusters über dem Stift;
    • H) Abscheiden einer intermetallischen dielektrischen Schicht;
    • I) Ausbilden einer Vielzahl von Durchgangsöffnungen in der intermetallischen dielektrischen Schicht über dem ersten Verbindungsschichtmuster;
    • J) Ausbilden eines zweiten Verbindungsschichtmusters in und über der Vielzahl von Durchgangsöffnungen, um das Bonding-Pad auszubilden;
    • K) Abscheiden einer Passivierungsschicht über dem zweiten Verbindungsschichtmuster;
    • L) Freilegen des Bonding-Pads durch Entfernen eines Teils der Passivierungsschicht über dem Bonding-Pad-Bereich.
  • Bei dem vorhergehenden Verfahren kann das Dummy-Muster unter Verwendung einer Vielzahl von Dummy-Schichten, beispielsweise drei Dummy-Schichten, ausgebildet werden. Ferner kann der Graben gleichzeitig mit der Ausbildung der Kontaktlöcher in einem Zellbereich des ICs oder gleichzeitig mit der Ausbildung von mindestens einem elektrischen Element ausgebildet werden.
  • Diese und andere Merkmale der vorliegenden Erfindung werden für den Fachmann ohne weiteres nach Durchsicht der folgenden detaillierten Beschreibung ersichtlich.
    • Kurze Beschreibung der Zeichnungen
  • Fig. 1 stellt eine Querschnittsansicht von einer herkömmlichen Speichervorrichtung dar.
  • Fig. 2 stellt eine Bonding-Pad-Struktur gemäß einer ersten Ausführungsform der vorliegenden Erfindung dar.
  • Fig. 3 zeigt eine Bonding-Pad-Struktur gemäß einer zweiten Ausführungsform der vorliegenden Erfindung.
  • Fig. 4-1 bis 4-18 stellen Querschnittsansichten von einer Bonding-Pad-Struktur dar, die die Schritte eines Verfahrens zur Herstellung der in Fig. 2 und 3 gezeigten Bonding-Pads zeigt, wobei Bereiche A2' und A2'' als alternative Ausführungsformen der vorliegenden Erfindung vorsehen und zeigen.
  • Fig. 5 stellt eine Bonding-Pad-Struktur gemäß einer dritten Ausführungsform der vorliegenden Erfindung dar.
  • Fig. 6 stellt eine Bonding-Pad-Struktur gemäß einer vierten Ausführungsform der vorliegenden Erfindung dar.
    • BESCHREIBUNG DER BEVORZUGTEN AUSFUHRUNGSFORMEN
  • Die koreanische Patentanmeldung Nr. 2001-71828, angemeldet am 19. November 2001 mit dem Titel "Bonding Pad Structure of a Semiconductor Device and Method for Manufacturing the same" wird hierin durch Bezugnahme voll umfänglich eingeführt und offenbart.
  • Um gemäß der vorliegenden Erfindung zu verhindern, daß ein Bonding-Pad einer integrierten Schaltung (IC) während eines Verarbeitens sich abschält, ist eine Bonding- Pad-Verankerungsstruktur erschaffen worden, welche jede der Vielzahl von oberen Schichten des Bonding-Pads mit unteren Dummy-Schichtmustern über aufgefüllte Durchgangsöffnungen, die dazwischenliegende Schichten durchqueren bzw. durchlaufen, mechanisch verbinden. Die Verbindungsstruktur wird gleichzeitig mit der Herstellung von anderen Schaltungselementen des IC geschaffen, ohne der Notwendigkeit für spezielle oder weitere Herstellungsverfahren. Eine Kombination der Verankerungsstruktur und eine Auswahl der Zwischenschichtmaterialien mit geeigneten Haftkompatibilitätseigenschaften versehen ein gegenüber herkömmlichen Bonding-Pads signifikant verbessertes Bonding-Pad vor.
  • Fig. 2 stellt eine Bonding-Pad-Struktur gemäß einer ersten Ausführungsform der vorliegenden Erfindung dar. Eine IC-Speicherzelle A1, die einen Kondensator 208 mit Elektroden 210 und 240 aufweist, kann in einer ersten, einer zweiten, einer dritten und einer vierten dielektrischen Schicht 130, 140, 170 bzw. 280 enthalten sein.
  • Die Bonding-Pad-Verankerungsstruktur wird gleichzeitig mit der Verarbeitung bzw. Erschaffung des Kondensators 208 der Speicherzelle A1 unterhalb eines Bonding- Pads 350 erschaffen und mit diesem verbunden. Verankerungselemente der Bonding- Pad-Struktur weisen vorzugsweise ein Dummy-Muster 245 auf, das auf der dritten dielektrischen Zwischenschicht 170 ausgebildet ist, welche leitend und mechanisch durch eine Vielzahl von Stiften (Plugs) 290 durch die dielektrische Zwischenschicht 280 hindurch mit einem unteren Abschnitt eines mehrlagigen Bonding-Pads 350 verbunden ist, genauer gesagt, mit einer ersten Aluminiumverbindungsschicht 300.
  • Um die erste Aluminiumverbindungsschicht 300 mit dem Dummy-Muster 245 zu verbinden, werden Kontaktlöcher in der dielektrischen Zwischenschicht 280 in einem Bonding-Pad-Bereich A2' bis zu einer Tiefe des Dummy-Musters 245 ausgebildet, das ebenso als eine Ätzstoppbarriere für die Kontaktlöcher dient. Die Kontaktlöcher werden anschließend mit einem Metall, beispielsweise Wolfram, vorzugsweise unter Verwendung einer chemischen Dampfphasenabscheidung (CVD-Verfahren) aufgefüllt, wodurch die Stifte 290 ausgebildet werden. Anschließend wird vorzugsweise die erste Aluminiumverbindungsschicht 300 selektiv über den Stiften 290 unter Verwendung eines Sputter-Verfahrens abgeschieden, gefolgt von einer Abscheidung einer intermetallischen dielektrischen Schicht 310. Die intermetallische dielektrische Schicht 310 wird anschließend selektiv in einen Bereich des Bonding-Pads geätzt, um ein Kontaktloch 320 zu schaffen, welches anschließend mit einem geeigneten Metall zum Verbinden der Aluminiumverbindungsschicht 300 mit dem darauffolgend abgeschiedenen Bonding-Pad 350 aufgefüllt wird. Als Ergebnis der Verbindung des Dummy-Musters 245 durch die Stifte 290 weist die erste Aluminiumverbindungsschicht 300 einen signifikant verbesserten Widerstand gegenüber einem Abschälen oder Abheben der Schnittstelle zwischen der ersten Aluminiumverbindungsschicht 300 und der dielektrischen Zwischenschicht 280 auf. Außerdem kann eine derartige Bonding- Pad-Struktur eine Belastung, die durch einen mechanischen Stoß und Druck verursacht wird, die ausgeübt werden, wenn ein äußerer Verbindungsdraht an das Bonding-Pad 350 gebondet wird, besser verteilen. Nach der Konstruktion der Bonding-Pad-Struktur wird eine Passivierungsschicht 340 auf der freigelegten Oberfläche des IC abgeschieden. Die Passivierungsschicht 340 wird anschließend zurückgeätzt, um einen Metallkontakt des Bonding-Pads 350 freizulegen. Ein derartiges Ätzen wird vorzugsweise durch Plasmaätzen durchgeführt.
  • Fig. 3 stellt eine Bonding-Pad-Struktur gemäß einer zweiten Ausführungsform der vorliegenden Erfindung dar. Ein Hauptmerkmal der zweiten Ausführungsform ist die Minimierung der Tiefe der konisch geformten Kontaktlöcher und Stifte 290, wie in der ersten Ausführungsform in Fig. 2 gezeigt. Um diese Tiefenminimierung zu erzielen ist das Dummy-Muster 245 der Fig. 2 auf den Pegel bzw. die Höhe der oberen Oberfläche des Kondensators 208 angehoben. Wie in Fig. 3 gezeigt, weist ein erhöhtes Dummy- Muster die Elemente 220, 230 und 250 auf, die die Verwendung von kürzeren Stiften 295 ermöglichen. Diese kürzeren Stifte 295 sehen mehr Schutz gegenüber Diskontinuitäten vor, die aufgrund der natürlichen Verjüngung der tief hinein geätzten Durchgangsöffnungen im Zusammenhang mit dem möglichen Vorhandensein von Verunreinigungen und/oder einer unvollständigen metallischen Abscheidung an dem engen Boden des Kontaktlochs auftreten können, insbesondere bei hochintegrierten ICs.
  • Fig. 4-1 bis 4-18 stellen Querschnittsansichten einer Bonding-Pad-Struktur dar, die die Schritte eines Verfahrens zur gleichzeitigen Ausbildung eines Bonding-Pads sowohl im dem Bonding-Pad-Bereich A2' oder A2'' und eines Zellkondensators 208 in einem Speicherzellenbereich A1 nach Ausbildung eines Speicherschalttransistors 320 zeigen. Bei Fig. 4-1 bis 4-18 werden die Bonding-Pad-Bereiche A2' und A2'' in den gleichen Figuren der Zeichnung gezeigt, um alternative Ausführungsformen der vorliegenden Erfindung ohne eine Beschränkung des Umfangs der vorliegenden Erfindung auf die Zeichnung vorzusehen und zu zeigen. Dementsprechend ist es offensichtlich, daß der Bonding-Pad-Bereich A2' eine Ausführungsform der vorliegenden Erfindung darstellt, und der Bonding-Pad-Bereich A2'' eine andere Ausführungsform der vorliegenden Erfindung darstellt. Ebenso ist es jedoch offensichtlich, daß die Ausführungsformen, die in Fig. 4-1 bis 4-18 gezeigt sind, den Umfang der vorliegenden Erfindung nicht beschränken, da sie als bevorzugte Ausführungsformen der vorliegenden Erfindung ohne eine Beschränkung des Umfangs der vorliegenden Erfindung, wie er beansprucht ist, vorgesehen sind.
  • Gemäß Fig. 4-1 bis 4-7 wird ein Isolationsbereich mit einem schmalen Graben (shallow trench isolation = STI) vorzugsweise auf einem Halbleitersubstrat 100 ausgebildet und durch Vorrichtungsisolationsbereiche mit einem aktiven Bereich verbunden, der zwischen den Isolationsbereichen 110 vorgesehen ist, wobei ein Transistor 120 ausgebildet wird. Eine erste dielektrische Zwischenschicht 130 wird anschließend über der gesamten Oberfläche des Halbleitersubstrats 100 und des Transistors 120 abgeschieden, welche dann vorzugsweise durch ein chemisch mechanisches Polierverfahren (CMP- Verfahren) zum Erzeugen einer gleichmäßigen Oberfläche für darauffolgende Abscheidungsschichten planarisiert wird.
  • Als nächstes wird ein Kontaktfeld (contact pad) 135 ausgebildet und eine zweite dielektrische Zwischenschicht 140 wird anschließend auf der gesamten Oberfläche des Halbleiters abgeschieden. Ein Ätzverfahren wird anschließend auf der zweiten dielektrischen Zwischenschicht 140 durchgeführt, um gleichzeitig eine beispielhafte Kontaktöffnung (Direkt-Kontaktloch) 150 zum elektrischen Verbinden eines Source/Drain-Bereichs des Transistors 120 mit einer Bitleitung in einem Zellbereich A1, sowie einen Graben 155 auszubilden, wie in Fig. 4-3 gezeigt. Die Größe des Grabens 155 ist vorzugsweise ähnlich der Größe zu einem darauffolgend darüberliegenden Bonding-Pad, wie dem Bonding-Pad 350 in Fig. 1 bis 3.
  • Wie in Fig. 4-4 gezeigt, wird das Direkt-Kontaktloch 150 anschließend mit einem Leitungsmaterial wie beispielsweise Wolfram aufgefüllt, vorzugsweise durch Abscheidung mittels eines chemischen Dampfphasenabscheidungsverfahren (CVD-Verfahren). Das Leitungsmaterial wird vorzugsweise über der gesamten zweiten elektrischen Zwischenschicht 140 abgeschieden und anschließend aus dem Graben 155 durch ein Rückätzverfahren entfernt. Leiterbahnen, wie beispielsweise eine Bitleitung 160, werden ausgebildet und eine dritte dielektrische Zwischenschicht 170 wird anschließend über der Anordnung abgeschieden, wie in Fig. 4-5 gezeigt.
  • Wie in Fig. 4-6 gezeigt wird bei einem nächsten typischen Schritt eine Kontaktöffnung (vergrabenes Kontaktloch) 180 in der dritten dielektrischen Zwischenschicht 170 ausgebildet, um eine beispielhafte Verbindung zwischen einer unteren Elektrode des Kondensators 210 und einem Source/Drain-Bereich des Transistors 120 vorzusehen, wie in Fig. 1 bis 3 gezeigt. Das vergrabene Kontaktloch 180 wird anschließend mit einem Leitungsmaterial aufgefüllt, wie beispielsweise dotiertem polykristallinen Silizium. Eine Ätzstoppschicht 185 wird anschließend auf der gesamten Oberfläche der Anordnung abgeschieden, wie in Fig. 4-7 gezeigt. Wie in dem rechten Abschnitt der Fig. 4-7 gezeigt, kann eine Vertiefung mit einem Stufenunterschied, der so groß wie die Tiefe des Grabens 155 der Fig. 4-3 ist, auf der Oberfläche der Anordnung auch nach der Ausbildung der dritten dielektrischen Zwischenschicht 170 und der Ätzstoppschicht 285 übrigbleiben.
  • Die Ätzstoppschicht 185 kann ein Siliziumnitrid (Si3N4) aufweisen, und die ersten, zweiten und dritten dielektrischen Zwischenschichten 130, 140 bzw. 170 können aus einem Siliziumoxidmaterial ausgebildet sein. Die Größe (die lateralen Dimensionen bzw. der Durchmesser) des Grabens 155 ist abhängig von der Größe des Bonding-Pads 350. Beispielsweise weist der Graben 155 eine Oberfläche von nicht mehr als 100 µm × 100 µm auf, was der Fläche des dargestellten Bonding-Pads 350 entspricht, sowie eine Grabentiefe von 0,2-0,5 µm auf. Die erste, zweite und dritte dielektrische Zwischenschicht 130, 140 bzw. 170 können bis zu einer Dicke von 0,3-1,0 µm ausgebildet sein. Die Ätzstoppschicht 185 kann bis zu einer Dicke von 50-500 Å ausgebildet sein.
  • Gemäß Fig. 4-8, wird vorzugsweise eine Formoxidschicht (mold oxide layer) 190 auf der gesamten Oberfläche der Anordnung ausgebildet, um eine untere Elektrode eines zylindrisch geformten Kondensators auf der Ätzstoppschicht 185 auszubilden. Die Formoxidschicht 190 wird vorzugsweise als eine Siliziumoxidschicht unter Verwendung eines CVD-Verfahrens ausgebildet, wobei die Dicke der Formoxidschicht 190 abhängig von der Höhe der unteren Elektrode des Kondensators ist, welche in den meisten Fällen zwischen ungefähr 1,0-2,0 µm liegen kann. Da die durch den Graben 155 besetzte Fläche in dem Bonding-Pad-Bereich A2'' sehr groß ist, wird die zuvor erwähnte Oberflächenstufenunterschiedsvertiefung weiterhin auch in der Oberfläche der Formoxidschicht 190 vorhanden sein.
  • Gemäß Fig. 4-9 und 4-10 wird ein Paar von Löchern 195 und 196 in der Formoxidschicht 190 ausgebildet, um die unteren Elektroden (Bezugszeichen 210 in Fig. 1 bis 3) des Kondensators 208 zu schaffen. Bei einer hochintegrierten Speichervorrichtung, beispielsweise einer mit 256 Megabyte Kapazität, kann die Größe eines derartigen Loches ungefähr 0,25 µm im Durchmesser betragen. Aufgrund der Schwierigkeit beim Mustern solch einer geringen Größe und Abstand in einer Formoxidschicht, wie beispielsweise der Schicht 190, beim Verwenden herkömmlicher Photolack-Masken, werden die Löcher 195 und 196 vorzugsweise unter Verwendung einer Hartmaske 200 ausgebildet, die aus polykristallinem Silizium besteht. Die Hartmaske 200 erstreckt sich vorzugsweise über den Bonding-Pad-Bereich A2', um die Formoxidschicht 190 in dem Bereich A2' vor einem Ätzen während des Loch- Ätzverfahrens zu schützen.
  • Nach dem Ausbilden der Lochmuster 195 und 196 in der Formoxidschicht 190, wird vorzugsweise polykristallines Silizium bis zu einer Dicke von 1000-5000 Å über der gesamten Oberfläche der Anordnung abgeschieden. Um das polykristalline Silizium leitend zu machen, wird das polykristalline Silizium mit einer hohen Konzentration an Störstellen dotiert. Die abgeschiedene Schicht 201 wird in Fig. 4-10 gezeigt.
  • Gemäß Fig. 11 wird ein Ätzverfahren, wie beispielsweise ein chemisch mechanisches Polier-Verfahren, auf der resultierenden Anordnung durchgeführt, um die unteren Elektroden 207 in einem Zellbereich A1 zu isolieren. Während dieses Verfahrens wird vorzugsweise die Hartmaskenschicht 200 und die dotierte polykristalline Siliziumschicht 201 auf der Formoxidschicht 190 entfernt.
  • Nach Abschluß des Ätzverfahrens bleibt polykristallines Silizium vorzugsweise auf den Seitenwänden und den Böden der Löcher 195 und 196 und in der zuvor erwähnten Vertiefung in dem Bonding-Pad-Bereich A2'' übrig. Dieser polykristalline Siliziumrest bildet ein erstes Dummy-Muster 220, welches bei der Ausbildung der Bonding-Pad-Struktur verwendet wird. Um ein Überätzen zu verhindern, welches das erste Dummy-Muster 220 vollständig entfernen könnte, muß das Ausmaß, mit welchem das polykristalline Silizium geätzt wird, geeignet gesteuert werden, um eine erwünschte Menge an polykristallinem Siliziummaterial in dem vertieften Bereich der Formoxidschicht 190 zu belassen.
  • Gemäß Fig. 4-12 kann nun die Formoxidschicht 190, die eine typische Dichte von 1,0-2 µm aufweist, unter Verwendung eines Naßätzmittels, wie beispielsweise HF, entfernt werden. Da die Ätzstoppschicht 185 durch das HF nicht entfernt werden kann, ist das darunterliegende Material der Formoxidschicht 190 vor dem HF-Ätzverfahren geschützt. Nach Abschuß des HF-Ätzverfahrens ist die untere Elektrode 210 in dem Zellbereich A1 vollständig freigelegt, und ein zweites Dummy-Muster 230 ist in der Formoxidschicht 190 bei dem Bonding-Pad-Bereich A2'' aus dem Maskierungseffekt des ersten Dummy-Musters 220 erschaffen worden, wie in Fig. 4-12 gezeigt. Da Naßätzen isotrop ist, sind die Seitenwände des zweiten Dummy-Musters 230 teilweise derart geätzt, daß Abschnitte des ersten Dummy-Musters 220 unterschnitten bzw. unterätzt sind. Eine Verringerung in der Seitenwanddicke des zweiten Dummy-Musters 230 beträgt vorzugsweise 1,0-2 µm, was jedoch vernachlässigbar verglichen mit der typischen 100 µm × 100 µm Fläche des zweiten Dummy-Musters 230 ist. Eine dielektrische Kondensatorschicht (nicht gezeigt) wird anschließend auf den unteren Elektroden 210 des Kondensators ausgebildet.
  • Gemäß Fig. 4-13 wird zum Ausbilden einer oberen Elektrode 240 des Kondensators eine polykristalline Siliziumschicht über der gesamten Oberfläche der Anordnung abgeschieden, wie in Fig. 4-13 gezeigt. Bei dem Bonding-Pad-Bereich A2'' wird das polykristalline Silizium derart ausgebildet, daß es das gesamte erste Dummy-Muster 220 und das zweite Dummy-Muster 230 vollständig abdeckt. Gemäß Fig. 4-14 wird die obere Elektrode 240 anschließend vorzugsweise unter Verwendung von photolithographischen Verfahren gemustert. Während dieses Verfahrensstadiums wird ein drittes Dummy-Muster 250 vorzugsweise in einem Bonding-Pad-Bereich A2'' ausgebildet. Eine vierte dielektrische Zwischenschicht 280 wird anschließend mittels CVD über der gesamten Oberfläche der Anordnung abgeschieden und unter Verwendung von CMP oder einem Rückätzverfahren planarisiert.
  • An diesem Punkt können eine Metallverbindungsschicht und ein Loch für einen Vorrichtungskontaktstift (nicht gezeigt) in dem Zellbereich A1 ausgebildet werden, wie in Fig. 4-15 gezeigt. Um die Bonding-Pad-Struktur für das Bonding-Pad350 in dem Bonding-Pad-Bereich A2'' zu schaffen, wird eine Vielzahl von Löchern für eine Vielzahl von Bonding-Pad-Kontaktstiften 295 ausgebildet. Die Löcher für die Bonding-Pad- Kontaktstifte 295 werden vorzugsweise in entweder einer Ringform oder einer Gitterform (mesh-shape) ausgebildet. Zu beachten ist jedoch, daß mit zunehmender Tiefe eines Bonding-Pad-Kontaktlochs es auch immer schwieriger wird, ein Lochmuster in einer Gitterform auszubilden.
  • Wie in Fig. 4-16 bis 4-18 gezeigt, wird es mit abnehmender Tiefe des Lochs für einen Bonding-Pad-Kontaktstift, wie es beispielsweise bei dem Bonding-Pad-Bereich A2'' verglichen mit dem Bonding-Pad-Bereich A2' der Fall ist, einfacher das Loch und den Wolframstift 295 auszubilden, als das Loch und den Wolframstift 290 in dem Bonding-Pad-Bereich A2' bei einem darauffolgenden Herstellungsverfahren auszubilden. Die Löcher für die Bonding-Pad-Kontaktstifte 290 und 295 werden vorzugsweise unter einer Bedingung geätzt, bei der ein Ätzselektionsverhältnis einer Oxidschicht im Bezug auf eine polykristalline Siliciumschicht hoch ist, so daß ein derartiges Ätzverfahren an der polykristallinen Siliciumschicht beendet werden kann bzw. aufhört. Nach dem Ätzen werden die Löcher für die Bonding-Pad-Kontaktstifte 290 und 295 mit Wolfram vorzugsweise unter Verwendung eines CVD-Verfahrens aufgefüllt. Die resultierende Anordnung wird anschließend chemisch und mechanisch poliert oder zurückgeätzt, wodurch ein Wolframstift ausgebildet wird. Die Ergebnisse der vorhergehenden Verfahrensschritte erzeugen eine Verankerungsstruktur für eine robuste Bonding-Pad- Struktur.
  • Gemäß Fig. 4-16 wird nach dem Ausbilden der Wolframstifte 290 und 295 eine erste Aluminiumzwischenschicht 300 ausgebildet. Eine intermetallische dielektrische Schicht 310 wird anschließend über der Aluminiumverbindungsschicht 300 abgeschieden, wie in Fig. 4-17 gezeigt. Ein Kontaktloch 320 wird anschließend in der intermetallischen dielektrischen Schicht 310 ausgebildet und eine zweite Aluminiumverbindungsschicht 230 wird zum Erzeugen einer vollständigen "Stundenglas"-Struktur des Bonding-Pads 350 ausgebildet.
  • Wie in Fig. 4-18 gezeigt wird über der gesamten Oberfläche der Anordnung eine Passivierungsschicht 340 abgeschieden, um den vollständigen IC zu schützen. In einem letzten Schritt wird das Bonding-Pad 350 durch selektives Ätzen an den Bonding-Pad- Stellen freigelegt, was ein ablöseresistentes Bonding-Pad 350 erzeugt.
  • Gemäß der zweiten Ausführungsform, die bei der Verarbeitung des Bonding-Pad- Bereichs A2'' in Fig. 4-1 bis -18 gezeigt ist, ermöglicht die geringere Tiefe eines Bonding-Pad-Kontaktlochs eine leichtere und gleichmäßigere Ausbildung sowohl der Bonding-Pad-Kontaktlöcher als auch der mit Wolfram gefüllten Stifte 295. Wie in den vorhergehenden Schritten für den Bonding-Pad-Bereich A2'' gezeigt, können die Dummy-Muster unter den Bonding-Pads leicht gleichzeitig mit denselben Verfahrensschritten ausgebildet werden, die bei der Konstruktion des Kondensators verwendet werden, das heißt, ohne der Notwendigkeit von zusätzlichen Verfahrensschritten oder höchstens mit einer minimalen Anzahl an zusätzlichen Schritten.
  • Fig. 5 stellt eine Bonding-Pad-Struktur gemäß einer dritten Ausführungsform der vorliegenden Erfindung dar. Bei der Ausführungsform, die in Fig. 5 dargestellt ist, wird im Gegensatz zur zweiten Ausführungsform kein Graben in der zweiten dielektrischen Zwischenschicht 140 ausgebildet. Bei dieser Ausführungsform kann ein Kondensator- Muster unterhalb des Bonding-Pads 350 zur Verwendung als ein Dummy-Muster anstelle des Dummy-Musters im Graben 155 der Fig. 4-3 konstuiert werden, wodurch die mit der darauffolgenden Vertiefungsverarbeitung verbundene Effekte beseitigt werden. Außerdem können bei dieser Ausführungsform die unteren und oberen Elektroden 210 bzw. 240 des Kondensators in sowohl den Zellbereich A1 als auch dem Bonding-Pad- Bereich A2 zur gleichen Zeit ausgebildet werden. Eine dielektrische Kondensatorschicht (nicht gezeigt) wird nach der Ausbildung der unteren Elektrode 210 und vor der Ausbildung der oberen Elektrode 240 des Kondensators ausgebildet. Das Kondensator-Muster, das bei dem Bonding-Pad-Bereich A2 ausgebildet ist, ist ein Dummy-Muster und muß nicht als Kondensator dienen. Ein Bonding-Pad und zwei Dummy-Kondensatormuster werden in dem Bonding-Pad-Bereich A2 in Fig. 5 gezeigt. Jedoch kann die beispielhafte. Größe eines derartigen Kondensators 0,2 µm-0,5 µm betragen, wohingegen das Bonding-Pad eine typische Fläche von 100 µm × 100 µm aufweist. Unter solchen Umständen wird eine Reihe von derartigen Dummy-Kondensatormustern unterhalb des Bonding-Pads zum Vorsehen der erwünschten Verankerungseffekte benötigt.
  • Die vorliegende Erfindung sieht ein Bonding-Pad vor, das eine Bonding-Pad Abschälung oder Ablösung während darauffolgenden Herstellungsverfahrensschritten verhindert. Außerdem ermöglicht das mehrlagige Dummy-Muster, das unterhalb des Bonding-Pads 350 angeordnet ist, die Erschaffung einer Struktur, die Belastungen abschwächen kann, die während einer Verdrahtung (wire bondings) auftreten. Somit ist es durch Verwendung der Ausführungsformen der vorliegenden Erfindung möglich, eine robuste Bonding-Pad-Struktur auszubilden, das Herstellungsverfahren zu vereinfachen und die Herstellungskosten zu verringern.
  • Fig. 6 stellt eine Bonding-Pad-Struktur mit einer vierten Ausführungsform der vorliegenden Erfindung dar. Bei dieser Ausführungsform kann ein Wolframstift 355 (oder Stifte) eine Rechteckform, eine Keilform oder auch eine Würfelform aufweisen. Die Auswahl einer bestimmten Form und/oder Tiefe eines Stifts 355 ist verbunden mit einer Entwurfsauswahl, die die Materialien und die Komplexität der Konstruktion gegenüber ihren erzielbaren Vorteilen abwägt. Derartige Vorteile können sich auf die Zuverlässigkeit der Struktur oder einigen anderen elektronischen oder mechanischen Leistungsparametern wie beispielsweise Strombelastbarkeit oder mechanische Flexibilität, beziehen.
  • Bevorzugte Ausführungsformen der vorliegenden Erfindung sind hierin offenbart worden und obgleich bestimmte Begriffe verwendet worden sind, sind diese lediglich in einem gattungsgemäßen und beschreibenden Sinn zu interpretieren und nicht zum Zweck der Beschränkung. Dementsprechend ist es dem Fachmann offensichtlich, daß zahlreiche Veränderungen in Form und Detail vorgenommen werden können ohne von dem gedanklichen Grundkonzept und dem Umfang der Erfindung, wie er in den folgenden Ansprüchen dargelegt ist, abzuweichen.

Claims (27)

1. Struktur in einer integrierten Halbleiterschaltung mit einer Vielzahl von elektrischen Vorrichtungen und einer Vielzahl von Abscheidungsschichten, die aufweist:
ein Bonding-Pad mit zumindest einer ersten Verbindungsschicht und einer zweiten Verbindungsschicht, die integral zueinander ausgebildet sind;
zumindest ein Stift, der integral mit dem Bonding-Pad ausgebildet ist, wobei der zumindest eine Stift vertikal zumindest einen Abschnitt einer oder mehrerer Abscheidungsschichten der Halbleitervorrichtung unterhalb des Bonding-Pads vertikal durchläuft,
wobei die Struktur eine verbesserte Verbindung zwischen der Vielzahl der Abscheidungsschichten ebenso wie eine verbesserte Verteilung einer physikalischen Belastung auf das Bonding-Pad vorsieht.
2. Struktur nach Anspruch 1, wobei der zumindest eine Stift elektrisch leitend ist.
3. Struktur nach Anspruch 2, wobei der zumindest eine Stift aus einem Metall hergestellt ist.
4. Struktur nach Anspruch 3, wobei das Metall aus der Gruppe bestehend aus Wolfram, Aluminium, Kupfer und Nickel ausgewählt worden ist.
5. Struktur nach Anspruch 1, wobei eine Vielzahl von Stiften, die ein gitterartiges Muster ausbilden, integral mit dem Bonding-Pad ausgebildet sind.
6. Struktur in einer integrierten Halbleiterschaltung mit einer Vielzahl von elektrischen Vorrichtungen und einer Vielzahl von Abscheidungsschichten, die aufweist:
ein Bonding-Pad mit zumindest einer ersten Verbindungsschicht und einer zweiten Verbindungsschicht, die integral zueinander ausgebildet sind;
zumindest einen Stift, der integral mit dem Bonding-Pad ausgebildet ist, wobei der zumindest eine Stift eine oder mehrere Abscheidungsschichten der Halbleitervorrichtung vertikal durchläuft; und
ein Dummy-Muster, das integral mit dem zumindest einem Stift ausgebildet ist,
wobei die Struktur eine verbesserte Verbindung zwischen der Vielzahl der Abscheidungsschichten vorsieht, ebenso wie eine verbesserte Verteilung einer physikalischen Belastung auf dem Bonding-Pad.
7. Struktur nach Anspruch 6, wobei der zumindest eine Stift elektrisch leitend ist.
8. Struktur nach Anspruch 7, wobei der zumindest eine Stift aus Metall hergestellt ist.
9. Struktur nach Anspruch 8, wobei das Metall aus der Gruppe bestehend aus Wolfram, Aluminium, Kupfer und Nickel ausgewählt worden ist.
10. Struktur nach Anspruch 6, wobei eine Vielzahl von Stiften, die ein gitterartiges Muster ausbilden, integral mit dem Bonding-Pad ausgebildet sind.
11. Struktur in einer integrierten Halbleiterschaltung mit einer Vielzahl von elektrischen Vorrichtungen und einer Vielzahl von Abscheidungsschichten, die aufweist:
ein Bonding-Pad mit zumindest einer ersten Verbindungsschicht und einer zweiten Verbindungsschicht, die integral zueinander ausgebildet sind;
zumindest einen Stift der Integral mit dem Bonding-Pad ausgebildet ist, wobei der zumindest eine Stift eine oder mehrere Abscheidungsschichten der Halbleitervorrichtung vertikal durchläuft; und
ein angehobenes Dummy-Muster, das integral mit dem zumindest einem Stift ausgebildet ist, wobei das angehobene Dummy-Muster eine Höhe aufweist, die gleich der Höhe von zumindest einer elektrischen Vorrichtung aus der Vielzahl der elektrischen Vorrichtungen ist,
wobei die Struktur eine verbesserte Verbindung zwischen der Vielzahl der Abscheidungsschichten vorsieht, ebenso wie eine verbesserte Verteilung einer physikalischen Belastung auf dem Bonding-Pad.
12. Struktur nach Anspruch 14, wobei der zumindest eine Stift elektrisch leitend ist.
13. Struktur nach Anspruch 14, wobei der zumindest eine Stift aus Metall hergestellt ist.
14. Struktur nach Anspruch 13, wobei das Metall aus der Gruppe bestehend aus Wolfram, Aluminium, Kupfer und Nickel ausgewählt worden ist.
15. Struktur nach Anspruch 11, wobei eine Vielzahl von Stiften, die ein gitterartiges Muster ausbilden, integral mit dem Bonding-Pad ausgebildet sind.
16. Struktur nach Anspruch 11, wobei das angehobenen Dummy-Muster eine angehobene Haftschicht ist, die aus einem Material, das aus der Gruppe bestehend aus Metallen, Metallnitriden, Siliciden, Polysilicium und Siliciumnitrit ausgewählt worden ist, hergestellt ist.
17. Struktur nach Anspruch 11, wobei die zumindest eine elektrische Vorrichtung ein Kondensator ist.
18. Struktur nach Anspruch 17, wobei die Höhe des zumindest einen Kondensators zwischen ungefähr 1 µm bis ungefähr 3 µm liegt.
19. Struktur nach Anspruch 11, wobei die angehobene Dummy-Schicht zumindest eine Kondensatorstruktur aufweist.
20. Verfahren zum Ausbilden einer Bonding-Pad-Struktur zum Verbinden von Abscheidungsschichten in einer integrierten Schaltung mit einer Vielzahl von elektrischen Elementen und einer Vielzahl von Leitungsschichten, das die folgenden Schritte aufweist:
A) Ausbilden eines Ätzstoppmusters in einem Bonding-Pad Bereich der integrierten Schaltung;
B) Ausbilden einer dielektrischen Zwischenschicht über dem Ätzstoppmuster;
C) Ausbilden von zumindest einem Kontaktloch in der die elektrische Zwischenschicht über dem Ätzstoppmuster;
D) Abscheiden eines Leitungsmaterials, um das zumindest eine Kontaktloch aufzufüllen;
E) Entfernen des Leitungsmaterials über der dielektrischen Zwischenschicht;
F) Ausbilden eines ersten Verbindungsschichtmusters über dem Kontaktloch;
G) Abscheiden einer intermetallischen dielektrischen Schicht;
H) Ausbilden einer Vielzahl von Durchgangslöchern in der intermetallischen dielektrischen Schicht über dem ersten Verbindungsschichtmuster;
I) Ausbilden eines zweiten Verbindungsschichtmuster in und über der Vielzahl von Durchgangslöchern, um das Bonding-Pad auszubilden;
J) Abscheiden einer Passivierungsschicht über den zweiten Verbindungsschichtmuster; und
K) Freilegen des Bonding-Pads durch Entfernen eines Teils der Passivierungsschicht über dem Bonding-Pad-Bereich.
21. Verfahren nach Anspruch 20, wobei die dielektrische Zwischenschicht vor dem Ausbildens zumindest eines Kontaktlochs planarisiert wird.
22. Verfahren nach Anspruch 20, wobei vor dem Schritt I. die Vielzahl der Durchgangslöcher mit einem Leitungsmaterial aufgefüllt wird, so daß das zweite Verbindungsschichtmuster über der Vielzahl der Durchgangslöcher ausgebildet wird.
23. Verfahren zum Ausbilden einer Bonding-Pad-Struktur zum Verbinden von Abscheidungsschichten in einer integrierten Schaltung mit einer Vielzahl von elektrischen Elementen und einer Vielzahl von Leitungsschichten, die folgende Schritte aufweisen:
A) Ausbilden eines Grabens im Bonding-Pad-Bereich der integrierten Schaltung;
B) Abscheiden einer dielektrischen Zwischenschicht über den Graben;
C) Ausbilden eines vertieften Bereichs in der dielektrischen Zwischenschicht über den Graben;
D) Ausbilden eines Dummy-Musters über dem vertieften Bereich;
E) Ausbilden einer anderen dielektrischen Zwischenschicht über dem Dummy-Muster;
F) Ausbilden von zumindest einem Stift in der die elektrische Zwischenschicht über dem Dummy-Muster;
G) Ausbilden eines ersten Verbindungsschichtmusters über dem zumindest einem Stift;
H) Abscheiden einer intermetallischen dielektrischen Schicht;
I) Ausbilden einer Vielzahl von Durchgangslöchern in der intermetallischen dielektrischen Schicht über dem ersten Verbindungsschichtmuster;
J) Ausbilden eines zweiten Verbindungsschichtmusters in und über der Vielzahl der Durchgangslöcher, um das Bonding-Pad auszubilden;
K) Abscheiden einer Passivierungsschicht über den zweiten Verbindungsschichtmuster; und
L) Freilegen des Bonding-Pads durch Entfernen eines Teils der Passivierungsschicht über den Bonding-Pad-Bereich.
24. Verfahren nach Anspruch 23, wobei das Dummy-Muster durch Ausbilden einer Vielzahl von Dummy-Schichten ausgebildet wird.
25. Verfahren nach Anspruch 24, wobei das Dummy-Muster durch Ausbilden von drei Dummy-Schichten ausgebildet wird.
26. Verfahren nach Anspruch 23, wobei der Graben gleichzeitig mit der Ausbildung der Kontaktlöcher in Zellbereich der integrierten Schaltung ausgebildet wird.
27. Verfahren nach Anspruch 23, wobei das Dummy-Muster gleichzeitig mit der Ausbildung von zumindest einem elektrischen Element ausgebildet wird.
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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8021976B2 (en) 2002-10-15 2011-09-20 Megica Corporation Method of wire bonding over active area of a semiconductor circuit
US7271489B2 (en) * 2003-10-15 2007-09-18 Megica Corporation Post passivation interconnection schemes on top of the IC chips
KR100615579B1 (ko) 2004-09-20 2006-08-25 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 파워 라인 배치 방법
US7274108B2 (en) * 2004-11-15 2007-09-25 United Microelectronics Corp. Semiconductor chip capable of implementing wire bonding over active circuits
WO2007004295A1 (ja) * 2005-07-05 2007-01-11 Fujitsu Limited 半導体装置及びその製造方法
KR100650764B1 (ko) 2005-10-31 2006-11-27 주식회사 하이닉스반도체 반도체 소자의 패드부
JP5141550B2 (ja) * 2006-03-08 2013-02-13 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US7767570B2 (en) * 2006-03-22 2010-08-03 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy vias for damascene process
US7427550B2 (en) * 2006-06-29 2008-09-23 International Business Machines Corporation Methods of fabricating passive element without planarizing
KR101325198B1 (ko) * 2006-08-29 2013-11-04 삼성디스플레이 주식회사 쇼트 패드와 이를 구비한 박막 트랜지스터 기판 및액정표시패널
KR100873019B1 (ko) 2007-07-13 2008-12-10 주식회사 하이닉스반도체 필링 방지를 위한 본딩패드 및 그 형성 방법
JP5553479B2 (ja) * 2008-02-18 2014-07-16 スパンション エルエルシー 半導体装置及びその製造方法
US7863743B1 (en) * 2009-06-30 2011-01-04 Oracle America, Inc. Capactive connectors with enhanced capacitive coupling
US8502335B2 (en) * 2009-07-29 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS image sensor big via bonding pad application for AlCu Process
US8030776B2 (en) * 2009-10-07 2011-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit with protective structure
DE102013105721B4 (de) * 2013-03-15 2024-01-11 Taiwan Semiconductor Manufacturing Company, Ltd. Halbleitervorrichtung mit einer Nach-Passivierung-Verbindungs-Struktur und Verfahren zu dessen Herstellung
US9013038B2 (en) 2013-03-15 2015-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with post-passivation interconnect structure and method of forming the same
KR102076305B1 (ko) * 2013-05-13 2020-04-02 에스케이하이닉스 주식회사 반도체 소자 및 그 형성 방법
US9508722B2 (en) 2013-11-22 2016-11-29 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangment with capacitor
KR102246277B1 (ko) * 2014-03-14 2021-04-29 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
DE102014115815B4 (de) * 2014-10-30 2022-11-17 Infineon Technologies Ag Verfahren zur herstellung eines schaltungsträgers, verfahren zur herstellung einer halbleiteranordung, verfahren zum betrieb einer halbleiteranordnung und verfahren zur herstellung eines halbleitermoduls
KR101676810B1 (ko) * 2014-10-30 2016-11-16 삼성전자주식회사 반도체 소자, 이를 포함하는 디스플레이 드라이버 집적 회로 및 디스플레이 장치
KR102204387B1 (ko) * 2014-12-17 2021-01-18 삼성전자주식회사 매립형 게이트 구조체를 갖는 반도체 소자 및 그 제조 방법
KR101778361B1 (ko) 2015-06-10 2017-09-26 성균관대학교산학협력단 커패시터 구조체 및 이를 포함하는 전자 장치
KR102541563B1 (ko) * 2016-04-27 2023-06-08 삼성전자주식회사 반도체 장치, 반도체 칩 및 반도체 장치의 제조 방법
KR102633112B1 (ko) 2016-08-05 2024-02-06 삼성전자주식회사 반도체 소자
CN108269776A (zh) * 2016-12-30 2018-07-10 应广科技股份有限公司 焊垫下电路结构及其制造方法
KR102406583B1 (ko) 2017-07-12 2022-06-09 삼성전자주식회사 반도체 장치
KR20200102608A (ko) 2019-02-21 2020-09-01 삼성전자주식회사 Mim 커패시터 및 반도체 소자
JP2020150037A (ja) * 2019-03-11 2020-09-17 キオクシア株式会社 半導体装置およびその製造方法
US11251186B2 (en) * 2020-03-23 2022-02-15 Intel Corporation Compute near memory with backend memory
CN112908183B (zh) * 2021-03-19 2022-04-26 武汉华星光电半导体显示技术有限公司 显示面板及其制作方法、显示装置
CN113410214B (zh) * 2021-05-27 2022-04-19 深圳市时代速信科技有限公司 一种半导体器件结构及其制造方法
CN113644084B (zh) * 2021-08-06 2023-12-01 武汉新芯集成电路制造有限公司 半导体器件及其制造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10407A (en) * 1854-01-10 Machine for pegging boots and shoes
US4495222A (en) 1983-11-07 1985-01-22 Motorola, Inc. Metallization means and method for high temperature applications
KR960003864B1 (ko) * 1992-01-06 1996-03-23 삼성전자주식회사 반도체 메모리장치 및 그 제조방법
JPH05291343A (ja) 1992-04-10 1993-11-05 Miyagi Oki Denki Kk 半導体装置
US5248903A (en) 1992-09-18 1993-09-28 Lsi Logic Corporation Composite bond pads for semiconductor devices
US5309025A (en) 1992-07-27 1994-05-03 Sgs-Thomson Microelectronics, Inc. Semiconductor bond pad structure and method
JP3432284B2 (ja) 1994-07-04 2003-08-04 三菱電機株式会社 半導体装置
US6300688B1 (en) * 1994-12-07 2001-10-09 Quicklogic Corporation Bond pad having vias usable with antifuse process technology
JPH08213422A (ja) * 1995-02-07 1996-08-20 Mitsubishi Electric Corp 半導体装置およびそのボンディングパッド構造
US5571746A (en) 1995-10-19 1996-11-05 Chartered Semiconductor Manufacturing Pte Ltd. Method of forming a back end capacitor with high unit capacitance
US5707894A (en) 1995-10-27 1998-01-13 United Microelectronics Corporation Bonding pad structure and method thereof
US5700735A (en) * 1996-08-22 1997-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming bond pad structure for the via plug process
JPH10247664A (ja) * 1997-03-04 1998-09-14 Hitachi Ltd 半導体集積回路装置およびその製造方法
JPH10321623A (ja) * 1997-05-19 1998-12-04 Ricoh Co Ltd 半導体装置及びその製造方法
JP3632725B2 (ja) * 1997-12-05 2005-03-23 ソニー株式会社 半導体装置
US6163074A (en) 1998-06-24 2000-12-19 Samsung Electronics Co., Ltd. Integrated circuit bonding pads including intermediate closed conductive layers having spaced apart insulating islands therein
US6232662B1 (en) * 1998-07-14 2001-05-15 Texas Instruments Incorporated System and method for bonding over active integrated circuits
KR100294449B1 (ko) * 1998-07-15 2001-07-12 윤종용 본딩패드하부에형성되는커패시터를구비한반도체집적회로장치
JP2974022B1 (ja) * 1998-10-01 1999-11-08 ヤマハ株式会社 半導体装置のボンディングパッド構造
US6037668A (en) 1998-11-13 2000-03-14 Motorola, Inc. Integrated circuit having a support structure
TW430935B (en) 1999-03-19 2001-04-21 Ind Tech Res Inst Frame type bonding pad structure having a low parasitic capacitance
US6144099A (en) 1999-03-30 2000-11-07 Advanced Micro Devices, Inc. Semiconductor metalization barrier
JP2001185552A (ja) * 1999-12-27 2001-07-06 Hitachi Ltd 半導体集積回路装置およびその製造方法
KR100373346B1 (ko) * 2000-12-22 2003-02-25 주식회사 하이닉스반도체 반도체소자의 본딩패드 제조 방법

Also Published As

Publication number Publication date
US6984895B2 (en) 2006-01-10
KR20030041192A (ko) 2003-05-27
DE10253938B4 (de) 2007-01-04
US6867070B2 (en) 2005-03-15
US20030094634A1 (en) 2003-05-22
JP4414131B2 (ja) 2010-02-10
KR100400047B1 (ko) 2003-09-29
JP2003282573A (ja) 2003-10-03
US20030136979A1 (en) 2003-07-24
TW574740B (en) 2004-02-01

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