DE10257707B4 - Verfahren zum Herstellen eines gestapelten Chip-Paketes - Google Patents

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Abstract

Verfahren zum Herstellen eines gestapelten Chip-Paketes, mit den Schritten:
Anbringen eines ersten Substrates einschließlich eines ersten zentralen Fensters auf einem ersten Halbleiter-Chip mit einer Vielzahl von auf dem zentralen Teil angeordneten Verbindungsplatten;
Bilden einer ersten Verbindungsleitung, die den ersten Halbleiter-Chip und das erste Substrat verbindet;
Anbringen eines zweiten ein zweites zentrales Fenster aufweisenden Substrates auf einem zweiten Halbleiter-Chip mit einer Vielzahl von auf dem zentralen Teil angeordneten Verbindungsplatten;
Bilden einer zweiten Verbindungsleitung, die den zweiten Halbleiter-Chip und das zweite Substrat verbindet;
Zusammenführen der Rückseiten des sich ergebenden ersten und des sich ergebenden zweiten Halbleiter-Chips;
Bilden einer dritten Verbindungsleitung, die das erste und das zweite Substrat verbindet;
Bilden eines Gusskörpers, welcher die erste, die zweite und die dritte Verbindungsleitung überdeckt; und
Anbringen einer leitenden Kugel auf dem ersten Substrat,
mit den weiteren Schritten des Bildens eines ersten und eines zweiten Balkens zum...

Description

  • Hintergrund der Erfindung
  • Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Herstellen eines Halbleiterpaketes, weiter insbesondere auf ein Verfahren zum Herstellen eines gestapelten Chip-Paketes mit einer gestapelten Struktur, die eine Vielzahl von Halbleiterchips enthält.
  • Beschreibung des Standes der Technik
  • In letzter Zeit weisen elektronische Vorrichtungen kleine Abmessungen und eine einfache Struktur auf. Daher ist es notwendig, ein Paket mit einer hohen Dichte und einer hohen Aufbaurate zu entwickeln. Und aufgrund der erhöhten Speicherkapazität wird die Chip-Größe erhöht, wie etwa bei einem Direkt-Zugriffsspeicher (RAM) und einem blockweise löschbaren Speicher, während jedoch die Paketgröße klein wird.
  • Es wurden verschiedene Verfahren vorgeschlagen, um eine Paketgröße zu reduzieren, einschließlich eines Multi-Chip-Paketes (MCP) und eines Multi-Chip-Modules (MCM), die eine Vielzahl von Chips und Paketen aufweisen. Die obigen Verfahren weisen jedoch Begrenzungen bei der Produktion auf, da Halbleiter-Chips und Pakete auf einem Substrat in einem planaren Modus angeordnet werden.
  • Um diese Begrenzungen zu überwinden, wurde ein gestapeltes Chip-Paket vorgeschlagen, welches durch Stapeln einer Vielzahl von Chips mit derselben Speicherkapazität gebildet wird.
  • Das gestapelte Chip-Paket weist verschiedene Vorteile auf, einschließlich niedriger Herstellungskosten aufgrund des vereinfachten Prozesses und der Massenherstellung, und gleichzeitig Nachteile in Bezug auf die kleine Fläche für innere Leitungen aufgrund der erhöhten Chip-Größe auf.
  • 1 ist ein Querschnitt, welcher ein herkömmliches Verfahren zur Herstellung eines gestapelten Chip-Paketes zeigt.
  • Gemäß 1 weist das herkömmliche gestapelte Chip-Paket 100 eine Struktur auf, bei der eine Vielzahl von Halbleiter-Chips 120, 130 und 140 auf einem Substrat 110 in einem planaren Modus angebracht wird.
  • Die Halbleiter-Chips 120, 130 und 140 werden auf der Befestigungsregion des Substrates 110 durch einen Klebstoff 114 befestigt, und es werden eine Vielzahl von Verbindungsplattformen 122, 132 und 142 auf einer Rückseite der an dem Substrat 110 angebrachten Seite gebildet. Die Halbleiter-Chips 120, 130 und 140 sind stufenförmig angeordnet und die Verbindungsplattformen 122, 132 und 142 sind auf dem Rand der Halbleiter-Chips 120, 130 und 140 gebildet.
  • Verbindungsleitungen 124, 134 und 144 werden gebildet, um die Verbindungsplattformen 122, 132 und 142 und ein leitendes Muster 112 elektrisch miteinander zu verbinden.
  • Um die verbindenden Teile auf den Halbleiter-Chips 120, 130 und 140 und dem Substrat 110 zu schützen, werden sie mit Epoxy-Harz umschlossen, wodurch ein Paketkörper 150 vervollständigt wird.
  • Das leitende Muster 112 auf dem Substrat 110 ist eine Verbindungsschicht für die elektrische Verbindung der Halbleiter-Chips 120, 130 und 140 und einer Lötkugel 160.
  • Die Halbleiter-Chips 120, 130 und 140 werden elektrisch miteinander verbunden durch ein Schaltungsmuster, welches auf dem Substrat 110 gebildet wird, oder es werden Verbindungsplattformen 122, 132 und 142 mit Verbindungsleitungen 124, 134 und 144 mit dem leitenden Muster 112 verbunden, um die elektrische Verbindung herzustellen.
  • Die gestapelten Chips weisen jedoch verschiedene Größen auf, und sie sind nur in einer mit dem Gesicht nach oben zeigenden Richtung auf dem Rand durch Verbindungsplattformen gestapelt, wodurch es schwierig ist, dies auf Chips anzuwenden, die die gleiche Größe haben und Verbindungsplattformen in der Mitte des Halbleiter-Chips aufweisen.
  • Und es ist unmöglich, die Anzahl der gestapelten Chip-Anschlüsse bei dem herkömmlichen Verfahren zu erhöhen. Als Ergebnis besteht ein Problem darin, dass ein NC-Pin zusätzlich benötigt wird, da die Chip-Auswahl-Pins (CS-Pins) der obersten Chips und der untersten Chips geschlitzt sind, wobei einer von diesen mit dem CS-Pin verbunden ist und der andere mit dem NC-Pin verbunden ist.
  • Verfahren zum Herstellen von gestapelten Chip-Paketen der eingangsgenannten Art sind beispielsweise aus der DE 100 23 823 A1 , US 5,814,881 , WO 01/50525 A2 , US 6,118,176 und der US 6,472,736 B1 bekannt.
  • Zusammenfassung der Erfindung
  • Demnach wurde die vorliegende Erfindung getätigt als Maßnahme, um die Probleme, die im Stand der Technik auftreten zu lösen, und es ist eine Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung eines gestapelten Chip-Paketes mit einer Anschlussplattform auf dem Mittelteil zur Verfügung zu stellen und Halbleiter-Chips der gleichen Größe sowohl mit dem Gesicht nach oben als auch mit dem Gesicht nach unten stapeln zu können.
  • Um das zweite Ziel zu erreichen, weist die vorliegende Erfindung die folgenden Schritte auf:
    Anbringen eines ersten Substrates einschließlich eines ersten zentralen Fensters auf einem ersten Halbleiter-Chip mit einer Vielzahl von auf dem Mittelteil angeordneten Verbindungsplattformen; Bilden einer ersten Verbindungsleitung, die den ersten Halbleiter-Chip und das erste Substrat verbindet; Anbringen eines zweiten Substrates einschließlich eines zweiten zentralen Fensters auf einem zweiten Halbleiter-Chip mit einer Vielzahl von zweiten Verbindungsplattformen auf dem Mittelteil; Bilden von zweiten Verbindungsleitungen, die den zweiten Halbleiter-Chip und das zweite Substrat verbinden; Befestigen der Rückseiten der sich ergebenden ersten und zweiten Halbleiter-Chips; Bilden einer dritten Verbindungsleitung, die die ersten und zweiten Substrate miteinander verbindet; Bilden eines ersten kapselnden Körpers, welcher die ersten, zweiten und dritten Verbindungsleitungen überdeckt; und Anbringen einer leitenden Kugel an dem ersten Substrat.
  • Das vorliegende Verfahren weist weiterhin die Schritte des Bildens von ersten und zweiten Balken auf, zum Fixieren der Position auf den Rückseiten der ersten und zweiten Substrate auf der Seite, auf der die ersten und zweiten zentralen Fenster gebildet werden.
  • Die ersten und zweiten Balken zum Fixieren der Position werden aus Löt-Abdecklack gebildet.
  • Die ersten und zweiten Balken zum Fixieren der Position weisen eine Dicke von 20 μm bis 1 mm auf.
  • Kurze Beschreibung der Zeichnungen
  • Die obigen Ziele und andere Eigenschaften und Vorteile der vorliegenden Erfindung werden klarer nach dem Lesen der folgenden detaillierten Beschreibung in Zusammenhang mit den Zeichnungen, in denen:
  • 1 ein Querschnitt ist, welcher ein herkömmliches Verfahren zum Herstellen eines gestapelten Chip-Paketes zeigt;
  • 2A bis 2F sind Zeichnungen, die ein Verfahren zum Herstellen eines gestapelten Chip-Paketes zeigen; und
  • 3A bis 3E sind Zeichnungen, die ein Verfahren zum Herstellen eines gestapelten Chip-Paketes gemäß einer Ausführungsform der vorliegenden Erfindung zeigen.
  • Detaillierte Beschreibung der bevorzugten Ausführungsformen
  • Es wird nun in stärkerem Detail Bezug genommen auf eine bevorzugte Ausführungsform der Erfindung, von welcher ein Beispiel in den begleitenden Zeichnungen dargestellt ist. Wo immer möglich, werden die gleichen Bezugszeichen innerhalb der Zeichnungen und der Beschreibung verwendet, um auf gleiche oder ähnliche Teile Bezug zu nehmen.
  • 2A bis 2F sind Zeichnungen, die ein Verfahren zum Herstellen eines gestapelten Chip-Paketes darstellen.
  • Gemäß 2A wird ein erstes ein zentrales Fenster 13 aufweisendes Substrat 12 auf einem ersten Halbleiter-Chip 10, der eine Vielzahl von ersten (nicht dargestellten) Verbindungsplattformen auf dem zentralen Teil aufweist, angebracht. Dann werden die erste Verbindungsplattform und das erste Substrat 12 durch eine erste Verbindungsleitung 14 verbunden.
  • Gemäß 2B wird ein ein zweites zentrales Fenster 23 aufweisendes zweites Substrat 22 auf einem zweiten Halbleiter-Chip 20 angebracht, der eine Vielzahl von zweiten (nicht dargestellten) Verbindungsplattformen auf dem zentralen Teil aufweist. Anschließend werden die zweite Verbindungsplattform und das zweite Substrat 22 durch eine zweite Verbindungsleitung 24 miteinander verbunden. Die ersten und zweiten Halbleiter-Chips 10 und 20 weisen die gleiche Größe auf.
  • Dann werden gemäß 2C die ersten und zweiten Halbleiter-Chips verbunden. Der Verbindungsprozess wird ausgeführt, um die Rückseiten (d. h. die Seite, die der Seite, auf der die Schaltung gebildet wird, gegenüberliegt) der ersten und zweiten Halbleiter-Chips zu verbinden.
  • Gemäß 2D werden das erste Substrat 12 und das zweite Substrat 22 durch eine dritte Verbindungsleitung 30 miteinander verbunden. Die ersten, zweiten und dritten Verbindungsleitungen 14, 24 und 30 sind aus Aluminium (Al) oder Gold (Au) gebildet.
  • Anschließend wird ein Umschließungsprozess auf der sich ergebenden Struktur ausgeführt, um einen umschließenden Körper 32 zu bilden, der die ersten, zweiten und dritten Verbindungsleitungen 14, 24 und 30 gemäß 2E überdeckt.
  • Gemäß 2F wird eine leitende Kugel 34 auf einem (nicht dargestellten) Kugelboden auf dem Boden des ersten Substrates 12 befestigt. Der Kugelboden weist einen Durchmesser im Bereich von 150–700 μm auf. Die leitende Kugel 34 weist einen Durchmesser im Bereich von 100 μm bis 1 mm auf. Die leitende Kugel 34 ist vor allem aus Sn gebildet, und weist weiterhin ein Material auf, welches aus der Gruppe ausgewählt ist, die besteht aus Pb, In, Bi, Au, Zn, Cu und Sb.
  • 3A bis 3E sind Zeichnungen, die ein Verfahren zum Herstellen eines gestapelten Chip-Paketes gemäß einer Ausführungsform der vorliegenden Erfindung zeigen.
  • Gemäß 3A wird ein erstes, ein erstes zentrales Fenster 103 aufweisendes Substrat 102 auf einem ersten Halbleiter-Chip 100, der eine Vielzahl von ersten (nicht dargestellten) Verbindungsplatten aufweist, die auf dem zentralen Teil durch ein (nicht dargestelltes) Klebeband angeordnet sind, angebracht.
  • Anschließend wird ein erster Damm 106 auf dem ersten Substrat 102 angebracht und es wird eine erste Verbindungsleitung 104 gebildet, um die erste Verbindungsplatte und das erste Substrat 102 unter Verwendung eines Verbindungsprozesses zu verbinden. Der erste Damm 106 verhindert ein Kippen und ein Exponieren des ersten Halbleiter-Chips 100 während eines Paketumhüllungsprozesses.
  • Gemäß der 3B wird ein erstes, ein erstes zentrales Fenster 203 aufweisendes Substrat 202 auf einem zweiten Halbleiter-Chip 200 angebracht, welcher eine Vielzahl von zweiten (nicht dargestellten) Verbindungsplatten aufweist, die auf dem zentralen Teil durch ein Klebeband angeordnet sind. Anschließend wird ein zweiter Damm 206 auf dem zweiten Substrat 202 angeordnet, und es wird dann eine zweite Verbindungsleitung gebildet, um die zweite Verbindungsplatte und das zweite Substrat 202 unter Verwendung eines Verbindungsprozesses zu verbinden. Der zweite Damm 206 verhindert das Erzeugen eines Gussgrates auf dem zweiten Halbleiter-Chip 200 während des folgendes Gießprozesses. Die ersten und zweite Dämme 106 und 206 werden auf dem Lötabdecklack oder einem isolierenden Material bis zu einer Dicke von 20 μm bis 1 mm gebildet, und sie verhindern unerwünschtes Fließen der Gießkomponenten während des folgenden Prozesses.
  • Nach dem Verbindungsprozess werden die Rückseiten der ersten und zweiten Halbleiter-Chips 100 und 200 befestigt und es wird dann eine dritte Verbindungsleitung 230 unter Verwendung eines Verbindungsprozesses gebildet, um das zweite Substrat 202 und das erste Substrat 102 gemäß 3C zu verbinden.
  • Gemäß 3E wird ein Gussprozess auf der sich ergebenden Struktur ausgeführt, um einen Gusskörper 250 zu bilden, der die ersten und zweiten Halbleiter-Chips 100 und 200 und die erste, zweite und dritte Verbindungsleitung 104, 204 und 230 überdeckt. In diesem Fall stehen der erste und der zweite Verbindungsdamm 106 und 206 in Kontakt mit der Oberfläche des unteren und des oberen Gussstückes 262 bzw. 260, wodurch ein Kippen und ein Exponieren der ersten und zweiten Halbleiter-Chips 100 und 200 aufgrund eines unerwünschten Gussflusses in einer Richtung, in der die Vorderseite nach oben zeigt, und das Erzeugen eines Gussgrates in einer Richtung, in der die Oberfläche nach unten zeigt, verhindert wird.
  • Die Lücke des unteren Gussstückes 260 und des zweiten Dammes 202 ist ziemlich klein und das Klebeband wird als Puffer in der Richtung eines zweiten Halbleiter-Chips angeklebt. Daher ist der zweite Halbleiter-Chip frei von Schäden und das Erzeugen eines Gussgrates wird verhindert.
  • Anschließend wird eine leitende Kugel 252 auf einem (nicht dargestellten) Kugelboden eines zweiten Substrates angeklebt. Der Kugelboden weist einen Durchmesser im Bereich von 150 bis 700 μm und die leitende Kugel 252 weist einen Durchmesser im Bereich von 100 μm bis 1 mm auf. Die leitende Kugel 252 ist vor allem aus Sn gebildet, und enthält weiterhin ein Material, welches aus einer Gruppe ausgewählt ist, die besteht aus Pb, In, Bi, Au, Zn, Cu und Sb.
  • Gemäß der Ausführungsform der vorliegenden Erfindung wird eine Vielzahl von Verbindungsplatten auf dem zentralen Teil angeordnet, und die ersten und zweiten Halbleiter-Chips gleicher Größe werden angebracht, um einen Verbindungsleitungsprozess und einen Gussprozess auszuführen.
  • Wie oben beschrieben, ist es möglich, die Speicherdichte in einem beschränkten Bereich zu erhöhen, indem Verbindungsplatten auf dem zentralen Teil gebildet werden, und indem eine Vielzahl von Halbleiter-Chips mit der gleichen Größe gestapelt wird.
  • In den Zeichnungen und in der Beschreibung wurden typische bevorzugte Ausführungsformen der Erfindung offenbart und, obwohl spezielle Begriffe verwendet wurden, wurden diese nur in einer allgemeinen und beschreibenden Weise verwendet und nicht zum Zwecke der Beschränkung, so dass der Schutzbereich der vorliegenden Erfindung durch die folgenden Ansprüche bestimmt wird.

Claims (3)

  1. Verfahren zum Herstellen eines gestapelten Chip-Paketes, mit den Schritten: Anbringen eines ersten Substrates einschließlich eines ersten zentralen Fensters auf einem ersten Halbleiter-Chip mit einer Vielzahl von auf dem zentralen Teil angeordneten Verbindungsplatten; Bilden einer ersten Verbindungsleitung, die den ersten Halbleiter-Chip und das erste Substrat verbindet; Anbringen eines zweiten ein zweites zentrales Fenster aufweisenden Substrates auf einem zweiten Halbleiter-Chip mit einer Vielzahl von auf dem zentralen Teil angeordneten Verbindungsplatten; Bilden einer zweiten Verbindungsleitung, die den zweiten Halbleiter-Chip und das zweite Substrat verbindet; Zusammenführen der Rückseiten des sich ergebenden ersten und des sich ergebenden zweiten Halbleiter-Chips; Bilden einer dritten Verbindungsleitung, die das erste und das zweite Substrat verbindet; Bilden eines Gusskörpers, welcher die erste, die zweite und die dritte Verbindungsleitung überdeckt; und Anbringen einer leitenden Kugel auf dem ersten Substrat, mit den weiteren Schritten des Bildens eines ersten und eines zweiten Balkens zum Fixieren der Position auf den Rückseiten des ersten und des zweiten Substrates zu der Seite, auf der das erste und das zweite zentrale Fenster geformt sind.
  2. Verfahren nach Anspruch 1, wobei der erste und der zweite Balken zum Fixieren der Position aus Lötabdecklack gebildet sind.
  3. Verfahren nach Anspruch 1, wobei der erste und der zweite Balken zum Fixieren der Position eine Dicke von 20 μm bis 1 mm aufweisen.
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