DE10260996B4

DE10260996B4 - Memory control chip, control method and control circuit

Info

Publication number: DE10260996B4
Application number: DE2002160996
Authority: DE
Inventors: Nai-Shung Chungho Chang
Original assignee: Via Technologies Inc
Current assignee: Via Technologies Inc
Priority date: 2002-03-27
Filing date: 2002-12-24
Publication date: 2008-08-21
Anticipated expiration: 2022-12-25
Also published as: CN2585371Y; DE10260996A1; TW559809B; CN1228783C; GB0300026D0; CN1399277A; GB2388691B; GB2388691A

Abstract

Speichersteuerchip (210) zum Zugreifen auf eine Vielzahl von Speichermodulen (222, 224) in einer Speicherbank (160), enthaltend:
Gruppen von Datensignalanschlüssen, wobei jede Gruppe von Datensignalanschlüssen jeweils mit einer Gruppe von Datensignalanschlüssen in einem entsprechenden Speichermodul (222, 224) verbunden ist und wobei sich die Zugriffs-Bitbreite aus allen Gruppen von Datensignalanschlüssen zusammen ergibt;
eine Vielzahl Taktgeneratoranschlüssen, die alle ein Taktsignal zu jeweils einem Takteingangsanschluss des entsprechenden Speichermoduls (222, 224) ausgeben;
wobei alle Taktsignale die gleiche Frequenz aufweisen, sich aber durch ihre vorgegebene Phase unterscheiden und wobei der Speichersteuerchip (210) gemäß der Taktsignale auf die Daten in jedem Speichermodul (222, 224) zugreift.A memory control chip (210) for accessing a plurality of memory modules (222, 224) in a memory bank (160), comprising:
Groups of data signal terminals, each group of data signal terminals respectively connected to a group of data signal terminals in a respective memory module (222, 224), and wherein the access bit width results from all groups of data signal terminals together;
a plurality of clock generator terminals, each of which outputs a clock signal to a clock input terminal of the corresponding memory module (222, 224);
wherein all clock signals have the same frequency but differ in their predetermined phase, and wherein the memory control chip (210) accesses the data in each memory module (222, 224) in accordance with the clock signals.

Description

QUERVERWEIS AUF EINE VERWANDTE ANMELDUNGCROSS-REFERENCE TO A RELATED REGISTRATION

Diese Anmeldung beansprucht die Priorität der US-Provisional-Anmeldung mit dem Titel „METHOD AND APPARATUS OF REDUCING NOISE IN ACCESSING 128 BIT DDR", die am 27. März 2002 mit der Serien-Nr. 60/368,664 eingereicht wurde. Die gesamte Offenbarung dieser Anmeldung ist hier unter Bezugnahme mit einbezogen.These Registration claims priority of US Provisional Application entitled "METHOD AND APPARATUS OF REDUCING NOISE IN ACCESSING 128 BIT DDR ", which was released on March 27, 2002 the serial no. 60 / 368,664. The entire revelation this application is incorporated herein by reference.

HINTERGRUND DER ERFINDUNGBACKGROUND OF THE INVENTION

Gebiet der ErfindungField of the invention

Die vorliegende Erfindung betrifft eine Speicherschaltung. Insbesondere betrifft die vorliegende Erfindung einen Speichersteuerchip, -steuerverfahren und -steuerschaltung.The The present invention relates to a memory circuit. Especially The present invention relates to a memory control chip, control method and control circuit.

Beschreibung vom Stand der TechnikDescription of the state of technology

Viele Personal Computer (PC) Systeme umfassen ein Hostplatine, eine Schnittstellenkarte und irgendwelche Peripheriegeräte. Die Hostcomputerplatine bzw. das Mainboard ist für den Betrieb des Computersystems von zentraler Bedeutung. Mit Ausnahme der Zentraleinheit (CPU), des Speichersteuerchips und Schlitzen zum Unterbringen von Schnittstellenkarten weist die Hostcomputerplatine ebenfalls eine Vielzahl von Speichermodulschlitzen zum Einführen von Speichermodulen auf. Gemäß den Systemanforderungen können verschiedene Typen von Speichermodulen in die Hostplatine eingeführt werden.Lots Personal Computer (PC) systems include a host board, an interface card and any peripherals. The host computer board or motherboard is for the operation of the computer system central. With the exception of the central processing unit (CPU), the memory control chip and slots for accommodating interface cards Also, the host computer board has a plurality of memory module slots for insertion from memory modules. According to the system requirements can different types of memory modules are introduced into the host board.

Die am meisten verwendeten Speicher in einem Personal Computer umfassen ein synchrones dynamisches RAM (SDRAM) und Double-Data-Rate dynamisches RAM (DDR RAM). Bei dem SDRAM wird ein Datenzugriff durch die steigende Flanke oder die fallenden Flanke eines Taktsignals ausgelöst. Andererseits wird ein Datenzugriff bei einem DDR SDRAM durch sowohl die steigende Flanke als auch die fallende Flanke des Systemtakts ausgelöst, sodass der DDR SDRAM eine Datenzugriffsrate aufweist, die doppelt so groß ist wie des SDRAMs für die gleiche Taktfrequenz.The include most used memory in a personal computer a synchronous dynamic RAM (SDRAM) and double data rate dynamic RAM (DDR RAM). In the SDRAM is a data access by the rising Edge or falling edge of a clock signal. on the other hand is a data access in a DDR SDRAM by both the rising Flank and the falling edge of the system clock triggered, so DDR SDRAM has a data access rate that is twice as large as of the SDRAM for the same clock frequency.

Gegenwärtig verwenden DDR SDRAM Speichermodule Speichermodulschlitze, die an dem 184-Leitungs-CDED-Standard festhalten. Die Datensignalleitungen, die durch den Standard bereitgestellt werden, haben eine Bitbreite von 64-Bit und sind folglich mit dem 64-Bit breiten Bus in dem Speichersteuerchip abgeglichen. Deshalb kann jedes Speichermodul als eine Speicherbank definiert werden und auf einen Stapel von 64-Bit breiten Daten kann zeitgleich zugegriffen werden. Um den Speicheradressenraum zu erhöhen und Raum für eine zukünftige Erweiterung zu reservieren, weist ein Host typischerweise eine andere Anzahl von Speichermodulschlitzen zum Stecken von Speichermodulen auf. Weiterhin bezeichnen Speichermodule, die in unterschiedliche Speichermodulschlitze gesteckt wurden, oft Speichermodule, die zu einer anderen Speicherbank gehören.Currently use DDR SDRAM memory modules Memory module slots that conform to the 184-line CDED standard hold tight. The data signal lines provided by the standard have a 64-bit bit width and are therefore 64-bit balanced bus in the memory control chip. That's why each memory module can be defined as a memory bank and on a stack of 64-bit wide data can be accessed at the same time become. To increase the memory address space and room for a future extension to allocate, a host typically allocates a different number of memory module slots for plugging in memory modules. Furthermore, memory modules designate different memory module slots often memory modules that belong to another memory bank.

1 ist ein schematisches Blockdiagramm einer herkömmlichen Speichersteuerschaltung. Die Schaltung in 1 umfasst einen Speichersteuerchip 110, einen Taktpuffer 140, ein erstes Speichermodul 120 und ein zweites Speichermodul 130. Das erste Speichermodul 120 und das zweite Speichermodul 130 sind in zwei Speichermodulschlitze gesteckt, die zu verschiedenen Speicherbanken (nicht gezeigt) gehören, sodass auf Daten in den Speichermodulen 120 und 130 durch den Speichersteuerchip 110 zugegriffen werden kann. In 1 sind die Anzahl von Datensignalleitungen (DATA) in dem Speichersteuerchip 110 ebenso wie die Anzahl von Datensignalleitungen SD1 und SD2 in dem ersten Speichermodul 120 und dem zweiten Speichermodul 130 ebenfalls 64. Folglich ist der Speichersteuerchip 110 fähig, einen 64-Bit breiten Datenbus 115 zu verwenden, um auf Daten in jenen Speichermodulen 120 und 130 zuzugreifen. Die Taktgeneratorleitung (DCLK0) in dem Speichersteuerchip 110 ist mit dem Takteingangsanschluss (CK1) des Taktpuffers 140 zum Erhöhen der Treiberfähigkeit des Taktsignals verbunden. Der Taktausgangsanschluss (ck01) des Taktpuffers 140 gibt ein Taktsignal aus, um sowohl das erste Speichermodul 120 als auch das zweite Speichermodul 130 zu treiben (der Taktpuffer 140 gibt ein Taktsignal aus, das fähig ist, meist vier Banken von Speichermodulen zu treiben). Taktsignale werden folglich zu dem ersten Speichermodul 120 und dem zweiten Speichermodul 130 als Referenztaktsignale während eines Datenzugriffsvorgangs übertragen. Der Taktpuffer 140 weist ebenfalls einen Taktrückkopplungsausgangsanschluss (CK02) auf, um Taktsignale zurück zu einem Taktrückkopplungseingangsanschluss (DCLKI) in dem Speichersteuerchip 110 zu übertragen. Der Speichersteuerchip 110 weist ebenfalls eine Phasenangleichungsschaltung (nicht gezeigt) auf, um die Taktphase des von dem Taktsignalausgangsanschluss (DCLKO) übertragenen Signals anzupassen. Die Speichermodule an den Speichermodulschlitzen weisen 64-Bit breite Datensignalleitungen auf. Wenn die Taktgeneratorleitung (DCLKO) in dem Speichersteuerchip 110 ein Taktsignal zusammen mit einer Adresse zum Zugreifen auf irgendeines der Speichermodule ausgibt, wird folglich eine 64-Bit Datenveränderung auf dem Datenbus 115 erscheinen. Eine derartige Veränderung auf dem Datenbus 115 kann zu der Erzeugung einer ungeheuren Menge an Rauschsignalen von den Datensignalleitungen (DATA) des Speichersteuerchips, dem so-genannten simultanen Schaltausgangs-(SSO)Rauschen, führen. Um das Rauschen zu reduzieren, sind eine große Anzahl an Strom/Erdleitungen nahe der Datensignalleitungen (DATA) des Speichersteuerchips 110 errichtet. Diese Strom/Erdleitungen erhöhen die Anzahl von Lade/Entladewegen, wenn Spannungen bei den Datensignalleitungen (DATA) variieren. Folglich wird das Rauschen innerhalb eines annehmbaren Bereichs gesteuert. 1 Fig. 10 is a schematic block diagram of a conventional memory control circuit. The circuit in 1 includes a memory control chip 110 , a clock buffer 140 , a first memory module 120 and a second memory module 130 , The first memory module 120 and the second memory module 130 are plugged into two memory module slots belonging to different memory banks (not shown), so that data in the memory modules 120 and 130 through the memory control chip 110 can be accessed. In 1 are the number of data signal lines (DATA) in the memory control chip 110 as well as the number of data signal lines SD1 and SD2 in the first memory module 120 and the second memory module 130 also 64. Consequently, the memory control chip 110 capable of a 64-bit wide data bus 115 to use on data in those memory modules 120 and 130 access. The clock generator line (DCLK0) in the memory control chip 110 is at the clock input terminal (CK1) of the clock buffer 140 connected to increase the driving capability of the clock signal. The clock output terminal (ck01) of the clock buffer 140 outputs a clock signal to both the first memory module 120 as well as the second memory module 130 to drive (the clock buffer 140 outputs a clock signal capable of driving mostly four banks of memory modules). Clock signals thus become the first memory module 120 and the second memory module 130 as reference clock signals during a data access operation. The clock buffer 140 also has a clock feedback output terminal (CK02) for supplying clock signals back to a clock feedback input terminal (DCLKI) in the memory control chip 110 transferred to. The memory control chip 110 also has a phase equalization circuit (not shown) for adjusting the clock phase of the signal transmitted from the clock signal output terminal (DCLKO). The memory modules on the memory module slots have 64-bit wide data signal lines. When the clock generator line (DCLKO) in the memory control chip 110 thus outputting a clock signal along with an address for accessing any one of the memory modules, becomes a 64-bit data change on the data bus 115 appear. Such a change on the data bus 115 can lead to the generation of a tremendous amount of noise signals from the data signal lines (DATA) of the memory control chip, the so-called simultaneous switch output (SSO) noise. To reduce the noise, a large number of power / ground lines are near the data signal lines (DATA) of the memory control chip 110 built. These power / ground lines increase the number of charge / discharge paths as voltages on the data signal lines (DATA) vary. Consequently, the noise is controlled within an acceptable range.

Durch die jüngsten bahnbrechenden Fortschritte in der Halbleiterentwicklung wurde die Rechenleistung einer CPU bzw. einer Zentralprozessoreinheit mehrfach verbessert. Die Breite der Busse von dem Speichersteuerchip eines Personal Computers muss folglich ansteigen, um sich an die Ausführungsgeschwindigkeit einer Zentraleinheit anzupassen.By the youngest Groundbreaking progress in semiconductor development has been made Computing power of a CPU or a central processing unit multiple times improved. The width of the buses from the memory control chip one Personal Computers must consequently rise to conform to the execution speed to adapt to a central unit.

2 ist ein Blockdiagramm einer herkömmlichen Speichersteuerschaltung mit einer 128-Bit breiten Bandbreite. Der 128-Bit breite Datenbus 155 empfangt Signale von dem Speichermodul 162 und dem Speichermodul 164, wobei jedes Speichermodul 64-Bit Datensignale bereitstellt. Eine Hostplatine, die diesen Typ von Schaltungsarchitektur aufweist, erfordert eine gleichmäßige Anzahl an Speichermodulen. Die Schaltung umfasst einen Speichersteuerchip 150, einen Taktpuffer 180, ein drittes Speichermodul 162 und ein viertes Speichermodul 164. Das dritte Speichermodul 162 und das vierte Speichermodul 164 gehören zu der gleichen Speicherbank 160, aber sind in verschiedene Speichermodulschlitze (nicht gezeigt) gesteckt. Die Datensignalbusleitung (DATA) in dem Speichersteuerchip 150 ist 128-Bit breit. Genauso ist die Summe der Anzahl von Datensignalleitungen SD1 in dem dritten Speichermodul 162 und der Anzahl von Datensignalleitungen SD2 in dem vierten Speichermodul 164 128. Der Speichersteuerchip 150 kann folglich auf die Daten in dem Speichermodul 162 und 164 in der Speicherbank 160 gleichzeitig durch den 128-Bit Datenbus 155 zugreifen. Die Taktgeneratorleitung (DCLKO) in dem Speichersteuerchip 150 ist mit dem Takteingangsanschluss (CKI) des Taktpuffers 180 verbunden, um die Ansteuerleistung des Taktsignals zu erhöhen. Der Taktpuffer 180 weist ebenfalls einen Taktausgangsanschluss (CK01) zum Ausgeben von Taktsignalen auf, die sowohl das dritte Speichermodul 162 als auch das vierte Speichermodul 164 treiben. Taktsignale können folglich zu dem dritten Speichermodul 162 und dem vierten Speichermodul 164 übertragen werden, um als Referenztaktsignale während eines Datenzugriffvorgangs zu dienen. Der Taktrückkopplungsausgangsanschluss (CK02) des Taktpuffers 180 überträgt ebenfalls ein Taktsignal zu dem Taktrückkopplungseingangsanschluss (DCLKI) des Speichersteuerchips 150, um die Taktphase des von der Taktgeneratorleitung (DCLKO) übertragenen Signals anzupassen. 2 Figure 12 is a block diagram of a conventional memory control circuit having a 128-bit wide bandwidth. The 128-bit wide data bus 155 receives signals from the memory module 162 and the memory module 164 wherein each memory module provides 64-bit data signals. A host board having this type of circuit architecture requires a consistent number of memory modules. The circuit comprises a memory control chip 150 , a clock buffer 180 , a third memory module 162 and a fourth memory module 164 , The third memory module 162 and the fourth memory module 164 belong to the same memory bank 160 but are plugged into different memory module slots (not shown). The data signal bus line (DATA) in the memory control chip 150 is 128-bits wide. Likewise, the sum of the number of data signal lines SD1 in the third memory module 162 and the number of data signal lines SD2 in the fourth memory module 164 128. The memory control chip 150 can therefore access the data in the memory module 162 and 164 in the memory bank 160 simultaneously through the 128-bit data bus 155 access. The clock generator line (DCLKO) in the memory control chip 150 is at the clock input terminal (CKI) of the clock buffer 180 connected to increase the drive power of the clock signal. The clock buffer 180 also has a clock output terminal (CK01) for outputting clock signals that are both the third memory module 162 as well as the fourth memory module 164 float. Clock signals can thus go to the third memory module 162 and the fourth memory module 164 to serve as reference clock signals during a data access operation. The clock feedback output terminal (CK02) of the clock buffer 180 also transmits a clock signal to the clock feedback input terminal (DCLKI) of the memory control chip 150 to adjust the clock phase of the signal transmitted by the clock generator line (DCLKO).

Für das neuere DDR SDRAM Speichermodul mit einem 128-Bit breiten Datenbus kann jede Datenzugrifftätigkeit zu einer maximalen Veränderung von 128 Datenbits in dem Datenbus 155 führen. Bei so vielen gleichzeitigen Veränderungen der Bitzeilen wird das Rauschen, das bei den Datensignalleitungen (DATA) des Speichersteuerchips 150 erzeugt wird, bedeutend stärker sein, als beim Übergang von nur 64 Datenbits. Um das Rauschen zu reduzieren, das von dem Zugreifen auf 128 Datenbits resultiert, muss folglich die Anzahl von Strom/Erdanschlüssen, die nahe an den Datensignalleitungen (DATA) errichtet sind, erhöht werden. Der Speichersteuerchip ist jedoch oft in eine 37,5 mm mal 37,5 mm Baugruppe eingeschlossen, um die Herstellungskosten zu reduzieren. Aufgrund einer Einschränkung bei Stiftpositionen für diesen Baugruppentyp ist die Anzahl an Strom/Erdleitungen praktisch festgelegt. Ohne zusätzliche Strom/Erdleitungen in der Baugruppe, wird das Rauschproblem jedoch verschlimmert.For the newer DDR SDRAM memory module with a 128-bit wide data bus, any data access operation can result in a maximum change of 128 bits of data in the data bus 155 to lead. With so many concurrent changes in the bit lines, the noise becomes the data signal lines (DATA) of the memory control chip 150 is significantly stronger than when transferring only 64 bits of data. Consequently, in order to reduce the noise resulting from accessing 128 bits of data, the number of power / ground terminals set up close to the data signal lines (DATA) must be increased. However, the memory control chip is often included in a 37.5 mm by 37.5 mm package to reduce manufacturing costs. Due to a limitation on pin positions for this type of module, the number of power / ground wires is practically fixed. Without additional power / ground lines in the assembly, however, the noise problem is exacerbated.

ZUSAMMENFASSUNG DER ERFINDUNGSUMMARY OF THE INVENTION

Demgemäß ist es eine Aufgabe der vorliegenden Erfindung, einen Speichersteuerchip, -steuuerverfahren und -steuerschaltung bereitzustellen, die fähig sind, Rauschen unter der Einschränkung zu reduzieren, nur wenige Strom/Erdleitungen aufzuweisen.Accordingly, it is an object of the present invention, a memory control chip, control method and control circuit capable of Noise under the restriction to reduce only a few power / earth lines.

Um diese und andere Vorteile zu erreichen und gemäß dem Zweck der Erfindung, wie hier ausgeführt und breit beschrieben, stellt die Erfindung einen Speichersteuerchip zum Zugreifen auf eine Vielzahl von Speichermodulen in einer Speicherbank bereit. Der Speichersteuerchip umfasst Gruppen von Datensignalleitungen und eine Vielzahl von Taktgeneratorleitungen. Jede Gruppe von Datensignalleitungen kann mit einer Gruppe von Datensignalleitungen in einem der Speichermodule verbunden werden. Die Taktgeneratorleitungen geben entsprechende Taktsignale zu der jeweiligen Takteingangsleitung jedes Speichermoduls aus. Alle Taktsignale weisen die gleiche Frequenz auf, aber unterscheiden sich voneinander durch eine vorgegebene Phase.Around to achieve these and other advantages and in accordance with the purpose of the invention, as stated here and broadly described, the invention provides a memory control chip for accessing a plurality of memory modules in a memory bank ready. The memory control chip comprises groups of data signal lines and a plurality of clock generator lines. Each group of data signal lines can with a group of data signal lines in one of the memory modules get connected. The clock generator lines give corresponding Clock signals to the respective clock input line of each memory module out. All clock signals have the same frequency but different from each other through a given phase.

Die Erfindung stellt ebenfalls ein Speichersteuerverfahren zur Steuerung einer Vielzahl von Speichermodulen in einer Speicherbank bereit. Zuerst werden Gruppen von Datensignalleitungen auf einem Chip bereitgestellt. Jede Gruppen von Chipdatensignalleitungen wird mit einer Gruppe von Datensignalleitungen des entsprechenden Speichermoduls verbunden. Eine Vielzahl von Taktsignalen wird zu den Takteingangsleitungen jedes Speichermoduls übertragen, sodass jedes Speichermodul auf Daten gemäß einem entsprechenden Taktsignal zugreifen kann. All die Taktsignale weisen die gleiche Frequenz auf, aber unterscheiden sich voneinander durch eine vorgegebene Phase. Gemäß den Taktsignalen greifen die Chipdatensignalleitungen auf Daten durch die Gruppe von Datensignalleitungen jedes Speichermoduls sequentiell zu.The invention also provides a memory control method for controlling a plurality of memory modules in a memory bank. First, groups of data signal lines are provided on a chip. Each group of chip data signal lines is connected to a group of data signal lines of the corresponding memory module. A plurality of clock signals are transmitted to the clock input lines of each memory module so that each memory module can access data according to a corresponding clock signal. All the clock signals have the same frequency, but differ from each other by a given phase. According to the clock signals grei The chip data signal lines sequentially supply data to the group of data signal lines of each memory module.

Die Erfindung stellt ebenfalls eine Speichersteuerschaltung bereit, die eine Vielzahl von Speichermodulen und einen Speichersteuerchip umfasst. Jedes Speichermodul weist eine Takteingangsleitung und eine Gruppe von Datensignalleitungen auf. Die Speichermodule gehören zu einer Speicherbank. Der Speichersteuerchip weist Gruppen von Datensignalleitungen auf. Jede Gruppe von Datensignalleitungen ist mit einer Gruppe von Datensignalleitungen in jedem Speichermodul verbunden. Der Speichersteuerchip weist ebenfalls eine Vielzahl von Taktgeneratorleitungen zum Übertragen von Taktsignalen zu der Takteingangsleitung jedes Speichermoduls auf. All die Taktsignale weisen eine identische Frequenz auf, aber unterscheiden sich voneinander durch eine vorgegebene Phase.The Invention also provides a memory control circuit a plurality of memory modules and a memory control chip includes. Each memory module has a clock input line and a group of data signal lines. The memory modules belong to one Memory bank. The memory control chip has groups of data signal lines on. Each group of data signal lines is a group of Data signal lines connected in each memory module. The memory control chip also has a plurality of clock generator lines for transmission of clock signals to the clock input line of each memory module on. All the clock signals have an identical frequency, but differ from each other by a given phase.

Es sollte klar ein, dass sowohl die vorangehende allgemeine Beschreibung als auch die folgende detaillierte Beschreibung beispielhaft sind und beabsichtigt sind, eine weitere Erläuterung der Erfindung, wie beansprucht, bereitzustellen.It should clearly state that both the previous general description as well as the following detailed description are exemplary and are intended to provide further explanation of the invention, such as claims to provide.

KURZE BESCHREIBUNG DER ZEICHNUNGENBRIEF DESCRIPTION OF THE DRAWINGS

Die begleitenden Zeichnungen sind enthalten, um ein weiteres Verständnis der Erfindung bereitzustellen und sind in dieser Beschreibung enthalten und bilden einen Teil von ihr. Die Zeichnungen veranschaulichen Ausführungsformen der Erfindung und dienen, zusammen mit der Beschreibung, dazu, um die Prinzipien der Erfindung zu erläutern. In den Zeichnungen,The accompanying drawings are included to further understand the To provide invention and are included in this description and form part of it. The drawings illustrate embodiments of the invention and, together with the description, serve to to explain the principles of the invention. In the drawings,

1 ist ein Blockdiagramm einer herkömmlichen Speichersteuerschaltung; 1 Fig. 10 is a block diagram of a conventional memory control circuit;

2 ist ein Blockdiagramm einer herkömmlichen Speichersteuerschaltung mit einer 128-Bit breiten Bandbreite; 2 Fig. 10 is a block diagram of a conventional memory control circuit having a 128-bit wide bandwidth;

3 ist ein Blockdiagramm einer Speichersteuerschaltung gemäß einer bevorzugten Ausführungsform dieser Erfindung; und 3 Fig. 10 is a block diagram of a memory control circuit according to a preferred embodiment of this invention; and

4 ist ein Zeitdiagramm der in dieser Erfindung verwendeten Taktsignale. 4 FIG. 13 is a timing diagram of the clock signals used in this invention. FIG.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMENDESCRIPTION OF THE PREFERRED EMBODIMENTS

Es wird nun detailliert auf die vorliegenden, bevorzugten Ausführungsformen der Erfindung Bezug genommen, deren Beispiele in den begleitenden Zeichnungen veranschaulicht sind. Wenn möglich, werden die gleichen Bezugszeichen in den Zeichnungen und der Beschreibung verwendet, um die gleichen oder ähnliche Teile zu bezeichnen.It will now be detailed to the present preferred embodiments of the invention, examples thereof in the accompanying drawings are illustrated. If possible, be the same reference numerals in the drawings and the description used the same or similar To designate parts.

3 ist ein Blockdiagramm eines Speichersteuerchips mit einer 128-Bit-Datenbusarchitektur gemäß einer bevorzugten Ausführungsform dieser Erfindung. Wie in 3 gezeigt, umfasst die Schaltung einen Speichersteuerchip 210, einen Taktpuffer 240, ein fünftes Speichermodul 222 und ein sechstes Speichermodul 224. Sowohl das fünfte Speichermodul 222 als auch das sechste Speichermodul 224 gehören zu einer Speicherbank 220, aber sind in separate Speichermodulschlitze (nicht gezeigt) gesteckt. 3 Figure 12 is a block diagram of a memory control chip having a 128-bit data bus architecture according to a preferred embodiment of this invention. As in 3 As shown, the circuit includes a memory control chip 210 , a clock buffer 240 , a fifth memory module 222 and a sixth memory module 224 , Both the fifth memory module 222 as well as the sixth memory module 224 belong to a memory bank 220 but are plugged into separate memory module slots (not shown).

Die Datensignalleitungen (DATA1 und DATA2) des Speichersteuerchips 210 sind 128-Bit breit. Die Datensignalleitungen (SD1 und SD2) des fünften Speichermoduls 222 und des sechsten Speichermoduls 224 sind 128-Bit breit. So kann der Speichersteuerchip 210 einen 128-Bit breiten Datenbus verwenden, um auf Daten in den Speichermodulen 222 und 224 der Speicherbank 220 zuzugreifen. Die erste Gruppe von Datensignalleitungen (DATA1) ist mit einer ersten Gruppe von Datenleitungen (SD1) des fünften Speichermoduls 222 verbunden und auf Daten wird durch einen 64-Bit breiten ersten Datenbus 212 zugegriffen. Genauso ist eine zweite Gruppe von Datensignalleitungen (DATA2) mit einer zweiten Gruppe von Datenleitungen (SD2) des sechsten Speichermoduls 224 verbunden und auf Daten wird durch einen 64-Bit breiten zweiten Datenbus 214 zugegriffen.The data signal lines (DATA1 and DATA2) of the memory control chip 210 are 128-bit wide. The data signal lines (SD1 and SD2) of the fifth memory module 222 and the sixth memory module 224 are 128-bit wide. So the memory control chip 210 Use a 128-bit wide data bus to access data in the memory modules 222 and 224 the memory bank 220 access. The first group of data signal lines (DATA1) is connected to a first group of data lines (SD1) of the fifth memory module 222 connected and on data is through a 64-bit wide first data bus 212 accessed. Likewise, a second group of data signal lines (DATA2) is connected to a second group of data lines (SD2) of the sixth memory module 224 Connected and accessed by a 64-bit wide second data bus 214 accessed.

Wie in 3 gezeigt, gibt die erste Taktgeneratorleitung (DCLKOL) des Speichersteuerchips 210 ein erstes Taktsignal aus und die zweite Taktgeneratorleitung (DCLKOH) gibt ein zweites Taktsignal aus. Das erste und das zweite Taktsignal werden zu dem ersten Takteingangsanschluss (CKI1) und dem zweiten Takteingangsanschluss (CKI2) des Taktpuffers 240 übertragen, um die Ansteuerleistung der Taktsignale zu verbessern. Der erste Taktausgangsanschluss (CK01) und der zweite Taktausgangsanschluss (CK02) des Taktpuffers 240 geben die verbesserten ersten und zweiten Taktsignale zu der Takteingangsleitung (CK1) des fünften Speichermoduls 222 bzw. zu der Takteingangsleitung (CK2) des sechsten Speichermoduls 224 aus. Das fünfte Speichermodul 222 und das sechste Speichermodul 224 können bei Datenzugriffvorgängen separat auf das erste Taktsignal und das zweite Taktsignal Bezug nehmen.As in 3 is shown, the first clock generator line (DCLKOL) of the memory control chip 210 a first clock signal and the second clock generator line (DCLKOH) outputs a second clock signal. The first and second clock signals become the first clock input terminal (CKI1) and the second clock input terminal (CKI2) of the clock buffer 240 transmitted to improve the driving power of the clock signals. The first clock output terminal (CK01) and the second clock output terminal (CK02) of the clock buffer 240 give the improved first and second clock signals to the clock input line (CK1) of the fifth memory module 222 or to the clock input line (CK2) of the sixth memory module 224 out. The fifth memory module 222 and the sixth memory module 224 may separately refer to the first clock signal and the second clock signal in data access operations.

Der erste Taktrückkopplungsausgangsanschluss (CKO11) und der zweite Taktrückkopplungsausgangsanschluss (CKO12) des Taktpuffers 240 gibt ein erstes Rückkopplungstaktsignal und ein zweites Rückkopplungssignal zu dem ersten Taktrückkopplungseingangsanschluss (DCLKIL) bzw. dem zweiten Taktrückkopplungseingangsanschluss (DCLKIH) des Speichersteuerchips 210 zurück. Die Rückkopplungstaktsignale sind Referenzen zum Einstellen der von der ersten Taktgeneratorleitung (DCLKOL) und der zweiten Taktgeneratorleitung (DCLKOH) ausgegebenen Taktsignale.The first clock feedback output terminal (CKO11) and the second clock feedback output terminal (CKO12) of the clock buffer 240 outputs a first feedback clock signal and a second feedback signal to the first clock feedback input terminal (DCLKIL) and the second clock feedback input terminal, respectively (DCLKIH) of the memory control chip 210 back. The feedback clock signals are references for setting the clock signals output from the first clock generator line (DCLKOL) and the second clock generator line (DCLKOH).

Weil die Anzahl von Strom/Erdleitungen durch die 37,5 mm mal 37,5 mm Baugruppe in dem Speichersteuerchip beschränkt ist, werden die ersten Taktsignale von der ersten Taktgeneratorleitung (DCLKOL) und die zweiten Taktsignale von der zweiten Taktgeneratorleitung (DCLKOH) (beide mit einer identischen Zykluszeit) mit einer vorgegebenen Phasendifferenz übertragen (wie in 4 gezeigt, ist eine Phasendifferenz A zwischen den durch die erste Taktgeneratorleitung (DCLKOL) und die zweite Taktgeneratorleitung (DCLKOH) vorgelegten Taktsignalen vorhanden).Because the number of power / ground lines is limited by the 37.5 mm by 37.5 mm subassembly in the memory control chip, the first clock signals from the first clock generator line (DCLKOL) and the second clock signals from the second clock generator line (DCLKOH) (both with an identical cycle time) with a given phase difference (as in 4 As shown, a phase difference A exists between the clock signals presented by the first clock generator line (DCLKOL) and the second clock generator line (DCLKOH).

Mit anderen Worten, das fünfte Speichermodul 222 und das sechste Speichermodul 224 nehmen auf das erste Taktsignal und das zweite Taktsignal separat Bezug. Auf die ersten Datensignale 212 und die zweiten Datensignale 214 wird durch den Speichersteuerchip 210 folglich bei verschiedenen Zeiten zugegriffen. Weil jeder Datenzugriffvorgang maximal nur 64 Datenbit verändert (entweder der erste Datenbus 212 oder der zweite Datenbus 214 wird aktiviert), werden weniger Strom/Erdleitungen benötigt und die simultane Schaltausgabe (SSO) der 64-Bit Datenveränderung werden bei zwei verschiedenen Zeittakten ausgeschlossen. Dass heißt, die Menge an Rauschen aufgrund der simultanen Schaltausgabe (SSO) wird beträchtlich reduziert und es besteht kein Bedarf zur Zugabe von extra Strom/Erdleitungen, um eine Datenveränderung von einer gleichzeitigen 128-Bit Veränderung auszuschließen.In other words, the fifth memory module 222 and the sixth memory module 224 refer to the first clock signal and the second clock signal separately. On the first data signals 212 and the second data signals 214 is through the memory control chip 210 consequently accessed at different times. Because each data access operation changes only a maximum of 64 data bits (either the first data bus 212 or the second data bus 214 is activated), less power / ground is needed, and the simultaneous switching output (SSO) of the 64-bit data change is eliminated at two different clocks. That is, the amount of noise due to the simultaneous switching output (SSO) is significantly reduced and there is no need to add extra power / ground lines to preclude a data change from a simultaneous 128-bit change.

Natürlich ist die Anzahl von Gruppen von Datensignalleitungen und die Anzahl von Gruppen von Taktgeneratorleitungen des Speichersteuerchips 210 sind nicht auf zwei begrenzt. Solange die Bitbreite des Speichersteuerchips zu der herkömmlichen unterschiedlich ist, können die Taktgeneratorleitungen eingestellt werden, um Taktsignale zu erzeugen, um die Datensignalleitungen zum Zugreifen auf Daten zu steuern. Bei der Auslegung der vorgegebenen Phasendifferenz (Phase A), unter Verwendung eines DDR DRAM als ein Beispiel, wird der Datenzugriff durch die steigende und fallende Flanke eines Taktsignals aktiviert. Die vorgegebene Phasendifferenz (Phase A) muss in der Hälfte eines Zykluses wie ein Viertel-(1/4)Zyklus oder ein Achtel-(1/8)Zyklus, vorzugsweise einem Viertelzyklus gesteuert werden. Weil das erste Datensignal 212 und das zweite Datensignal 214 in einem Viertelzyklus das breiteste Datenveränderungsintervall aufweist, kann SSO-Rauschen in einem bestimmten Bereich gesteuert werden.Of course, the number of groups of data signal lines and the number of groups of clock generator lines of the memory control chip 210 are not limited to two. As long as the bit width of the memory control chip is different from the conventional one, the clock generator lines can be adjusted to generate clock signals to control the data signal lines for accessing data. In the design of the predetermined phase difference (phase A), using a DDR DRAM as an example, the data access is activated by the rising and falling edges of a clock signal. The predetermined phase difference (phase A) must be controlled in half a cycle, such as a quarter (1/4) cycle or one eighth (1/8) cycle, preferably a quarter cycle. Because the first data signal 212 and the second data signal 214 In a quarter cycle, the widest data change interval can be controlled SSO noise in a certain range.

Wenn die Anzahl an Speichermodulen gering ist, kann zudem die erste Taktgeneratorleitung (DCLKOL) direkt mit der Takteingangsleitung (CK1) des fünften Speichermoduls 222 verbunden sein. Genauso kann die zweite Taktgeneratorleitung (DCLKOH) direkt mit der Takteingangsleitung (CK2) des sechsten Speichermoduls 224 verbunden sein. Mit dieser Anordnung können zwei Taktsignale mit einer vorgegebenen Phasendifferenz ebenfalls verwendet werden, um auf die zwei Speichermodule in einer Speicherbank zuzugreifen.In addition, when the number of memory modules is small, the first clock generator line (DCLKOL) may directly connect to the clock input line (CK1) of the fifth memory module 222 be connected. Likewise, the second clock generator line (DCLKOH) may directly connect to the clock input line (CK2) of the sixth memory module 224 be connected. With this arrangement, two clock signals having a predetermined phase difference can also be used to access the two memory modules in a memory bank.

Gemäß dieser Ausführungsform weist das erste Taktsignal und das zweite Taktsignal, zum Beispiel, eine Frequenz von 133 MHz oder 166 MHz auf. Wenn das erste Taktsignal und das zweite Taktsignal festgesetzt sind, bei 133 MHz zu arbeiten, ist die Datenübertragungsrate auf dem ersten Datenbus 212 und dem zweiten Datenbus 214 266 MHz. Wenn die vorgegebene Phasendifferenz auf 1/8 Zyklus des ersten Taktsignals festgesetzt ist, kann das Rauschen in einem gewünschten Bereich gesteuert werden. Wenn das erste Taktsignal und das zweite Taktsignal festgesetzt sind, bei 166 MHz zu arbeiten, sind die Datenübertragungsrate an der ersten Gruppe von Datensignalleitungen (DATA1) und die Datenübertragungsrate an der zweiten Gruppe von Datensignalleitungen (DATA2) 333 MHz. Genauso, wenn die vorgegebene Phasendifferenz auf ¼ Zyklus des ersten Taktsignals festgesetzt ist, kann das Rauschen in einem gewünschten Bereich gesteuert werden.According to this embodiment, the first clock signal and the second clock signal, for example, have a frequency of 133 MHz or 166 MHz. When the first clock signal and the second clock signal are set to operate at 133 MHz, the data transfer rate is on the first data bus 212 and the second data bus 214 266 MHz. When the predetermined phase difference is set to 1/8 cycle of the first clock signal, the noise can be controlled in a desired range. When the first clock signal and the second clock signal are set to operate at 166 MHz, the data transmission rate on the first group of data signal lines (DATA1) and the data transmission rate on the second group of data signal lines (DATA2) are 333 MHz. Likewise, when the predetermined phase difference is set to ¼ cycle of the first clock signal, the noise can be controlled in a desired range.

Zusammenfassend stellt die Erfindung einen Speichersteuerchip, -steuerverfahren und -steuerschaltung bereit, die einen Datenbus aufteilt, der auf ein identisches Taktsignal in Datenbussen Bezug nimmt, die auf Taktsignale mit einer Differenzphase Bezug nehmen. Auf diese Weise weist die Erfindung wenigstens die folgenden Vorteile auf:

1. Der Umfang von gleichzeitiger Datenveränderung wird reduziert und folglich wird die Größenordnung des SSO-Rauschen vermindert.
2. Weniger Strom/Erdleitungen werden benötigt, um Rauschen zu bekämpfen und folglich werden die Herstellungskosten reduziert.

In summary, the invention provides a memory control chip, control method, and control circuit that divides a data bus that references an identical clock signal in data buses that reference differential phase clock signals. In this way, the invention has at least the following advantages:

1. The amount of concurrent data change is reduced and thus the magnitude of SSO noise is reduced.
2. Less power / ground lines are needed to combat noise, and thus manufacturing costs are reduced.

Claims

Memory control chip ( 210 ) for accessing a plurality of memory modules ( 222 . 224 ) in a memory bank ( 160 ), comprising: groups of data signal terminals, each group of data signal terminals each having a group of data signal terminals in a corresponding memory module ( 222 . 224 ) and wherein the access bit-width results from all groups of data signal terminals together; a plurality of clock generator terminals, each a clock signal to a clock input terminal the corresponding memory module ( 222 . 224 ) output; wherein all the clock signals have the same frequency, but differ by their predetermined phase and wherein the memory control chip ( 210 ) according to the clock signals to the data in each memory module ( 222 . 224 ) accesses.

Memory control chip ( 210 ) according to claim 1, wherein the total number of memory modules ( 222 . 224 ) is two.

Memory control chip ( 210 ) according to claim 1, wherein the predetermined phase is ¼ cycle of the clock signal.

Memory control chip ( 210 ) according to claim 1, wherein the predetermined phase is 1/8 cycle of the clock signal.

Memory control chip ( 210 ) according to claim 1, wherein each group of data signal terminals in the memory control chip ( 210 ) Is 64 bits wide.

Memory control chip ( 210 ) according to claim 1, wherein the data signal terminal in each memory module ( 222 . 224 ) Is 64 bits wide.

Memory control method for controlling a plurality of memory modules ( 222 . 224 ) in a memory bank ( 160 ), comprising: providing groups of chip data signal terminals, each group of chip data signal terminals having a group of data signal terminals in the corresponding memory module ( 222 . 224 ) and wherein the access bit-width results from all groups of data signal terminals together; Providing a plurality of clock signals, each clock signal being connected to a clock input terminal of the corresponding memory module ( 222 . 224 ), so that data in each memory module ( 222 . 224 ) can be accessed according to the clock signal, wherein all the clock signals have the same frequency but differ in their predetermined phase; and using the groups of chip data signal terminals to sequentially access the data in each memory module ( 222 . 224 ) according to the clock signals.

Memory control method according to claim 7, wherein the number of memory modules ( 222 . 224 ) is two.

Memory control method according to claim 7, wherein the predetermined Phase ¼ one Clock cycle is.

Memory control method according to claim 7, wherein the predetermined Phase 1/8 of a clock cycle is.

A memory control method according to claim 7, wherein each Group of chip data signal terminals 64 bits wide.

A memory control method according to claim 7, wherein each group of data signal terminals in a memory module ( 222 . 224 ) Is 64 bits wide.

Memory circuit, comprising: a plurality of memory modules ( 222 . 224 ), all of which have a clock input terminal and a group of data signal terminals, the memory modules ( 222 . 224 ) to a memory bank ( 160 ) belong; and a memory control chip ( 210 ) having groups of data signal terminals, each group of data signal terminals having a group of data signal data terminals in the corresponding memory module ( 222 . 224 ) and wherein the access bit width of all groups of data signal terminals together results in a plurality of clock generator terminals which receive a plurality of clock signals to the clock input terminal of each memory module ( 222 . 224 ) output; wherein all the clock signals have the same frequency, but differ by their predetermined phase and wherein the memory control chip ( 210 ) according to the clock signals to the data in each memory module ( 222 . 224 ) accesses.

Memory circuit according to claim 13, wherein the memory control chip ( 210 ) further comprises a clock buffer connected to the clock generator terminals and the clock input terminals of the memory modules ( 222 . 224 ) to improve the drive power of the clock signal.

The memory circuit of claim 14, wherein the clock buffer has a plurality of clock feedback output terminals connected to the respective clock feedback input terminals in the memory control chip. 210 ) are connected to adjust the phase of the clock signals.

The memory circuit of claim 13, wherein the memory circuit further comprises a clock buffer connected to the clock generator terminals and the clock input terminal of the memory module ( 222 . 224 ) to improve the drive power of the clock signal.

A memory circuit according to claim 13, wherein each group of data signal terminals in the memory control chip ( 210 ) Is 64 bits wide.

A memory circuit according to claim 13, wherein the data signal terminals in each memory module ( 222 . 224 ) Are 64 bits wide.