DE10296984B4 - Niederspannungs- und schnittstellenbeschädigungsfreie polymere Speichervorrichtung - Google Patents

Niederspannungs- und schnittstellenbeschädigungsfreie polymere Speichervorrichtung Download PDF

Info

Publication number
DE10296984B4
DE10296984B4 DE10296984T DE10296984T DE10296984B4 DE 10296984 B4 DE10296984 B4 DE 10296984B4 DE 10296984 T DE10296984 T DE 10296984T DE 10296984 T DE10296984 T DE 10296984T DE 10296984 B4 DE10296984 B4 DE 10296984B4
Authority
DE
Germany
Prior art keywords
ferroelectric polymer
polymer layer
protective film
electrode
over
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10296984T
Other languages
English (en)
Other versions
DE10296984T5 (de
Inventor
Mark Corrales Isenberger
Xiao-Chun Saratoga Mu
Jian Sunnyvale Li
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of DE10296984T5 publication Critical patent/DE10296984T5/de
Application granted granted Critical
Publication of DE10296984B4 publication Critical patent/DE10296984B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

Verfahren zum Herstellen einer Speichervorrichtung, das umfaßt:
Ausbilden einer ersten Elektrode auf einem Substrat;
Ausbilden einer ferroelektrischen Polymerstruktur über dem Substrat;
Ausbilden eines oberen Schutzfilms über der ferroelektrischen Polymerstruktur mittels ALCVD oder PVD unter einer Temperatur, die niedriger ist, als die Temperatur, bei welcher der nachfolgende Schritt ausgeführt wird; und
Ausbilden einer zweiten Elektrode auf dem oberen Schutzfilm.

Description

  • HINTERGRUND DER ERFINDUNG
  • GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung bezieht sich im allgemeinen auf die Herstellung von mikroelektronischen Vorrichtungen. Insbesondere bezieht sich die vorliegende Erfindung auf die Herstellung einer mikroeletronischen Speichervorrichtung. Insbesondere bezieht sich die vorliegende Erfindung auf eine ferroelektrische polymere Speichervorrichtung mit Kreuzungspunkt.
  • BESCHREIBUNG DES BEKANNTEN STANDES DER TECHNIK
  • Auf dem Gebiet der Mikroelektronik besteht das andauernde Verlangen, schnellere, dichtere und kosteneffektivere Lösungen für Datenspeicher zu finden. Ob es sich bei dem Datenspeicher um einen schnellen Datenspeicher handelt, einen on-die Speicher, wie zum Beispiel einen statischen Direktzugriffsspeicher (static random access memory, SRAM), ob es sich um einen etwas langsameren, eingebetteten dynamischen Direktzugriffsspeicher (embedded dynamic random access memory, eDRAM), die noch langsameren off-die dynamischen Direktzugriffsspeicher (DRAM) oder ob es sich um eine magnetische oder magneto-optische Disk zur Massenspeicherung handelt, jede Technologie wird fortlaufend verbessert, um die Anforderungen an die erhöhte Geschwindigkeit und Kapazität zu erfüllen.
  • Es ist erkannt worden, daß einige Polymere einen Ferromagnetismus aufweisen. Ein solches Polymer ist das Vinyliden-Polyfluorid (PVDF, dessen Formel (CH2-CF2)n ist) und einige seiner Copolymere. Eine andere kontinuierliche Anforderung, die existiert, sind die geringeren Energieanforderungen für nicht flüchtige Datenspeicher, insbesondere für mobile Platformdatenspeicher, die ein Speichermedium, wie zum Beispiel einen Flash-Speicher oder Disk-Laufwerke, verwenden.
  • Fukada E.: „New Piezoelectric Polymers" Jpn. J. Appl. Phys. Bd. 37, Teil 1, No. 5B, 30. Mai 1998, 2775–2780 (1998) offenbart piezoelektrische Polymere. Ferner ist eine Anordnung aus einem Substrat, einer Aluminiumelektrode, eine Schicht aus dem piezoelektrischen Polymer sowie einer weitern Aluminiumelektrode offenbart.
  • Feng, Xia, et al. „Thickness dependence of ferroelectric polarization switching in poly(vinylidene fluoride-trifluoroethylene) sein cast films" Applied Physics Letters, Bd. 78, Nr. 8, 1122–1124 (2001), sowie Brown, L. F.: "Design considerations for Piezoelectric polymer ultrasound transducers" IEEE Transactions an Ultrasonics, Ferroelectrics and Frequency Control, Bd. 47, Nr. 6, Nov. 2000, 1377–1396, und Fukada, E. "History and recent Progress in Piezoelectric polymers" IEEE Transactions an Ultrasonics, Ferroelectrics and Frequency Control, Bd. 47, Nr. 6, 1277–1290 (2000) offenbaren weitere piezoelektrische Polymere und insbesondere die Anwendung der Polymere zur Ausbildung von Ultraschallwandlern.
  • Pulvari, C.: "Ferroelectrics and their Memory Applications" IRE Transactions an Component Parts, Bd. 3, Nr. 1, 3–11 (1956) offenbart die Verwendung von BaTiO3 Einzelkristallen zur Speicherung von Informationen.
  • Choi, Jaewn, et al., „Phase transition in the surface structure in copolymer films of vinylidene fluoride (70%) with trifluoroethylene (30%)", Phys. Rev. B (Condesnsed Matter and Materials Physics), Bd. 61, Nr. 8 (2000), 5760–5770 offenbart das Temperaturverhalten der Ferroelektriziät von PVDF hinsichtlich der Obenflächen- und Volumeneigenschaften.
  • Was von der Technik benötigt wird, ist eine Lösung für ein Verfahren zum Herstellen einer Speichervorrichtung, bei welcher die ferroelektrische Polymerstruktur im wesentlichen nicht beschädigt wird.
  • Erfindungsgemäß wird das Problem durch ein Verfahren nach Anspruch 1 bzw. einen Speichergegenstand nach Anspruch 11 gelöst.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Um die Art und Weise, auf die die oben genannten und weitere Vorteile der Erfindung erreicht werden, wird eine spezielle Beschreibung der Erfindung, die oben kurz erläutert worden ist, mit Bezug auf die speziellen Ausführungsformen erläutert, die in den nachfolgenden Zeichnungen dargestellt sind. Mit dem Verständnis, daß diese Zeichnungen nur typische Ausführungsformen der Erfindung zeigen, die nicht notwendigerweise maßstabsgetreu dargestellt sind und die deshalb nicht so ausgelegt werden können, daß sie den Umfang der Erfindung begrenzen, wird die Erfindung mit höherer Genauigkeit und im Detail durch die Verwendung der nachfolgenden Zeichnungen beschrieben und erläutert:
  • 1 ist eine Draufsicht auf einen Querschnitt einer Halbleiterstruktur, die eine Stufe der Herstellung einer Ausführungsform der vorliegenden Erfindung zeigt;
  • 2 ist eine Draufsicht auf einen Querschnitt der Halbleiterstruktur, die in 1 dargestellt ist, nachdem ein weiteres Verarbeiten durchgeführt worden ist;
  • 3 ist eine Draufsicht auf einen Querschnitt der Halbleiterstruktur, die in 2 dargestellt ist, nachdem ein weiteres Verarbeiten durchgeführt worden ist;
  • 4 ist eine Draufsicht auf einen Querschnitt der Halbleiterstruktur, die in 3 dargestellt ist, nachdem ein weiteres Verarbeiten durchgeführt worden ist;
  • 5 ist eine Draufsicht auf einen Querschnitt einer polymeren Kreuzpunkt-Speicherzelle, die die Halbleiterstruktur darstellt, die in 2 dargestellt ist, nach einem weiteren Verarbeiten;
  • 6 ist einen Draufsicht auf einen Querschnitt einer polymeren Kreuzungspunkt-Speicherzelle, bei der es sich um die Halbleiterstruktur handelt, die in 4 dargestellt ist, nachdem sie weiter verarbeitet worden ist;
  • 7 ist ein Flußdiagramm, das die Ausführungsformen des Verfahrens beschreibt;
  • 8 ist eine Seitenansicht eines Speichersystems gemäß einer Ausführungsform der vorliegenden Erfindung.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • Die vorliegende Erfindung bezieht sich auf eine ferroelektrische polymere Speichervorrichtung, die eine ferroelektrische Polymerstruktur umfaßt, die zwischen einer Anordnung von Elektroden angeordnet ist, die eine elektrische Signalgebung über die ferroelektrische Polymerstruktur erzielen. Im Wissen der ferromagnetischen Eigenschaften solcher Polymere haben sich die Erfinder den Vorteil der Möglichkeiten zunutze gemacht, die ferromagnetischen Polymermoleküle als Datenspeichervorrichtung zu orientieren.
  • Die ferroelektrische polymere Speichervorrichtung kann als Kreuzungspunkt-Matrix-Polymer-Speicherstruktur bezeichnet werden. Aufgrund der mechanisch und thermisch sensitiven Natur der Ausführungsformen mit einer ferroelektrischen Polymerzusammensetzung bezieht sich die vorliegende Erfindung auf Lösungen zur Oberflächenbearbeitung für die Polymer-Speicherstrukturen.
  • Die Kreuzungspunkt-Matrix-Polymer-Speicherstruktur umfaßt eine erste Elektrode. Ein Schutzfilm kann auf der ersten Elektrode aufgebracht sein. Eine ferroelektrische Polymerstruktur wird über dem Schutzfilm und dem Substrat angeordnet. Eine zweite Elektrode und ein zweiter Schutzfilm sind in einer Kreuzungsanordnung zur ersten Elektrode und zum ersten Schutzfilm angeordnet.
  • Die nachfolgende Beschreibung umfaßt Begriffe wie "oberer", "unterer", "erster", "zweiter" etc., die nur zur Verdeutlichung verwendet werden und die nicht als einschränkend ausgelegt werden können. Die Ausführungformen einer Vorrichtung oder eines Gegenstandes der vorliegenden Erfindung, die hier beschrieben wird, kann in einer Vielzahl von Positionen und Ausrichtungen hergestellt, verwendet oder transportiert werden.
  • Es wird nun auf die Zeichnungen Bezug genommen, wobei ähnliche Strukturen mit gleichen Bezugszeichen versehen werden. Um die Strukturen der vorliegenden Erfindung möglichst deutlich zu machen, sind die nachfolgenden Zeichnungen diagrammartige Darstellungen von integrierten Schaltkreisstrukturen. Daher kann die tatsächliche Erscheinung der hergestellten Strukturen, zum Beispiel in einer Mikrophotografie, unterschiedlich aussehen, obwohl sie nach wie vor die wesentlichen Strukturen der vorliegenden Erfindung beinhalten. Darüber hinaus zeigen die Zeichnungen nur Strukturen, die erforderlich sind, um die vorliegende Erfindung zu verstehen. Zusätzliche, im Stand der Technik bekannte Strukturen, sind nicht eingefügt worden, um die Klarheit der Zeichnungen beizubehalten.
  • 1 ist eine Draufsicht auf einen Querschnitt einer Speicherstruktur 10 während der Herstellung eines Speichers aus einem ferroelektrischen Polymer (FEP) gemäß eine Ausführungsform. Es ist ein Substrat 12 dargestellt, das mit einer Maske 14 versehen ist und wobei eine Vertiefung 16 durch die Maske 14 in das Substrat 12 eingebracht worden ist. Die Vertiefung 16 ist hergestellt worden, um einen erste oder eine untere Elektrode 18 aufzunehmen, wie es in 2 dargestellt ist. Die erste Elektrode 18 kann mittels einer Gasphasenabscheidung nach chemischem Verfahren (chemical vapor deposition, CVD) aus jedem Material hergestellt werden, das als elektrischer Leiter geeignet ist, in Übereinstimmungen mit elektrischen Leitern, die im Stand der Technik bekannt sind. Bei einer Ausführungsform besteht die erste Elektrode 18 aus einem Aluminiummaterial. Bei einer Ausführungsform besteht die erste Elektrode 18 aus Kupfer oder aus einem Kupferlegierungsmaterial. Die Dicke der ersten Elektrode 18 (und der zweiten Elektrode 34, die in 5 dargestellt ist) kann abhängig sein von der speziellen Lithographie und den Konstruktionsvorschriften. 2 zeigt auch ein äußeres Elektrodematerial 18' oberhalb und auf der Maske 14, die nachfolgend beide entfernt werden.
  • Bei einer Ausführungsform kann eine selbstausrichtende Struktur gebildet werden, indem anfänglich eine erste Elektrode 18 durch ein PVD-Verfahren (physical vapor deposition) deponiert wird, wie es in 2 gezeigt ist. Die erste Elektrode kann aus jeglichem Material hergestellt sein, das als elektrischer Leiter gemäß dem, was im Stand der Technik bekannt ist, geeignet ist. Die erste Elektrode 18, wenn sie mittels PVD hergestellt ist, kann in einer eingestellten bzw. parallel ausgerichteten Art ausgeführt sein, so daß sie wenig oder gar keinen Kontakt mit den Seitenwänden 20 oberhalb einer oberen Oberfläche der ersten Elektrode 18 in der Ausnehmung 16 aufweist. Ein gerichtetes PVD-Verfahren (collimated PVD) wird einen Kontakt des Elektrodenmaterials mit den Seitenwänden 20 oberhalb der oberen Oberfläche von dem, was deponiert ist, vermeiden, wenn das Verhältnis des Collimators so eingestellt ist, daß es dem Verhältnis der Ausnehmung 16 entspricht oder dieses übersteigt. Die Maske 14 kann sowohl zum Einbringen der Ausnehmung 16 als auch zum Bilden der ersten Elektrode 18 aus dem Substrat 12 verbleiben. Nach dem Herstellen der ersten Elektrode 18 mittels PVD kann die Maske 14 mit bekannten Techniken entfernt werden, wie zum Beispiel Naßablösen oder Veraschen der Maske oder Spülen des Substrats. Demgemäß kann das äußere Elektrodenmaterial 18', das in 2 auf der Maske 14 gezeigt ist, mit Maskenentferntechniken entfernt werden.
  • 3 zeigt die Speicherstruktur 10 nach einem weiteren Verarbeiten, so daß eine selbstausgerichtete Elektrodenstruktur gebildet wird. Eine Schutzschicht 22 ist über dem Substrat 12 und der ersten Elektrode 18 ausgebildet. Die Schutzschicht 22 kann mittels CVD oder PVD gebildet werden, so daß ein Kontakt an den Seitenwänden 20 der Ausnehmung 16 erzielt wird. CVD und PVD Bedingungen sind im Stand der Technik bekannt, und werden häufig durch die spezielle Anwendung, das zu deponierende Material und die thermischen Vorgaben des herzustellenden Gegenstandes vorgegeben. Bei einer Ausführungsform wird eine Gasphasenabscheidung in atomarer Schicht (atomic layer chemical vapor deposition, ALCVD) gemäß bekannter Technik verwendet, um die Schutzschicht 22 auszubilden.
  • Bei der Schutzschicht 22 kann es sich um ein Metall, ein hochschmelzendes Metall oder um eine Legierung aus einem Metall oder einem hochschmelzendne Metall handeln. Auch kann es sich bei der Schutzschicht 22 um ein Nitrid, ein Oxid oder ein Carbid des Metalls, des hochschmelzenden Metalls oder um eine entsprechende Legierung handeln. Darüber hinaus können auch Kombinationen der oben genannten Materialien ausgewählt werden, um zum Beispiel eine zusammengesetzte Schutzschicht herzustellen. Eine Ausführungsform einer Schutzschicht 22 umfaßt eine Titan-Nitrid-Schicht. Eine andere Auführungsform umfaßt einen Titan-Oxid-Schicht. Weitere Details der Schutzschicht 22, im Hinblick auf Materialausführungen, sind hierin beschrieben.
  • 4 zeigt die Speicherstruktur 10 nach einer weiteren Verarbeitung. Die Schutzschicht 22 ist im Hinblick auf ihr vertikales Profil reduziert worden, so daß ein erster oder unterer Schutzfilm 24 über der ersten Elektrode 18 verbleibt. Das Reduzieren des vertikalen Profils kann mittels mechanischen Polierens, chemisch-mechanischen Polierens (CMP), chemischen Rückatzens oder ähnlichem durchgeführt werden. Bei einer Ausführungsform wird ein CMP mit einer chemischen Formulierung durchgeführt, die selektiv für das Substrat 12 ist, obwohl eine geringfügige Verminderung des vertikalen Profils in der Z-Richtung erlaubt ist. Dement sprechend wird eines Damaszenerstruktur des Substrats 12, der ersten Elektrode 18 und des ersten Schutzfilms 24 gebildet.
  • Der erste Schutzfilm 24 kann aus einem Material hergestellt sein, das aus den folgenden Materialien ausgewählt ist: Metalle, hochschmelzende Metalle, deren Legierungen, deren Nitride, Oxide, Carbide und Kombinationen hiervon. Bei einer Ausführungsform kann der Schutzfilm 24 aus einem Metall, wie zum Beispiel Aluminium bestehen. Bei einer anderen Ausführungsform kann der erste Schutzfilm 24 aus einem hochschmelzenden Metall, wie zum Beispiel Titan, einem hochschmelzenden Metall-Nitrid, wie zum Titan-Nitrid (TiN), oder einem hochschmelzenden Metall-Oxid, wie zum Beispiel Titandioxid (TiO2), entweder in der Rutil-Phase oder in der Anatas-Phase bestehen.
  • Andere hochschmelzende Metalle können Titan, Zirkonium, Hafnium oder ähnliches umfassen. Andere hochschmelzende Metalle können Kobalt oder ähnliches umfassen. Weitere hochschmelzende Metalle können Chrom, Molybdän, Wolfram oder ähnliches umfassen. Ferner können die hochschmelzenden Metalle Scandium, Yttrium, Lanthan, Zerium oder ähnliches umfassen.
  • Bei einer Ausführungsform ist der erste Schutzfilm 24 mittels CVD, PVD oder ALCVD von TiN oder TiO2 hergestellt. Der erste Schutzfilm 24 kann in einem Dickenbereich von etwa 10 Nanometern (nm) bis etwa 100 nm, bevorzugt von etwa 20 nm bis etwa 50 nm liegen. Mit der Ausbildung eines ersten Schutzfilms 24 ist die Speicherstruktur 10 vorbereitet, eine FEP Struktur über dem Substrat 12 aufzunehmen.
  • 5 zeigt die Speicherstruktur 10 nach einem weiteren Verarbeiten. Bei einer Ausführungsform wird eine erste oder untere FEP Schicht 26 über dem Substrat 12 und dem ersten Schutzfilm 24 mittels einer Langmuir-Blodgett Depositionstechnik aufgebracht. Die Langmuir-Blodgett (L-B) Depositionstechnik ist im Stand der Technik gut bekannt. Sie umfaßt üblicherweise ein Verfahren, das bei Umgebungstemperatur durchgeführt wird, bei dem das Substrat in einen Behälter getaucht wird, der flüssiges Material umfaßt, das sich während des Eintauchens an dem Substrat ablagern wird. Danach wird eine sein-on FEP Schicht 28 über und auf der ersten FEP Schicht 26 ausgebildet. Die sein-on FEP Schicht 28 kann durch Deponieren des FEP Materials als Flüssigkeit in einem puddle prime auf dem Substrat für eine Zeitdauer von etwa 5 bis 25 Sekunden und durch ein Drehen des Substrats 12 in einem Rota tionsbereich von etwa 300 Umdrehungen pro Minute (rpm) bis 6000 rpm und über einen Zeitbereich von etwa 5 Sekunden bis etwa 20 Sekunden gebildet werden.
  • Nach dem Ausbilden der sein-on FEP Schicht 28 wird eine zweite oder obere FEP Schicht 30 über und auf der sein-on FEP Schicht 28 mittels L-B Depositionstechnik gebildet. Das Bilden der ersten und der zweiten FEP Schicht 26 und 28 stellt entsprechend eine Oberflächengestaltung der sein-on FEP Schicht 28 dar, die eine Beschädigung an der Schnittstelle zwischen der FEP Struktur 38 und der ersten und zweiten Elektrode 18 und 34 verhindern kann. Mit anderen Worten unterstützt in den Fällen, in denen eine sein-on FEP Schicht 28 eine Isolation von den Elektroden erfordert, um eine Beschädigung zu verhindern, eine Oberflächengestaltung bzw. eine Oberflächentechnik, die wenigstens eine der ersten oder zweiten FEP Schichten 26 und 28 bildet, die bevorzugte Isolation zu erreichen. Zusätzlich kann die vertikale Dicke der FEP Schichten 26 und 28 so ausgewählt werden, daß sie in einem Bereich von etwa 4,5 Å bis etwa 45 Å liegt. Bei einer Ausführungsform liegt die Dicke bei etwa 5 Molekularschichten oder bei 23 Å.
  • Unterschiedliche Polymere können verwendet werden, um die erste und die zweite FEP Schicht 26 und 28 zu bilden. Bei einer Ausführungsform werden die FEP Schichten 26 und 28 aus den folgenden Materialen ausgwählt: Polyvinyl und Polyethylenfluoride, Copolymere hiervon und Kombinationen dieser. Bei einer anderen Ausführungsform sind die FEP Schichten 26 und 30 aus den folgenden Schichten ausgewählt: Polyvinyl und Polyethylenchloride, Copolymere und hiervon und Kombinationen dieser. Bei einer anderen Ausführungsform sind die FEP Schichten 26 und 30 aus den folgenden Materialien ausgewählt: Polyacrylnitrile, Copolymere dieser und Kombinationen hiervon. Bei einer anderen Ausführungsform bestehen die FEP Schichten 26 und 28 aus Polyamiden, Copolymeren hiervon oder Kombinationen hiervon. Andere Ausführungsformen können Kombinationen der oben genannten Möglichkeiten umfassen, die unterschiedliche Typen betreffen, wie zum Beispiel Polyfluoride und Polyamide oder Polyfluoride und Polyacrylnitrile.
  • Bei einer Ausführungsform handelt es sich bei den ersten und zweiten FEP Schichten 26, 30 um L-B deponierte Polymere, die aus den folgenden Materialien oder Kombinationen davon ausgewählt sind: (CH2-CF2)n, (CHF-CF2)n , (CF2-CF2)n, (CH2-CF2)n-(CHF-CF2)m Copolymer, und Kombinationen hiervon. Das Co polymer von (CH2-CF2)n-(CHF-CF2)m kann als P(VDF-TrFE) oder als Polyvinyliden Fluorid-Trifluorethylen bezeichnet werden. Bei einer besonderen Ausführungsform handelt es sich bei der ersten und der zweiten FEP Schicht 26, 30 um Copolymere aus (CH2-CF2)n-(CHF-CF2)m, wobei n und m 1 ergeben und wobei n in einem Bereich von etwa 0,6 bis etwa 0,9, bevorzugt zwischen etwa 0,7 und etwa 0,8, und insbesondere bevorzugt bei etwa 0,75 liegt.
  • Es kann bevorzugt sein, kristalline ferroelektrische Polymere der ersten und der zweiten Schicht 26, 30 zu bilden. Unter "kristallin" kann verstanden werden, daß die L-B Depositionstechnik ein Polymer bilden kann, bei dem es sich um eine hochgeordnete Struktur gemäß dem Miller-Bravais Index Gittersystems oder ähnlichem handelt, wobei im wesentlichen eine Molekularschicht bzw. Monoschicht ursprünglich geformt wird. Bei einer Ausführungsform kann die Bildung einer mononmolekularen Schicht eines P(VDF-TrFE) Copolymers ein vertikales Profil von etwa 4,5 Å aufweisen.
  • Die meisten polymeren Systeme werden ein gewisses Ausmaß an Ataktivität aufweisen, wobei jedoch die L-B Technik im wesentlichen isotaktische Polymerfilme erzeugt. In den Fällen, in denen ein Copolymer mittels der L-B Depositionstechnik hergestellt wird, wird der Film weiter von der Isotaktivität entfernt sein als bei einem Monomer unter ähnlichen Depositionsbedingungen. Bei einigen Situationen kann ein syndiotaktischer Film hergestellt werden, auch wenn funktionale Gruppen in dem Polymer oder in dem Copolymerfilm größer ausgebildet sind als andere. Auf gleiche Weise kann ein syndiotaktisches Copolymer mittels der L-B Depositionstechnik erzielt werden, aber dieses Copolymer wird auch in Richtung Ataktivität tendieren, abhängig davon, ob der Copolymerfilm ein zufälliges, ein reguläres, ein Block- oder ein Pfropfpolymer bildet.
  • Die kristalline Struktur kann anfangen, von einer hochgeordneten (isotaktischen oder syndiotaktischen) Gitterstruktur abzuweichen, wenn mehrere Monoschichten einer FEP Struktur der L-B Depositionstechnik gebildet werden. Bei einer Ausführungsform wird eine 5-Monoschichtenstruktur ausgebildet. Bei einer anderen Ausführungsform wird eine 10-Monoschichtenstruktur gebildet. Dementsprechend werden an Stelle einer hochgeordneten monokristallinen Gitterstruktur Lamellen oder Monoschichten oder Monoschichtengruppen gebildet, die einige Dislokationen an den Lamellenschnittstellen aufweisen. Die kristalline Struktur einer 5- oder 10-Monolayerstruktur kann verglichen werden mit einer hypothetischen hochgeordneten 5- oder 10-Monoschichtstruktur, in einem Bereich von etwa 20% Kri stallinität bis zu etwa 80% Kristallinität. Bei einer Ausführungsform liegt der geordnete Anteil der Kristallinität (Anteil der Isotaktivität oder Syniotaktivität) in der FEP Struktur in einem Bereich von etwa einem Drittel bis etwa zwei Drittel, bevorzugt größer als in etwa die Hälfte der Lamellenstruktur, bis zu und einschließlich etwa 95% Kristallinität. Der geordnete Anteil der kristallinen Struktur kann durch Diagnosetechniken, wie zum Beispiel mittels eines Abtastelektronenmikroskops, durch Röntgenbeugungsanalyse oder ähnliches, quantifiziert werden. Unter streng kontrollierten Betriebsbedingungen kann die Kristallinität bis zu 95% für 5- und 10-Monolayerstrukturen und für Strukturen zwischen diesen Monolayeranzahlen betragen.
  • Die sein-on FEP Schicht 28, die zwischen den Schichten 26 und 30 angeordnet ist, kann auf ähnliche Weise durch jedes der Polymere, Copolymere, Kombinationen und Verhältnisse zwischen diesen hergestellt werden, wie sie in dieser Offenbarung dargelegt sind. Die Dicke der sein-on FEP Schicht 28 kann in einem Bereich von etwa 500 Å bis etwa 2000 Å liegen, bevorzugt von etwa 600 Å bis etwa 1500 Å, und insbesondere bevorzugt von etwa 700 Å bis etwa 1000 Å.
  • 5 stellt auch ein weiteres Verarbeiten dar, bei dem ein zweiter oder ein oberer Schutzfilm 32 und eine zweite oder eine obere Elektrode 34 in einer Anordnung aufgebracht ist, die als "Kreuzpunkt" 36 Anordnung (cross point array) bezeichnet werden kann, die die FEP Struktur 28 zwischen der ersten Elektrode 18 und der zweiten Elektrode 34 darstellt bzw. offenlegt. Mit anderen Worten stellt der Kreuzpunkt 36 oder die Projektion der Breite W der ersten Elektrode 18 nach oben auf die zweite Elektrode 34 einen Bereich der FEP Struktur 38 dar, der in etwa äquivalent ist zu dem Quadrat der Breite W ist, falls die zweite Elektrode 34 auch eine Breite in etwa von der Breite W aufweist. Der Bereich der FEP Struktur 38, der innerhalb der projizierten Bereiches liegt, kann insbesondere geeignet dazu sein, daß auf ihn geschrieben bzw. von ihm als einer Ausführungsform eines Speicherelementes gelesen wird.
  • Der Kreuzpunkt 36 der Speicherstruktur 10 kann einen Dimension in der X-Richtung aufweisen, die abhängig sein kann von einer bestimmten Maskentechnologie mit Minimaleigenschaft. Zum Beispiel können Lithographieverfahrensflüsse eine minimale Eigenschaft haben, die 0,25 Mikrometer (mikron), 0,18 Mikrometer, 0,13 Mirkometer und 0,11 Mirkometer betragen. Andere Minimaleigenschaften, die in Zukunft erzielt werden können, sind ebenfalls anwendbar auf die vorliegende Erfindung. Wie hierin beschrieben, kann die Dicke des zwei ten Schutzfilms 32 in Z-Richtung und der ersten Elektrode 34 denen des ersten Schutzfilms 24 und der ersten Elektrode 18 entsprechen.
  • 6 zeigt eine andere Ausführungsform der vorliegenden Erfindung. Bei einer Ausführungsform ist die einkristalline FEP Schicht 126 mittels einer L-B Technik gebildet, wie sie im Stand der Technik bekannt ist.
  • Wie in 6 gezeigt, umfaßt eine Speicherstruktur 110 ein Substrat 112 und eine Vertiefung 116, die eine erste oder untere Elektrode 118 umfaßt, die innerhalb von Seitenwänden 120 der Vertiefung 116 angeordnet ist, sowie einen ersten Schutzfilm 124, der innerhalb der Seitenwände 120 einer Vertiefung 116 angeordnet ist. Eine einzelne, kristalline FEP Schicht 126 ist über und auf dem Substrat 112 und dem ersten Schutzfilm 124 angeordnet. Über und auf der kristallinen FEP Schicht 126 ist ein zweiter Schutzfilm 132 angeordnet. Dementsprechend ist über und auf dem zweiten Schutzfilm 132 eine zweite oder obere Elektrode 134 angeordnet. Der Kreuzpunkt 136, der durch einen Bereich definiert wird, der in etwa dem Quadrat der Breite W entspricht, liegt zwischen der ersten Elektrode 118 und der zweiten Elektrode 134. Der Kreuzpunkt 136 umfaßt eine Signalschnittstelle zur Datenspeicherung gemäß einer Ausführungsform. Eine kristalline FEP Struktur 138 wird daher außerhalb einer einzelnen FEP Schicht 126 gebildet. Das Ausmaß der Kristallinität kann in einem Bereich von etwa 20% bis etwa 95% liegen und kann, innerhalb dieses Bereichs, bevorzugt über die Hälfte betragen.
  • Im Vergleich zu einer mehrschichtigen Struktur, wie zum Beispiel der FEP Struktur 38, die in 5 dargestellt ist, liegen bei dieser Ausführungsform einige Vorteile. Obwohl eine einzelne, ungefähr 4,5 Å dicke Schicht, eine etwa 45 Å dicke Schicht oder das Doppelte, d. h. eine etwa 90 Å dicke Schicht in diesem Falle nicht ausreichend dick genug sein mag, um merkbare Schäden an dem Polymer/Elektroden Schnittstelle während der ALCVD des zweiten Schutzfilms 32 zu vermeiden, kann eine dickere Schicht durch zusätzliche Verarbeitungszeit erzeugt werden.
  • Eine zusätzliche Verarbeitungszeit kann aus einem Kompromiß für einen einzelne kristalline ferroelektrische Polymerschicht 126 resultieren, die dünner sein kann als die ferroelektrische Polymerstruktur 38, die in 5 dargestellt ist. Der Kompromiß kann jedoch darin liegen, daß die Depositionszeit während des Bildens einer einzelnen FEP Schicht mittels der L-B Depositionstechnik verlängert werden kann, so daß die gesamte Verarbeitungszeit eingeschlossen wird, die vorher benötigt worden war, um die ferroelektrische Polymerstruktur 38 zu bilden, wie in 5 dargestellt ist.
  • Daher kann die nachfolgende Verarbeitungszeit, die anderenfalls für die Oberflächengestaltung einer mehrschichtigen FEP Struktur, wie sie in 5 dargestellt ist, verwendet worden wäre, dazu eingesetzt werden, die kristalline FEP Struktur 138 zu bilden, die in 6 dargestellt ist: set-up, Deposition, und Abschaltzeit für die erste FEP Schicht 26, set-up, sein-on, Aushärten und shut-down Zeit für die FEP Schicht 28, und set-up, Deposition und shut-down Zeit für die zweite FEP Schicht 30. Dementsprechend kann die Dicke einer einzelnen, kristallinen FEP Schicht in einem Bereich von etwa 100 Å bis etwa 2000 Å oder größer sein, abhängig nur von den Herstellungsregeln für einen bestimmte Anwendung. Andere Dicken können in einem Bereich von etwa 200 Å bis etwa 1500 Å liegen. Weitere Dicken können in einem Bereich von etwa 300 Å bis etwa 1000 Å liegen.
  • Bei einer anderen Ausführungsform kann eine sein-on FEP Schicht auch als alleinstehende FEP Struktur dienen, ähnlich zu dem, was in 6 als eine einzelne, kristalline FEP Struktur 138 dargestellt ist. Der einzige Unterschied von dem, was in 6 dargestellt ist, ist, daß die Struktur 138 eine sein-on Schicht anstelle einer L-B Depositionsschicht ist. Es soll angemerkt werden, daß der Grad der Kristallinität einer solchen sein-on FEP Struktur 138 geringer sein kann als der Grad der Kristallinität einer kristallinen FEP Struktur 138, die mittels L-B Deposition hergestellt ist. Es ist jedoch bevorzugt, daß die sein-on Schicht wenigstens zur Hälfte kristallin ist.
  • Die Dicken einer sein-on FEP Struktur 138, die ausgewählt werden kann, kann in einem Bereich von etwa 300 Å bis etwa 2000 Å oder sogar darüber liegen. Bei dieser sein-on Ausführungsform kann die Oberflächengestaltung der FEP Struktur als ALCVD Formation des ersten und des zweiten Schutzfilms 124 und 132 entsprechend durchgeführt werden, sowie durch die Verwendung von PVD für die zweite Elektrode 134.
  • Die nachfolgende Diskussion bzw. Erläuterung kann auf die Strukturen angewendet werden, die sowohl in der 5 als auch in der 6 dargestellt sind. Die Schutzfilme 24 und 32 oder 124 und 132 werden bevorzugt mittels ALCVD gemäß dem Stand der Technik hergestellt. Obwohl eine CVD der zweiten Elektrode 34 oder 134 aufgrund der physischen kontakt- und temperatursensitiven Natur der FEP Struktur 38 oder 138 nicht bevorzugt ist, kann einen ALCVD der Schutzfilme 24, 32 oder 124, 132 aufgrund der geringeren Verarbeitungstemperaturen, die bei ALCVD erforderlich sind, durchgeführt werden. Nach dem Ausbilden der zweiten Schutzfilme 32, 132, werden zweite Elektroden 34, 134 mittels PVD unter Bedingungen hergestellt, die im wesentlichen nicht die FEP Strukturen 38, 138 beschädigen.
  • 7 zeigt eine Ausführungsform eines Verfahrensverlaufs, der die Herstellung einer Speicherzelle einer FEP Struktur beschreibt, und der die Oberflächenbearbeitung bzw. Oberflächengestaltung der FEP Struktur bzw. Strukturen beschreibt. Ein Verfahren 700 umfaßt verschiedene Alternativen für den Verfahrensablauf. Zuerst beginnt der Prozeß 700 durch Ausbilden 710 einer ersten Elektrode auf einem Substrat. Bei dem Substrat kann es sich um Silizium handeln, mit logischen oder anderen Strukturen, wie zum Beispiel einem eingebetteten Speicher. Die Logikstruktur und/oder der eingebettete Speicher können weitere Strukturen umfassen, wie zum Beispiel n-dotiertes Metalloxid-Silizium (n-MOS), p-dotiertes MOS (p-MOS), MOS mit komplementären Ausgängen (CMOS), bipolares CMOS (BiCMOS) und andere. Bei dem Substrat kann es sich auch um einen Prozessor handeln, der einen Zeilen- und Spalten-adressierende Kommunikation an einer Peripherie ermöglicht. Wie hierin beschrieben, kann das Substrat auch eine Struktur aus einem Fieberglas-Harz (FR) umfassen.
  • Auf dem Substrat können die erfindungsgemäßen Ausführungsformen in Kontakt mit einer ersten und einer zweiten Elektrode an der Peripherie angeordnet werden. Nach dem Ausbilden 710 der ersten Elektrode, setzt sich der Verfahrensverlauf mit dem Ausbilden 720 eines ersten Schutzfilmes fort, wie hierin beschrieben. Danach können unterschiedliche Ausführungsformen des Herstellungsverfahrens folgen, wie nachfolgend beschrieben ist. Bei einer Ausführungsform wird eine L-B Deposition 730 einer ersten FEP Schicht durchgeführt. Nachfolgen wird eine sein-on FEP Schicht über und auf der ersten FEP Schicht gebildet (Schritt 732). Nachfolgend wird eine zweite FEP Schicht gemäß der L-B Technik deponiert (Schritt 734).
  • Bei einer anderen Ausführungsform des Verfahrensablaufs, wie er hierin beschrieben ist, wird eine einzelne, kristalline L-B Deposition 740 durchgeführt, um die kristalline FEP Schicht 126 zu bilden, wie es in 6 dargestellt ist, die einer kristallinen FEP Struktur 138 entspricht. Die L-B Deposition kann, obwohl sie langsamer ist, als die sein-on Deposition, um eine bevorzugte Dicke zu erreichen, eine Dicke von einem bis etwa 1000 Schichten oder mehr bilden. Bei einer anderen Ausführungsform des Verfahrensablaufes, wie er hierin beschrieben ist, wird eine einzelne sein-on FEP Schicht gebildet (Schritt 750), was zu einer FEP Struktur führt, wie sie hierin beschrieben ist.
  • Nach dem Ausbilden einer FEP Struktur kann der Verfahrensablauf durch Bilden 760 eines zweiten Schutzfilmes in einer Struktur fortfahren, die mit einer zweiten Elektrode ausgerichtet ist. Wie hierin beschrieben ist, kann der zweite Schutzfilm unter ALCVD Bedingungen gebildet werden, die im wesentlichen nicht die Integrität der FEP Struktur beeinflussen. Nachfolgend wird eine zweite Elektrode über und auf dem zweiten Schutzfilm gebildet (Schritt 770).
  • Eine Grenzflächenbeschädigung der FEP Struktur kann nur während des Bildens des zweiten Schutzfilms signifikant sein. Gemäß eines Verfahrensablaufes zur Oberflächengestaltung kann auf der L-B Depositionsschritt 730 verzichtet werden. Dementsprechend wird der Verfahrensablauf vom Ausbilden 710 einer unteren Elektrode, dem Ausbilden 720 eines unteren Schutzfilmes, dem sein-on Ausbilden 732 einer FEP Schicht, der L-B Deposition 734 einer oberen, kristallinen FEP Schicht, dem Ausbilden 760 eines oberen Schutzfilms zu dem Ausbilden 770 einer unteren Elektrode fortschreiten. Gemäß dieser Ausführungsform können Prozeßschritte ausgelassen werden, wenn diese nicht benötigt werden.
  • Der Speichergegenstand der vorliegenden Erfindung kann in einem Speichersystem Anwendung finden. 8 stellt eine Seitenansicht eines Teils eines Speichersystems 800 dar, welches in einen Host (nicht gezeigt) eingesetzt ist, gemäß einer Ausführungsform der vorliegenden Erfindung. Das Speichersystem 800 neben dem Host (nicht gezeigt) kann einen Speichergegenstand 810 umfassen, der auf einem Substrat 812 angeordnet ist, bei dem es sich um ein Mikroprozessorsilizium oder ähnliches handelt. Alternativ kann es sich bei dem Substrat 812 um eine Platte handeln, wie zum Beispiel eine Fieberglas-Harz (FR) Karte oder eine Hauptplatine, die eine übliche Form umfaßt, bezeichnet als FR4.
  • In 8 ist das Substrat 812 als Mirkoprozessorsilizium dargestellt, das Logikschaltkreise enthalten kann. Eine physischen Schnittstelle 814 für einen Host ist ebenfalls in 8 dargestellt. Bei einer Ausführungsform kann die physische Schnittstelle 814 ein duales inline lead-frame Paket, das auf einer Hauptplatine angeordnet ist, eine Erweiterungskarte und einer Platine für einen anwendungsspezifischen integrierten Schaltkreis (ASIC) oder ähnliches umfassen. Eine Signalschnittstelle 816A, 816B ist ebenfalls in 8 gezeigt. Bei dieser Ausführungsform kann es sich bei der Signalschnittstelle 816A um einen Verbindungsanschluß handeln, der von dem Speichergegenstand 810 zu Paketstrukturen der physischen Schnittstelle 814 führt. Die Signalschnittstelle 816B kann auch einen lead frame umfassen, wie zum Beispiel für ein duales in-line Paket. Andere Ausführungsformen einer Signalschnittstelle können optische Schnittstellen umfassen, wie zum Beispiel Wellenleiter und räumliche Sende/Empfangs-Vorrichtungen.
  • Der Datenspeicherbereich des erfindungsgemäßen Speichersystems 800 kann den Speichergegenstand 810 umfassen, der auf dem Substrat 812 angeordnet ist. Wie hierin beschrieben kann der Speichergegenstand 810 eine erste Elektrode umfassen, die auf einem Substrat angeordnet ist, eine FEP Struktur und eine zweite Elektrode, wie hierin beschrieben. Darüber hinaus kann der Speichergegenstand 810 erste und zweite kristalline FEP Filme umfassen, wie sie hierin als Lösung für die Oberflächengestaltung beschrieben sind, um eine Beschädigung an der Elektroden-FEP Schnittstelle zu verhindern. Weitere spezielle Ausführungsformen des erfindungsgemäßen Speichersystems, wie es hierin beschrieben ist, können realisiert werden.
  • Niedrige Betriebsspannungen sind bevorzugt und durch die Ausführungsformen der vorliegenden Erfindung realisiert. Gemäß einer Ausführungsform liegt die Schaltspannung in einem Bereich von etwa 0,5 V bis weniger als etwa 9 V, und bevorzugt in einem Bereich von etwa 0,5 V bis etwa 5 V. Diese Spannung kann sich sowohl auf das löschende Leseverfahren als auch auf das Schreibverfahren gemäß einer vorliegenden Erfindung beziehen. Ein nichtflüchtiger Speicher, wie zum Beispiel ein flash, kann eine Ladungspumptechnologie erfordern, um eine ausreichende Spannung zu erreichen, um auf das Floating-Gate zu schreiben. Die vorliegende Erfindung umfaßt eine Niederspannungstechnologie für einen nichtflüchtigen Speicher, was die Notwendigkeit für eine Ladungspumptechnologie und andere Hochspannungs-Speichertechnologien überflüssig macht.
  • Im nachfolgenden wird ein Beispiel für ein Verfahren zum Herstellen einer Ausführungsform der vorliegenden Erfindung beschrieben. Bezug genommen wird auf die 1 bis 5. Zuerst wird ein Substrat 12 zur Verfügung gestellt, das ein Silizium für eine Logikschaltung für eine erfindungsgemäße Kreuzpunkt-Polymerspeicherstruktur umfaßt, einschließlich eines dielektrischen Materials, wie zum Beispiel Siliziumoxid. In das Substrat 12 wird eine Ausnehmung 16 geätzt, und eine erste Elektrode 18 aus PVD Aluminium wird in der Ausnehmung 16 gebildet. Eine Schutzschicht aus TiN wird mittels eines CVD-Verfahrens hergestellt. Es ist wiederum, in Abhängigkeit von den thermischen Einschränkungen, möglich, PECVD anstelle des üblicherweise höher temperierten CVD von TiN zu verwenden.
  • Nach dem Auffüllen der Vertiefung 16 mittels PECVD von TiN, um eine Schutzschicht 22 zu bilden, wird ein CMP Verfahren durchgeführt, das das Profil der Speicherstruktur 10 in Z-Richtung vermindert und die Schutzschicht 22 in einen Damaszener-Schutzfilm 24 umwandelt. Unter L-B Depositionsbedingungen wird eine erste kristalline FEP Schicht 26 in einer Dicke von etwa 5 Å bis etwa 45 Å, bevorzugt in etwa 23 Å, durch P(VDF-TrFE) gebildet. Weil die Oberflächenbearbeitung der ferroelektrischen Polymerstruktur FEP 38 nur für das Polymermaterial, das nach dem Bilden der Struktur 38 zum Verarbeiten freigelegt ist, von Bedeutung sein kann, kann die erste kristalline ferroelektrische Polymerschicht 26 auch weggelassen werden. Nachfolgend wird eine sein-on FEP Schicht 28 bis zu einer Dicke von etwa 500 Å bis etwa 2000 Å, bevorzugt bis zu einer Dicke von etwa 1000 Å, aufgebracht. Die spin-on FEP Schicht 28 kann durch Deponieren des FEP Materials als Flüssigkeit in einem puddleprime auf dem Substrat 12 für eine Zeitdauer von etwa 5 bis 25 Sekunden und durch Drehen des Substrats 12 mit einer Rotationsgeschwindigkeit von etwa 300 Umdrehungen pro Minute (rpm) bis etwa 6000 rpm und für eine Zeitbereich von etwa 5 Sekunden bis etwa 20 Sekunden gebildet werden. Die sein-on FEP Schicht 28 umfaßt ein Copolymer aus (CH2-CF2)n-(CHF-CF2)m, wobei n und m 1 ergeben und wobei n etwa 0,75 beträgt.
  • Eine zweite und obere kristalline FEP Schicht 26 ist mittels L-B Deposition bis zu einer Dicke von etwa 5 Å bis zu etwa 45 Å gebildet, bevorzugt bis etwa 23 Å durch P(VDF-TrFE). Wenn entweder eine erste oder eine zweite kristalline FEP Schicht 26, 30 vorhanden ist, umfassen die Schichten bei diesem Beispiel ein Copolymer aus (CH2-CF2)n-(CHF-CF2)m, wobei n und m 1 ergeben und wobei n etwa 0,75 beträgt.
  • Nachfolgend wird eine Maske (nicht dargestellt) in einer Kreuzpunkt-Konfiguration für die erste Elektrode 18 bereitgestellt. Das Maskenmuster exponiert eine Breite, die in etwa der Breite der ersten Elektrode entspricht. Nachfolgend wird eine TiN Schutzschicht mit einer Dicke in einem Bereich von etwa 10 nm bis etwa 100 nm unter PVD oder ALCVD Bedingungen, die bei einer Temperatur von 100° oder darunter arbeiten, hergestellt. Nachfolgend wird eine zweite Elektrode mittels eines PVD-Verfahren hergestellt, auch dies bei Betriebsbedingungen von 150°C oder darunter, um die FEP Struktur 38 zu schützen. Gemäß diesem Beispiel arbeitet die Kreuzpunkt-Matrix polymere Speicherstruktur in einem Bereich unterhalb von etwa 9 V und bevorzugt in einem Bereich von etwa 0,5 V bis 5 V. Diese Spannung kann sich sowohl auf das löschende Leseverfahren als auch auf das Schreibverfahren gemäß einer Ausführungsform beziehen.

Claims (26)

  1. Verfahren zum Herstellen einer Speichervorrichtung, das umfaßt: Ausbilden einer ersten Elektrode auf einem Substrat; Ausbilden einer ferroelektrischen Polymerstruktur über dem Substrat; Ausbilden eines oberen Schutzfilms über der ferroelektrischen Polymerstruktur mittels ALCVD oder PVD unter einer Temperatur, die niedriger ist, als die Temperatur, bei welcher der nachfolgende Schritt ausgeführt wird; und Ausbilden einer zweiten Elektrode auf dem oberen Schutzfilm.
  2. Verfahren nach Anspruch 1, wobei der obere Schutzfilm ein zweiter Schutzfilm ist und wobei das Verfahren ferner ein Ausbilden eines ersten mechanischen Schutzfilms auf der ersten Elektrode umfaßt.
  3. Verfahren nach Anspruch 2, wobei das Ausbilden eines ersten Schutzfilms auf der ersten Elektrode ferner das Ausbilden eines selbstausrichtenden ersten Schutzfilms über der ersten Elektrode umfaßt.
  4. Verfahren nach Anspruch 2, wobei das Ausbilden eines ersten Schutzfilms auf der ersten Elektrode ferner die folgenden Schritte umfaßt: Ausbildung einer Damaszenerstruktur in dem Substrat aus der ersten Elektrode und dem ersten Schutzfilm durch ein Verfahren, das ausgewählt ist aus einem der folgenden Schritte: mechanisches Polieren, chemisch-mechanisches Polieren, chemisches Rückätzen und Kombinationen hiervon.
  5. Verfahren nach Anspruch 2, wobei der erste Schutzfilm und der zweite Schutzfilm durch ein Gasabscheidungsverfahren von atomaren Schichten aus einem der folgenden Materialien hergestellt ist: Metalle, hochschmelzende Metalle, deren Legierungen, deren Nitride, Oxide und Carbide, und Kombinationen hiervon.
  6. Verfahren nach Anspruch 1, wobei das Ausbilden einer ferroelektrischen Polymerstruktur ferner umfaßt: Ausbilden einer ersten ferroelektrischen Polymerstruktur über dem Substrat; Ausbilden einer sein-on ferroelektrischen Polymerschicht über der ersten ferroelektrischen Polymerschicht; und Ausbilden einer zweiten ferroelektrischen Polymerschicht über der sein-on ferroelektrischen Polymerschicht.
  7. Verfahren nach Anspruch 1, wobei das Ausbilden einer ferroelektrischen Polymerstruktur ferner umfaßt: Langmuir-Blodgett Deposition einer ersten kristallinen ferroelektrischen Polymerschicht über dem Substrat; Ausbilden einer sein-on ferroelektrischen Polymerschicht über der ersten ferroelektrischen Polymerschicht, wobei die sein-on ferroelektrische Polymerschicht ausgewählt ist aus Polyvinyl- und Polyethylenfluoriden, Polyvinyl- und Polyethylenchloriden, Polyacrylonitrilen, Polyamiden, Copolymeren hiervon und Kombinationen hiervon; Langmuir-Blodgett Deposition einer zweiten kristallinen ferroelektrischen Polymerschicht über der sein-on Polymerschicht; und wobei die erste und die zweite kristalline ferroelektrische Polymerschicht ausgewählt sind aus Polyvinyl- und Polyethylenfluoriden, Polyvinyl- und Polyethylenchloriden, Polyacrylonitrilen, Polyamiden, Copolymeren hiervon und Kombinationen hiervon.
  8. Verfahren nach Anspruch 2, wobei das Ausbilden des ersten und des zweiten Schutzfilms durch eine Gasphasenabscheidung einer atomaren Schicht nach chemischem Verfahren (chemical vapor deposition Verfahren) eine Verbindung realisiert ist, die aus den folgenden Materialien ausgewählt ist: Titanmetal, Titanmetallegierungen, wenigstens einem Titannitrid, wenigstens einem Titancarbid, wenigstens einem Titanoxid und Kombinationen hiervon.
  9. Verfahren nach Anspruch 1, wobei das Ausbilden einer ersten Elektrode durch eine Gasphasenabscheidung nach chemischem Verfahren (chemical vapor deposition Verfahren), und das Ausbilden einer zweiten Elektrode durch eine Gasphasenabscheidung nach physikalischen Verfahren (physical vapor deposition Verfahren) durchgeführt wird.
  10. Verfahren nach Anspruch 1, wobei das Ausbilden einer ferroelektrischen Polymerstruktur über dem Substrat ferner eine Langmuir-Blodgett Deposition einer einzelnen, kristallinen ferroelektrischen Polymerschicht über dem Substrat umfaßt.
  11. Speichergegenstand, der umfaßt: eine erste Elektrode, die auf einem Substrat angeordnet ist; eine ferroelektrische Polymerstruktur, die über dem Substrat und der ersten Elektrode angeordnet ist; ein oberer Schutzfilm, der über der ferroelektrischen Polymerstruktur angeordnet ist mittels ALCVD oder PVD unter einer Temperatur, die niedriger ist als die Temperatur, bei welcher nachfolgend eine zweite Elektrode über und auf dem oberen Schutzfilm angeordnet wird; und die zweite Elektrode, die über und auf dem oberen Schutzfilm angeordnet ist.
  12. Speichergegenstand nach Anspruch 11, wobei der obere Schutzfilm ein zweiter Schutzfilm ist und das ferner einen ersten mechanischen Schutzfilm umfaßt, der auf der ersten Elektrode angeordnet ist.
  13. Speichergegenstand nach Anspruch 11, wobei die ferroelektrische Polymerstruktur ferner umfaßt: eine erste kristalline ferroelektrische Polymerschicht, die über dem Substrat angeordnet ist; eine sein-on ferroelektrische Polymerschicht, die über der ersten kristallinen ferroelektrischen Polymerschicht angeordnet ist; und eine zweite kristalline ferroelektrische Polymerschicht, die über der sein-on Polymerschicht angeordnet ist.
  14. Speichergegenstand nach Anspruch 11, wobei die ferroelektrische Polymerstruktur ferner umfaßt: eine erste kristalline ferroelektrische Polymerschicht, die über dem Substrat angeordnet ist, wobei die erste kristalline ferroelektrische Polymerschicht eine Dicke in einem Bereich von etwa 5 Å bis etwa 45 Å aufweist; eine sein-on ferroelektrische Polymerschicht, die über der ersten kristallinen ferroelektrischen Polymerschicht angeordnet ist, wobei die sein-on ferroelektrische Polymerschicht eine Dicke in einem Bereich von etwa 500 Å bis etwa 2000 Å aufweist; und eine zweite kristalline ferroelektrische Polymerschicht, die über der sein-on Polymerschicht angeordnet ist, wobei die zweite kristalline ferrroelektrische Polymerschicht eine Dicke in einem Bereich von etwa 5 Å bis etwa 45 Å aufweist.
  15. Speichergegenstand nach Anspruch 13, wobei die sein-on ferroelektrische Polymerschicht und die kristalline ferroelektrische Polymerschicht aus der gleichen Zusammensetzung hergestellt sind.
  16. Speichergegenstand nach Anspruch 11, wobei die ferroelektrische Polymerstruktur ferner umfaßt: eine erste kristalline ferroelektrische Polymerschicht, die über dem Substrat angeordnet ist; eine sein-on Polymerschicht, die über der ersten kristallinen ferroelektrischen Polymerschicht angeordnet ist; eine zweite kristalline ferroelektrische Polymerschicht, die über der sein-on Polymerschicht angeordnet ist; und wobei die Kristallinität der ersten und der zweiten ferroelektrischen Polymerschichten im Bereich von etwa einem Drittel bis zu mehr als der Hälfte liegt.
  17. Speichergegenstand nach Anspruch 11, wobei die ferroelektrische Polymerstruktur ferner eine einzelne, kristalline ferroelektrische Polymerschicht umfaßt, die über dem Substrat angeordnet ist, wobei die einzelne, ferroelektrische Polymerschicht eine Dicke im Bereich von etwa 100 Å bis etwa 2000 Å aufweist.
  18. Speichergegenstand nach Anspruch 11, wobei die ferroelektrische Polymerstruktur ferner ein Polymer umfaßt, das aus den folgenden Materialien ausgewählt ist: Polyvinyl- und Polyethylen-Fluoride, Polyvinyl- und Polyethylen-Chloride, Polyacrylonitrile, Polyamide, Copolymere hiervon und Kombinationen hiervon.
  19. Speichergegenstand nach Anspruch 11, wobei die ferroelektrische Polymerstruktur ferner ein Polymer umfaßt, das aus (CH2-CF2)n, (CHF-CF2)n, (CF2-CF2)n, (CH2-CF2)n-(CHF-CF2)m Copolymeren, und Kombinationen hiervon ausgewählt ist.
  20. Speichergegenstand nach Anspruch 11, wobei die ferroelektrische Polymerstruktur ferner ein Copolymer umfaßt, das aus dem (CH2-CF2)n-(CHF-CF2)m Copolymer ausgewählt ist, wobei m und n 1 ergeben und wobei n in einem Teilbereich von etwa 0,6 bis etwa 0,9 liegt.
  21. Speichergegenstand nach Anspruch 12, welcher die Form einer Kreuzpunkt-Matrix-Polymer-Speicherstruktur annimmt, die umfaßt: die erste Elektrode aus Aluminium oder Kupfer, die auf einem Substrat angeordnet ist; den ersten Schutzfilm aus einem hochschmelzenden Metall-Nitrid oder -Oxid, der über und auf der ersten Elektrode angeordnet ist; die ferroelektrische Polymerstruktur, die über dem Substrat und dem ersten Schutz-film angeordnet ist; den zweiten Schutzfilm aus einem hochschmelzenden Metall-Nitrid oder -Oxid, der über der ferroelektrischen Polymerstruktur angeordnet ist; und die zweite Elektrode aus Aluminium oder Kupfer, die über und auf dem zweiten Schutzfilm aus hochschmelzendem Metall-Nitrid oder -Oxid angeordnet ist.
  22. Speichergegenstand nach Anspruch 21, wobei die ferroelektrische Polymerstruktur ferner umfaßt: eine erste kristalline ferroelektrische Polymerschicht, die über dem Substrat angeordnet ist, wobei die erste kristalline ferroelektrische Polymerschicht eine Dicke in einem Bereich von etwa 5 Å bis etwa 45 Å aufweist; eine span-on ferroelektrische Polymerschicht, die über der ersten kristallinen ferroelektrischen Polymerschicht angeordnet ist, wobei die sein-on ferroelektrische Polymerschicht eine Dicke in einem Bereich von etwa 500 Å bis etwa 2000 Å aufweist; eine zweite kristalline ferroelektrische Polymerschicht, die über der sein-on Polymerschicht angeordnet ist, wobei die zweite kristalline ferroelektrische Polymerschicht eine Dicke in einem Bereich von etwa 5 Å bis etwa 45 Å aufweist; und wobei die Kristallinität der ersten und der zweiten kristallinen ferroelektrischen Polymerschicht in einem Bereich von etwa einem Drittel bis mehr als die Hälfte liegt.
  23. Speichergegenstand gemäß Anspruch 21, wobei die ferroelektrische Polymerstruktur ferner umfaßt: eine kristalline ferroelektrische Polymerschicht, die über und auf dem ersten Schutzfilm aus hochschmelzendem Metall-Nitrid oder -Oxid und unter und auf dem zweiten Schutzfilm aus hochschmelzendem Metall-Nitrid oder -Oxid angeordnet ist, wobei die kristalline ferroelektrische Polymerschicht eine Dicke in einem Bereich von etwa 100 Å bis etwa 2000 Å aufweist; und wobei der zweite Schutzfilm aus hochschmelzendem Metall Nitrid oder -Oxid über und auf der kristallinen ferroelektrischen Polymerschicht angeordnet ist.
  24. Speichergegenstand nach Anspruch 21, wobei die ferroelektrische Polymerstruktur ferner ein Polymer umfaßt, das aus (CH2-CF2)n, (CHF-CF2)n, (CF2-CF2)n, (CH2-CF2)n-(CHF-CF2)m Copolymeren, und Kombinationen hiervon ausgewählt ist.
  25. Speichergegenstand nach Anspruch 21, wobei die ferroelektrische Polymerstruktur ferner eine Copolymer umfaßt, das aus (CH2-CF2)n-(CHF-CF2)m Copolymer ausgebildet ist, wobei n und m 1 ergeben und wobei n in einem Teilbereich von etwa 0,6 bis etwa 0,9 liegt.
  26. Speichergegenstand nach Anspruch 21, wobei die ferroelektrische Polymerstruktur ferner (CH2-CF2)n in (CH2-CF2)n-(CHF-CF2)m Copolymer umfaßt, wobei n und m 1 ergeben und wobei n in einem Teilbereich von etwa 0,7 bis etwa 0,8 liegt.
DE10296984T 2001-06-29 2002-06-28 Niederspannungs- und schnittstellenbeschädigungsfreie polymere Speichervorrichtung Expired - Fee Related DE10296984B4 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/897,174 US6756620B2 (en) 2001-06-29 2001-06-29 Low-voltage and interface damage-free polymer memory device
US09/897,174 2001-06-29
PCT/US2002/020644 WO2003003377A2 (en) 2001-06-29 2002-06-28 Low-voltage and interface damage-free polymer memory device

Publications (2)

Publication Number Publication Date
DE10296984T5 DE10296984T5 (de) 2004-10-14
DE10296984B4 true DE10296984B4 (de) 2009-01-15

Family

ID=25407458

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10296984T Expired - Fee Related DE10296984B4 (de) 2001-06-29 2002-06-28 Niederspannungs- und schnittstellenbeschädigungsfreie polymere Speichervorrichtung

Country Status (7)

Country Link
US (2) US6756620B2 (de)
KR (1) KR100592605B1 (de)
CN (1) CN100416838C (de)
AU (1) AU2002345992A1 (de)
DE (1) DE10296984B4 (de)
TW (1) TW548769B (de)
WO (1) WO2003003377A2 (de)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6756620B2 (en) * 2001-06-29 2004-06-29 Intel Corporation Low-voltage and interface damage-free polymer memory device
US6624457B2 (en) * 2001-07-20 2003-09-23 Intel Corporation Stepped structure for a multi-rank, stacked polymer memory device and method of making same
US7275135B2 (en) * 2001-08-31 2007-09-25 Intel Corporation Hardware updated metadata for non-volatile mass storage cache
US7152125B2 (en) * 2001-09-25 2006-12-19 Intel Corporation Dynamic master/slave configuration for multiple expansion modules
DE10223113B4 (de) * 2002-05-21 2007-09-13 Infineon Technologies Ag Verfahren zur Herstellung einer photolithographischen Maske
US6812509B2 (en) * 2002-06-28 2004-11-02 Palo Alto Research Center Inc. Organic ferroelectric memory cells
DE10303316A1 (de) * 2003-01-28 2004-08-12 Forschungszentrum Jülich GmbH Schneller remanenter Speicher
US20050146923A1 (en) * 2003-12-24 2005-07-07 Diana Daniel C. Polymer/metal interface with multilayered diffusion barrier
JP4673557B2 (ja) * 2004-01-19 2011-04-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7205595B2 (en) * 2004-03-31 2007-04-17 Intel Corporation Polymer memory device with electron traps
US7173842B2 (en) * 2004-03-31 2007-02-06 Intel Corporation Metal heater for in situ heating and crystallization of ferroelectric polymer memory film
US7064066B1 (en) * 2004-12-07 2006-06-20 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric and a titanium carbide gate electrode
KR20060070716A (ko) * 2004-12-21 2006-06-26 한국전자통신연구원 유기 메모리 소자 및 제조 방법
NO322202B1 (no) * 2004-12-30 2006-08-28 Thin Film Electronics Asa Fremgangsmate i fremstillingen av en elektronisk innretning
CN100377868C (zh) * 2005-03-24 2008-04-02 中国科学院物理研究所 用于磁性/非磁性/磁性多层薄膜的核心复合膜及其用途
US7323418B1 (en) * 2005-04-08 2008-01-29 Spansion Llc Etch-back process for capping a polymer memory device
NO324539B1 (no) * 2005-06-14 2007-11-19 Thin Film Electronics Asa Fremgangsmate i fabrikasjonen av en ferroelektrisk minneinnretning
US20070126001A1 (en) * 2005-12-05 2007-06-07 Sung-Yool Choi Organic semiconductor device and method of fabricating the same
KR100751882B1 (ko) * 2006-01-06 2007-08-23 박철민 고분자강유전체램의 하부전극 표면 개질 방법 및 그 방법에의해 제조된 고분자강유전체램
US8226876B1 (en) * 2006-05-09 2012-07-24 The United States Of America As Represented By The Secretary Of The Navy Solid state extrusion of semi-crystalline fluoro-polymer films
KR20090059811A (ko) * 2007-12-07 2009-06-11 한국전자통신연구원 유기 메모리 소자 및 그의 제조방법
US20130001809A1 (en) * 2009-09-29 2013-01-03 Kolpak Alexie M Ferroelectric Devices including a Layer having Two or More Stable Configurations
KR20110062904A (ko) * 2009-12-04 2011-06-10 한국전자통신연구원 저항형 메모리 장치 및 그 형성 방법
CN104409626A (zh) * 2014-10-16 2015-03-11 中国科学院上海技术物理研究所 一种pvdf基高压电系数薄膜的制备方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4995705A (en) * 1986-12-17 1991-02-26 Canon Kabushiki Kaisha Device, method and apparatus for optical modulation using ferroelectric polymer liquid crystals
WO1999012170A2 (en) * 1997-08-15 1999-03-11 Thin Film Electronics Asa A ferroelectric data processing device
US6034882A (en) * 1998-11-16 2000-03-07 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US6055180A (en) * 1997-06-17 2000-04-25 Thin Film Electronics Asa Electrically addressable passive device, method for electrical addressing of the same and uses of the device and the method
WO2000042652A1 (fr) * 1999-01-12 2000-07-20 Tokyo Electron Limited Dispositif a semiconducteur et procede de fabrication
US6141309A (en) * 1995-07-10 2000-10-31 Fujitsu Limited Optical memory apparatus having a supporting base with an integral, fixed optical part mounting portion
WO2002043071A1 (en) * 2000-11-27 2002-05-30 Thin Film Electronics Asa A ferroelectric memory circuit and method for its fabrication

Family Cites Families (109)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3623038A (en) 1969-12-19 1971-11-23 Gte Sylvania Inc Pheral layer magnetic thin film element
US4538884A (en) 1981-07-10 1985-09-03 Canon Kabushiki Kaisha Electro-optical device and method of operating same
US4593456A (en) 1983-04-25 1986-06-10 Rockwell International Corporation Pyroelectric thermal detector array
JPH0828000B2 (ja) 1987-05-27 1996-03-21 株式会社リコー 強誘電性高分子光メモリ−
FR2621757A1 (fr) 1987-10-09 1989-04-14 Thomson Csf Reseau neuronal programmable a polymere ferroelectrique
US5592643A (en) 1988-12-22 1997-01-07 Framdrive Ferroelectric storage device emulating a rotating disk drive unit in acomputer system and having a parallel data interface
JP3020529B2 (ja) 1989-12-29 2000-03-15 富士通株式会社 光駆動量子化装置
US5248564A (en) 1992-12-09 1993-09-28 Bell Communications Research, Inc. C-axis perovskite thin films grown on silicon dioxide
US5438023A (en) 1994-03-11 1995-08-01 Ramtron International Corporation Passivation method and structure for a ferroelectric integrated circuit using hard ceramic materials or the like
US5426075A (en) 1994-06-15 1995-06-20 Ramtron International Corporation Method of manufacturing ferroelectric bismuth layered oxides
SE503039C2 (sv) * 1994-07-19 1996-03-11 Forskarpatent I Linkoeping Ab Elektroluminescerande anordning samt sätt att framställa denna
NO303098B1 (no) * 1995-06-23 1998-05-25 Opticom As Optisk datalagringsmedium med diffraktive optiske elementer og fremgangsmÕte til skriving og lesing av data i dette
NO952545D0 (no) * 1995-06-23 1995-06-23 Opticon As Fremgangsmåte til skriving av data i et optisk minne
NO301506B1 (no) * 1995-06-23 1997-11-03 Opticom As Fremgangsmåte ved optisk datalagring samt databærende medium
CA2225681C (en) 1995-06-28 2001-09-11 Bell Communications Research, Inc. Barrier layer for ferroelectric capacitor integrated on silicon
US6066581A (en) 1995-07-27 2000-05-23 Nortel Networks Corporation Sol-gel precursor and method for formation of ferroelectric materials for integrated circuits
NO955337D0 (no) * 1995-12-28 1995-12-28 Hans Gude Gudesen Optisk minneelement
US5777356A (en) 1996-01-03 1998-07-07 Bell Communications Research, Inc. Platinum-free ferroelectric memory cell with intermetallic barrier layer and method of making same
US5843808A (en) 1996-01-11 1998-12-01 Asat, Limited Structure and method for automated assembly of a tab grid array package
US5890016A (en) 1996-05-07 1999-03-30 Intel Corporation Hybrid computer add in device for selectively coupling to personal computer or solely to another add in device for proper functioning
JP3198113B2 (ja) * 1996-06-12 2001-08-13 オプティコム エイエスエイ 光論理素子および光論理機構
NO304859B1 (no) * 1997-06-06 1999-02-22 Opticom As Optisk logisk element og fremgangsmÕter til henholdsvis dets preparering og optiske adressering, samt anvendelse derav i en optisk logisk innretning
US5864932A (en) 1996-08-20 1999-02-02 Ramtron International Corporation Partially or completely encapsulated top electrode of a ferroelectric capacitor
DE19640211A1 (de) * 1996-09-30 1998-04-02 Siemens Ag Verfahren zur Herstellung barrierenfreier Halbleiterspeicheranordnungen
US5939775A (en) 1996-11-05 1999-08-17 Gcb Technologies, Llc Leadframe structure and process for packaging intergrated circuits
US6054331A (en) 1997-01-15 2000-04-25 Tong Yang Cement Corporation Apparatus and methods of depositing a platinum film with anti-oxidizing function over a substrate
US6115281A (en) 1997-06-09 2000-09-05 Telcordia Technologies, Inc. Methods and structures to cure the effects of hydrogen annealing on ferroelectric capacitors
NO304956B1 (no) * 1997-07-22 1999-03-08 Opticom As Elektrodeanordning uten og med et funksjonselement, samt en elektrodeinnretning dannet av elektrodeanordninger med funksjonselement og anvendelser derav
NO973993L (no) * 1997-09-01 1999-03-02 Opticom As Leseminne og leseminneinnretninger
US6324069B1 (en) 1997-10-29 2001-11-27 Hestia Technologies, Inc. Chip package with molded underfill
US6005707A (en) * 1997-11-21 1999-12-21 Lucent Technologies Inc. Optical devices comprising polymer-dispersed crystalline materials
US5927206A (en) 1997-12-22 1999-07-27 Eastman Kodak Company Ferroelectric imaging member and methods of use
NO306529B1 (no) * 1998-01-16 1999-11-15 Opticom As Transistor
AU739848B2 (en) * 1998-01-28 2001-10-18 Thin Film Electronics Asa A method for generation of electrical conducting or semiconducting structures in three dimensions and methods for erasure of the same structures
US6072718A (en) 1998-02-10 2000-06-06 International Business Machines Corporation Magnetic memory devices having multiple magnetic tunnel junctions therein
NO307360B1 (no) * 1998-02-25 2000-03-20 Thin Film Electronics Asa Flersjikts matriseadresserbar logisk innretning med flere individuelt matriseadresserbare og stablede tynnsjikt av et aktivt materiale
US6171934B1 (en) 1998-08-31 2001-01-09 Symetrix Corporation Recovery of electronic properties in process-damaged ferroelectrics by voltage-cycling
AU764850B2 (en) * 1998-12-04 2003-09-04 Thin Film Electronics Asa Scalable data processing apparatus
KR100329773B1 (ko) 1998-12-30 2002-05-09 박종섭 에프램 소자 제조 방법
US6194229B1 (en) 1999-01-08 2001-02-27 Micron Technology, Inc. Method for improving the sidewall stoichiometry of thin film capacitors
US6242935B1 (en) 1999-01-21 2001-06-05 Micron Technology, Inc. Interconnect for testing semiconductor components and method of fabrication
JP2000237952A (ja) * 1999-02-19 2000-09-05 Hitachi Ltd 研磨装置および半導体装置の製造方法
KR100313253B1 (ko) 1999-03-10 2001-11-05 노태원 반도체 메모리 셀용 적층형 페로브스카이트 강유전체 캐패시터
US6072716A (en) 1999-04-14 2000-06-06 Massachusetts Institute Of Technology Memory structures and methods of making same
EP1115156B1 (de) 1999-06-04 2009-08-26 Seiko Epson Corporation Herstellungsverfahren für eine ferroelektrische Speichervorrichtung
EP1077475A3 (de) * 1999-08-11 2003-04-02 Applied Materials, Inc. Verfahren zur Mikrobearbeitung einer Körperhölung mit mehrfachem Profil
US6541863B1 (en) * 2000-01-05 2003-04-01 Advanced Micro Devices, Inc. Semiconductor device having a reduced signal processing time and a method of fabricating the same
US6723113B1 (en) * 2000-01-19 2004-04-20 Cordis Neurovascular, Inc. Inflatable balloon catheter seal and method
JP3956190B2 (ja) 2000-01-28 2007-08-08 セイコーエプソン株式会社 強誘電体キャパシタアレイ及び強誘電体メモリの製造方法
NO312180B1 (no) * 2000-02-29 2002-04-08 Thin Film Electronics Asa Fremgangsmåte til behandling av ultratynne filmer av karbonholdige materialer
NO20001360D0 (no) * 2000-03-15 2000-03-15 Thin Film Electronics Asa Vertikale elektriske forbindelser i stabel
NO315728B1 (no) * 2000-03-22 2003-10-13 Thin Film Electronics Asa Multidimensjonal adresseringsarkitektur for elektroniske innretninger
US6269018B1 (en) 2000-04-13 2001-07-31 International Business Machines Corporation Magnetic random access memory using current through MTJ write mechanism
US6357056B2 (en) 2000-04-18 2002-03-19 Control Fluidics, Inc. Water saving toilet system
AU2001265390A1 (en) * 2000-06-06 2001-12-17 Ekc Technology, Inc. Method of making electronic materials
NO312699B1 (no) * 2000-07-07 2002-06-17 Thin Film Electronics Asa Adressering av minnematrise
NO20004236L (no) * 2000-08-24 2002-02-25 Thin Film Electronics Asa Ikke-flyktig passiv matriseinnretning og fremgangsmåte for utlesing av samme
US20020024835A1 (en) 2000-07-07 2002-02-28 Thompson Michael O. Non-volatile passive matrix device and method for readout of the same
NO312698B1 (no) * 2000-07-07 2002-06-17 Thin Film Electronics Asa Fremgangsmåte til å utföre skrive- og leseoperasjoner i en passiv matriseminne og apparat for å utföre fremgangsmåten
NO316580B1 (no) 2000-11-27 2004-02-23 Thin Film Electronics Asa Fremgangsmåte til ikke-destruktiv utlesing og apparat til bruk ved fremgangsmåten
JP2002208682A (ja) 2001-01-12 2002-07-26 Hitachi Ltd 磁気半導体記憶装置及びその製造方法
NO20010968A (no) * 2001-02-26 2002-07-15 Thin Film Electronics Asa Ikke-destruktiv utlesing
SE520339C2 (sv) * 2001-03-07 2003-06-24 Acreo Ab Elektrokemisk transistoranordning och dess tillverkningsförfarande
CN1224862C (zh) * 2001-03-07 2005-10-26 阿克里奥公司 电化学像素器件
ATE340370T1 (de) * 2001-03-07 2006-10-15 Acreo Ab Elektrochromische einrichtung
US6376259B1 (en) 2001-03-21 2002-04-23 Ramtron International Corporation Method for manufacturing a ferroelectric memory cell including co-annealing
US6466473B2 (en) * 2001-03-30 2002-10-15 Intel Corporation Method and apparatus for increasing signal to sneak ratio in polarizable cross-point matrix memory arrays
DE60203307T3 (de) * 2001-05-02 2015-01-29 3M Innovative Properties Co. Wässrige emulsionspolymerisation in gegenwart von ethern als kettenübertragungsmitteln zur herstellung von fluorpolymeren
US20020174289A1 (en) * 2001-05-21 2002-11-21 Chow David G. Method and apparatus to enhance testability and validation of memory
JP4587604B2 (ja) * 2001-06-13 2010-11-24 富士通セミコンダクター株式会社 半導体装置の製造方法
US6756620B2 (en) 2001-06-29 2004-06-29 Intel Corporation Low-voltage and interface damage-free polymer memory device
US6858862B2 (en) * 2001-06-29 2005-02-22 Intel Corporation Discrete polymer memory array and method of making same
US6798003B2 (en) * 2001-07-20 2004-09-28 Intel Corporation Reliable adhesion layer interface structure for polymer memory electrode and method of making same
US6524887B2 (en) * 2001-07-20 2003-02-25 Intel Corporation Embedded recess in polymer memory package and method of making same
US6624457B2 (en) * 2001-07-20 2003-09-23 Intel Corporation Stepped structure for a multi-rank, stacked polymer memory device and method of making same
US6960479B2 (en) * 2001-07-20 2005-11-01 Intel Corporation Stacked ferroelectric memory device and method of making same
US6522568B1 (en) * 2001-07-24 2003-02-18 Intel Corporation Ferroelectric memory and method for reading the same
US6611448B2 (en) * 2001-07-30 2003-08-26 Intel Corporation Ferroelectric memory and method for reading the same
US6841818B2 (en) * 2001-09-03 2005-01-11 Thin Film Electronics Asa Non-volatile memory device utilizing dueterated materials
US6529398B1 (en) * 2001-09-27 2003-03-04 Intel Corporation Ferroelectric memory and method for reading the same
US6833593B2 (en) * 2001-11-09 2004-12-21 Thin Film Electronics Asa Electrode means, a method for its manufacture, an apparatus comprising the electrode means as well as use of the latter
US6724511B2 (en) * 2001-11-16 2004-04-20 Thin Film Electronics Asa Matrix-addressable optoelectronic apparatus and electrode means in the same
US6878980B2 (en) * 2001-11-23 2005-04-12 Hans Gude Gudesen Ferroelectric or electret memory circuit
US6775173B2 (en) * 2001-11-28 2004-08-10 Hans Gude Gudesen Matrix-addressable apparatus with one or more memory devices
NO20015879A (no) * 2001-11-30 2003-03-31 Thin Film Electronics Asa Fremgangsmåte til lesing av celler i en passiv matriseadresserbar innretning, samt innretning for utførelse av fremgangsmåten
US6762950B2 (en) * 2001-11-30 2004-07-13 Thin Film Electronics Asa Folded memory layers
US6498746B1 (en) * 2001-12-03 2002-12-24 Intel Corporation Disturbing a ferroelectric memory array in a particular direction
US6646903B2 (en) * 2001-12-03 2003-11-11 Intel Corporation Ferroelectric memory input/output apparatus
US6724028B2 (en) * 2001-12-10 2004-04-20 Hans Gude Gudesen Matrix-addressable array of integrated transistor/memory structures
US6649504B2 (en) * 2001-12-14 2003-11-18 Thin Film Electronics Asa Method for fabricating high aspect ratio electrodes
US6683803B2 (en) * 2001-12-14 2004-01-27 Thin Film Electronics Asa Apparatus and methods for data storage and retrieval
US6635498B2 (en) * 2001-12-20 2003-10-21 Texas Instruments Incorporated Method of patterning a FeRAM capacitor with a sidewall during bottom electrode etch
US6646904B2 (en) * 2001-12-21 2003-11-11 Intel Corporation Ferroelectric memory and method of reading the same
US6876567B2 (en) * 2001-12-21 2005-04-05 Intel Corporation Ferroelectric memory device and method of reading a ferroelectric memory
US6952375B2 (en) * 2001-12-24 2005-10-04 Intel Corporation Self-timed voltage-subtraction sneak current cancellation method and apparatus
US6570440B1 (en) * 2001-12-24 2003-05-27 Intel Corporation Direct-timed sneak current cancellation
US6914839B2 (en) * 2001-12-24 2005-07-05 Intel Corporation Self-timed sneak current cancellation
US20030154426A1 (en) * 2002-02-11 2003-08-14 David Chow Method and apparatus for programmable BIST and an optional error counter
NO316637B1 (no) * 2002-03-25 2004-03-15 Thin Film Electronics Asa Volumetrisk datalagringsapparat
US7203886B2 (en) * 2002-03-27 2007-04-10 Intel Corporation Detecting and correcting corrupted memory cells in a memory
US6842357B2 (en) * 2002-04-23 2005-01-11 Intel Corporation Nondestructive sensing mechanism for polarized materials
US7727777B2 (en) * 2002-05-31 2010-06-01 Ebrahim Andideh Forming ferroelectric polymer memories
US6770491B2 (en) * 2002-08-07 2004-08-03 Micron Technology, Inc. Magnetoresistive memory and method of manufacturing the same
US6920060B2 (en) * 2002-08-14 2005-07-19 Intel Corporation Memory device, circuits and methods for operating a memory device
US6833325B2 (en) * 2002-10-11 2004-12-21 Lam Research Corporation Method for plasma etching performance enhancement
US20040102054A1 (en) * 2002-11-25 2004-05-27 Leeson Michael J. Method of removing edge bead during the manufacture of an integrated circuit
US6925015B2 (en) * 2002-11-26 2005-08-02 Intel Corporation Stacked memory device having shared bitlines and method of making the same
US20040214009A1 (en) * 2003-04-28 2004-10-28 Ebrahim Andideh Adhesion promoting technique
US7026670B2 (en) * 2003-04-30 2006-04-11 Intel Corporation Ferroelectric memory device with a conductive polymer layer and a method of formation

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4995705A (en) * 1986-12-17 1991-02-26 Canon Kabushiki Kaisha Device, method and apparatus for optical modulation using ferroelectric polymer liquid crystals
US6141309A (en) * 1995-07-10 2000-10-31 Fujitsu Limited Optical memory apparatus having a supporting base with an integral, fixed optical part mounting portion
US6055180A (en) * 1997-06-17 2000-04-25 Thin Film Electronics Asa Electrically addressable passive device, method for electrical addressing of the same and uses of the device and the method
WO1999012170A2 (en) * 1997-08-15 1999-03-11 Thin Film Electronics Asa A ferroelectric data processing device
US6034882A (en) * 1998-11-16 2000-03-07 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
WO2000042652A1 (fr) * 1999-01-12 2000-07-20 Tokyo Electron Limited Dispositif a semiconducteur et procede de fabrication
EP1152463A1 (de) * 1999-01-12 2001-11-07 Tokyo Electron Limited Halbleiterbauelement und dessen herstellungsverfahren
WO2002043071A1 (en) * 2000-11-27 2002-05-30 Thin Film Electronics Asa A ferroelectric memory circuit and method for its fabrication

Non-Patent Citations (7)

* Cited by examiner, † Cited by third party
Title
BROWN, L.F.: "Design considerations for piezoelec-tric polymer ultrasound transducers" IEEE Transac-tions on Ultrasonics, Ferroelectrics and Frequen-cy Control, Bd. 47, Nr. 6, Nov. 2000, 1377-1396, DOI 10.1109/5 8.883527; *
BUNE,A., DUCHARME,Stephen, FRIDKIN,V., BLINOV,L., PALTO,S., PETUKHOVA,N., YUDIN,S.: "Novel switching phenomena in ferroelectric Langmuir-Blodgett films". Applied Physics Letters, 25 Dec. 1995, AIP, USA, vol. 67, no. 26, pages 3975-3977 *
FENG XIA, HAISHENG XU, FEI FANG, B. RAZAVI, Z.-Y. CHENG, YU LU, BAOMIN XU,Q.M. ZHANG: "Thickness de-pendence of ferroelectric polarization switching in poly(vinylidene fluoride- trifluorethylene) spin cast films" Applied Physics Letters, 19. Feb.2001,Bd. 78, Nr.8,1122-1124 doi:10.1063/1.1351848; *
FUKADA E.: "New Piezoelectric Polymers", Jpn.J. Ap pl.Phys., Bd. 37 (1998) Teil 1, No. 5B, 30 Mai 199 8, 2775-2780, DOI:10.1143/ JJAP.37.2775; FENG XIA, HAISHENG XU, FEI FANG, B. RAZAVI, Z.-Y. CHENG, YU LU, BAOMIN XU,Q.M. ZHANG: "Thickness de-pendence of ferroelectric polarization switching in poly(vi nylidene fluoride- trifluorethylene) spin cast fil ms" Applied Physics Letters, 19. Feb.2001,Bd. 78, Nr.8,1122-1124 doi:10.1063/1.1351848; BROWN, L.F.: "Design considerations for piezoelec-tric polymer ultrasound transducers" IEEE Transac-tions on Ult rasonics, Ferroelectrics and Frequen- cy Control, Bd. 47, Nr. 6, Nov. 2000, 1377-1396, DOI 10.1109/5 8.883527; FUKADA, E.: "History and recent progress in piezo-electric polymers" IEEE Transactions on Ultraso- nics, Ferroelectrics and Frequency Contro l, Bd.47,Nr. 6, Nov. 2000, Pages: 1277-1290,DOI: 1 0.1109/58.883516; PULVARI,C.: "Ferroelectrics and their Memory Applications" IRE Transactions on Com ponent Parts, Bd. 3, Nr. 1,März 1956, 3-1
FUKADA E.: "New Piezoelectric Polymers", Jpn.J. Appl.Phys., Bd. 37 (1998) Teil 1, No. 5B, 30 Mai 199 8, 2775-2780, DOI:10.1143/ JJAP.37.2775; *
FUKADA, E.: "History and recent progress in piezo-electric polymers" IEEE Transactions on Ultraso-nics, Ferroelectrics and Frequency Control, Bd.47,Nr. 6, Nov. 2000, Pages: 1277-1290,DOI: 10.1109/58.883516; *
PULVARI,C.: "Ferroelectrics and their Memory Applications" IRE Transactions on Component Parts, Bd. 3, Nr. 1,März 1956, 3-11; *

Also Published As

Publication number Publication date
KR100592605B1 (ko) 2006-06-23
CN1554099A (zh) 2004-12-08
WO2003003377A3 (en) 2004-04-15
US6952017B2 (en) 2005-10-04
TW548769B (en) 2003-08-21
AU2002345992A1 (en) 2003-03-03
DE10296984T5 (de) 2004-10-14
US6756620B2 (en) 2004-06-29
US20040150023A1 (en) 2004-08-05
KR20040015762A (ko) 2004-02-19
US20030001176A1 (en) 2003-01-02
CN100416838C (zh) 2008-09-03
WO2003003377A2 (en) 2003-01-09

Similar Documents

Publication Publication Date Title
DE10296984B4 (de) Niederspannungs- und schnittstellenbeschädigungsfreie polymere Speichervorrichtung
DE60109325T2 (de) Ferroelektrische speicherschaltung und verfahren zu ihrer herstellung
DE19928280B4 (de) Ferroelektrischer Kondensator und Verfahren zur Herstellung desselben
DE102007036246B4 (de) Verfahren zur Herstellung eines integrierten Schaltkreises mit einem resistiven Speicherelement, ein integrierter Schaltkreis, Verwendung in einem Verfahren zum Speichern von Informationen und ein Speichermodul
DE69923244T2 (de) Magnetoresistiven Speicheranordnungen
DE60032281T2 (de) Magnetischer dynamischer Direktzugriffspeicher und dessen Herstellungsverfahren
DE69824293T2 (de) Ferroelektrische datenverarbeitungsanordnung
DE202019005959U1 (de) Dreidimensionale ferroelektrische Speichervorrichtungen
DE102005035445B4 (de) Nichtflüchtige, resistive Speicherzelle auf der Basis von Metalloxid-Nanopartikeln sowie Verfahren zu deren Herstellung und entsprechende Speicherzellenanordnung
DE19860829B4 (de) Verfahren zur Herstellung eines Halbleiterbausteins
DE3602887A1 (de) Nichtfluechtiger elektronischer speicher
DE19904781A1 (de) Dielektrischer Kondensator, Verfahren zum Herstellen desselben und dielektrischer Speicher mit diesem
DE102006016516A1 (de) Speicher mit Abdeckungsstruktur für einen magnetoresistiven Übergang und Verfahren zu dessen Herstellung
DE4006701A1 (de) Halbleitervorrichtung und verfahren zu deren herstellung
DE60104385T2 (de) Magnetischer Direktzugriffspeicher mit verbesserterDurchbruchspannung
DE4442432A1 (de) Verfahren zum Herstellen von Kondensatoren in Halbleiterspeichervorrichtungen
EP1149421B1 (de) Femfet-vorrichtung und verfahren zu deren herstellung
EP0914677B1 (de) Schichtaufbau mit einer ferroelektrischen schicht und herstellverfahren
DE10393850T5 (de) Ferroelektrischer Kondensator und Prozeß zu seiner Herstellung
DE102020201684B4 (de) Mehrfachniveau-FRAM-Zelle und Herstellungsverfahren
EP1202333B1 (de) Speicherkondensator und zugehörige Kontaktierungsstruktur sowie Verfahren zu deren Herstellung
DE102006021818A1 (de) Verfahren zum Ausbilden magnetoresistiver Übergänge beim Herstellen von MRAM-Zellen
EP2264713A1 (de) Schneller remanenter resistiver ferroelektrischer Speicher
DE60301208T2 (de) Volumetrische datenspeichervorrichtung mit mehreren gestapelten matrixadressierbaren speichereinrichtungen
WO2003073499A1 (de) Floating-gate-speicherzelle, floating-gate-speicheranordnung, schaltkreis-anordnung und verfahren zum herstellen einer floating-gate-speicherzelle

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law

Ref document number: 10296984

Country of ref document: DE

Date of ref document: 20041014

Kind code of ref document: P

8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee