DE10307279B4 - Integrationsschema für die Füllung von Spalten zwischen Metallleitungen mit CMP mit fixiertem Schleifmittel - Google Patents

Integrationsschema für die Füllung von Spalten zwischen Metallleitungen mit CMP mit fixiertem Schleifmittel Download PDF

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Abstract

Verfahren zum Planarisieren eines Halbleiterwafers, umfassend das Polieren oberhalb von Metallverbindungsleitungen (10) zum gleichförmigen Polieren der Topografie des Wafers bis zu einem vorbestimmten Endpunkt auf dem Wafer, der ausreichend nahe über den Metallverbindungsleitungen (10), aber weit genug entfernt von den Leitungen liegt, um eine Beschädigung der Leitungen zu verhindern, umfassend die folgenden Schritte:
a) Füllen von Spalten zwischen Metallverbindungsleitungen (10) mit einem intermetallischen Dielektrikum (12) auf einem Wafer, indem eine Füllung mit einem hochdichten Plasmaabscheideverfahren auf der Oberseite der Metallverbindungsleitungen (10), zwischen den Metallverbindungsleitungen (10) und auf der Oberfläche einer dielektrischen Schicht (11) zwischen den Metallverbindungsleitungen (10) abgeschieden wird, um eine Überfüllung zu bilden;
b) In-Kontakt-Bringen der Oberfläche der Überfüllung des durch Schritt a) bearbeiteten Halbleiterwafers mit einer Polierscheibe mit fixiertem Schleifmittel;
c) relatives Bewegen des Wafers und der Polierscheibe mit fixiertem Schleifmittel, um eine Polierrate zu erreichen, die ausreicht, um einen vorbestimmten Endpunkt und eine...

Description

  • HINTERGRUND DER ERFINDUNG
  • 1. Gebiet der Erfindung
  • Die Erfindung betrifft ein Integrationsschema für eine Füllung von Spalten zwischen Metallleitungen unter Verwendung von CMP (chemisch-mechanischem Polieren) mit fixiertem Schleifmittel ("Fixed Abrasive CMP" – FAP), um ein Polieren nur der Topografie einer Oxid- oder Metallschicht zu ermöglichen, wenn die freiliegende Oberfläche eines Halbleiterwafers bearbeitet wird.
  • 2. Beschreibung des Standes der Technik
  • In einem Prozessintegrationsschema zur Herstellung eines Halbleiterwafers wird der Wafer für gewöhnlich vielen Bearbeitungsschritten unterzogen, und diese Bearbeitungsschritte beinhalten Abscheidungs-, Strukturierungs- und Ätzschritte. Für gewöhnlich ist es bei jedem Schritt während des Herstellungsverfahrens nützlich, ein vorbestimmtes Maß an Gleichförmigkeit und/oder Planarisierung zu erreichen. Ferner ist es auch nützlich, etwaige Oberflächendefekte in dem Wafer, wie Kratzer und Löcher, zu minimieren, da diese Oberflächendefekte die Funktionsfähigkeit des fertigen strukturierten Halbleiterwafers beeinträchtigen.
  • Ein allgemein bekanntes Verfahren zur Verringerung von Oberflächenunregelmäßigkeiten während der Herstellung von Halbleiterwafern ist die Behandlung der Waferoberfläche mit einer Schleifflüssigkeit (Slurry), die mehrere lose Schleifpartikel enthält, unter Verwendung einer Polierscheibe.
  • U.S. Patent 6,007,407 offenbart ein Verfahren zum Modifizieren einer freiliegenden Oberfläche eines Halbleiterwafers, umfassend:
    • (a) das In-Kontakt-Bringen der Oberfläche mit einer Ausbildung eines Schleifmittels, die ein dreidimensionales Element mit fixiertem Schleifmittel umfasst, das erhöhte Abschnitte und vertiefte Abschnitte aufweist, wobei die erhöhten Abschnitte Schleifpartikel und ein Bindemittel umfassen; wenigstens ein elastisches Element von gleicher Ausdehnung wie das Element mit fixiertem Schleifmittel; und wenigstens ein starres Element von gleicher Ausdehnung wie das elastische Element und das Element mit fixiertem Schleifmittel, das zwischen diesen angeordnet ist; wobei das starre Element einen höheren Young Modul als das elastische Element hat; und
    • (b) das relative Bewegen des Wafers und der Schleifkonstruktion, um auf die Oberfläche des Wafers einzuwirken.
  • Ein Verfahren zum Modifizieren eines bearbeiteten Halbleiterwafers, der topographische Merkmale aufweist, ist in U.S. Patent 5,958,794 offenbart. Das Verfahren enthält:
    • (a) das In-Kontakt-Bringen einer freiliegenden Oberfläche des Halbleiterwafers mit einem dreidimensionalen, texturierten, fixierten Artikel mit fixiertem Schleifmittel, der mehrere Schleifpartikel und ein Bindemittel umfasst, die in Form eines Musters angeordnet sind; und
    • (b) das relative Bewegen des Wafers und des Artikels mit fixiertem Schleifmittel in Gegenwart eines flüssigen Mediums für die chemische und mechanische Modifizierung der Oberfläche des Wafers.
  • U.S. Patent 6,325,702 B2 offenbart ein Verfahren für das chemisch-mechanische Polieren (CMP), um ein erstes Material über einem zweiten Material selektiv zu entfernen, wobei das erste Material und das zweite Material Teil einer Substratanordnung bilden. Das Verfahren umfasst:
    das Auswählen einer Scheibe, die so geformt ist, dass das erste Material rascher als das zweite Material entfernt wird, wobei die Scheibe wenigstens teilweise aus einem an sich selbst nichtporösen Material in Bezug auf CMP-Lösungspartikel, die damit zu verwenden sind, gebildet ist, wobei die Scheibe mit beabstandeten Kontaktabschnitten gebildet ist;
    wobei die Kontaktabschnitte durch wenigstens einen Nicht-Kontaktabschnitt getrennt sind, die Kontaktabschnitte aus dem an sich selbst nichtporösen Material gebildet sind, um eine Oberfläche für den Kontakt mit der Substratanordnung während des CMP bereitzustellen, und die Kontaktabschnitte beabstandet sind, um einen Arbeitszyklus bereitzustellen, wobei der Arbeitszyklus wenigstens teilweise bestimmt ist durch:
    Auswählen einer Kontaktbreite für die Kontaktabschnitte wenigstens teilweise auf der Basis der CMP-Lösung, des ersten Materials und des zweiten Materials;
    Auswählen einer Breite für einen Nicht-Kontakt in Zusammenhang mit dem Abstand der Kontaktabschnitte, wobei die Nicht-Kontaktbreite wenigstens teilweise auf der Basis der CMP-Lösung, des ersten Materials und des zweiten Materials ausgewählt wird; Anordnen der Scheibe auf einer chemisch-mechanischen Polierplatte; Zuleiten der CMP-Lösung zu der Scheibe; und Polieren der Substratanordnung unter Verwendung der Scheibe und der CMP-Lösung.
  • Ein Verfahren zum Modifizieren einer Oberfläche eines Halbleiterwafers ist in U.S. Patent 6,234,875 B1 offenbart und umfasst:
    • (a) das In-Kontakt-Bringen der zu modifizierenden Oberfläche mit einer Arbeitsfläche eines Schleifartikels, wobei die Arbeitsfläche ein phasengetrenntes Polymer mit einer ersten Phase und einer zweiten Phase umfasst, wobei die erste Phase härter als die zweite Phase ist; und
    • (b) das relative Bewegen der zu modifizierenden Oberfläche und des Schleifartikels zur Entfernung von Material von der zu modifizierenden Oberfläche ohne Schleifflüssigkeit.
  • US 5,897,426 A1 betrifft ein Verfahren zum Polieren einer Schicht mittels eines chemisch-mechanischen Polierverfahrens. Auf einem Substrat ist eine strukturierte Metallschicht, etwa eine Kupferschicht oder eine Wolframschicht, angeordnet und weist eine unebene Oberfläche auf. Auf der Metallschicht ist eine isolierende Schicht, etwa Siliziumoxid, angeordnet, wobei die isolierende Schicht die Struktur der darunter liegenden Metallschicht aufweist. Das Substrat wird zunächst mit einem ersten fixierten Schleifmittel und einer ersten Schleifflüssigkeit poliert, bis die isolierende Schicht im Wesentlichen planar ist und die verbleibende isolierende Schicht über der Metallschicht eine bestimmte Dicke aufweist. Zur Bestimmung der Schichtdicke wird ein Laserinterferometer verwendet. Dann wird die verbleibende isolierende Schicht mit einem zweiten fixierten Schleifmittel und einer zweiten Schleifflüssigkeit poliert, bis die verbleibende isolierende Schicht über der Metallschicht eine vorgegebene Zieldicke aufweist, wobei die Zieldicke zwischen 30 nm und 100 nm betragen kann. In dem zweiten Polierschritt werden Kratzer, die während des ersten Polierschritts erzeugt wurden, entfernt.
  • EP 1 068 928 A2 betrifft ein Verfahren zum Polieren eines Substrats mittels eines chemisch-mechanischen Polierverfahrens. Das Substrat weist ein auf und zwischen einer Ätzstoppschicht angeordnetes Füllmaterial auf. Das Füllmaterial kann durch ein HDP-CVD-Verfahren abgeschieden werden. Zunächst wird das Substrat mit einer ersten Polierscheibe bestehend aus einer einzelnen harten Schicht und einer ersten Schleifflüssigkeit poliert, bis die Ätzstoppschicht zumindest teilweise freigelegt ist. Dann wird das Substrat mit einer zweiten Polierscheibe und einer zweiten Schleifflüssigkeit, die eine geringere Selektivität als die erste Schleifflüssigkeit aufweist, poliert bis die Ätzstoppschicht im Wesentlichen freigelegt ist.
  • Bei den Integrationsschemata bestehender Verfahren zur Verringerung von Oberflächenunregelmäßigkeiten bei der Herstellung von Halbleiterhafern besteht ein Bedarf an: einer Verfahrensvereinfachung und Kostenreduktion; einer Verbesserung im Verfahren zum Erreichen von Gleichförmigkeit; einer Verhinderung einer Beschädigung von Metalleitungen durch CMP; und einer Vermeidung von Vorauswafern für CMP.
  • Kurzdarstellung der Erfindung
  • Eine Aufgabe der vorliegenden Erfindung liegt in der Bereitstellung einer Verfahrensvereinfachung und Kostenreduktion in einem Integrationsschema für die Füllung von Spalten zwischen Metallleitungen bei der Herstellung von Halbleiterwafern.
  • Eine andere Aufgabe der vorliegenden Erfindung liegt in der Bereitstellung einer Verbesserung der Verfahrensgleichförmigkeit in einem Integrationsschema für die Füllung von Spalten zwischen Metallleitungen während der Herstellung von Halbleiterwafern.
  • Eine andere Aufgabe der vorliegenden Erfindung liegt im Verhindern einer Beschädigung von Metalleitungen in einem Integrationsschema für die Füllung von Spalten zwischen Metallleitungen während der Herstellung von Halbleiterwafern.
  • Eine weitere Aufgabe der vorliegenden Erfindung liegt in der Bereitstellung von Mitteln zur Beseitigung von Vorauswafern für CMP in einem Integrationsschema für Füllung von Spalten zwischen Metallleitungen während der Herstellung von Halbleiterwafern.
  • Im Allgemeinen wird das erfindungsgemäße Integrationsschema für die Füllung von Spalten zwischen Metallleitungen unter Verwendung von CMP mit fixiertem Schleifmittel erreicht durch: Füllen von Spalten zwischen Metalleitungen auf einem Halbleiterchip mit einem hochdichten Plasma (HDP); Verringerung der Höhe der Überfüllung des HDP-Verfahrens unter Anwendung von FAP auf weniger als 50 nm über den Metalleitungen, die zwischen den Kronen aufgrund der Tatsache verbleiben, dass das FAP-Verfahren nur die Topografie poliert und automatisch stoppt, wenn der Wafer planarisiert ist. Nach dem Polierverfahren unter Anwendung des FAP kann ein Silanoxid gewünschter Dicke als Kappe abgeschieden werden.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1A ist eine schematische Querschnittsansicht eines Abschnittes eines Halbleiterwafers nach dem Stand der Technik nach einer HDP-Füllung.
  • 1B ist eine schematische Querschnittsansicht eines Abschnittes eines Halbleiterwafers nach dem Verfahrensintegrationsschema der Erfindung für eine HDP-Füllung von Spalten zwischen Metallleitungen mit CMP mit fixiertem Schleifmittel.
  • 2A zeigt eine schematische Querschnittsansicht eines Abschnittes eines Halbleiterwafers nach dem Stand der Technik nach einer HDP-Füllung und Silankappenbildung.
  • 2B ist eine schematische Querschnittsansicht eines Abschnittes eines Halbleiterwafers nach dem Verfahrensintegrationsschema der Erfindung für eine HDP-Füllung von Spalten zwischen Metallleitungen mit CMP mit fixiertem Schleifmittel.
  • 3A ist eine schematische Querschnittsansicht eines Abschnittes eines Halbleiterwafers gemäß einem Verfahren nach dem Stand der Technik nach einer HDP-Füllung, Silankappenbildung und CMP.
  • 3B zeigt eine schematische Querschnittsansicht eines Abschnittes eines Halbleiterwafers nach dem Verfahrensintegrationsschema der Erfindung für eine HDP-Füllung von Spalten, Silankappenbildung und CMP mit fixiertem Schleifmittel.
  • AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM DER ERFINDUNG
  • Allgemein gesagt ist bekannt, dass das CMP-Verfahren mit fixiertem Schleifmittel (FAP – fixed abrasive CMP process) ermöglicht, nur die Topografie einer Oxid- oder Metallschicht zu polieren, und dass das Verfahren automatisch stoppt, wenn die Topografie entfernt ist. Das FAP-Verfahren ist durch folgende Vorteile gekennzeichnet: verbesserte Gleichförmigkeit; geringe Trogbildung und Erosion von Mustern oder Strukturen und ein vergrößertes Verfahrensfenster. Alle diese Eigenschaften machen eine Endpunkterfassung unnötig.
  • Im Falle des Polierens von Borophosphosilikatglas (BPSG) ist das FAP-Verfahren weiter durch die Vorteile einer hohen Selektivität zwischen Nitrid und Oxid (insbesondere für das Bearbeitungsgerät von Obsidian) gekennzeichnet, da das Nitrid über dem Gateleiter nicht erodiert wird und dies das Verfahrensfenster hinsichtlich Kurzschlüssen für die CB-Ätzung vergrößert (CB – borderless contact; ein spezieller Bitleitungskontakt). Ferner bewirkt FAP keine Trogbildung bei den Oxidspacern, wodurch topologische Probleme vermieden werden.
  • Im Falle eines Polierens von ILD (Zwischenebenendielektrikum – Inter-Level-Dielektrikum) unter Anwendung des FAP-Verfahrens ist der Vorteil für das ILD-Polieren, dass Metall- oder Al-Leitungen mit hohem Aspektverhältnis mit HDP gefüllt und mit einer Silanoxidschicht bedeckt werden. Das Dielektrikum wird dann auf die gewünschte ILD-Dicke zurückpoliert. Dieses Integrationsschema hat jedoch gewisse Nachteile hinsichtlich der Gleichförmigkeit. Infolge der Dicke kann eine Ungleichförmigkeit z.B. die CL-Al-Füllung beeinträchtigen, was für das Aspektverhältnis des CL-Kontaktlochs sehr kritisch ist (CL: Spalten- oder Bitleitung). Andererseits ist das Integrationsschema für hochdichtes Plasma – fixiertes Schleifmittel-CMP (FAP) – Silan für die intermetallischen Dielektrika des erfindungsgemäßen Verfahrens ein Integrationsschema, bei dem die Spalten zwischen den Metalleitungen mit HDP gefüllt werden. Die Überfüllung des HDP-Verfahrens wird dann verringert, so dass nur weniger als 50 nm über den Metall- oder Al-Leitungen zwischen den hervortretenden Kronen verbleiben. Das erfindungsgemäße FAP-Verfahren poliert nur die Topografie mit einem automatischen Stopp, wenn der Wafer planarisiert ist. Dies führt zu einer verringerten Polierzeit während des FAP. Die übrige Oxiddicke auf der Oberseite der Al-Leitungen beträgt weniger als 50 nm. Nach diesem Polierverfahren wird dann ein Silanoxid gewünschter Dicke abgeschieden.
  • 1A ist eine vereinfachte Ansicht eines schematischen Querschnittes eines Abschnittes eines Halbleiterwafers nach dem Stand der Technik nach einer HDP-Füllung. Wie erkennbar ist, werden die Metallverbindungen 10 zunächst durch Abscheiden einer kontinuierlichen Metallschicht auf einer Dielektrikumschicht 11 gebildet, wonach das Metall geätzt und das überschüssige Metall entfernt wird, um die gewünschte Struktur an Metallverbindungen 10 zu bilden. Danach wird eine Isolierschicht, die für gewöhnlich ein Metalloxid, wie Siliziumdioxid, ist, über jeder der Metallverbindungen und zwischen den Metallverbindungen und über der oberen Oberfläche einer dielektrischen Schicht 11 aufgetragen. Bevor jedoch eine zusätzliche Schicht einer Schaltungsanordnung mittels eines Photolithografieverfahrens aufgetragen wird, ist es für gewöhnlich wünschenswert, die Oberfläche der Isolierschicht zu behandeln, um ein höheres Maß an Planarität oder Ebenheit zu erreichen. Anstatt eine Isolierschicht auf der Oberseite jeder Metallverbindung und zwischen der Metallverbindung aufzutragen (wobei die Isolierschicht ein Metalloxid, wie Siliziumdioxid, Borphosphosilikatglas (BPSG), Phophosilikatglas (PSG) oder Kombinationen davon ist), kann ein hochdichtes Plasma (HDP) 12 angewandt werden. Wenn jedoch die HDP-Schicht oder Überfüllung verringert wird, wie zum Beispiel durch Planarisieren auf verschiedene Arten, erzeugt die Überfüllung des HDP-Verfahrens eine verbleibende Oxiddicke an der Oberseite der Metallverbindungsleitungen (d.h., der Al-Leitungen). Leider stoppen die Planarisierungsverfahren des CMP, wenn sie bei einer HDP-Überfüllung angewendet werden, mit der Entfernung der Topografie, wodurch etwa 200 nm an der Oberseite der Metall- oder Al-Leitungen verbleiben, um eine Beschädigung der Metalleitung durch chemisch-mechanisches Polieren oder Einebnen (CMP) zu verhindern. Dies ist in 1A deutlich dargestellt. Wenn ein physikalisches Gasphasenabscheideverfahren mit hochdichtem Plasma (HDP) zum Abscheiden einer Isolierschicht auf der Oberseite der Metallverbindungen, zwischen den Metallverbindungen und auf der Oberfläche der dielektrischen Schicht 11 verwendet wird, kann andererseits und im Gegensatz dazu durch die Verwendung eines CMP-Verfahrens mit fixiertem Schleifmittel (FAP) die Planarität durch Polieren zur Entfernung der Topologie des Halbleiterwafers erreicht werden, mit einem automatischen Stopp an einem vorbestimmten Endpunkt, der die verbleibende Oxiddicke auf der Oberseite der Metall- oder Al-Leitungen mit weniger als etwa 50 nm belässt, ohne Beschädigung der Metall- oder Al-Leitung, die normalerweise durch CMP verursacht wird. Dies ist in 1B dargestellt.
  • 2A zeigt eine schematische Querschnittsansicht eines Abschnittes eines Halbleiterwafers einer HDP-Füllung nach dem Stand der Technik nach der Silan-Kappenbildung. Die Silankappe 13, die auf der Oberseite der HDP-Schicht 12 abgeschieden ist, zeigt noch immer die Überfüllung der HDP-Schicht, selbst nachdem die Silankappe nach dem CMP auf nur etwa 200 nm über den Metall- und Al-Leitungen zurückgenommen werden konnte, die zwischen den hervortretenden Kronen verbleiben. 2B zeigt im Gegensatz dazu, dass nachdem die HDP-Füllung 12 dem erfindungsgemäßen Integrationsschema oder der HDP-Füllung der Spalten, gefolgt von einem CMP-Verfahren mit fixiertem Schleifmittel (FAP) unterzogen wurde, die Planarisierung an der Topografie ansetzt, indem angehalten wird, wenn die HDP-Füllung auf eine vorbestimmte Höhe von nur weniger als etwa 50 nm über den Metall- oder Al-Leitungen verringert wird.
  • 3A zeigt eine schematische Querschnittsansicht eines Abschnittes eines Halbleiterwafers nach einem Verfahren nach dem Stand der Technik nach dem chemisch-mechanischen Polieren (CMP). Die Überfüllung des HDP nach dem Wegpolieren der Topografie lässt deutlich etwa 200 nm des HDP über den Metall- oder Al-Leitungen zwischen den hervorstehenden Kronen des HDP zurück. Unter Bezugnahme nun auf 3B ist ersichtlich, dass, wenn der Wafer mit einer HDP-Füllung dem erfindungsgemäßen CMP mit fixiertem Schleifmittel unterzogen wird, eine Einebnung der Topografie erreicht wird und die Silankappe, die später auf der Überfüllung des planarisierten HDP abgeschieden wird, die auf eine Höhe von weniger als etwa 50 nm über den Metall- oder Al-Leitungen verringert ist, eine bessere Planarität und Gleichförmigkeit aufweist.
  • Im Zusammenhang mit der Erfindung ist ein hochdichtes Plasma (HDP) jenes, welches das Volumen, in dem es sich befindet, vollständig füllt, und durch eine durchschnittliche Ionisierungsdichte gekennzeichnet ist, die größer als 1011 cm–3 ist. Ein vorbestimmter Endpunkt an dem Wafer, der ausreichend nahe über den Metallverbindungsleitungen, aber doch weit genug von den Leitungen entfernt ist, um eine Beschädigung der Leitungen zu verhindern, liegt oberhalb von 50 nm und vorzugsweise niedriger als 50 nm oberhalb der Metalleitungen. Eine Polierscheibe mit fixiertem Schleifmittel ist jene, die aus Schleifpartikeln hergestellt ist, die fix oder fest in einem Suspensionsmedium dispergiert sind und in Verbindung mit Planarisierungslösungen verwendet werden, die kein Schleifmittel enthalten.
  • Die Vorteile des erfindungsgemäßen Verfahrensintegrationsschemas für eine HDP-Füllung von Spalten, auf die ein CMP-Schritt mit fixiertem Schleifmittel folgt, bieten: eine verbesserte Gleichförmigkeit der ILD-Dicke zur Vermeidung hoher Werte im Kontaktwiderstand von CL-Ketten; eine Verhinderung der Beschädigung von Metalleitungen während des Oxid-CMP über das Polieren; eine Kostenreduktion mit einem verbesserten Durchsatz (einschließlich einer verringerten HDP-Dicke (verkürzte Abscheidungsdauer), kürzeren CMP-Zeit und einer verkürzten Abscheidungsdauer).

Claims (5)

  1. Verfahren zum Planarisieren eines Halbleiterwafers, umfassend das Polieren oberhalb von Metallverbindungsleitungen (10) zum gleichförmigen Polieren der Topografie des Wafers bis zu einem vorbestimmten Endpunkt auf dem Wafer, der ausreichend nahe über den Metallverbindungsleitungen (10), aber weit genug entfernt von den Leitungen liegt, um eine Beschädigung der Leitungen zu verhindern, umfassend die folgenden Schritte: a) Füllen von Spalten zwischen Metallverbindungsleitungen (10) mit einem intermetallischen Dielektrikum (12) auf einem Wafer, indem eine Füllung mit einem hochdichten Plasmaabscheideverfahren auf der Oberseite der Metallverbindungsleitungen (10), zwischen den Metallverbindungsleitungen (10) und auf der Oberfläche einer dielektrischen Schicht (11) zwischen den Metallverbindungsleitungen (10) abgeschieden wird, um eine Überfüllung zu bilden; b) In-Kontakt-Bringen der Oberfläche der Überfüllung des durch Schritt a) bearbeiteten Halbleiterwafers mit einer Polierscheibe mit fixiertem Schleifmittel; c) relatives Bewegen des Wafers und der Polierscheibe mit fixiertem Schleifmittel, um eine Polierrate zu erreichen, die ausreicht, um einen vorbestimmten Endpunkt und eine gleichmäßig ebene Oberfläche der Überfüllung auf dem Wafer zu erreichen, die ausreichend nahe über den Metallverbindungsleitungen (10), aber dennoch weit genug entfernt von den Leitungen liegt, um eine Beschädigung der Leitungen zu verhindern; und d) Abscheiden von Silanoxid auf die gleichmäßig ebene Oberfläche der Überfüllung.
  2. Verfahren nach Anspruch 1, wobei das hochdichte Plasma durch eine durchschnittliche Ionisierungsdichte gekennzeichnet ist, die größer als 1011 cm–3 ist.
  3. Verfahren nach Anspruch 1 oder 2, wobei die Metallverbindungsleitungen (10) ausgewählt sind aus der Gruppe bestehend aus Aluminium, Titan, Kupfer, Wolfram und Mischungen davon.
  4. Verfahren nach einem der Ansprüche 1 bis 3, wobei der vorbestimmte Endpunkt auf dem Wafer etwa 50 nm ist.
  5. Verfahren nach einem der Ansprüche 1 bis 3, wobei der vorbestimmte Endpunkt auf dem Wafer weniger als 50 nm ist.
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