DE10316530A1 - Production of a semiconductor component comprises preparing a semiconductor body with a dopant and with a trench protruding from a first surface into the semiconductor body, and further processing - Google Patents

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Abstract

Production of a semiconductor component comprises preparing a semiconductor body with a dopant of first conductivity and with a trench protruding from a first surface into the semiconductor body, forming a dielectric layer (18) on the walls and base of the trench, depositing conducting material on the first surface and in the trench to form a conducting layer for the gate electrodes (9), applying a first mask (30) partially covering regions of the trench, etching the covered regions of the conducting layer, and implanting doping materials of second conductivity using the first mask and/or gate electrodes as implantation masks. An independent claim is also included for a semiconductor component produced by the above process.

Description

Die Erfindung betrifft ein Verfahren zur Herstellung eines durch Feldeffekt steuerbaren Halbleiterbauelementes sowie ein solches Halbleiterbauelementes.The The invention relates to a method for producing a field effect controllable semiconductor device and such a semiconductor device.

Bei der Entwicklung neuer Generationen vertikaler Leistungshalbleiterbauelemente kommt der Verringerung des spezifischen Einschaltwiderstandes eine sehr große Bedeutung zu. Durch Reduzierung des spezifischen Widerstandes lassen sich einerseits die statische Verlustleistung minimieren und andererseits Leistungshalbleiterbauelemente mit hohen Stromdichten bereitstellen. Dadurch können wesentlich kleinere und somit kostengünstigere Halbleiterbauelemente für ein den gleichen Gesamtstrom tragendes Bauelement eingesetzt werden.at the development of new generations of vertical power semiconductor components comes the reduction of the specific on-resistance very large Meaning too. Leave by reducing the specific resistance minimize the static power loss on the one hand and on the other hand Provide power semiconductor components with high current densities. This allows significantly smaller and therefore less expensive semiconductor components for a the same total current carrying component can be used.

Eine Maßnahme zur Reduzierung des spezifischen Einschaltwiderstandes Ron besteht darin, statt planarer Zellstrukturen Halbleiterbauelemente mit Trenchstrukturen einzusetzen. Bei solchen Bauelementen werden Gräben (engl.: trenches) in den Halbleiterkörper eingebracht, in denen im wesentlichen vertikal ausgerichtete Gateelektroden eingebettet werden. Solche Halbleiterbauelemente weisen eine deutlich größere Kanalweite pro Flächeneinheit auf, wodurch der Einschaltwiderstand Ron signifikant vermindert wird.One measure for reducing the specific switch- on resistance R on is to use semiconductor components with trench structures instead of planar cell structures. With such components, trenches are made in the semiconductor body, in which essentially vertically aligned gate electrodes are embedded. Such semiconductor components have a significantly larger channel width per unit area, as a result of which the on- resistance R on is significantly reduced.

Ein solches Halbleiterbauelement kann beliebig ausgebildet sein, d.h. es kann sich hier um einen Transistor, einen IGBT, einen Thyristor, eine Diode oder ähnliches handeln. Im folgenden sollen als Beispiel von einem Hochvoltbauelement – beispielsweise einem n-Kanal Leistungs-MOSFET oder n-Kanal IGBT – ausgegangen werden, ohne jedoch die Erfindung darauf zu beschränken.On such a semiconductor device can be of any design, i.e. it can be a transistor, an IGBT, a thyristor, a diode or the like act. The following are examples of a high-voltage component - for example an n-channel power MOSFET or n-channel IGBT without, however, limiting the invention thereto.

Bei solchen Hochvoltbauelementen ist die niedrig dotierte Innenzone dazu ausgelegt, die Sperrspannung aufzunehmen. Im Durchlassfall ist bei IGBTs die Innenzone mit Ladungsträgern „überschwemmt" und besitzt damit einen sehr niedrigen Bahnwiderstand, der sehr viel geringer ist als bei vergleichbaren unipolaren Halbleiterbauelementen. Allerdings muss bei jedem Schaltvorgang, d.h. bei einem Übergang vom Durchlassbetrieb in den Sperrbetrieb, diese überschüssige Ladung aus der überschwemmten Innenzone wieder entfernt werden, damit sich überhaupt eine Raumladungszone und somit eine Sperrspannung am Halbleiterbauelement aufbauen kann. Die Zeitdauer, bis sich die Raumladungszone aufgebaut hat, und der damit einhergehende Anstieg der Sperrspannung wird durch die Gesamtmenge der Überschwemmungsladung in der Innenzone begrenzt.at such high-voltage components is the low-doped inner zone designed to absorb the reverse voltage. In case of passage the inner zone of IGBTs is "flooded" with charge carriers and thus has a very low rail resistance, which is much lower than that of comparable unipolar semiconductor components. However, with every switching operation, i.e. at a transition from pass mode to blocking mode, this excess cargo from the flooded Inner zone are removed again, so that there is a space charge zone at all and thus can build up a reverse voltage on the semiconductor component. The length of time until the space charge zone has built up, and the associated increase in reverse voltage is due to the total amount the flood charge limited in the inner zone.

Eine entscheidende Anforderung an moderne Halbleiterbauelemente, wie IGBTs und Leistungs-MOSFETs, ist deren Robustheit. Unter Robustheit ist hier die Fähigkeit zu verstehen, einen Überstrom abzuschalten. Verwandt damit ist auch die Fähigkeit eines Leistungshalbleiterbauelementes, einerseits einen hohen Strom im Durchlassbetrieb ohne eine Zerstörung des Halbleiterbauelementes zu führen und andererseits im Sperrbetrieb die mit einem Elektronenlochplasma überschwemmte Innenzone schnell wieder dazu zu bringen, eine möglichst hohe Sperrspannung aufzunehmen. Um eine hohe Robustheit des Leistungshalbleiterbauelementes gewährleisten zu können, muss also verhindert werden, dass ein parasitärer Bipolartransistor eingeschaltet wird. Ein solcher parasitärer Bipolartransistor ist einem jeden Leistungshalbleiterbauelement wie Leistungs-MOSFET und IGBT inhärent und wird im Falle eines Leistungs-MOSFETs oder IGBTs durch dessen Sourcezone, Bodyzone und Drainzone gebildet. Um ein Einschalten dieses parasitären Bipolartransistors zu vermeiden, muss verhindert werden, dass der pn-Übergang zwischen Sourcezone und Bodyzone bzw. Emitterbasiszone in Vorwärtsrichtung gepolt wird. Dazu müssen die aus dem Leistungshalb leiterbauelement abgesaugten Löcher (im Falle eines n-Kanal Leistungshalbleiterbauelementes) vom n-dotierten Bodygebiet bzw. n-dotierten Emittergebiet möglichst niederohmig zum Sourceanschluss abgeleitet werden. Eine solche niederohmige Verbindung ist deshalb erforderlich, um einen möglichst niedrigen Spannungsabfall zwischen Bodygebiet und Sourcegebiet zu erhalten, der unterhalb der Einsatzspannung des parasitären Bipolartransistors liegt.A crucial requirement for modern semiconductor components, such as IGBTs and power MOSFETs, is their robustness. Under robustness here is the ability to understand an overcurrent off. Related to this is the ability of a power semiconductor device to on the one hand a high current in forward operation without destroying the Lead semiconductor device and on the other hand in the blocking mode that flooded with an electron hole plasma To quickly get the inner zone back to the highest possible blocking voltage take. A high level of robustness of the power semiconductor component guarantee to be able must be prevented that a parasitic bipolar transistor is turned on. Such a parasitic Bipolar transistor is every power semiconductor component like power MOSFET and IGBT inherent and will in the case of a Power MOSFETs or IGBTs through its source zone, body zone and Drain zone formed. To turn this parasitic bipolar transistor on avoid, the pn junction between source zone must be prevented and body zone or emitter base zone is poled in the forward direction. To have to the holes extracted from the power semiconductor component (in In the case of an n-channel power semiconductor component) from the n-doped Body area or n-doped emitter area as low-resistance as possible to the source connection be derived. Such a low-impedance connection is therefore required to get one if possible low voltage drop between body area and source area get that below the threshold voltage of the parasitic bipolar transistor lies.

Um das Einschalten des parasitären Bipolartransistors zu unterdrücken, werden üblicherweise hochdotierte p-Gebiete innerhalb der p-dotierten Bodyzonen eingebettet, die mit dem Sourcekontakt verbunden sind und damit eine gut leitfähige, niederohmige Verbindung darstellen.Around turning on the parasitic Suppress bipolar transistor are usually highly endowed p-regions embedded within the p-doped body zones that with are connected to the source contact and thus a highly conductive, low-resistance Represent connection.

In dem US-Patent US 6,262,470 B1 sowie der internationalen Offenlegungsschrift WO 00/38244 sind als Trench-IGBT ausgebildete Halbleiterbauelemente angegeben, die zum Zwecke einer niederohmigen Ableitung von Löchern zum Sourcekontakt stark p-dotierte Gebiete innerhalb der Bodyzonen aufweisen. Zum Herstellen dieser stark p-dotierten Gebiete sind eigens vorgesehene Prozessschritte, die Lithographieschritte und Strukturierungsprozesse beinhalten, erforderlich.In the U.S. patent US 6,262,470 B1 and international laid-open specification WO 00/38244 specify semiconductor components which are designed as trench IGBTs and which have heavily p-doped regions within the body zones for the purpose of low-resistance derivation of holes for source contact. Specially provided process steps, which include lithography steps and structuring processes, are required to produce these heavily p-doped regions.

Bei der Herstellung moderner Halbleiterbauelemente besteht allerdings der Bedarf, insbesondere auch aufgrund der zunehmenden Komplexität dieser Halbleiterbauelemente, mit möglichst wenigen Prozessschritten zu deren Herstellung auszukommen. Insbesondere beim Einsatz von Fotolithographie zur Strukturierung der Halbleiterbauelemente besteht daher der Bedarf, eine bereits bestehende Maske möglichst zur Herstellung einer Vielzahl von Strukturen einzusetzen.In the production of modern semiconductor components, however, there is a need, particularly due to the increasing complexity of these semiconductor components, to manage with as few process steps as possible for their production. Especially when using photolithography In order to structure the semiconductor components, there is therefore a need to use an already existing mask to produce a large number of structures, if possible.

In dem deutschen Patent DE 36 34 982 C2 ist ein Verfahren zur Herstellung eines tiefen, hochdotierten p-Gebietes beschrieben, welches selbstjustiert zu einer Polysilizium-Gateelektrode hergestellt wird. Dabei wird die Lackmaske zuerst für eine isotrope Ätzung der Polysilizium-Gateelektrode und anschließend gleichermaßen zur Implantation der hochdotierten p-Gebiete eingesetzt. Ein ähnliches Verfahren ist in dem US-Patent US 4,809,047 beschrieben, bei dem ein Verfahren zur Herstellung eines flachen, hochdotierten p-Gebietes vorgesehen ist, welches selbstjustiert zu der Polysilizium-Gateelektrode hergestellt wird. Bei der Implantation der hochdotierten p-Gebiete werden die Polysilizium-Gateelektroden als Maske verwendet. Sowohl das in der DE 36 34 982 C2 als auch das in der US 4,809,047 beschriebene Verfahren bezieht sich auf die Herstellung eines planaren Leistungshalbleiterbauelementes. Die Herstellungsprozesse der Gateelektroden sowie der entsprechenden Source- und Bodyzonen unterscheiden sich allerdings bei einer planaren Transistorstruktur gegenüber einer vertikalen Trench-Transistorstruktur signifikant, so dass diese nicht ohne weiteres miteinander vertauscht werden können.In the German patent DE 36 34 982 C2 describes a method for producing a deep, highly doped p-region, which is produced in a self-aligned manner with respect to a polysilicon gate electrode. The resist mask is first used for isotropic etching of the polysilicon gate electrode and then equally for the implantation of the highly doped p-regions. A similar process is in the US patent US 4,809,047 described in which a method for producing a flat, highly doped p-region is provided, which is produced in a self-aligned manner with respect to the polysilicon gate electrode. The polysilicon gate electrodes are used as a mask during the implantation of the highly doped p-regions. Both that in the DE 36 34 982 C2 as well as that in the US 4,809,047 The method described relates to the production of a planar power semiconductor component. The manufacturing processes of the gate electrodes and the corresponding source and body zones differ significantly in the case of a planar transistor structure compared to a vertical trench transistor structure, so that these cannot be easily interchanged.

In dem US-Patent US 6,303,410 B1 ist eine Trench-Transistorstruktur beschrieben, bei dem die Gateelektrode T-förmig ausgebildet ist und somit die Oberfläche des Halbleiterkörpers zumindest teilweise überlappt. Diese überlappende Gateelektrode wird in selbstjustierender Weise zur Erzeugung der Source- und Kanalgebiete des Leistungshalbleiterbauelementes verwendet.In the U.S. patent US 6,303,410 B1 describes a trench transistor structure in which the gate electrode is T-shaped and thus at least partially overlaps the surface of the semiconductor body. This overlapping gate electrode is used in a self-adjusting manner to generate the source and channel regions of the power semiconductor component.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein vereinfachtes Verfahren zur Herstellung eines Halbleiterbauelementes sowie ein insbesondere nach diesem Verfahren hergestelltes Halbleiterbauelement anzugeben.The The present invention has for its object a simplified Method for producing a semiconductor component and a semiconductor component produced in particular by this method specify.

Die verfahrensbezogene Aufgabe wird erfindungsgemäß durch ein Verfahren mit den Merkmalen des Patentanspruchs 1, die anordnungsbezogene Aufgabe durch ein Halbleiterbauelement mit den Merkmalen des Patentanspruchs 15 gelöst.The Process-related task is inventively by a method with the Features of claim 1, the arrangement-related task by a semiconductor device with the features of the claim 15 solved.

Demgemäß ist vorgesehen:
Ein Verfahren zur Herstellung eines durch Feldeffekt steuerbaren Halbleiterbauelementes, insbesondere eines in Zellstruktur ausgebildeten Leistungshalbleiterbauelementes, dessen Gateelektrode in einem Graben angeordnet ist und über ein Dielektrikum isoliert ist, mit den folgenden Verfahrensschritten:

  • (a) Ein Halbleiterkörper mit einer Grunddotierung des ersten Leitungstyps mit mindestens einem von einer ersten Oberfläche in den Halbleiterkörper hineinragenden Graben wird bereitgestellt;
  • (b) Auf die Wände und den Boden des Grabens wird eine dielektrischen Schicht erzeugt;
  • (c) Auf die erste Oberfläche und in den Graben wird zur Bildung einer leitfähigen Schicht für die Gateelektroden leitfähiges Material abgeschieden;
  • (d) Aufbringen einer ersten Maske, welche zumindest teilweise die Bereiche der Gräben überdeckt;
  • (e) Abätzen zumindest der nicht von der Maske bedeckten Bereiche der leitfähigen Schicht;
  • (f) Implantation von Dotierstoffen des zweiten Leitungstyps zur Bildung zumindest einer ersten Halbleiterzone des zweiten Leitungstyps unter Verwendung der ersten Maske und/oder der Gateelektrode als Implantationsmaske. (Patentanspruch 1)
Accordingly, it is provided:
A method for producing a semiconductor component which can be controlled by a field effect, in particular a power semiconductor component formed in a cell structure, the gate electrode of which is arranged in a trench and is insulated via a dielectric, with the following method steps:
  • (a) A semiconductor body with a basic doping of the first conductivity type with at least one trench projecting into the semiconductor body from a first surface is provided;
  • (b) a dielectric layer is formed on the walls and bottom of the trench;
  • (c) conductive material is deposited on the first surface and in the trench to form a conductive layer for the gate electrodes;
  • (d) applying a first mask which at least partially covers the regions of the trenches;
  • (e) etching away at least the areas of the conductive layer not covered by the mask;
  • (f) implantation of dopants of the second conductivity type to form at least one first semiconductor zone of the second conductivity type using the first mask and / or the gate electrode as an implantation mask. (Claim 1)

Ein in einem Halbleiterkörper angeordnetes, durch Feldeffekt steuerbares, vertikales Halbleiterbauelement, insbesondere in Zellenstruktur ausgebildetes Leistungshalbleiterbauelement,

  • – mit mindestens einem Draingebiet und mit mindestens einem Sourcegebiet vom jeweils ersten Leitungstyp,
  • – mit mindestens einem zwischen Drainzone und Sourcezone angeordneten Bodygebiet vom zweiten Leitungstyp,
  • – mit einem Bodykontaktgebiet vom zweiten Leitungstyp, welches an die Bodyzone und an die Sourcezone angeschlossen ist, und welches zur niederohmigen Anbindung der Bodyzone an die Sourcezone eine höhere Dotierungskonzentration als die das Bodykontaktgebiet umgebenden Bereiche der Bodyzone aufweist,
  • – mit mindestens einem Graben, der sich von einer ersten Oberfläche von einem Sourcegebiet über das Bodygebiet bis in das Draingebiet hinein erstreckt,
  • – mit mindestens einer Gateelektrode, die jeweils zumindest in dem Graben angeordnet ist, die gegenüber dem Halbleiterkörper durch ein Dielektrikum isoliert ist und die an der ersten Oberfläche zumindest teilweise über die Gräben übersteht,
  • – wobei das Bodykontaktgebiet bezüglich einer Kante der Gateelektrode selbstjustiert ausgebildet ist. (Patentanspruch 15)
A vertical semiconductor component arranged in a semiconductor body and controllable by field effect, in particular a power semiconductor component formed in a cell structure,
  • With at least one drain area and at least one source area of the first conduction type,
  • With at least one body region of the second conduction type arranged between the drain zone and the source zone,
  • With a body contact area of the second conductivity type, which is connected to the body zone and the source zone and which has a higher doping concentration than the regions of the body zone surrounding the body contact area for the low-resistance connection of the body zone to the source zone,
  • With at least one trench, which extends from a first surface from a source region over the body region into the drain region,
  • With at least one gate electrode, each of which is arranged at least in the trench, which is insulated from the semiconductor body by a dielectric and which at least partially protrudes beyond the trenches on the first surface,
  • - The body contact area is self-aligned with respect to an edge of the gate electrode. (Claim 15)

Weitere vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind den Unteransprüchen sowie der Beschreibung unter Bezugnahme auf die Zeichnung entnehmbar.Further are advantageous refinements and developments of the invention the subclaims and the description with reference to the drawing.

Mittels des erfindungsgemäßen Verfahrens lässt sich ein kostengünstiges Verfahren zur Herstellung eines Halbleiterbauelementes in Grabentechnik, insbesondere eines Trench-MOSFETs oder Trench-IGBTs realisieren.By means of the method according to the invention, an inexpensive method for producing a semiconductor component using trench technology, in particular a trench MOSFET or trench IGBT.

Die der vorliegenden Erfindung zugrunde liegende Idee besteht somit darin, dass für die Herstellung der Polysiliziumgatestruktur und für die hochdotierten Bodykontaktgebiete eine gemeinsame Maske verwendet werden kann. Das Bodykontaktgebiet ist somit Vorteilhafterweise selbstjustiert auf die Maske zur Herstellung der Gateelektrode. Es kann hier somit auf mehrere Prozessschritte zur Herstellung einer weiteren Maske für die Implantation dieser Bodykontaktgebiete verzichtet werden, wodurch das resultierende Leistungshalbleiterbauelement kostengünstiger herstellbar ist.The The idea underlying the present invention thus exists in that for the manufacture of the polysilicon gate structure and for the highly doped A common mask can be used for body contact areas. The body contact area is thus advantageously self-adjusted on the mask for the production of the gate electrode. So it can be here on several process steps to produce another mask for the Implantation of these body contact areas can be dispensed with the resulting power semiconductor component is more cost-effective can be produced.

Statt einer eigenen Implantationsmaske für die Implantation der Bodykontaktgebiete wird statt dessen die zu der Herstellung der Polysilizium-Gateelektrode vorgesehene Maske, die typischerweise eine Lackmaske ist, verwendet. Die Öffnung der zur Erzeugung der Polysilizium-Gateelektrode erforderlichen Maske erhält also die Form, die für das stark p-dotierte Bodykontaktgebiet vorgesehen ist. Mit dieser Maske wird zunächst die Polysiliziumschicht für die Gateelektrode strukturiert und geätzt. Mittels eines isotropen Ätzprozesses wird das Polysilizium optional ein Stück unter die Maske zurück geätzt. Anschließend wird bei noch vorhandener Lackmaske das hochdotierte p-Gebiet (Bodykontaktgebiet) implantiert. Nach Entfernen der Lackmaske können die stark n-dotierten Sourcezonen, z.B. durch Implantation in den Halbleiterkörper, auf bekannte Art und Weise eingebracht werden. Die Bodyzonen und die Kanalzonen können im Anschluss an die Implantation der Sourcezonen oder bereits zu einem früheren Zeitpunkt durch Implantation oder Diffusion in den Halbleiterkörper eingebracht werden.Instead of an own implantation mask for the implantation of the body contact areas is instead used to manufacture the polysilicon gate electrode provided mask, which is typically a paint mask used. The opening that required to produce the polysilicon gate electrode Receives mask so the shape that for the heavily p-doped body contact area is provided. With this Mask is first the polysilicon layer for the Structured and etched gate electrode. Using an isotropic etching process the polysilicon is optionally etched back a bit under the mask. Then will if the paint mask is still present, the highly doped p-area (body contact area) implanted. After removing the paint mask, the heavily n-doped can Source zones, e.g. by implantation in the semiconductor body known manner can be introduced. The body zones and the Channel zones can following the implantation of the source zones or already an earlier time introduced into the semiconductor body by implantation or diffusion become.

Statt der Verwendung der Lackmaske als Implantationsmaske kann diese alternativ auch entfernt werden, so dass für die Implantation lediglich die strukturierte und geätzte Polysiliziumschicht der Gateelektrode als Implantationsmaske verwendet wird. Dabei ist allerdings darauf zu achten, dass diese Polysiliziumschicht eine ausreichende Dicke für die Maskierung der Implantation der Bodykontaktgebiete aufweist.Instead of the use of the lacquer mask as an implantation mask can be used as an alternative also be removed so that for the implantation only the structured and etched polysilicon layer the gate electrode is used as an implantation mask. It is however, make sure that this polysilicon layer is a sufficient thickness for has the masking of the implantation of the body contact areas.

Das Unterätzen des Polysiliziums unter die Maske durch isotrope Ätzung dient dem Zweck, dass das hochdotierte Bodykontaktgebiet einen (möglichst kleinen) Abstand zum Beginn des sich im Wesentlichen unmittelbar an den Grabenwänden ausbildenden Kanals aufweist, so dass es die Einsatzspannung des stromführenden Kanals nicht nennenswert beeinflusst. Der Anfang der Kanalzone des stromführenden Kanals ist dabei durch das Ende der Sourcezone definiert und kann je nach Abstand der Öffnung der Maske vom Graben an der Scheibenvorderseite gegebenenfalls mit einem Abstand zum Graben oder direkt am Graben an der Unterseite der Sourcezone liegen. Wird an bestimmten Stellen, z.B. in den Eckbereichen einer Zelle, der Abstand der Öffnung der Maske zum Graben hin kleiner als die laterale Ausdehnung des hochdotierten Bodykontaktgebietes unter die Maske gewählt oder wird die Maskenöffnung mindestens bis zum Graben hin ausgedehnt, dann kann an diesen Stellen die Ausbildung des stromführenden Kanals Vorteilhafterweise durch das hochdotierte Bodykontaktgebiet unterdrückt werden.The undercutting of the polysilicon under the mask by isotropic etching the purpose that the highly doped body contact area has a (as small as possible) Distance to the beginning of the one that forms directly on the trench walls Channel has, so that it is the threshold voltage of the current carrying Channel not significantly influenced. The beginning of the channel zone of the live Channel is defined by the end of the source zone and can depending on the distance of the opening of the Mask from the trench on the front of the window if necessary with a Distance to the trench or directly at the trench on the underside of the source zone. Is used at certain points, e.g. in the corner areas of a cell, the distance of the opening the mask towards the trench is smaller than the lateral extension of the highly doped body contact area under the mask or the mask opening at least extended to the ditch, then training can take place at these points the current carrying Channel advantageously through the highly doped body contact area repressed become.

Die Erfindung wird nachfolgend anhand der in den Figuren der Zeichnung angegebenen Ausführungsbeispiele näher erläutert. Es zeigt dabei:The Invention is described below with reference to the figures of the drawing specified embodiments explained in more detail. It shows:

1 in einem Teilschnitt ein erfindungsgemäßes, als Trench-MOSFET ausgebildetes Halbleiterbauelement; 1 in a partial section an inventive semiconductor component designed as a trench MOSFET;

2 anhand verschiedener Teilschnitte (a) – (g) den Ablauf eines erfindungsgemäßen Verfahrens zur Herstellung des Halbleiterbauelementes in 1; 2 on the basis of various partial sections (a) - (g) the sequence of a method according to the invention for producing the semiconductor component in 1 ;

3 eine Draufsicht auf die Struktur einiger Masken zur Herstellung des Halbleiterbauelementes aus 1; 3 a plan view of the structure of some masks for the production of the semiconductor device 1 ;

4(a) eine Draufsicht auf die Struktur weiterer Masken; 4 (a) a top view of the structure of further masks;

4(b) einen Teilschnitt eines mit den Masken der 4(a) hergestellten Halbleiterbauelementes in der Projektion entlang der Ecken dieser Masken; 4 (b) a partial section of one with the masks of 4 (a) manufactured semiconductor device in the projection along the corners of these masks;

5 einen Teilschnitt eines durch das erfindungsgemäße Verfahren hergestellten, als NPT-Trench-IGBT ausgebildeten Halbleiterbauelementes; 5 a partial section of a semiconductor component produced by the method according to the invention and in the form of an NPT trench IGBT;

6 einen Teilschnitt eines durch das erfindungsgemäße Verfahren hergestellten, als PT- oder Feldstopp-Trench-IGBT ausgebildeten Halbleiterbauelementes; 6 a partial section of a semiconductor component produced by the method according to the invention and designed as a PT or field stop trench IGBT;

7 anhand verschiedener Teilschnitte (a) – (c) eine erste Variante des erfindungsgemäßen Verfahrens; 7 based on different partial sections (a) - (c) a first variant of the method according to the invention;

8 anhand verschiedener Teilschnitte (a) – (c) eine zweite Variante des erfindungsgemäßen Verfahrens; 8th based on different partial sections (a) - (c) a second variant of the method according to the invention;

9 anhand verschiedener Teilschnitte (a) – (e) eine dritte Variante des erfindungsgemäßen Verfahrens. 9 based on various partial sections (a) - (e), a third variant of the method according to the invention.

In allen Figuren der Zeichnung sind gleiche bzw. funktionsgleiche Elemente – sofern nichts anderes angegeben ist – mit gleichen Bezugszeichen versehen.All figures in the drawing are the same or functionally identical elements - unless otherwise stated - provided with the same reference numerals.

1 zeigt in einem Teilschnitt ein als n-Kanal Trench-MOSFET ausgebildetes, erfindungsgemäßes Halbleiterbauelement. In 1 ist mit 1 ein Halbleiterkörper – beispielsweise eine einkristalline Siliziumscheibe – bezeichnet. Der Halbleiterkörper 1 weist eine erste Oberfläche 2, die sogenannte Scheibenvorderseite, und eine zweite Oberfläche 3, die sogenannte Scheibenrückseite, auf. Der Halbleiterkörper 1 enthält eine an die Scheibenrückseite 3 angrenzende, stark n-dotierte Drainzone 4. In Richtung zur Scheibenvorderseite 2 grenzt eine schwach n-dotierte Driftzone 5 großflächig an die Drainzone 4 an. Die Driftzone 5 ist typischerweise, jedoch nicht notwendigerweise, durch Epitaxie auf die Drainzone 4 aufgebracht worden. In Richtung zur Scheibenvorderseite 2 schließt sich eine an die Driftzone 5 angrenzende, p-dotierte Bodyzone 6 an, wobei die Grenzfläche zwischen Driftzone 5 und Bodyzone 6 einen pn-Übergang 21 definiert. Zwischen der Scheibenvorderseite 2 und der Bodyzone 5 ist schließlich eine stark n-dotierte Sourcezone 7 angeordnet. Ferner ist innerhalb der Bodyzone 5 ein stark p-dotiertes Bodykontaktgebiet 10 vorgesehen. Dieses Bodykontaktgebiet 10 ist an die Bodyzone 5 sowie niederohmig an die Sourcezone 7 angeschlossen. 1 shows a partial section of an inventive semiconductor component designed as an n-channel trench MOSFET. In 1 is with 1 a semiconductor body - for example, a single-crystal silicon wafer. The semiconductor body 1 has a first surface 2 , the so-called disc front, and a second surface 3 , the so-called back of the window. The semiconductor body 1 contains one on the back of the pane 3 adjacent, heavily n-doped drain zone 4 , Towards the front of the window 2 borders a weakly n-doped drift zone 5 large area to the drain zone 4 on. The drift zone 5 is typically, but not necessarily, by epitaxy on the drain zone 4 been applied. Towards the front of the window 2 one joins the drift zone 5 adjacent, p-doped body zone 6 at, the interface between the drift zone 5 and bodyzone 6 a pn junction 21 Are defined. Between the front of the window 2 and the body zone 5 is, after all, a heavily n-doped source zone 7 arranged. It is also within the body zone 5 a heavily p-doped body contact area 10 intended. This body contact area 10 is to the body zone 5 as well as low impedance to the source zone 7 connected.

Der in Trench-Technologie ausgebildete MOSFET weist ferner Gräben 8 auf, die von der Scheibenvorderseite 2 über die Sourcezonen 7 und Bodyzonen 6 bis in die Driftzonen 5 in den Halbleiterkörper 1 hineinragen. Ferner sind Gateelektroden 9 vorgesehen, die jeweils von der Scheibenvorderseite 2 her vertikal in die Gräben 8 hineinragen. Die Gateelektroden 9 sind vorzugsweise in etwa T-förmig ausgebildet, dass heißt sie enthalten Gateelektrodenbereiche 9', die an der Scheibenvorderseite 2 zumindest teilweise über die Gräben 8 überstehen und somit die Scheibenoberfläche 2 teilweise überdecken. Die Gateelektroden können aber auch direkt mit der Grabenkante abschließen. Die Gräben 8 und somit auch die darin eingebetteten Gateelektroden 9 sind tiefe Gräben 8 bzw. Gateelektroden 9 (zum Beispiel im Sinne der DE 199 35 442 C1 ) und ragen somit bis in die Driftzone 5 hinein. Die Gateelektroden 9 sind gegen die Grabenwände und gegen den Grabenboden über ein Dielektrikum 18, das so genannte Gateoxid (SiO2), isoliert.The MOSFET formed in trench technology also has trenches 8th on that from the front of the window 2 about the source zones 7 and body zones 6 down to the drift zones 5 in the semiconductor body 1 protrude. There are also gate electrodes 9 provided, each from the front of the pane 2 vertically into the trenches 8th protrude. The gate electrodes 9 are preferably approximately T-shaped, that is to say they contain gate electrode regions 9 ' on the front of the window 2 at least partially over the trenches 8th protrude and thus the disc surface 2 partially cover. However, the gate electrodes can also end directly with the trench edge. The trenches 8th and thus also the gate electrodes embedded in it 9 are deep trenches 8th or gate electrodes 9 (for example in the sense of DE 199 35 442 C1 ) and thus extend into the drift zone 5 into it. The gate electrodes 9 are against the trench walls and against the trench floor via a dielectric 18 , the so-called gate oxide (SiO 2 ), isolated.

Die Drainzone 4 ist über eine großflächig auf die Scheibenrückseite 3 aufgebrachte Drain-Metallisierung 12 mit dem Drainanschluss D verbunden. Auf der Seite der Scheibenvorderseite 2 ist eine Source-Metallisierung 13 vorgesehen, die die Sourcezonen 7 und Bodykontaktgebiete 10 elektrisch (niederohmig) kontaktiert. Im vorliegenden Fall ist hier eine Kontaktlochmetallisierung zu deren Herstellung vorgesehen. Die Source-Metallisierung ist gegen die Gateelektrode 9 über ein Schutzoxid 14, beispielsweise aus Borphosphorsilikatglas (BPSG), isoliert. Die Source-Metallisierung 13 ist an der Scheibenvorderseite 2 mit einem Sourceanschluss S, die Gateelektrode 9 mit einem Gateanschluss G verbunden. Bei Anlegen eines positiven Gatepotentials an die Gateelektrode 9 bildet sich in den an die Gräben 8 angrenzenden Bereichen der Bodyzone 6 ein durch Ladungsträgerinversion hervorgerufener Kanal 20 aus. Bei Anlegen einer Drain-Source-Spannung zwischen den Anschlüssen D, S kommt es zu einem Stromfluss von der Sourcezone 9 über den Kanal 20, die Driftzone 5 und die Drainzone 4 zum Drainanschluss D.The drain zone 4 is over a large area on the back of the pane 3 applied drain metallization 12 connected to the drain terminal D. On the side of the disc front 2 is a source metallization 13 provided the the source zones 7 and body contact areas 10 electrically (low-resistance) contacted. In the present case, contact hole metallization is provided for the production thereof. The source metallization is against the gate electrode 9 over a protective oxide 14 , for example made of borophosphosilicate glass (BPSG), isolated. The source metallization 13 is on the front of the window 2 with a source connection S, the gate electrode 9 connected to a gate terminal G. When a positive gate potential is applied to the gate electrode 9 forms in the trenches 8th adjacent areas of the body zone 6 a channel caused by charge inversion 20 out. When a drain-source voltage is applied between the terminals D, S, a current flows from the source zone 9 over the channel 20 , the drift zone 5 and the drain zone 4 to drain connection D.

Die Bodykontaktgebiete 10 sind typischerweise von den Trenches 8 beabstandet, um die Ausbildung des stromführenden Kanals 20 in näherungsweise vertikaler Richtung entlang der Trenchwände zu ermöglichen.The body contact areas 10 are typically from the trenches 8th spaced to form the current-carrying channel 20 to allow in an approximately vertical direction along the trench walls.

Im Layout des Halbleiterkörpers 1 bezeichnen die zwischen zwei Gateelektroden 9 angeordneten Bereiche der Bodyzonen 6 und Sourcezonen 7 eine einzelne Zelle des Trench-MOSFETs. Diese Zelle beinhaltet einen Einzeltransistor. Wenngleich in 1 lediglich ein einzelner Transistor bzw. eine einzelne Zelle dargestellt ist, umfasst die Erfindung auch sogenannte Leistungshalbleiterbauelemente in Zellenstruktur, die somit aus einer Vielzahl von Zellen mit jeweils mindestens einem Einzeltransistor bestehen. Die Parallelschaltung der Laststrecken der Vielzahl von Einzeltransistoren ergibt dann den Leistungs-MOSFET.In the layout of the semiconductor body 1 denote those between two gate electrodes 9 arranged areas of the body zones 6 and source zones 7 a single cell of the trench MOSFET. This cell contains a single transistor. Although in 1 Only a single transistor or a single cell is shown, the invention also includes so-called power semiconductor components in a cell structure, which thus consist of a large number of cells, each with at least one individual transistor. The parallel connection of the load paths of the large number of individual transistors then results in the power MOSFET.

Nachfolgend wird das erfindungsgemäße Verfahren zur Herstellung des Halbleiterbauelementes entsprechend 1 sowie Varianten des erfindungsgemäßen Verfahrens näher beschrieben.The method according to the invention for producing the semiconductor component is correspondingly described below 1 and variants of the method according to the invention are described in more detail.

In einer ersten Ausführungsvariante der 2 weist das erfindungsgemäße Verfahren die folgenden Schritte auf, wobei die Aufzählungszeichen den einzelnen 2(a)-(g) in 2 entsprechen sollen:

  • (a) Ein n-dotierter Halbleiterkörper 1 mit einer stark n-dotierten, an die Scheibenrückseite 3 angrenzenden Drainzone 4 wird bereit gestellt. Über die Scheibenvorderseite 2 wird die schwach p-dotierte Bodyzone 6 beispielsweise durch Diffusion oder Ionenimplantation oder durch dotierte Epitaxie erzeugt.
  • (b) Von der Scheibenvorderseite 2 her werden zunächst Gräben 8 in den Halbleiterkörper 1 bis in die Driftzone 5 geätzt.
  • (c) Durch thermische Oxidation wird die gesamte freiliegende Oberfläche auf der Scheibenvorderseite 2 mit einem dünnen Oxid, welches im Bereich der Trenches 8 später das Gateoxid 18 bilden soll, belegt.
  • (d) Anschließend werden die Gräben 8 durch großflächiges Abscheiden von hochdotiertem Polysilizium aufgefüllt, wobei das Polysilizium auch die übrigen Bereiche der Scheibenvorderseite 2 überdeckt. Das hochdotierte Polysilizium 11 bildet im Bereich der Trenches 8 später die Gateelektrode 9. Auf die Polysiliziumschicht 11 wird eine Maskierungsschicht 30 aufgebracht, die mittels geeigneter Photolithographietechnik derart strukturiert wird, dass zumindest die Bereiche über den Gräben 8 von der Maske 30 bedeckt sind. Die Maske überdeckt ferner die unmittelbar an die Trenches 8 angrenzenden Bereiche.
  • (e) Unter Verwendung der Maske 30 wird die Polysiliziumschicht 11 an der Scheibenvorderseite 2 geätzt, wodurch das nicht unmittelbar unter der Maske 30 befind liche Polysilizium weggeätzt wird. Vorteilhafterweise wird zum Ätzen ein isotroper Ätzprozess, typischerweise ein nasschemischer Ätzprozess oder eine isotrope Plasmaätzung, eingesetzt, bei dem auch Teilbereiche der unmittelbar unter der seitlichen Kante 31 der Maske 30 befindlichen Polysiliziumschicht 11 etwas unter die Maske 30 zurückgeätzt werden. Nach dem Ätzprozess verbleibt das Polysilizium lediglich innerhalb der Trenches 8. Darüber hinaus überlappt das Polysilizium geringfügig über die Oberfläche 2, wobei dies von den Ätzparametern für das isotrope Ätzen sowie der Dimensionierung der Maske 30 abhängt. Über diese Parameter (Ätzdauer, Ätzstärke) kann das Zurückätzen der Polysiliziumschicht unter die Maske 30 gezielt eingestellt werden. Es entstehen damit die Bereiche 9' der T-förmigen Gateelektrode 9.
  • (f) Durch Ionenimplantation unter Verwendung der Maske 30 sowie der Polysilizium-Gateelektrode 9 werden p-dotierende Dotierstoffe zur Bildung der stark p-dotierten Bodykontaktzone 10 in den Halbleiterkörper 1 eingebracht. Die Dotierungsdosis beträgt typischerweise, je nach dem welche Dotierungskonzentration das Bodykontaktgebiet 10 aufweisen soll, zwischen 1014 und 1016 cm–2.
  • (g) Im Anschluss daran wird die Maske 30 entfernt. Die Sourcezonen 7 werden durch Ionenimplantation durch das Gateoxid 18 hindurch erzeugt, wobei die Gateelektrode 9 hier als Implantationsmaske dient. Im Anschluss daran wird ein Isolationsoxid 14 großflächig auf die gesamte Scheibenvorderseite 2 aufgebracht.
In a first variant of the 2 the method according to the invention has the following steps, the bullets indicating the individual 2 (a) - (g) in 2 should correspond to:
  • (a) An n-doped semiconductor body 1 with a heavily n-doped, on the back of the disc 3 adjacent drain zone 4 will be provided. Via the front of the window 2 becomes the weakly p-doped body zone 6 for example by diffusion or ion implantation or by doped epitaxy.
  • (b) From the front of the window 2 ditches first 8th in the semiconductor body 1 to the drift zone 5 etched.
  • (c) Through thermal oxidation, the entire exposed surface is on the front of the pane 2 with a thin oxide, which is in the area of the trenches 8th later the gate oxide 18 bil that should be documented.
  • (d) Then the trenches 8th filled by large-scale deposition of highly doped polysilicon, the polysilicon also covering the other areas of the front of the pane 2 covered. The highly doped polysilicon 11 forms in the area of trenches 8th later the gate electrode 9 , On the polysilicon layer 11 becomes a masking layer 30 applied, which is structured using suitable photolithography technology in such a way that at least the areas above the trenches 8th from the mask 30 are covered. The mask also covers the one immediately adjacent to the trenches 8th adjacent areas.
  • (e) Using the mask 30 becomes the polysilicon layer 11 on the front of the window 2 etched, which does not immediately under the mask 30 polysilicon is etched away. Advantageously, an isotropic etching process, typically a wet chemical etching process or an isotropic plasma etching, is used for the etching, in which also partial areas of the immediately below the lateral edge 31 the mask 30 located polysilicon layer 11 something under the mask 30 be etched back. After the etching process, the polysilicon only remains within the trenches 8th , In addition, the polysilicon overlaps slightly over the surface 2 , this from the etching parameters for the isotropic etching and the dimensioning of the mask 30 depends. The etching back of the polysilicon layer under the mask can be carried out using these parameters (etching duration, etching strength) 30 be set specifically. This creates the areas 9 ' the T-shaped gate electrode 9 ,
  • (f) By ion implantation using the mask 30 and the polysilicon gate electrode 9 become p-doping dopants to form the heavily p-doped body contact zone 10 in the semiconductor body 1 brought in. The doping dose is typically, depending on which doping concentration the body contact area 10 should have between 10 14 and 10 16 cm -2 .
  • (g) Then the mask 30 away. The source zones 7 are by ion implantation through the gate oxide 18 generated through, the gate electrode 9 here serves as an implantation mask. This is followed by an isolation oxide 14 large area on the entire front of the pane 2 applied.

Nach dem Verfahrensschritt (g) wird auf der Scheibenrückseite 3 eine großflächige Drainmetallisierung 12 aufgebracht. An der Scheibenvorderseite 2 werden die Sourcezonen 7 und Bodykontaktgebiete 10 über eine Sourcemetallisierung 13 kontaktiert. Für die Herstellung der Drainmetallisierung 12 und Sourcemetallisierung 13 können bekannte Herstellungsprozesse verwendet werden. Im gezeigten Ausführungsbeispiel wird zur Herstellung der Sourcemetallisierung 13 ein in der Literatur auch als Kontaktlochmetallisierung bezeichnetes Verfahren eingesetzt. Dieses Verfahren sowie das Verfahren zur Herstellung der Drainelektrode 12 ist allgemein bekannt, so dass nachfolgend nicht näher darauf eingegangen wird.After process step (g) is on the back of the disc 3 a large-area drain metallization 12 applied. On the front of the window 2 become the source zones 7 and body contact areas 10 about source metallization 13 contacted. For the production of drain metallization 12 and source metallization 13 known manufacturing processes can be used. In the exemplary embodiment shown is used to produce the source metallization 13 a method used in the literature also known as contact hole metallization. This method and the method for producing the drain electrode 12 is generally known, so that it will not be discussed in more detail below.

Die sich somit ergebende Topologie des Halbleiterbauelementes entspricht der in 1.The resulting topology of the semiconductor component corresponds to that in 1 ,

3 zeigt in einer Draufsicht die Struktur der verschiedenen Masken zur Herstellung eines Halbleiterbauelementes entsprechend 1. 3 shows a top view of the structure of the various masks for producing a semiconductor component accordingly 1 ,

Dabei bezeichnet Bezugszeichen 32 die Öffnung der Maske zur Herstellung der Trenches 8. Das mit Bezugszeichen 33 bezeichneten Gebiet (inklusive des mit Bezugszeichen 34 bezeichneten Gebiets) entspricht der Öffnung der Maske 30 in 2 und dient der Strukturierung und Ätzung der Polysilizium-Gateelektrode 9. Die mit Bezugszeichen 34 bezeichnete Öffnung einer weiteren Maske dient der Herstellung des Kontaktlochs für die Sourceelektrode 13.Denoted by reference numerals 32 opening the mask to make the trenches 8th , That with reference numbers 33 designated area (including the area with reference number 34 designated area) corresponds to the opening of the mask 30 in 2 and is used for structuring and etching the polysilicon gate electrode 9 , The one with reference numerals 34 designated opening of another mask is used to produce the contact hole for the source electrode 13 ,

Aus 3 geht die Zellenstruktur des Halbleiterbauelementes deutlicher hervor. Eine jeweilige Zelle weist hier eine etwa quadratische Form auf. Das Halbleiterbauelement weist eine Vielzahl solcher Zellen auf, so dass sich für die Anordnung der Zellen eine gitterförmige Struktur definiert, wobei die Gräben 8 in etwa streifen- oder rechteckförmig ausgebildet sind. In diesem Fall schließen benachbarte Zellen direkt aneinander an, wobei ein Graben jeweils für zwei Zellen genutzt wird. Die in 3 gezeigten Zellen können aber auch jeweils mit Abstand zwischen den Zellen angeordnet sein.Out 3 the cell structure of the semiconductor component is clearer. Each cell here has an approximately square shape. The semiconductor component has a large number of such cells, so that a grid-like structure is defined for the arrangement of the cells, the trenches 8th are approximately strip-shaped or rectangular. In this case, neighboring cells directly adjoin one another, one trench being used for two cells. In the 3 cells shown can also be arranged at a distance between the cells.

4(a) zeigt in der Draufsicht ein weiteres besonders vorteilhaftes Ausführungsbeispiel für die Struktur der Masken zur Herstellung eines erfindungsgemäßen Halbleiterbauelementes. Im Unterschied zu der Maske aus 3 weist hier der offene Maskenbereich 33 zur Herstellung der Polyöffnung für die Gateelektrode 9 an den Ecken herausstehende Bereiche 33' auf, die gewissermaßen stift- oder rechteckförmig von den Ecken der Maske 33 axial herausragen. Das entsprechende Halbleiterbauelement entspricht in der Projektion der Linie 35 dem Teilschnitt in 1. Der Teilschnitt durch das Halbleiterbauelement in 4(b) entspricht einem diagonalen Schnitt 36 durch zwei Ecken der Maske in 4(a). Mittels der herausragenden Bereiche 33' lassen sich die hochdotierten Bodykontaktgebiete 10 bis an die Gräben 8 heranführen und sind somit an die Gräben 8 angeschlossen. Dieses Verbinden der Bodykontaktgebiete 10 mit den Gräben 8 erfolgt lediglich an den Ecken der jeweiligen Zellen des Halbleiterbauelementes. 4 (a) shows a top view of another particularly advantageous exemplary embodiment of the structure of the masks for producing a semiconductor component according to the invention. Unlike the mask 3 points here the open mask area 33 for the production of the poly opening for the gate electrode 9 Areas protruding at the corners 33 ' on, the pin or rectangular shape of the corners of the mask 33 protrude axially. The corresponding semiconductor component corresponds to the partial section in the projection of line 35 in FIG 1 , The partial section through the semiconductor device in 4 (b) corresponds to a diagonal cut 36 through two corners of the mask in 4 (a) , By means of the outstanding areas 33 ' the highly doped body contact areas 10 to the trenches 8th and are thus at the trenches 8th connected. This connecting the body contact areas 10 with the trenches 8th takes place only at the corners of the respective cells of the semiconductor component.

In den Ecken der Transistorzelle, in denen die hochdotierte Bodykontaktzone 10 direkt an die Gräben 8 angrenzt und von der Sourcezone 7 überdeckt wird, wird die Einsatzspannung für einen stromführenden Kanal hauptsächlich von der Dotierung des hochdotierten Bodykontaktgebietes 10 bestimmt. Diese Einsatzspannung ist höher als die Einsatzspannung für die übrigen Bereiche, in denen sich der Kanal an der Grenze der Bodyzone 6 zu den Gräben 8 ausbildet. Dort wird die Einsatzspannung durch die niedrigere Konzentration der Bodyzone 6 bestimmt und ist somit niedriger als in den Ecken der Transistorzelle. Durch entsprechende Wahl der Dotierung des hochdotierten Bodykontaktgebietes 10 und der Betriebsbereiche der Transistorzelle kann somit erreicht werden, dass die Einsatzspannung in den Ecken der Transistorzelle nicht erreicht wird und es in diesen Bereichen der Transistorzelle nicht zur Ausbildung eines Kanals kommt.In the corners of the transistor cell, in which the highly doped body contact zone 10 directly to the trenches 8th adjacent and from the source zone 7 is covered, the threshold voltage for a current-carrying channel is mainly due to the doping of the heavily doped body contact area 10 certainly. This threshold voltage is higher than the threshold voltage for the other areas in which the channel is located at the border of the body zone 6 to the trenches 8th formed. There the application tension is due to the lower concentration of the body zone 6 determined and is therefore lower than in the corners of the transistor cell. By appropriate choice of the doping of the highly doped body contact area 10 and the operating ranges of the transistor cell can thus be achieved that the threshold voltage is not reached in the corners of the transistor cell and that no channel is formed in these areas of the transistor cell.

Hinsichtlich der Ausgestaltung und Funktionsweise dieser Eckbereiche einer Transistorzelle wird auf die internationale Patentanmeldung PCT/DE 98/03747 verwiesen, die hinsichtlich dieser Merkmale vollinhaltlich in die vorliegende Patentanmeldung miteinbezogen wird.Regarding the design and operation of these corner areas of a transistor cell refer to the international patent application PCT / DE 98/03747, the full content of these features in the present Patent application is involved.

Die 5 und 6 zeigen anhand von Teilschnitten als Trench-IGBTs ausgebildete Halbleiterbauelemente, die durch das erfindungsgemäße Verfahren hergestellt wurden. Im Unterschied zu dem Ausführungsbeispiel in 1 ist hier statt der stark n-dotierten Drainzone 4 eine p-dotierte Anodenzone 40 vorgesehen, die zwischen der n-dotierten Driftzone 5 und der Scheibenrückseite 3 mit der darauf aufgebrachten Anodenmetallisierung 41 angeordnet ist. Es ergibt sich somit ein als so genannter non-punch-through ausgebildeter Trench-IGBT (NPT-IGBT).The 5 and 6 show on the basis of partial sections formed as trench IGBTs semiconductor devices that were produced by the inventive method. In contrast to the embodiment in 1 is here instead of the heavily n-doped drain zone 4 a p-doped anode zone 40 provided between the n-doped drift zone 5 and the back of the window 3 with the anode metallization applied to it 41 is arranged. This results in a so-called non-punch-through trench IGBT (NPT-IGBT).

Im Unterschied zu dem NPT-IGBT aus 5 ist in 6 ein so genannter punch-through Trench-IGBT (PT-IGBT) dargestellt. Dieser PT-IGBT weist im Unterschied zu dem NPT-IGBT aus 5 zwischen der schwach n-dotierten Driftzone 5 und der p-dotierten Anodenzone 40 eine n-dotierte Feldstoppzone 42 auf, deren Dotierungskonzentration zumindest größer als die der Driftzone 5 ist. Eine derartige Struktur wird auch als Feldstopp-IGBT bezeichnet.In contrast to the NPT-IGBT 5 is in 6 a so-called punch-through trench IGBT (PT-IGBT) is shown. In contrast to the NPT-IGBT, this PT-IGBT identifies 5 between the weakly n-doped drift zone 5 and the p-doped anode zone 40 an n-doped field stop zone 42 whose doping concentration is at least greater than that of the drift zone 5 is. Such a structure is also called field stop IGBT.

Hinsichtlich des Aufbaus und der Funktionsweise solcher NPT-IGBTs und PT-IGBTs wird auf das Buch von Jens Peer Stengl, Jenö Tihanyi, Leistungs-MOSFET-Praxis, Pflaum-Verlag München, 1992, dabei insbesondere die Seiten 101 bis 108, verwiesen.Regarding The structure and functioning of such NPT-IGBTs and PT-IGBTs is discussed in the book by Jens Peer Stengl, Jenö Tihanyi, Power MOSFET practice, Pflaum-Verlag Munich, 1992, in particular pages 101 to 108.

Für die Herstellung der in den 5 und 6 angegebenen Halbleiterbauelemente kann das anhand der 2 beschriebene Verfahren entsprechend angewendet werden.For the production of in the 5 and 6 specified semiconductor components can do this using the 2 described procedures are applied accordingly.

7 zeigt anhand verschiedener Teilschnitte (a) – (c) eine erste Variante des erfindungsgemäßen Verfahrens aus 2. Dieses Verfahren eignet sich besonders vorteilhaft zur Erzeugung einer besonderen Form der Sourcezonen 7. Je nach der genauen Lage der Polykante der Gateelektrodenbereiche 9' kann es möglich sein, dass die im Verfahrensschritt in 2(g) implantierte Sourcezone 7 nicht bis zu dem Graben 8 heranreicht. Um dies sicherzustellen sind die anhand der 7(a) bis 7(c) beschriebenen Verfahrensschritte vorteilhaft. Nach der Strukturierung der Trenchmaske 32 bzw. 37 – üblicherweise wird hier eine Hartmaske, beispielsweise eine Oxidschicht verwendet – wird ein erster Bereich 7' der Sourcezonen 7 durch die Öffnung der Trenchmaske 37 in den Halbleiterkörper 1, beispielsweise durch Implantation oder auch durch Diffusion, eingebracht ( 7(a)). Im Anschluss daran werden die Gräben 8 geätzt, so dass von den im vorhergehenden Prozessschritt erzeugten Sourcezonenbereichen 7' noch die seitlichen Ausläufer übrig bleiben, die direkt an den jeweiligen Graben 8 angrenzen (7(b)). Anschließend kann die Trenchmaske 37 wieder abgelöst werden. Die übrigen Bereiche der Sourcezone 7 können, entsprechend dem Verfahrensschritt in 2(f), in einem späteren Verfahrensschritt auf bekannte Weise erzeugt werden (7(c)). Es ergibt sich damit eine Topographie für die Sourcezonen 7, 7', die gewissermaßen stufenförmig ausgebildet ist und im Bereich der Gräben 8 tiefer in den Halbleiterkörper 1 hineinragen als in den übrigen Bereichen der Transistorzelle. Ferner wird dadurch gewährleistet, dass die Sourcezonen 7 über die Bereiche 7' an die Gräben 8 angeschlossen sind. 7 shows a first variant of the method according to the invention on the basis of various partial sections (a) - (c) 2 , This method is particularly advantageous for producing a special shape of the source zones 7 , Depending on the exact position of the poly edge of the gate electrode areas 9 ' it may be possible that the in step 2 (g) implanted source zone 7 not up to the ditch 8th zoom ranges. To ensure this, use the 7 (a) to 7 (c) described process steps advantageous. After structuring the trench mask 32 respectively. 37 - A hard mask, for example an oxide layer, is usually used here - becomes a first area 7 ' the source zones 7 through the opening of the trench mask 37 in the semiconductor body 1 , for example by implantation or also by diffusion ( 7 (a) ). Following that, the trenches 8th etched, so that of the source zone regions generated in the previous process step 7 ' the lateral foothills remain, which are directly on the respective trench 8th adjoin ( 7 (b) ). Then the trench mask 37 be replaced again. The remaining areas of the source zone 7 can, according to the process step in 2 (f) are generated in a known manner in a later process step ( 7 (c) ). This results in a topography for the source zones 7 . 7 ' , which is of a stepped design and in the area of the trenches 8th deeper into the semiconductor body 1 protrude than in the other areas of the transistor cell. It also ensures that the source zones 7 about the areas 7 ' to the trenches 8th are connected.

Die 8(a) bis 8(c) zeigen anhand von Teilschnitten eine weitere Variante des erfindungsgemäßen Verfahrens. Im Unterschied zu 2 wird zur Erzeugung der Polysilizium-Gateelektrode 8 ein zweistufiger Ätzprozess verwendet. In einem ersten Schritt gemäß 8(a) wird das Polysilizium zunächst anisotrop geätzt, so dass der Gateelektrodenbereich 9' entlang der Kante 31 direkt unterhalb der Maske 30 übrig bleibt. In einem zweiten Verfahrensschritt wird durch isotrope Ätzung das Polysilizium 9' unter der Kante 31 der Maske 30 zurückgeätzt (siehe 8(b)).The 8 (a) to 8 (c) show a further variant of the method according to the invention using partial sections. In contrast to 2 is used to create the polysilicon gate electrode 8th a two-stage etching process is used. In a first step according to 8 (a) the polysilicon is first anisotropically etched, so that the gate electrode region 9 ' along the edge 31 just below the mask 30 is left. In a second process step, the polysilicon is made by isotropic etching 9 ' under the edge 31 the mask 30 etched back (see 8 (b) ).

Optional kann die isotrope Polysiliziumätzung auch erst nach der Entfernung der Lackmaske 30 durchgeführt werden, wobei in diesem Falle die gesamte Polysiliziumschicht 11 zusätzlich an ihrer Oberfläche gedünnt wird. Für diesen Fall muss die Dicke der zur Bildung der Gateelektrode 9 abgeschiedenen Polysiliziumschicht 11 größer als der Ätzabtrag der isotropen Ätzung gewählt werden. Die Polysiliziumschicht 11 für die Gateelektrode 9 dient dann als Implantationsmaske für die nachfolgende Implantation. Die Implantation zur Erzeugung des p-dotierten Bodykontaktgebietes 10 erfolgt entweder direkt nach der anisotropen Ätzung gemäß 8(b) oder erst nach dem Ablösen der Lackmaske 30.Optionally, the isotropic polysilicon etching can also only be carried out after the resist mask has been removed 30 be carried out, in which case the entire polysilicon layer 11 is additionally thinned on its surface. In this case, the thickness must be used to form the gate electrode 9 deposited polysilicon layer 11 can be selected to be greater than the etching removal of the isotropic etching. The polysilicon layer 11 for the gate electrode 9 is then as an implantation mask for the subsequent implantation. The implantation to create the p-doped body contact area 10 takes place either directly after the anisotropic etching according to 8 (b) or only after removing the paint mask 30 ,

Die 9(a) bis 9(f) zeigen eine weitere Variante des erfindungsgemäßen Verfahrens. Dabei wird das Polysilizium für die Gateelektrode 9 lediglich in einer dünnen Schicht 11 abgeschieden. Die Gräben 8 werden durch mindestens eine weitere Schicht 15 – Oxid und/oder Polysilizium – aufgefüllt (9(a)). Anschließend wird durch Implantation mit entsprechend hohen Energien durch die dünne Polysiliziumschicht 11 hindurch zumindest ein erster Teil des Sourcegebietes 7 und/oder das Bodygebiet 6 erzeugt (9(b)). Die weiteren Verfahrensschritte können äquivalent zu dem anhand der 2 beschriebenen Verfahren erfolgen. Dabei zeigt 9(c) die Halbleiterstruktur nach der Fotolithographie (Belacken, Belichten, und Entwickeln) für die nachfolgende Polyätzung. 9(d) zeigt das Halbleiterbauelement nach dem Wegätzen des Polysiliziums. Nach der Strukturierung der Gateelektrode 9 wird die Dotierung der bereits vorhandenen Sourcezonen 7'' durch eine weitere Implantation im Bereich der Öffnung der Maske 30 noch weiter erhöht (9(e)). Es wird dadurch im zentralen Bereich der Sourcezone 7, die nicht von der Maske 30 bzw. dem Polysilizium der Gateelektrode 9 überdeckt wird, eine höhere Dotierungskonzentration realisiert, als in den übrigen Bereichen 7'' der Sourcezonen 7. 9(f) zeigt in einem Teilschnitt das entsprechende Halbleiterbauelement nach der Sourcemetallisierung.The 9 (a) to 9 (f) show a further variant of the method according to the invention. The polysilicon is used for the gate electrode 9 just in a thin layer 11 deposited. The trenches 8th be through at least one more layer 15 - oxide and / or polysilicon - filled ( 9 (a) ). Then by implantation with correspondingly high energies through the thin polysilicon layer 11 through at least a first part of the source area 7 and / or the body area 6 generated ( 9 (b) ). The further process steps can be equivalent to that based on 2 described procedures take place. It shows 9 (c) the semiconductor structure after the photolithography (coating, exposure, and development) for the subsequent polyetching. 9 (d) shows the semiconductor device after etching away the polysilicon. After structuring the gate electrode 9 is the doping of the existing source zones 7 '' through a further implantation in the area of the opening of the mask 30 increased even further ( 9 (e) ). It will be in the central area of the source zone 7 that are not off the mask 30 or the polysilicon of the gate electrode 9 is covered, a higher doping concentration is realized than in the other areas 7 '' the source zones 7 , 9 (f) shows in a partial section the corresponding semiconductor device after the source metallization.

Eine zu der Struktur in 9(f) ähnliche Struktur erhält man, wenn im Ausführungsbeispiel in 2 in Schritt (d) die abgeschiedene Polysiliziumschicht 11 ganzflächig gedünnt wird.One to the structure in 9 (f) Similar structure is obtained if in the exemplary embodiment in 2 in step (d) the deposited polysilicon layer 11 is thinned over the entire surface.

Obwohl die vorliegende Erfindung vorstehend anhand der bevorzugten Ausführungsbeispiele der 1 bis 9 beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Weise modifizierbar.Although the present invention has been described with reference to the preferred embodiments of the 1 to 9 it has not been described, but can be modified in a variety of ways.

Zum Beispiel können dort beispielsweise durch Austauschen der Leitfähigkeitstypen n gegen p und umgekehrt sowie durch Variation der Dotierungskonzentrationen eine Vielzahl neuer Bauelementvarianten angegeben werden. In den vorstehenden Ausführungsbeispielen wurde jeweils ein als Trench-MOSFET bzw. Trench-IGBT ausgebildetes Halbleiterbauelement beschrieben. Jedoch sei die Erfindung nicht ausschließlich auf solche Halbleiterbauelemente beschränkt, sondern ließe sich bei entsprechender Anpassung der Strukturen auch bei beliebig anderen durch Feldeffekt steuerbaren, in einem Halbleiterköper angeordneten Halbleiterbauelementen anwenden.To the Example there, for example, by exchanging the conductivity types n for p and vice versa as well as by varying the doping concentrations Numerous new component variants can be specified. In the above embodiments was in each case a semiconductor component designed as a trench MOSFET or trench IGBT described. However, the invention is not limited to limited such semiconductor devices, but could be with corresponding adjustment of the structures also with any other controllable by field effect, arranged in a semiconductor body Apply semiconductor devices.

Ferner ist die Erfindung nicht auf Halbleiterbauelemente mit einer gitterförmigen Zellenstruktur, d.h. quadratischen Zellen beschränkt. Vielmehr können die Zellen auch dreieckig, sechseckig, hexagonal, rund, oval oder auf beliebige andere Art und Weise ausgebildet sein. Darüber hinaus müssen die Gräben nicht notwendigerweise rechteckig oder streifen- oder gitterförmig ausgebildet sein, sondern können auch beliebig andere Topographien aufweisen.Further the invention is not applicable to semiconductor devices with a lattice-like cell structure, i.e. square cells. Rather you can the cells also triangular, hexagonal, hexagonal, round, oval or be formed in any other way. Furthermore have to the trenches not necessarily be rectangular or strip or lattice-shaped, but can also have any other topographies.

Ferner sei das erfindungsgemäße Verfahren nicht ausschließlich auf in einem Zellenfeld angeordnete Halbleiterbauelemente beschränkt, sondern eignet sich selbstverständlich auch sehr vorteilhaft bei Einzelhalbleiterbauelementen. Darüber hinaus muss das Halbleiterbauelement nicht notwendigerweise vertikal ausgebildet sein, sondern es könnte sich hier auch um ein laterales Halbleiterbauelement mit Trenchstruktur oder ein so genanntes Up-Drain-Halbleiterbauelement handeln.Further is not the inventive method exclusively limited to semiconductor components arranged in a cell array, but is of course suitable also very advantageous for single semiconductor components. Furthermore the semiconductor component does not necessarily have to be vertical but it could be is also a lateral semiconductor component with a trench structure or act as a so-called up-drain semiconductor component.

Die Erfindung könnte selbstverständlich auch bei Halbleiterbauelementen nach dem Prinzip der Ladungsträgerkompensation vorteilhaft verwendet werden.The Invention could of course also for semiconductor components according to the principle of charge carrier compensation can be used advantageously.

11
HalbleiterkörperSemiconductor body
22
Scheibenvorderseite, erste OberflächeDisc front, first surface
33
Scheibenrückseite, zweite OberflächeWafer backside, second surface
44
Drainzonedrain region
55
Driftzonedrift region
66
BodyzoneBody zone
77
Sourcezonesource zone
7',7''7 ', 7' '
Bereiche der Sourcezoneareas the source zone
88th
Graben, TrenchDig, trench
99
Gateelektrodegate electrode
9'9 '
T-förmige GateelektrodenbereicheT-shaped gate electrode areas
1010
Bodykontaktgebiet, hochdotierte Bereiche der BodyBody contact region, highly doped areas of the body
zoneZone
10'10 '
Bereiche des Bodykontaktgebietesareas the body contact area
1111
Polysiliziumschicht für die Gateelektrodepolysilicon layer for the gate electrode
1212
Drainmetallisierungdrain metallization
1313
Sourcemetallisierungsource metallization
1414
Isolationsoxid, BPSGisolation oxide, BPSG
1515
Füllschichtfilling layer
1818
Gateoxid, Dielektrikumgate oxide, dielectric
2020
Kanal, KanalzoneChannel, canal zone
2121
pn-Übergangpn junction
3030
Maskemask
3131
Maskenkantemask Feather
32 – 3432-34
Maskenelementemask elements
33'33 '
Eckbereiche der Maskecorner areas the mask
35, 3635, 36
Hilfslinienguides
3737
Trenchmasketrench mask
4040
Anodenzoneanode zone
4141
Anodenmetallisierunganode metallization
4242
FeldstoppzoneField stop zone
AA
Anodenanschlussanode
DD
Drainanschlussdrain
SS
Sourceanschlusssource terminal
GG
Gateanschlussgate terminal

Claims (20)

Verfahren zur Herstellung eines durch Feldeffekt steuerbaren Halbleiterbauelementes, insbesondere eines in Zellstruktur ausgebildeten Leistungshalbleiterbauelementes, dessen Gateelektrode (9) in einem Graben (8) angeordnet ist und über ein Dielektrikum (18) isoliert ist, mit den folgenden Verfahrensschritten: (a) Ein Halbleiterkörper (1) mit einer Grunddotierung des ersten Leitungstyps mit mindestens einem von einer ersten Oberfläche (2) in den Halbleiterkörper (1) hineinragenden Graben (8) wird bereitgestellt; (b) Auf die Wände und den Boden des Grabens (8) wird eine dielektrische Schicht (18) erzeugt; (c) Auf die erste Oberfläche (2) und in den Graben (8) wird zur Bildung einer leitfähigen Schicht (11) für die Gateelektroden (9) leitfähiges Material abgeschieden; (d) Aufbringen einer ersten Maske (30), welche zumindest teilweise die Bereiche der Gräben (8) überdeckt; (e) Abätzen zumindest der nicht von der Maske (30) bedeckten Bereiche der leitfähigen Schicht (11); (f) Implantation von Dotierstoffen des zweiten Leitungstyps zur Bildung zumindest einer ersten Halbleiterzone (10) des zweiten Leitungstyps unter Verwendung der ersten Maske (30) und/oder der Gateelektrode (9) als Implantationsmaske.Method for producing a semiconductor component that can be controlled by a field effect, in particular a power semiconductor component designed in a cell structure, the gate electrode ( 9 ) in a trench ( 8th ) is arranged and via a dielectric ( 18 ) is isolated with the following process steps: (a) a semiconductor body ( 1 ) with a basic doping of the first conductivity type with at least one of a first surface ( 2 ) in the semiconductor body ( 1 ) protruding trench ( 8th ) will be provided; (b) On the walls and bottom of the trench ( 8th ) becomes a dielectric layer ( 18 ) generated; (c) on the first surface ( 2 ) and in the trench ( 8th ) is used to form a conductive layer ( 11 ) for the gate electrodes ( 9 ) deposited conductive material; (d) applying a first mask ( 30 ) which at least partially cover the areas of the trenches ( 8th ) covered; (e) etching off at least that of the mask ( 30 ) covered areas of the conductive layer ( 11 ); (f) implantation of dopants of the second conductivity type to form at least one first semiconductor zone ( 10 ) of the second line type using the first mask ( 30 ) and / or the gate electrode ( 9 ) as an implantation mask. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass Kanalzonen (20) des zweiten Leitungstyps in zwischen benachbarten Gräben (8) befindliche Bereiche des Halbleiterkörpers (1) eingebracht werden, wobei die Kanalzonen (20) nach Fertigstellung des Halbleiterbauelementes mit den ersten Halbleiterzonen (10) verbunden sind und die Dotierungsdosen derart gewählt werden, dass die ersten Halbleiterzonen (10) eine höhere Dotierungskonzentration aufweisen als die Kanalzonen (20).A method according to claim 1, characterized in that channel zones ( 20 ) of the second conduction type in between adjacent trenches ( 8th ) located areas of the semiconductor body ( 1 ) are introduced, the channel zones ( 20 ) after completion of the semiconductor component with the first semiconductor zones ( 10 ) are connected and the doping doses are selected such that the first semiconductor zones ( 10 ) have a higher doping concentration than the channel zones ( 20 ). Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Halbleiterschicht (11) im Verfahrensschritt (e) isotrop, insbesondere zumindest teilweise unter die erste Maske (30), zurückgeätzt wird.Method according to one of the preceding claims, characterized in that the semiconductor layer ( 11 ) isotropic in method step (e), in particular at least partially under the first mask ( 30 ) is etched back. Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass zumindest Teilbereiche der Sourcezonen (7) nach dem Verfahrensschritt (e) unter Verwendung der Halbleiterschicht (11) als Maske (30) in den Halbleiterkörper (1) eingebracht werden.Method according to one of the preceding claims, characterized in that at least partial areas of the source zones ( 7 ) after method step (e) using the semiconductor layer ( 11 ) as a mask ( 30 ) in the semiconductor body ( 1 ) are introduced. Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass für die leitfähige Schicht (11) hochdotiertes Polysilizium abgeschieden wird.Method according to one of the preceding claims, characterized in that for the conductive layer ( 11 ) highly doped polysilicon is deposited. Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass im Anschluss an Verfahrensschritt (f) – eine Isolationsschicht (14) auf den Halbleiterkörper (1) aufgebracht wird, – die Isolationsschicht (14) und/oder ein darunter vorgesehenes Dielektrikum (18) derart strukturiert und/oder abgeätzt werden, dass zumindest Teile der ersten Halbleiterzonen (10) und Teile der Sourcezonen (7) frei liegen, und – eine hochleitfähigen Schicht (13), insbesondere eine Metallisierung, zur Bildung einer Sourceelektrode (13) auf den Halbleiterkörper (1) derart aufgebracht wird, dass die frei liegenden Bereiche der ersten Halbleiterzone (10) und der Sourcezonen (7) von der hochleitfähigen Schicht (13) elektrisch kontaktiert werden.Method according to one of the preceding claims, characterized in that following method step (f) - an insulation layer ( 14 ) on the semiconductor body ( 1 ) is applied, - the insulation layer ( 14 ) and / or a dielectric provided underneath ( 18 ) are structured and / or etched away in such a way that at least parts of the first semiconductor zones ( 10 ) and parts of the source zones ( 7 ) are exposed, and - a highly conductive layer ( 13 ), in particular a metallization, to form a source electrode ( 13 ) on the semiconductor body ( 1 ) is applied such that the exposed areas of the first semiconductor zone ( 10 ) and the source zones ( 7 ) from the highly conductive layer ( 13 ) be electrically contacted. Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die erste Maske (30) die Gräben (8) derart überdeckt, dass nach den Verfahrensschritten (e) bzw. (f) die ersten Halbleiterzonen (10) von den Gräben (8) beabstandet sind.Method according to one of the preceding claims, characterized in that the first mask ( 30 ) the trenches ( 8th ) covered in such a way that after the method steps (e) or (f) the first semiconductor zones ( 10 ) from the trenches ( 8th ) are spaced. Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Maske (30) derart über die Gräben (8) übersteht und/oder die Halbleiterschicht (10) isotrop derart unter die erste Maske (30) zurückgeätzt wird, dass nach den Verfahrensschritten (e) bzw. (f) die ersten Halbleiterzonen (10) zumindest mit Teilbereichen (10') an die Gräben (8) anschließen.Method according to one of the preceding claims, characterized in that the mask ( 30 ) so over the trenches ( 8th ) survives and / or the semiconductor layer ( 10 ) isotropically under the first mask ( 30 ) it is etched back that after the process steps (e) or (f) the first semiconductor zones ( 10 ) at least with sections ( 10 ' ) to the trenches ( 8th ) connect. Verfahren nach einem der Ansprüche 2 bis 8, dadurch gekennzeichnet, dass die Kanalzonen (20) vor dem Verfahrensschritt (c) oder nach dem Verfahrensschritt (f) eingebracht werden.Method according to one of claims 2 to 8, characterized in that the channel zones ( 20 ) before step (c) or after step (f). Verfahren nach einem der Ansprüche 2 bis 9, dadurch gekennzeichnet, dass die Kanalzone (20) durch Ionenimplantation, insbesondere durch Hochenergieimplantation, von Dotierstoffen des zweiten Leitungstyps in den Halbleiterkörper (1) eingestellt wird.Method according to one of claims 2 to 9, characterized in that the channel zone ( 20 ) by ion implantation, in particular by high-energy implantation, of dopants of the second conductivity type in the semiconductor body ( 1 ) is set. Verfahren nach einem der Ansprüche 2 bis 10, dadurch gekennzeichnet, dass die Kanalzone (20) durch Mehrfachimplantation bei unterschiedlichen Implantationsenergien und/oder Implantationsdosen in den Halbleiterkörper (1) eingebracht wird.Method according to one of claims 2 to 10, characterized in that the channel zone ( 20 ) by multiple implantation with different implantation energies and / or implantation doses in the semiconductor body ( 1 ) is introduced. Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass zumindest Teilbereiche der Sourcezonen (7) nach dem Verfahrensschritt (e) unter Verwendung der Halbleiterschicht (11) als Maske (30) in den Halbleiterkörper (1) eingebracht werden.Method according to one of the preceding An sayings, characterized in that at least partial areas of the source zones ( 7 ) after method step (e) using the semiconductor layer ( 11 ) as a mask ( 30 ) in the semiconductor body ( 1 ) are introduced. Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass zumindest ein Teilbereich (7, 7') der Sourcezone (7) des ersten Leitungstyps vor dem Verfahrensschritt (b) in den Halbleiterkörper (1) eingebracht wird, wobei eine für das Ätzen der Gräben (8) vorgesehene zweite Maske auch als Maske für die Erzeugung dieser Teilbereiche (7, 7') vorgesehen ist.Method according to one of the preceding claims, characterized in that at least one partial area ( 7 . 7 ' ) the source zone ( 7 ) of the first conductivity type before method step (b) into the semiconductor body ( 1 ) is introduced, one for the etching of the trenches ( 8th ) provided second mask also as a mask for the generation of these partial areas ( 7 . 7 ' ) is provided. Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass zumindest ein Teilbereich der Sourcezone (7) des ersten Leitungstyps nach dem Verfahrensschritt (c) und vor dem Verfahrensschritt (e) durch Implantation durch die Halbleiterschicht (11) hindurch, in den Halbleiterkörper (1) implantiert wird.Method according to one of the preceding claims, characterized in that at least a portion of the source zone ( 7 ) of the first conductivity type after method step (c) and before method step (e) by implantation through the semiconductor layer ( 11 ) into the semiconductor body ( 1 ) is implanted. In einem Halbleiterkörper (1) angeordnetes, durch Feldeffekt steuerbares Halbleiterbauelement, insbesondere in Zellenstruktur ausgebildetes Leistungshalbleiterbauelement, mit mindestens einer Drainzone (4) und mit mindestens einer Sourcezone (7) vom jeweils ersten Leitungstyp, mit mindestens einer zwischen Drainzone (4) und Sourcezone (7) angeordneten Bodyzone (6) vom zweiten Leitungstyp, mit mindestens einem Bodykontaktgebiet (10) vom zweiten Leitungstyp, welches an die Bodyzone (6) und an die Sourcezone (7) angeschlossen ist und welches zur niederohmigen Anbindung der Bodyzone an die Sourcezone (7) eine höhere Dotierungskonzentration als die das Bodykontaktgebiet (10) umgebenden Bereiche der Bodyzone (6) aufweist, mit mindestens einem Graben (8), der sich von einer ersten Oberfläche (2) von einer Sourcezone (7) über die Bodyzone (6) bis in die Drainzone (4) hinein erstreckt, mit mindestens einer Gateelektrode (9), die jeweils zumindest teilweise in dem Graben (8) angeordnet ist, die gegenüber dem Halbleiterkörper (1) durch ein Dielektrikum (18) isoliert ist, dadurch gekennzeichnet, dass die Bodykontaktgebiete (10) bezüglich einer Kante (9') der Gateelektrode (9) selbstjustiert ausgebildet sind.In a semiconductor body ( 1 ) arranged, controllable by field effect semiconductor component, in particular in the form of a cell power semiconductor component, with at least one drain zone ( 4 ) and with at least one source zone ( 7 ) of the first line type, with at least one between the drain zone ( 4 ) and source zone ( 7 ) arranged body zone ( 6 ) of the second conduction type, with at least one body contact area ( 10 ) of the second conduction type, which is connected to the body zone ( 6 ) and to the source zone ( 7 ) is connected and which for low-resistance connection of the body zone to the source zone ( 7 ) a higher doping concentration than that of the body contact area ( 10 ) surrounding areas of the body zone ( 6 ) with at least one trench ( 8th ) that extends from a first surface ( 2 ) from a source zone ( 7 ) over the body zone ( 6 ) to the drain zone ( 4 ) extends into it with at least one gate electrode ( 9 ), each at least partially in the trench ( 8th ) is arranged, which is opposite the semiconductor body ( 1 ) through a dielectric ( 18 ) is isolated, characterized in that the body contact areas ( 10 ) with respect to an edge ( 9 ' ) the gate electrode ( 9 ) are self-aligned. Halbleiterbauelement nach Anspruch 15, dadurch gekennzeichnet, dass die Gateelektrode (9) zumindest teilweise über den jeweiligen Graben (8) übersteht.Semiconductor component according to claim 15, characterized in that the gate electrode ( 9 ) at least partially over the respective trench ( 8th ) survives. Halbleiterbauelement nach einem der Ansprüche 15 oder 16, dadurch gekennzeichnet, dass die Bodykontaktgebiete (10) von den Gräben (8) beabstandet sind.Semiconductor component according to one of claims 15 or 16, characterized in that the body contact regions ( 10 ) from the trenches ( 8th ) are spaced. Halbleiterbauelement nach einem der Ansprüche 15 bis 16, dadurch gekennzeichnet, dass die Bodykontaktgebiete (10) an den Ecken herausragende Bereiche aufweisen, die an die Gräben (8) angeschlossen sind.Semiconductor component according to one of Claims 15 to 16, characterized in that the body contact regions ( 10 ) have protruding areas at the corners that connect to the trenches ( 8th ) are connected. Halbleiterbauelement nach einem der Ansprüche 15 bis 18, dadurch gekennzeichnet, dass die Gräben (8) streifen- oder gitterförmig ausgebildet sind und die Bodyzonen (6) und/oder die Bodyzonenkontaktgebiete (10) rechteckig oder quadratisch, insbesondere mit abgerundeten Ecken, ausgebildet sind.Semiconductor component according to one of Claims 15 to 18, characterized in that the trenches ( 8th ) are strip or lattice-shaped and the body zones ( 6 ) and / or the body zone contact areas ( 10 ) are rectangular or square, in particular with rounded corners. Halbleiterbauelement nach einem der Ansprüche 15 bis 19, dadurch gekennzeichnet, dass das Halbleiterbauelement als Leistungs-MOSFET oder als IGBT ausgebildet ist.Semiconductor component according to one of Claims 15 to 19, characterized in that the semiconductor device as a power MOSFET or is an IGBT.
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