DE10320598A1

DE10320598A1 - Transistor und Verfahren zur Herstellung eines Transistors mit der Ausbildung einer flachen Implantierung unter Verwendung einer Epitaxieschicht

Info

Publication number: DE10320598A1
Application number: DE10320598A
Authority: DE
Inventors: Kil-Ho Lee; Woo-Tag Kang
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2002-05-09
Filing date: 2003-05-08
Publication date: 2004-01-08
Anticipated expiration: 2023-05-09
Also published as: DE10320598B4; US6537885B1

Abstract

Es wird ein Verfahren zum Herstellen eines Transistors unter Verwendung von zwei Schichten einer Siliziumepitaxieschicht offenbart. Beim ersten Schritt des Herstellungsprozesses wird um Gatestrukturen herum ein Abstandshalter ausgebildet. Dann wird auf dem Wafer eine erste Siliziumepitaxieschicht aufgewachsen. Dann wird ein zweiter Abstandshalter abgeschieden und dann geätzt, so daß der zweite Abstandshalter um eine Gatestruktur herum zurückbleibt. Als nächstes wird eine zweite Siliziumepitaxieschicht auf der ersten Siliziumepitaxieschicht aufgewachsen, und der zweite Abstandshalter wird um die Gatestruktur herum geätzt. Nach dem Ätzen des ersten Oxidabstandshalters werden Ionen mit einem ersten Energieniveau implantiert, um vier Implantierungen auszubilden. Dann wird ein dritter Abstandshalter abgeschieden und geätzt, so daß der dritte Abstandshalter um die Gatestrukturen herum zurückbleibt. Dann werden Ionen mit einem zweiten Energieniveau implantiert, um zwei weitere Implantierungen auszubilden, wobei jeder dieser beiden Implantierungen zwischen zweien der zuvor ausgebildeten Implantierungen liegt. Die Implantierungen und die Gatestrukturen liefern eine Transistorstruktur. Der resultierende Transistor weist einen guten Kurzkanaleffekt auf, da die Tiefe der Implantierung bevorzugt alle ausgerichtet sind. Er weist außerdem einen guten Ansteuerstrom auf, da die durch Ionenimplantierung mit einem zweiten Energieniveau erzeugten Implantierungen einen geringen parasitären ...

Description

Die vorliegende Erfindung betrifft Transistoren und Verfah_{ren zur Herstellung von
Transistoren.}

Halbleiterbauelemente werden jedes Jahr immer leistungsfähiger. Einer der Gründe, weshalb die Leistung der Bauelemente stetig zugenommen hat, liegt darin, daß jedes Jahr mehr und mehr Transistoren auf einem Bauelement untergebracht werden. Das Bestreben, die Größe von Transistoren zu reduzieren, verläuft parallel zu der Bestrebung, mehr Transistoren auf einem Bauelement unterzubringen und ist Teil davon. Dieses Bestreben involviert notwendigerweise auch grundlegende Herstellungstechniken von Transistorstrukturen.

Die Entwickler sehen sich bei ihren Bemühungen, die Transistorgröße zu reduzieren, vielen Herausforderungen gegenüber. Ein Verfahren zum Reduzieren der Transistorgröße besteht darin, die Größe der Strukturen in einem Transistor zu reduzieren. Beispielsweise sind die Gatelängen und die Tiefe der Implantierung ständig reduziert worden. Es hat sich jedoch herausgestellt, daß die Tiefe der Implantierung für die Leistung des Transistors wichtig ist. Beispielsweise kann die Tiefe der Implantierung von Source und Drain eines Transistors wichtig sein, wenn sichergestellt werden soll, daß eine Gateelektrode den Elektronenfluß im Transistor ausreichend steuern kann. Außerdem kann die Tiefe der Implantierung beim Kontaktprozeß für den Source- und Drainanschluß wichtig sein.

Allgemein liegen flache und tiefe Implantierungen in Transistoren vor, und sie weisen unterschiedliche Tiefen auf. Die flache Implantierung eignet sich dazu, den Stromfluß zwischen der Sourceelektrode und der Drainelektrode im Transistor bereitzustellen und einen verbesserten Kurzkanaleffekt zu erzielen. Die tiefe Implantierung eignet sich zur Verbesserung des Source- und Drainkontaktprozesses.

Demnach stellt die flache Implantierung eines der Verfahren dar, die beim Reduzieren der Transistorgröße verwendet werden. Die Herstellung von Transistoren sollte sorgfältig erfolgen, um sicherzustellen, daß die Tiefe der Implantierung im Transistor die Leistungscharakteristiken des Transistors nicht beeinträchtigen.

Dementsprechend werden neue Verfahren zur Herstellung von Transistoren benötigt, um eine geringere Größe zu erzielen.

KURZE DARSTELLUNG DER ERFINDUNG

Die vorliegende Erfindung gestattet die Herstellung von Transistoren mit einer flachen Implantierung durch Verwendung eines zweistufigen Epitaxialschichtprozesses. Gemäß einer bevorzugten Ausführungsform beinhaltet der Herstellungsprozeß zunächst das Abscheiden eines Abstandshalters auf einem Wafer und um Gatestrukturen herum und dann das Ätzen des Abstandshalters aus dem Wafer. Beim nächsten Schritt wird auf dem Wafer eine erste Siliziumepitaxieschicht aufgewachsen. Dann wird auf der ersten Siliziumepitaxieschicht und um die Gatestrukturen herum ein zweiter Abstandshalter abgeschieden. Dann wird der zweite Abstandshalter aus der ersten Siliziumepitaxieschicht herausgeätzt, so daß der zweite Abstandshalter um die Gatestrukturen herum zurückbleibt. Als nächstes wird eine zweite Siliziumepitaxieschicht auf der ersten Siliziumepitaxieschicht aufgewachsen. Dann wird der zweite Abstandshalter um die Gatestrukturen herum weggeätzt. Dann werden Ionen mit einem ersten Energieniveau implan tiert, um in Bereichen in der Nähe der Gatestrukturen vier flache Implantierungen auszubilden. Ein dritter Abstandshalter wird auf der zweiten Siliziumepitaxieschicht und um die Gatestrukturen herum abgeschieden und dann geätzt, so daß der dritte Abstandshalter um die Gatestrukturen herum zurückbleibt. Dann werden Ionen mit einem zweiten Energieniveau implantiert, um eine fünfte und sechste Implantierung auszubilden. Die fünfte Implantierung wird zwischen der ersten und zweiten Implantierung ausgebildet und die sechste Implantierung wird zwischen der dritten und vierten Implantierung ausgebildet.

BESCHREIBUNG DER ZEICHNUNGEN

1 veranschaulicht einen Wafer mit mehreren Gatestrukturen auf dem Wafer;

2 veranschaulicht einen Schritt gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung, wobei ein erster Abstandshalter abgeschieden und geätzt und dann eine Siliziumepitaxieschicht aufgewachsen wird;

3 veranschaulicht einen Schritt gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung, wobei ein zweiter Abstandshalter abgeschieden und geätzt und dann eine zweite Siliziumepitaxieschicht aufgewachsen wird;

4 veranschaulicht einen Schritt gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung, wobei der zweite Abstandshalter um die Gatestruktur herum entfernt und vier Implantierungen durch Ionenimplantierung ausgebildet werden; und

5 veranschaulicht einen Schritt gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung, wobei ein dritter Abstandshalter abgeschieden und geätzt wird und dann eine fünfte und sechste Implantierung durch Ionenimplantierung ausgebildet werden.

Die 1 bis 5 veranschaulichen eine bevorzugte Ausführungsform eines Prozesses zum Herstellen von Transistorstrukturen. 5 stellt auch die Transistorstruktur dar, die sich aus dem Herstellungsprozeß der 1 bis 5 ergibt. Der Prozeß beinhaltet allgemein das Ausbilden und die Verwendung von zwei Siliziumepitaxieschichten auf der Transistorstruktur. Der in den 1 bis 5 dargestellte Prozeß wird unter Bezugnahme auf die Herstellung von DRAMs beschrieben, doch kann der Prozeß auch zur Herstellung anderer Bauelemente verwendet werden.
In 1 sind die Ergebnisse mehrerer vorläufiger Schritte bei der Herstellung eines DRAM dargestellt, durch die Gatestrukturen 7, 8 und 9, die jeweils Strukturen 10 und 15 enthalten, auf einem Wafer 16 ausgebildet werden. Die Strukturen 10 sind Leiter und die Strukturen 15 sind Isolatoren. Diese vorläufigen Schritte können gemäß wohlbekannten Techniken der Transistorherstellung ausgeführt werden.
Gemäß einer bevorzugten Ausführungsform wird ein SiN-Abstandshalter sowohl auf der Oberfläche des Wafers 16 als auch auf den Gatestrukturen 7, 8 und 9 und um diese herum abgeschieden. Dann wird der SiN-Abstandshalter geätzt, um ihn von der Oberfläche des Wafers 16 zu entfernen. Wie in 2 dargestellt, bleibt nach dem Abscheiden und Ätzen des Abstandshalters um die Gatestrukturen 7, 8 und 9 herum eine Abstandshalterstruktur 28 zurück. Die Abstandshalterstruktur 28 sorgt für ein Blockieren des Aufwachsens der Epitaxieschicht an der Gatekante. Das Abscheiden und Ätzen von Abstandshaltern ist wohlbekannt und kann auf vielfältige Weise und mit einer Vielzahl von Materialien erzielt werden. Die Abstandshalterstruktur 28 ist bevorzugt ein Nitridab standshalter, doch kann jeder beliebige Prozeß zur Bildung eines Oxidabstandshalters verwendet werden.
Beim nächsten Schritt der bevorzugten Ausführungsform wird, wie in 2 dargestellt, auf der Oberfläche des Wafers 16 eine Siliziumepitaxieschicht 30 aufgewachsen. Die Dicke der Siliziumepitaxieschicht 30 liegt bevorzugt im Bereich zwischen 200 und 300 Ångstrom, obwohl die Schicht 30 eine außerhalb dieses Bereichs liegende Dicke aufweisen kann. Die Dicke hängt von vielen verschiedenen Parametern ab, einschließlich beispielsweise den Designparametern des hergestellten Transistors und den Parametern verschiedener Schritte des verwendeten Herstellungsprozesses. Die Siliziumepitaxieschicht 30 kann unter Verwendung wohlbekannter Techniken hergestellt werden.
Dann wird auf der Siliziumepitaxieschicht 30 und um die Gatestrukturen 7, 8 und 9 herum ein weiterer Abstandshalter abgeschieden. Dieser Abstandshalter wird dann geätzt, um ihn von der Siliziumepitaxieschicht 30 zu entfernen. Wie in 3 gezeigt, bleibt nach dem Abscheiden und Ätzen des Abstandshaltern um die Gatestrukturen 7, 8 und 9 herum eine weitere Abstandshalterstruktur 32 zurück. Die Abstandshalterstruktur 32 sorgt für das Blockieren des Aufwachsens der Epitaxieschicht. Wie bereits erwähnt, ist das Abscheiden und Ätzen von Abstandshaltern wohlbekannt, und es kann auf vielerlei Weise mit einer Vielfalt von Materialien bewerkstelligt werden. Die Abstandshalterstruktur 32 wird bevorzugt unter Verwendung von Oxidabscheidung hergestellt, und alle Oxide können verwendet werden.
Beim nächsten Schritt der bevorzugten Ausführungsform wird auf der Oberfläche der ersten Siliziumepitaxieschicht 30, wie in 3 gezeigt, eine zweite Siliziumepitaxieschicht 34 aufgewachsen. Die zweite Siliziumepitaxieschicht 34 wird wegen des zweiten Abstandshaltern 32 nicht so nahe an den Gatestrukturen 7, 8 und 9 wie die erste Siliziumepitaxie schicht 30 aufgewachsen. Wie noch zu sehen sein wird, gestattet diese Struktur der Epitaxieschichten 30 und 34 die Herstellung von Implantierungen, so daß verschiedene Bereiche der Implantierungen verschiedene Charakteristiken aufweisen.
Die Dicke der zweiten Siliziumepitaxieschicht 34 ist bevorzugt größer als die Dicke der ersten Siliziumepitaxieschicht 30, muß dies aber nicht sein. Somit kann die Dicke der zweiten Siliziumepitaxieschicht 34 gleich oder kleiner als die Dicke der ersten Siliziumepitaxieschicht 30 sein. Gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung liegt die Dicke der zweiten Siliziumepitaxieschicht 34 im Bereich zwischen 300 und 400 Ångstrom. Wie bei der ersten Siliziumepitaxieschicht 30 kann die zweite Siliziumepitaxieschicht 34 eine Dicke außerhalb dieses Bereichs aufweisen. Wie bei der ersten Siliziumepitaxieschicht 30 hängt auch die Dicke der zweiten Siliziumepitaxieschicht 34 von vielen verschiedenen Parametern ab, einschließlich beispielsweise den Designparametern des hergestellten Transistors und den Parametern verschiedener Schritte des verwendeten Herstellungsprozesses.
Beim nächsten Schritt der bevorzugten Ausführungsform wird der zweite Abstandshalter 32 entfernt, wobei Entfernen von Oxid verwendet wird. Nach dem Entfernen des zweiten Abstandshalters 32 ist die zurückbleibende Struktur in 4 dargestellt. Wie in 4 gezeigt, werden die Implantierungen 24, 25, 26 und 27 durch Ionenimplantierung ausgebildet. Der Schritt der Ionenimplantierung ist durch Pfeile 36 dargestellt. Die Implantierungen 24, 25, 26 und 27 können unter Verwendung einer Implantierung durch Konvertierung im Plasma, was auch als Plasmadotierung bezeichnet wird, ausgebildet werden. Diese Implantierungen, 24, 25, 26 und 27 werden wie gezeigt in der Nähe der Gatestrukturen 7, 8 und 9 ausgebildet. Die mit dem Schritt der Ionenimplantierung verbundene Energie ist bevorzugt so gering, wie sie in der Re gel zur Ausbildung einer flachen Implantierung verwendet wird. Gemäß einem Aspekt der vorliegenden Erfindung liegt die Implantierungsenergie im Bereich zwischen 5 keV und 10 keV. Die Implantierungsenergie kann auch im Bereich zwischen 1 keV und 10 keV liegen. Während dieses Schrittes können auch andere Implantierungsenergieniveaus verwendet werden.
Nach dem Schritt der Ionenimplantierung wird auf der zweiten Siliziumepitaxieschicht 34 und um die Gatestrukturen 7, 8 und 9 herum ein weiterer Abstandshalter abgeschieden. Dieser Abstandshalter wird dann geätzt, um ihn von der zweiten Siliziumepitaxieschicht 34 zu entfernen. Wie in 5 dargestellt ist, liegt nach dem Abscheiden und dem Ätzen des Abstandshalters eine weitere Abstandshalterstruktur 46 vor, die um die Gatestrukturen 7, 8 und 9 herum zurückbleibt. Die Abstandshalterstruktur 46 sorgt für das Blockieren einer tiefen Implantierung unter die Abstandhalterstruktur 46. Wie bereits erwähnt wurde, ist das Abscheiden und Ätzen von Abstandshaltern wohlbekannt und kann auf vielerlei Weise mit einer Vielzahl von Materialien bewerkstelligt werden. Die Abstandshalterstruktur 46 wird bevorzugt unter Verwendung einer Abscheidung eines BPSG-Oxids hergestellt, doch können alle Isolatoren verwendet werden.
Wie in 5 gezeigt, werden dann die Implantierungen 28 und 29 weiter durch einen zweiten Schritt der Ionenimplantierung ausgebildet. Der zweite Schritt der Ionenimplantierung ist durch Pfeile 48 dargestellt. Die Implantierung 28 wird zwischen den Implantierungen 24 und 25 ausgebildet. Die Implantierung 29 wird zwischen den Implantierungen 26 und 27 ausgebildet. Diese Implantierungen 24 bis 29 sorgen, wie für den Transistorbetrieb erforderlich, für elektrische Verbindungen zwischen Gatestrukturen 7, 8 und 9.
Die mit dem zweiten Schritt der Ionenimplantierung verbundene Energie ist bevorzugt höher als die mit dem ersten Schritt der Ionenimplantierung verbundene Energie. Somit kann das beim zweiten Schritt der Ionenimplantierung verwendete Energieniveau das gleiche sein, wie es in der Regel zum Ausbilden einer tiefen Implantierung verwendet wird. Gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung beträgt die beim zweiten Schritt der Ionenimplantierung verwendete Implantierungsenergie 30 keV. Bei einer weiteren Ausführungsform beträgt die Implantierungsenergie 20 keV. Während dieses Schrittes können auch andere Implantierungsenergieniveaus verwendet werden.
Die resultierende Transistorstruktur ist in 5 gezeigt. Gemäß einer bevorzugten Ausführungsform weisen alle Implantierungsbereiche 24 bis 29 die gleiche Tiefe auf. Dies gestattet einen verbesserten Kurzkanaleffekt. Die Tiefe der Implantierungsbereiche kann jedoch aufgrund von Prozeßfaktoren differieren.
Wenngleich die Erfindung hier unter Bezugnahme auf bestimmte Ausführungsformen beschrieben worden ist, versteht es sich, daß diese Ausführungsformen für die Grundlagen und Anwendungen der vorliegenden Erfindung lediglich beispielhaft sind. Es versteht sich deshalb, daß an den Ausführungsbeispielen zahlreiche Modifikationen vorgenommen werden können und daß weitere Anordnungen ausgedacht werden können, ohne vom Gedanken und Umfang der vorliegenden Erfindung, wie sie durch die beiliegenden Ansprüche definiert sind, abgewichen wird.

Claims

Verfahren zum Herstellen eines Transistors aus einem Wafer mit Gatestrukturen auf dem Wafer, mit den folgenden Schritten: Abscheiden eines ersten Abstandshalters auf dem Wafer und um die Gatestrukturen herum und dann Ätzen des ersten Abstandshalters aus dem Wafer, so daß der erste Abstandshalter um die Gatestrukturen herum zurückbleibt; Aufwachsen einer ersten Siliziumepitaxieschicht auf dem Wafer; Abscheiden eines zweiten Abstandshalters auf der ersten Siliziumepitaxieschicht und um die Gatestrukturen herum und dann Ätzen des zweiten Abstandshalters aus der ersten Siliziumepitaxieschicht, so daß der zweite Abstandshalter um die Gatestrukturen herum zurückbleibt; Aufwachsen einer zweiten Siliziumepitaxieschicht auf der ersten Siliziumepitaxieschicht; Ätzen des zweiten Abstandshalters um die Gatestrukturen herum; Implantieren von Ionen, um einen ersten, einen zweiten, einen dritten und einen vierten Implantierungsbereich zu erzeugen; Abscheiden eines dritten Abstandshalters auf der zweiten Siliziumepitaxieschicht und um die Gatestrukturen herum und Ätzen des dritten Abstandshalters aus der zweiten Siliziumepitaxieschicht, so daß der dritte Abstandshalter um die Gatestrukturen herum zurückbleibt; und Implantieren von Ionen, um einen fünften und einen sechsten Implantierungsbereich zu erzeugen.
Verfahren nach Anspruch 1, bei dem der erste, zweite, dritte und vierte Implantierungsbereich in der Nähe von Gatestrukturen liegen.
Verfahren nach Anspruch 1 oder 2, bei dem der fünfte Implantierungsbereich zwischen dem ersten und dem zweiten Implantierungsbereich und der sechste Implantierungsbereich zwischen dem dritten und dem vierten Implantierungsbereich liegt.
Verfahren nach einem der Ansprüche 1 bis 3, bei dem der erste, zweite, dritte und vierte Implantierungsbereich einen ersten Satz von Charakteristiken und der fünfte und sechste Implantierungsbereich einen zweiten Satz von Charakteristiken aufweisen.
Verfahren nach einem der Ansprüche 1 bis 4, bei dem der Schritt des Implantierens von Ionen zum Erzeugen des ersten, zweiten, dritten und vierten Implantierungsbereichs ein erstes Energieniveau und der Schritt des Implantierens von Ionen zum Erzeugen des fünften und sechsten Implantierungsbereichs ein zweites Energieniveau verwendet.
Verfahren nach einem der Ansprüche 1 bis 5, bei dem das erste Energieniveau im Bereich zwischen 1 keV und 10 keV liegt.
Verfahren nach einem der Ansprüche 1 bis 6, bei dem das erste Energieniveau im Bereich zwischen 5 keV und 10 keV liegt.
Verfahren nach einem der Ansprüche 1 bis 7, bei dem das zweite Energieniveau 30 keV beträgt.
Verfahren nach einem der Ansprüche 1 bis 7, bei dem das zweite Energieniveau im Bereich zwischen 10 und 30 keV liegt.
Verfahren nach einem der Ansprüche 1 bis 9, bei dem die Dicke der zweiten Epitaxieschicht aus Silizium größer ist als die Dicke der ersten Epitaxieschicht aus Silizium.
Verfahren nach einem der Ansprüche 1 bis 10, bei dem die Dicke der ersten Epitaxieschicht aus Silizium im Bereich zwischen 200 und 300 Ångstrom und die Dicke der zweiten Epitaxieschicht aus Silizium im Bereich zwischen 300 und 400 Ångstrom liegt.
Verfahren nach einem der Ansprüche 1 bis 11, bei dem der erste bis sechste Implantierungsbereich alle die gleiche Tiefe aufweisen.