DE10330812A1

DE10330812A1 - Halbleiterspeichermodul

Info

Publication number: DE10330812A1
Application number: DE10330812A
Authority: DE
Inventors: Andreas Dr. Jakobs; Hermann Ruckerbauer; Maksim Kuzmenka
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2003-07-08
Filing date: 2003-07-08
Publication date: 2005-04-14
Anticipated expiration: 2023-07-09
Also published as: DE10330812B4; CN1577627A; US7386696B2; CN100511475C; US20050044305A1

Abstract

Die Erfindung betrifft ein Halbleiterspeichermodul mit mehreren in einer Reihe angeordneten Speicherchips (1, 2, ..., 8) und wenigstens einem Taktsignale (CLK) und Befehls- und Adresssignale (C/A) zu den Speicherchips (1, 2, ..., 8) sowie Datensignale (DQ, DQS) zu und von den Speicherchips (1, 2, ..., 8) über einen modulinternen Takt-, Adress-, Befehls- und Adressbus treibenden und empfangenden Pufferchip (10, 11; 10, 10), der eine Schnittstelle zu einem äußeren Speicherhauptbus bildet, wobei auf dem Halbleiterspeichermodul (100) mindestens zwei Pufferchips (10, 11; 10, 10) angeordnet sind und alle Speicherchips (1, 2, ..., 8) wenigstens durch diejenigen Signalleitungen mit beiden Pufferchips (10, 11; 10, 10) verbunden sind, die eine Signalart aus der Gruppe von Taktsignalen (CLK), Datensignalen (DQ, DQS) und Befehls- und Adresssignalen (C/A) übertragen und die restlichen Signalleitungen für die Signalart(en) aus der Gruppe nur mit einem der beiden Pufferchips (10, 11; 10, 10) verbunden sind, und Steuermittel (12, 13; 12, 12) vorgesehen und so eingerichtet sind, dass sich jeweils im Falle einer Datenschreib- und -leseoperation in die bzw. aus den Speicherchips (1, 2, ..., 8) die Taktsignale (CLK), und Befehls- und Adresssignale (C/A) in dieselbe Richtung wie die Datensignale über den modulinternen Bus ausbreiten.

Description

Die Erfindung betrifft ein Halbleiterspeichermodul mit mehreren in einer Reihe angeordneten Speicherchips und wenigstens einem Taktsignale und Befehls- und Adresssignale zu den Speicherchips sowie Datensignale zu und von den Speicherchips über einen modulinternen Takt-, Adress-, Befehls- und Adressbus treibenden und empfangenden Pufferchip, der eine Schnittstelle zu einem äußeren Speicherhauptbus bildet.

Für sehr schnelle und hochdichte Speicherarchitekturen, wie zum Beispiel DDR-III-DARMs werden in Zukunft so genannte Pufferchips notwendig. Die beiliegende 8 veranschaulicht ein derartiges Speichersystem, bei dem die auf jeweiligen Speichermodulen 100, 200 befindlichen Pufferchips 110, 210 mit einem zu einem Speichercontroller 300 führenden Speicherhauptbus 400 in verketteter Weise verbunden sind. Auf den Pufferchips 110, 210 wird durch eine Schaltanordnung S dafür gesorgt, dass Daten nur vom jeweils adressierten Speichermodul 100 bzw. 200 gelesen bzw. in das Speichermodul eingeschrieben werden. Mit den römischen Ziffern I, II, III und IV sind einzelne Speichergruppen mit jeweils mehreren in einer Reihe hintereinander liegenden Speicherchips auf den Speichermodulen 100 und 200 bezeichnet. Durch die Pufferchips 110, 210 wird der so genannte "Stub-Bus", wie er heute bei DDR- und DDR-II-Systemen verwendet wird, in eine Art hierarchisches Bussystem umgewandelt, bei dem nur noch Punkt-zu-Punkt- oder Punkt-zu-Zweipunkt-Verbindungen auftreten. Derartige Verbindungen erlauben Datentransferraten weit über ein Gbps hinaus. Eine Kaskadierung erlaubt es darüber hinaus, viele Pufferchips aneinander zu ketten und Speichersysteme mit einer sehr hohen Anzahl von Speicherchips an nur einem Speicherhauptbus 400 zu realisieren.

Die beiliegende 9 zeigt in Form einer schematischen Layoutansicht, wie ein Speichermodul (DIMM) mit einem Pufferchip 110 (HUB) und acht Speicherchips intern aufgebaut sein kann. Strichpunktiert gezeichnete Taktsignalleitungen und gestrichelt gezeichnete Befehls- und Adressbusleitungen (C/A) werden vom Pufferchip 110 zentral getrieben, nacheinander an die Speicherbausteine 101, 102, ... 108 (DRRMs) in einer so genannten Fly-By-Topologie geführt und am Ende durch Abschlüsse a1, a2, b1, b2 abgeschlossen, um Signalreflexionen zu vermeiden. Die durch ausgezogene Linien in 9 veranschaulichten Datenbusleitungen (DQ) der DRAMs werden getrennt als Punkt-zu-Punkt-Verbindungen mit dem Pufferchip 110 verbunden.

Bei den hohen Frequenzen, mit denen zukünftige Computer- und damit deren Speichersysteme betrieben werden, spielt die Laufzeit der Signale auf den oben genannten Verbindungsleitungen eine wesentliche Rolle. Für diese Laufzeiten sei im Folgenden jeweils 200 ps für jede Strecke (Pufferchip zu DRAM und DRAM zu DRAM) angenommen. Vom Pufferchip 110 zum ersten DRAM (zum Beispiel 104) brauchen alle Signale (CLK, C/A, DQ, DQS) somit 200 ps, zum vierten DRAM (zum Beispiel 101) 800 ps. Da Taktsignal CLK und Befehls- und Adresssignal C/A die gleiche Laufzeit haben, können Befehle und Adressen problemlos vom Pufferchip 110 zum jeweiligen DRAM-Chip übertragen werden. Ähnliches gilt für die Übertragung von Schreibdaten (DQ, DQS) an die DRAMs. Vom Standpunkt des Gesamtsystems spielt es nur eine untergeordnete Rolle, dass der eigentliche Schreibvorgang in den DRAMs jeweils zu unterschiedlicher Zeit stattfindet.

Sollen Daten von den DRAMs gelesen werden, ergibt sich folgendes Problem: aufgrund der Laufzeiten der CLK-Signale und der C/A-Signale auf dem Bus empfangen die DRAM-Chips den Lesebefehl zu unterschiedlichen Zeiten. Die Differenz zwischen erstem und letztem DRAM beträgt in unserem Beispiel 600 ps. Nach einer gewissen Zeit, die für alle DRAMs als gleich angenommen sei, beginnen die DRAM-Chips ihre Daten an den Pufferchip 110 zurückzuschicken. Die Laufzeit vom DRAM-Chip zum Pufferchip hängt nun wieder von der Position des DRRM-Chips auf dem Speichermodul (DIMM) ab, wobei die Laufzeit bei dieser Anordnung für den DRAM-Chip am längsten ist, der den Befehl als letzter empfangen hatte. Daher werden die Daten zeitlich versetzt am Pufferchip 110 eintreffen und zwar jeweils um die doppelte Laufzeit vom Pufferchip 110 zum DRAM-Chip versetzt. Von den ersten zu den letzten Daten vergehen daher 1200 ps = 1,2 ns.

Dieser Zeitversatz in den Lesedaten beschränkt entweder die maximale Betriebsfrequenz auf Werte, die deutlich kleiner sind als 800 MHz (= 1,125 ns) oder muss durch eine komplizierte Schaltung im Pufferchip ausgeglichen werden, welche zu einer weiteren Verzögerung der Daten führen wird, da die frühesten Daten um mindestens 1,2 ns plus die Verarbeitungszeit der Ausgleichsschaltung verzögert weitergegeben werden können.

Demnach stellt sich die Aufgabe ein gattungsgemäßes Halbleiterspeichermodul so zu ermöglichen, dass der Zeitversatz zwischen den Takt- bzw. Befehls- und Adresssignalen und den Datensignalen deutlich geringer wird.

Diese Aufgabe wird anspruchsgemäß gelöst. Der erfindungsgemäßen Lösung der obigen Aufgabe liegt das Prinzip zugrunde, mindestens zwei Pufferchips, die auch HUB-Chips genannt werden, auf einem Halbleiterspeichermodul vorzusehen. Die beiden Pufferchips bzw. HUB-Chips können die gleiche oder unterschiedliche Funktionalität aufweisen. Die Speicherchips auf dem Halbleiterspeichermodul sind an wenigstens einem Anschluss (der Taktsignalleitungen CLK, der Befehls- und Adresssignalleitungen C/A oder der Datenleitungen DQ, DQS) mit den wenigstens zwei Pufferchips verbunden.

Durch geeignete Steuermittel wird dafür gesorgt, dass sich im Falle des Datenschreibens Befehls- und Adresssignale in dieselbe Richtung wie Datensignale bewegen, das heißt untereinander gesehen gleichzeitig an den Speicherchips ankommen.

Hierdurch ist der zeitliche Versatz zwischen den einzelnen Speicherchips irrelevant.

Die Steuermittel sorgen auch dafür, dass sich im Falle des Datenlesens ebenfalls die Befehls- und Adresssignale in die gleiche Richtung wie die Datensignale bewegen, so dass sie untereinander gesehen gleichzeitig an einem der Pufferchips ankommen. Dabei wird der zeitliche Versatz zwischen den einzelnen Speicherchips beim Befehlssignalempfang durch die unterschiedlichen Flugzeiten der Datensignale gerade wieder kompensiert.

Für eine konkrete Ausgestaltung der Erfindung sind mehrere Ausführungsvarianten möglich. Für den Fall, dass auf dem Halbleiterspeichermodul zwei in ihrer Funktionalität unterschiedliche Pufferchips vorgesehen sind, besteht eine Lösungsmöglichkeit darin, dass sich beim Schreiben von Daten der zweite Pufferchips passiv verhält und nur einen aktiven Abschluss für die Takt-, Befehls- und Adressbusleitungen herstellt. Es bleibt bei dem zeitlichen Versatz zwischen den einzelnen Speicherchips, der jedoch systemseitig nicht weiter stört. Bei dieser Variante werden im Lesefall die Taktsignale und die Befehls- und die Adresssignale nur vom zweiten Pufferchip getrieben, während der erste Pufferchip die Abschlüsse herstellt. Die Taktsignalleitungen und die Befehls- und Adresssignalleitungen des modulinternen Busses sind demnach bidirektional, da die Signale in beide Richtungen übertragen werden können. Die Lesedaten der Speicherchips werden an den ersten Pufferchip geschickt (nur dieser ist mit den Datensignalleitungen der Speicherchips verbunden). In diesem Fall kommen die Daten jedoch gleichzeitig beim ersten Pufferchip an, da das von diesem am weitesten entfernte Speicherchip, dessen Datensignale die längste Flugzeit zum ersten Pufferchip haben, die kürzeste Flugzeit für die Befehls- und Adresssignale vom zweiten Pufferchip hatte, das heißt, dass dieser Speicherchip das Lesekommando dementsprechend früher empfangen hat.

In einer anderen Lösungsvariante, die in der Zeichnung nicht dargestellt ist, sind die Datenbusleitungen mit dem ersten und dem zweiten Pufferchip verbunden. Im Lesefall treibt weiterhin der erste Pufferchip die Taktsignale und die Befehls- und Adresssignale, die Lesedaten fliegen jedoch ebenfalls von den Speicherchips zum zweiten Pufferchip, das heißt in der Zeichnung von links nach rechts, wo sie ebenfalls gleichzeitig ankommen. Der zweite Pufferchip kann, muss aber nicht mit den Takt- und Befehls- und Adressleitungen verbunden sein. Takt-, Befehls- und Adressleitungen und Datensignalleitungen sind in dieser Variante unidirektional in dem Sinne, dass die Signale immer nur in eine Richtung, das heißt in der Zeichnung von links nach rechts fliegen.

Eine weitere Ausführungsvariante ist ein Halbleiterspeichermodul mit zwei identischen Pufferchips. Dabei sind die Speicherchips auf dem Halbleiterspeichermodul in zwei Gruppen jeweils gleicher Chipzahl unterteilt. Zum Beispiel bilden die ersten vier Speicherchips eine erste Gruppe und die zweiten vier Speicherchips eine zweite Gruppe. Diese Gruppen sind jeweils einem der Pufferchips dadurch zugeordnet, dass sie durch ihre Datensignalleitungen mit dem zugeordneten Pufferchip verbunden und durch ihre Takt-, Befehls- und Adresssignalleitungen mit mindestens einem der beiden Pufferchips verbunden sind. Bei einer Ausführungsvariante mit zwei identische Pufferchips fliegen beim Schreiben Befehls- und Adresssignale und Schreibdaten gemeinsam vom Pufferchip zum Speicherchip. Beim Lesen werden Befehls- und Adresssignale für die erste Gruppe der Speicherchips vom zweiten Pufferchip getrieben und die Datensignale dieser Gruppe fliegen weiter zum ersten Pufferchip. Dagegen kommen für die zweite Gruppe von Speicherchips die Befehls- und Adresssignale vom ersten Pufferchip und die Daten kommen gleichzeitig am zweiten Pufferchip an. Hier sind Takt-, Befehls- und Adresssignalleitungen wieder bidirektional. Aus dieser Variante ließe sich eine weitere Version so ableiten, dass Takt-, Befehls- und Adresssignale und Datensignale immer nur in eine Richtung getrieben werden, zum Beispiel für die erste Gruppe aus den Speicherchips vom ersten Pufferchip in Richtung zum zweiten Pufferchip und für die zweite Gruppe der Speicherchips vom zweiten Pufferchip in Richtung zum ersten Pufferchip.

Ferner ist eine zusätzliche Variante möglich, in der auf demselben Halbleiterspeichermodul gleichzeitig eine Lese- und eine Schreiboperation durchgeführt wird. Auch dabei sind die Flugrichtungen für die Befehls- und Adresssignale und die Datensignale gleich.

Die Erfindung ermöglicht damit ein neuartiges Halbleiterspeichermodul, dessen Vorteile darin liegen, dass der zeitliche Versatz zwischen den einzelnen Speicherchips im Fall des Datenschreibens irrelevant ist und dass der zeitliche Versatz beim Befehlsempfang im Lesefall durch die unterschiedlichen Flugzeiten der Daten gerade kompensiert wird.

Die nachfolgende Beschreibung beschreibt Bezug nehmend auf die Zeichnungsfiguren verschiedene Ausführungsbeispiele eines erfindungsgemäßen Halbleiterspeichermoduls, wobei als Speicherchips beispielhaft DRAM-Chips und als Speichermodul ein DIMM-Modul angenommen ist. Es sei hier auch darauf hingewiesen, dass in der Beschreibung und auch in den beiliegenden Patentansprüchen die jeweiligen Bezeichnungen und Bezugszeichen für die Daten-, Takt- und Befehls- und Adresssignale synonym auch für deren jeweilige Signalleitungen verwendet werden. Ferner ist zu erwähnen, dass in der nachfolgenden Beschreibung beispielhaft zwei Pufferchips bzw. HUB-Chips eingesetzt sind. Statt dessen kann ein erfindungsgemäßes Halbleiterspeichermodul auch mit vier, sechs oder acht Pufferchips ausgestattet sein, falls eine Verringerung der Pinzahl der jeweiligen Pufferchips gewünscht oder erforderlich ist. Durch eine derartige Erhöhung der Anzahl der Pufferchips wird von dem in den Ansprüchen spezifizierten Lösungsprinzip nicht abgewichen.

Die Zeichnungsfiguren zeigen im Einzelnen:
1 eine schematische Layoutsicht auf ein Ausführungsbeispiel eines Halbleiterspeichermoduls mit zwei unterschiedlichen Pufferchips und beispielhaft vier Speicherbausteinen, wobei die restlichen Speicherbausteine zur Vereinfachung weggelassen sind;
2 für ein Halbleiterspeichermodul gemäß 1 den Datenfluss beim Schreibvorgang;
3 für ein Halbleiterspeichermodul gemäß 1 den Datenfluss beim Lesevorgang;
4 schematisch ein weiteres Ausführungsbeispiel eines erfindungsgemäßen Halbleiterspeichermoduls mit zwei gleichen Pufferchips und beispielhaft acht Speicherbausteinen;
5 für ein gemäß 4 ausgeführtes Halbleiterspeichermodul den Datenfluss beim Schreibvorgang;
6 für ein gemäß 4 ausgeführtes Halbleiterspeichermodul den Datenfluss beim Lesevorgang;
7 für ein gemäß 4 ausgeführtes Halbleiterspeichermodul einen Datenfluss beim simultanen Schreiben und Lesen; und
8 und 9 schematisch ein eingangs bereits beschriebenes herkömmliches Speichersystem mit verketteten Pufferchips und die dabei verwendete Inline-Takttopologie.
1 zeigt schematisch ein allgemein mit der Bezugsziffer 100 bezeichnetes erfindungsgemäßes Halbleiterspeichermodul mit mehreren Speicherchips 1–4 und mit zwei differentiellen Taktsignalen CLK und Befehls- und Adresssignale C/A zu den Speicherchips 1–4 sowie Datensignale DQ, DQS zu und von den Speicherchips 1–4 über einen modulinternen Takt-, Adress-, Befehls- und Datenbus treibenden und empfangenden Pufferchips 10 und 11, die auch mit HUB1 und HUB2 bezeichnet sind. Bei diesem in 1 gezeigten ersten Ausführungsbeispiel haben die beiden Pufferchips 10 und 11 unterschiedliche Funktionalitäten. Beide Pufferchips 10 und 11 enthalten jeweils eine Steuereinrichtung 12 und 13.
Durch ausgezogene Signalleitungen ist ein zwischen den Speicherchips 1–4 und dem links dargestellten ersten Pufferchip 10 laufender bidirektionaler Datenbus dargestellt, der mit DQ, DQS bezeichnet ist. Mit gestrichelten Linien ist ein bidirektionaler Befehls-/Adressbus, der alle Speicherchips 1–4 mit den beiden Pufferchips 10 und 11 verbindet, mit C/A bezeichnet. Mit strichpunktierten Linien sind bidirektionale differentielle Taktbusleitungen CLK eingezeichnet. Die am unteren Teil der 1 gezeigten Pfeile symbolisieren jeweils die Signalrichtung beim Schreiben und beim Lesen, wie nachstehend noch anhand der 2 und 3 näher erläutert wird. Der linke Pufferchip 10 oder HUB1 erhält über einen externen Hauptspeicherbus einen Schreibtakt CLK, Schreibbefehls- und Adressdaten C/A, empfängt Schreibdaten und gibt Lesedaten DQ, DQS aus. Der zweite Pufferchip 11 oder HUB2 empfängt einen Lesetakt CLK und Lesebefehls- und Adresssignale C/A. Die in den Pufferchips 10 und 11 jeweils enthaltenen Steuereinrichtungen 12 und 13 sorgen dafür, dass sich im Falle des Datenschreibens die Befehls- und Adresssignale C/A in dieselbe Richtung wie die Datensignale DQ, DQS bewegen. Das heißt, dass untereinander gesehen die Schreibbefehls- und Adresssignale und die Schreibdaten gleichzeitig an den Speicherchips, im Beispiel den DRAM-Chips 1–4 ankommen, so dass der zeitliche Versatz zwischen den DRAM-Chips 1–4 irrelevant ist. Im Falle des Datenlesens sorgen die Steuereinrichtungen 12 und 13 dafür, dass sich die Befehls- und Adresssignale C/A ebenfalls in dieselbe Richtung wie die Lesedatensignale DQ, DQS bewegen, das heißt, dass sie untereinander gesehen gleichzeitig an einem der Pufferchips 12, 11 ankommen. Dabei wird der zeitliche Versatz zwischen den einzelnen DRAM-Chips beim Befehls- und Adressempfang durch die unterschiedlichen Flugzeiten der Datensignale gerade wieder kompensiert. Es muss hier erwähnt werden, dass die Steuereinrichtungen 12, 13 nicht Bestandteile der Pufferchips 10, 11 sein müssen, sondern statt dessen in einem modulexternen Speichercontroller (nicht gezeigt) enthalten sein können.
2 stellt schematisch für das in 1 dargestellte Ausführungsbeispiel eines erfindungsgemäßen Halbleiterspeichermoduls den Datenfluss für das Schreiben dar. Dabei verhält sich der rechts dargestellte zweite Pufferchip 11 (HUB2) passiv und stellt lediglich einen (aktiven) Abschluss für die Taktleitungen CLK und Befehls- und Adress-Busleitungen her. Es bleibt bei dem zeitlichen Versatz zwischen den einzelnen DRAM-Chips 1–4, der jedoch systemseitig nicht weiter stört.
Bei dem in 3 dargestellten Lesefall werden die Taktsignale CLK und die Befehls- und Adresssignale C/A vom zweiten Pufferchip 11 (HUB2) getrieben. Der erste Pufferchip 10 (HUB1) stellt den (aktiven) Abschluss her. Takt- (CLK) und Befehls- und Adressbusleitungen (C/A) sind bidirektional, da die Signale in beide Richtungen übertragen werden können. Die Lesedaten der DRAM-Chips 1–4 werden an den ersten Pufferchip 10 (HUB1) geschickt. Nur der erste Pufferchip 10 ist mit den Datensignalleitungen DQ, DQS der DRAM-Chips verbunden. In diesem Fall kommen die Daten gleichzeitig beim ersten Pufferchip 10 an, da der am weitesten vom ersten Pufferchip 10 entfernte DRAM-Chip 4, der die längste Flugzeit für die Daten zum ersten Pufferchip hat, die kürzeste Flugzeit für die Befehls- und Adressdaten vom zweiten Pufferchip 2 hatte, das heißt, den Lesebefehl dementsprechend früher empfangen hatte.
Es sei hier noch bemerkt, dass die 1 bis 3 lediglich zur Vereinfachung nur vier DRAM-Chips darstellen. Auf einem üblichen DIMM-Halbleiterspeichermodul können sich auch acht, häufig sechzehn DRAM-Chips befinden, deren Richtungssteuerung für die Schreib-/Lesedaten und die Takt- und Befehls- und Adresssignale für den Fall von zwei Pufferchips 10, 11 mit jeweils unterschiedlicher Funktionalität genau in derselben Weise geschieht, wie dies zuvor anhand der 1 bis 3 geschildert wurde.
In 4 ist ein Ausführungsbeispiel eines erfindungsgemäßen Halbleiterspeichermoduls mit zwei identischen Pufferchips 10 gezeigt. Dieses Halbleiterspeichermodul weist beispielhaft acht Speicherchips 1–8 auf. Die acht Speicherchips 1–8 sind in zwei gleich große Gruppen G1 mit den Speicherchips 1–4 und G2 mit den Speicherchips 5–8 unterteilt. Hinsichtlich ihrer Datensignalleitungen DQ, DQS1 ist die erste Gruppe G1 mit den Speicherchips 1–4 dem links dargestellten Pufferchip 10 und die zweite Gruppe G2 mit den Speicherchips 5–8 dem rechts dargestellten zweiten Pufferchip 10 zugeordnet. Dagegen sind die strichpunktiert dargestellten Taktsignalleitungen CLK1 und CLK2 sowie die gestrichelt dargestellten Befehls- und Adresssignalleitungen C/A1 und C/A2 beider Gruppen G1 und G2, das heißt aller Speicherchips 1–8 mit beiden Pufferchips 10, 10 verbunden. Beide Pufferchips 10, 10 enthalten je eine Steuereinrichtung 12, die also auch, wie bereits erwähnt modulextern vorhanden sein kann.
5 zeigt den Datenfluss des in 4 dargestellten Ausführungsbeispiels eines erfindungsgemäßen Halbleiterspeichermoduls beim Schreiben. Es ist aus 5 ersichtlich, dass beim Schreiben die Takt- und Befehls- und Adresssignale C/A und die Datensignale DQ, DQS jeweils von außen gemeinsam vom Pufferchip 10 zum DRAM-Chip fliegen und zwar für die erste (obere) Gruppe G1 mit den Speicherchips 1–4 vom linken Pufferchip 10 aus, das heißt von links nach rechts. Für die Befehls- und Adresssignalleitungen C/A und die differentiellen Taktleitungen CLK der ersten Gruppe G1 stellt der rechts dargestellte Pufferchip 10 (HUB2) einen aktiven Abschluss her. Für die zweite (untere) Gruppe G2 der Speicherchips 5–8 fliegen die Daten DQ, DQS vom zweiten Speicherchip 10 (HUB2) nach links, und in die gleiche Richtung fliesen die Befehls- und Adresssignale C/A und die Taktsignale CLK. Letztere und die Befehls- und Adresssignale werden vom ersten Pufferchip 10 (HUB1) aktiv abgeschlossen.
6 zeigt für den Lesefall des in 4 dargestellten erfindungsgemäßen Halbleiterspeichermoduls mit zwei identischen Pufferchips 10, dass die Befehls- und Adresssignale C/A und die Taktsignale CLK für die erste Gruppe G1 mit den DRAM-Chips 1–4 vom zweiten Pufferchip 10 (HUB2) getrieben werden und dass auch die Lesedaten von den Speicherchips 1–4 der Gruppe G1 von rechts nach links fliegen. Dort bildet der links gezeichnete erste Pufferchip 10 (HUB1) einen aktiven Abschluss jeweils für die Taktsignale CLK, die Befehls- und Adresssignale C/A und die Lesedatensignale DQ, DQS. Für die zweite, unten gezeigte Gruppe G2 mit den DRAM-Chips 5–8 ist die Flugrichtung der Taktsignale CLK, der Befehls- und Adresssignale C/A und der Lesedaten DQ, DQS umgekehrt, das heißt von links nach rechts, wobei der rechts gezeigte zweite Pufferchip 10 (HUB2) jeweils einen aktiven Abschluss für diese Signale bildet. Die Befehls- und Adresssignale C/A kommen gleichzeitig mit den Lesedatensignalen DQ, DQS am zweiten Pufferchip 10 (HUB2) an. Hier sind Taktsignalleitungen CLK und Befehls- und Adressleitungen C/A wieder bidirektional.
7 zeigt eine Variante eines erfindungsgemäßen Halbleiterspeichermoduls gemäß 4 mit zwei identischen Pufferchips 10, 10, in der auf demselben Halbleiterspeichermodul 100 gleichzeitig eine Lese- und eine Schreiboperation durchgeführt werden. Von den DRAM-Speicherchips 1–4 der ersten Gruppe G1 werden Daten gelesen, während in die DRAM-Chips 5–8 der zweiten Gruppe G2 gleichzeitig Daten geschrieben werden. Auch hierbei sind die Flugrichtungen für die Befehls- und Adresssignale und die Datensignale gleich, bei dem in 7 dargestellten Fall für alle Signale (Taktsignale CLK, Befehls- und Adresssignale C/A und Datensignale DQ, DQS) für beide Gruppen von rechts nach links, das heißt vom zweiten Pufferchip 10 (HUB2) zum ersten Pufferchip 10 (HUB1).

1–8: DRAM-Chips
10, 11, 110, 210: Pufferchips
12, 13: Steuereinrichtung
100, 200: Halbleiterspeichermodul
DQ, DQS: Datensignale
C/A: Befehls- und Adresssignale
CLK: Taktsignale
HUB1, HUB2: Pufferchips
G1, G2, I, II, III, IV: Gruppen von DRAM-Chips
S: Schalteinrichtung
300: Speichercontroller
400: Speicherhauptbus

Claims

Halbleiterspeichermodul mit mehreren in einer Reihe angeordneten Speicherchips (1, 2, ..., 8) und wenigstens einem Taktsignale (CLK) und Befehls- und Adresssignale (C/A) zu den Speicherchips (1, 2, ..., 8) sowie Datensignale (DQ, DQS) zu und von den Speicherchips (1, 2, ..., 8) über einen modulinternen Takt-, Adress-, Befehls- und Adressbus treibenden und empfangenden Pufferchip (10, 11; 10, 10), der eine Schnittstelle zu einem äußeren Speicherhauptbus bildet, dadurch gekennzeichnet, dass auf dem Halbleiterspeichermodul (100) mindestens zwei Pufferchips (10, 11; 10, 10) angeordnet sind und alle Speicherchips wenigstens durch diejenigen Signalleitungen mit beiden Pufferchips (10, 11; 10, 10) verbunden sind, die eine Signalart aus der Gruppe von Taktsignalen (CLK), Datensignalen (DQ, DQS) und Befehls- und Adresssignalen (C/A) übertragen und die restlichen Signalleitungen für die Signalart(en) aus der Gruppe nur mit einem der beiden Pufferchips (10, 11; 10, 10) verbunden sind, und Steuermittel (12, 13; 12, 12) vorgesehen und so eingerichtet sind, dass sich jeweils im Falle einer Datenschreib- und -leseoperation in die bzw. aus den Speicherchips (1, 2, ..., 8) die Taktsignale (CLK) und Befehls- und Adresssignale (C/A) in dieselbe Richtung wie die Datensignale über den modulinternen Bus ausbreiten.
Halbleiterspeichermodul nach Anspruch I, dadurch gekennzeichnet, dass die beiden Pufferchips einen ersten und einen zweiten Pufferchip (10, 11) mit jeweils unterschiedlicher Funktionalität aufweisen.
Halbleiterspeichermodul nach Anspruch 2, dadurch gekennzeichnet, dass die Speicherchips (1, 2, ..., 8) durch ihre Taktsignalleitungen (CLK) und ihre Befehls- und Adresssignalleitungen (C/A) bidirektional mit beiden Pufferchips (10, 11) und durch ihre Datensignalleitungen (DQ, DQS) nur mit dem ersten Pufferchip (10) verbunden sind, und die Steuermittel (12, 13) jeweils so eingerichtet sind, dass beim Schreiben von Daten der erste Pufferchip (10) die Takt-(CLK) und Befehls- und Adresssignale (C/A) und die Schreibdatensignale (DQ, DQS) treibt und der zweite Pufferchip einen aktiven Abschluss für die Takt- (CLK) und Befehls- und Adresssignalleitungen (C/A) herstellt und beim Lesen von Daten der zweite Pufferchip (11) die Takt- (CLK) und Befehls- und Adresssignale (C/A) treibt und der erste Pufferchip (10) die Lesedaten empfängt und außerdem einen aktiven Abschluss für die Datensignalleitungen (DQ, DQS) und die Takt- (CLK) und Befehls- und Adresssignalleitungen (C/A) herstellt.
Halbleiterspeichermodul nach Anspruch 2, dadurch gekennzeichnet, dass die Speicherchips (1, 2, ..., 8) durch ihre Datensignalleitungen (DQ, DQS) mit dem ersten und zweiten Pufferchip (10, 11) und durch ihre Takt- sowie Befehls- und Adresssignalleitungen (CLK, C/A) unidirektional wenigstens mit dem ersten Pufferchip (10) verbunden sind, und die Steuermittel (12, 13) jeweils so eingerichtet sind, dass beim Schreiben der erste Pufferchip (10) die Schreibdatensignale (DQ, DQS) und die Takt- sowie Befehls- und Adresssignale (CLK, C/A) treibt und beim Lesen der erste Pufferchip (10) die Takt-, Befehls- und Adresssignale (CLK, C/A) treibt und der zweite Pufferchip (11) die Lesedatensignale (DQ, DQS) empfängt und einen aktiven Abschluss für die letzteren herstellt.
Halbleiterspeichermodul nach Anspruch 4, dadurch gekennzeichnet, dass der zweite Pufferchip (11) zusätzlich wenigstens mit den Takt- (CLK) und/oder Befehls- und Adresssignalleitungen (C/A) verbunden ist und einen aktiven Abschluss für diese Signalleitungen herstellt.
Halbleiterspeichermodul nach Anspruch 1, dadurch gekennzeichnet, dass die mindestens zwei Pufferchips eine identische Funktionalität aufweisen und die Speicherchips (1–4, 5–8) in mindestens zwei Gruppen (G1, G2) jeweils gleicher Chipzahl unterteilt sind, die durch ihre Datensignalleitungen (DQ, DQS) jeweils mit einem der Pufferchips (10) und durch ihre Takt- (CLK), Befehls- und Adresssignalleitungen (C/A) mit mindestens einem der beiden Pufferchips (10, 10) verbunden sind.
Halbleiterspeichermodul nach Anspruch 6, dadurch gekennzeichnet, dass die Steuermittel (12) so eingerichtet sind, dass beim Datenschreiben die Takt-, Befehls- und Adresssignale für eine jeweilige Speichergruppe (G1, G2) vom jeweils zugeordneten Pufferchip (10, 10) getrieben werden, der auch die Schreibdatensignale (DQ, DQS) treibt, und beim Lesen der jeweiligen Speichergruppe (G1, G2) die Takt-(CLK), Befehls- und Adresssignale (C/A) von dem anderen Pufferchip (10) getrieben werden, der die Lesedatensignale nicht empfängt.
Halbleiterspeichermodul nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die Speicherchips (1, 2, ..., 8) mit mehrfacher Datenrate betriebene bzw. betreibbare, insbesondere DDR-DRAM-Chips sind, und die Datensignale (DQ, DQS) ein Datenstrobesignal (DQS) enthalten.
Halbleiterspeichermodul nach Anspruch 8, dadurch gekennzeichnet, dass es ein DIMM-Modul ist, das zwei Pufferchips (10, 11; 10, 10) und wenigstens acht (1, 2, ..., 8) oder sechzehn DRAM-Speicherchips aufweist.