DE10330812B4 - Halbleiterspeichermodul - Google Patents
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Abstract
Halbleiterspeichermodul
mit mehreren in wenigstens einer Reihe angeordneten Speicherchips (1-4;
5-8) und wenigstens einem Taktsignale (CLK) und Befehl- und Adresssignale
(C/A) zu den Speicherchips (1-4; 5-8) sowie Datensignale (DQ, DQS)
zu und von den Speicherchips (1-4; 5-8) über einen modulinternen Takt-, Adress-,
Befehls- und Datenbus treibenden und empfangenden Pufferchip (10,
11; 10, 10), der eine Schnittstelle zu einem äußeren Speicherhauptbus bildet,
dadurch gekennzeichnet, dass auf dem Halbleiterspeichermodul (100)
eine gerade Anzahl von Pufferchips (10, 11; 10, 10) angeordnet ist,
wobei die mindestens zwei Pufferchips (10, 11; 10, 10) beidseitig
ausserhalb der Speicherchips (1-4; 5-8) liegen, der mindestens eine
Pufferchip (10) auf der einen Seite die zu den in einer Reihe zueinander
gehörigen
Speicherchips (1-4;
5-8) laufenden Takt-(CLK), Befehls- und Adresssignale (C/A) über die
entsprechenden Signalleitungen des modulinternen Busses treibt und
der mindestens eine andere Pufferchip (10; 11) auf der anderen Seite
die aus den einzelnen in dieser Reihe zueinander...
Description
- Die Erfindung betrifft ein Halbleiterspeichermodul mit mehreren in wenigstens einer Reihe angeordneten Speicherchips und wenigstens einem Taktsignale und Befehls- und Adresssignale zu den Speicherchips sowie Datensignale zu und von den Speicherchips über einen modulinternen Takt-, Adress-, Befehls- und Datenbus treibenden und empfangenden Pufferchip, der eine Schnittstelle zu einem äußeren Speicherhauptbus bildet.
- Für sehr schnelle und hochdichte Speicherarchitekturen, wie zum Beispiel DDR-III-DRAMs werden in Zukunft so genannte Pufferchips notwendig. Die beiliegende
8 veranschaulicht ein derartiges Speichersystem, bei dem die auf jeweiligen Speichermodulen100 ,200 befindlichen Pufferchips110 ,210 mit einem zu einem Speichercontroller300 führenden Speicherhauptbus400 in verketteter Weise verbunden sind. Auf den Pufferchips110 ,210 wird durch eine Schaltanordnung S dafür gesorgt, dass Daten nur vom jeweils adressierten Speichermodul100 bzw.200 gelesen bzw. in das Speichermodul eingeschrieben werden. Mit den römischen Ziffern I, II, III und IV sind einzelne Speichergruppen mit jeweils mehreren in einer Reihe hintereinander liegenden Speicherchips auf den Speichermodulen100 und200 bezeichnet. Durch die Pufferchips110 ,210 wird der so genannte "Stub-Bus", wie er heute bei DDR- und DDR-II-Systemen verwendet wird, in eine Art hierarchisches Bussystem umgewandelt, bei dem nur noch Punkt-zu-Punkt- oder Punkt-zu-Zweipunkt-Verbindungen auftreten. Derartige Verbindungen erlauben Datentransferraten weit über ein Gbps hinaus. Eine Kaskadierung erlaubt es darüber hinaus, viele Pufferchips aneinander zu ketten und Speichersysteme mit einer sehr hohen Anzahl von Speicherchips an nur einem Speicherhauptbus400 zu realisieren. - Die beiliegende
9 zeigt in Form einer schematischen Layoutansicht, wie ein Speichermodul (DIMM) mit einem Pufferchip110 (HUB) und acht Speicherchips intern aufgebaut sein kann. Strichpunktiert gezeichnete Taktsignalleitungen und gestrichelt gezeichnete Befehls- und Adressbusleitungen (C/A) werden vom Pufferchip110 zentral getrieben, nacheinander an die Speicherbausteine101 ,102 , ...108 (DRAMs) in einer so genannten Fly-By-Topologie geführt und am Ende durch Abschlüsse a1, a2, b1, b2 abgeschlossen, um Signalreflexionen zu vermeiden. Die durch ausgezogene Linien in9 veranschaulichten Datenbusleitungen (DQ) der DRAMs werden getrennt als Punkt-zu-Punkt-Verbindungen mit dem Pufferchip110 verbunden. - Bei den hohen Frequenzen, mit denen zukünftige Computer- und damit deren Speichersysteme betrieben werden, spielt die Laufzeit der Signale auf den oben genannten Verbindungsleitungen eine wesentliche Rolle. Für diese Laufzeiten sei im Folgenden jeweils 200 ps für jede Strecke (Pufferchip zu DRAM und DRAM zu DRAM) angenommen. Vom Pufferchip
110 zum ersten DRAM (zum Beispiel 104) brauchen alle Signale (CLK, C/A, DQ, DQS) somit 200 ps, zum vierten DRAM (zum Beispiel 101) 800 ps. Da Taktsignal CLK und Befehls- und Adresssignal C/A die gleiche Laufzeit haben, können Befehle und Adressen problemlos vom Pufferchip110 zum jeweiligen DRAM-Chip übertragen werden. Ähnliches gilt für die Übertragung von Schreibdaten (DQ, DQS) an die DRAMs. Vom Standpunkt des Gesamtsystems spielt es nur eine untergeordnete Rolle, dass der eigentliche Schreibvorgang in den DRAMs jeweils zu unterschiedlicher Zeit stattfindet. - Sollen Daten von den DRAMs gelesen werden, ergibt sich folgendes Problem: aufgrund der Laufzeiten der CLK-Signale und der C/A-Signale auf dem Bus empfangen die DRAM-Chips den Lesebefehl zu unterschiedlichen Zeiten. Die Differenz zwischen erstem und letztem DRAM beträgt in unserem Beispiel 600 ps. Nach einer gewissen Zeit, die für alle DRAMs als gleich angenommen sei, beginnen die DRAM-Chips ihre Daten an den Pufferchip
110 zurückzuschicken. Die Laufzeit vom DRAM-Chip zum Pufferchip hängt nun wieder von der Position des DRAM-Chips auf dem Speichermodul (DIMM) ab, wobei die Laufzeit bei dieser Anordnung für den DRAM-Chip am längsten ist, der den Befehl als letzter empfangen hatte. Daher werden die Daten zeitlich versetzt am Pufferchip110 eintreffen und zwar jeweils um die doppelte Laufzeit vom Pufferchip110 zum DRAM-Chip versetzt. Von den ersten zu den letzten Daten vergehen daher 1200 ps = 1,2 ns. - Dieser Zeitversatz in den Lesedaten beschränkt entweder die maximale Betriebsfrequenz auf Werte, die deutlich kleiner sind als 800 MHz (= 1,125 ns) oder muss durch eine komplizierte Schaltung im Pufferchip ausgeglichen werden, welche zu einer weiteren Verzögerung der Daten führen wird, da die frühesten Daten um mindestens 1,2 ns plus die Verarbeitungszeit der Ausgleichsschaltung verzögert weitergegeben werden können.
-
DE 102 06 060 A1 beschreibt ein Speichersystem, bei dem auf jedem Speichermodul mehrere Speicherchips und ein Pufferchip angeordnet sind. Im Lesebetrieb haben die Taktsignale und die Lesesignale die gleiche Ausbreitungsrichtung. Dieses Speichersystem weist im Vergleich mit dem vorliegenden Halbleiterspeichermodul grundlegende Unterschiede auf: Zum einen werden die Datensignale den Speicherchips auf den Modulen über Stichleitungen direkt von einer Speichersteuerung zugeführt. Die Laufzeiten der Befehls- und Adresssignale und der Datensignale sind verschieden. Ebenfalls sind jeweils die Laufzeiten der Lese- und Schreibdatensignale von den jeweiligen Speichermodulen zur Speichersteuerung unterschiedlich. Das bekannte Speichersystem weist schließlich eine synchrone Taktsteuerung aller Speichermodule durch das von der Speichersteuerung erzeugte Taktsignal WCLK und eine synchrone Erzeugung des Lesetaktsignals RCLK in jedem Pufferchip jedes Speichermoduls auf. - Demnach stellt sich die Aufgabe ein gattungsgemäßes Halbleiterspeichermodul so zu ermöglichen, dass der Zeitversatz zwischen den Takt- bzw. Befehls- und Adresssignalen und den Datensignalen beim Lesen deutlich geringer wird.
- Diese Aufgabe wird anspruchsgemäß gelöst.
- Demgemäß wird die obige Aufgabe bei einem gattungsgemäßen Halbleiterspeichermodul dadurch gelöst, dass auf dem Halbleiterspeichermodul eine gerade Anzahl von Pufferchips angeordnet ist, wobei die mindestens zwei Pufferchips beidseitig außerhalb der Speicherchips liegen, der mindestens eine Pufferchip auf der einen Seite die zu den in einer Reihe zueinander gehörigen Speicherchips laufenden Takt-, Befehls- und Adresssignale über die entsprechenden Signalleitungen des modulinternen Busses treibt und der mindestens eine andere Pufferchip auf der anderen Seite die aus den einzelnen in dieser Reihe zueinander gehörigen Speicherchips ausgelesenen Datensignale empfängt.
- Der Erfindung liegt das Prinzip zugrunde, mindestens zwei Pufferchips, die auch HUB-Chips genannt werden, auf dem Halbleiterspeichermodul jeweils an beiden Enden einer Speicherchipreihe vorzusehen und die Speicherchips an wenigstens einem Anschluss der Taktsignalleitungen CLK, der Befehls- und Adresssignalleitungen C/A oder der Datenleitungen DQ, DQS mit den wenigstens zwei Pufferchips zu verbinden.
- Gemäß einer Variante des erfindungsgemäßen Halbleiterspeichermoduls weisen die Pufferchips auf der einen Seite eine andere Funktionalität auf als die Pufferchips auf der anderen Seite.
- Außerdem kann der die Lesedatensignale empfangende Pufferchip des erfindungsgemäßen Halbleiterspeichermoduls einen aktiven Abschluss für die Datensignalleitung und die ihm gleichfalls zugeleiteten Takt-, Befehls- und Adresssignalleitungen herstellen.
- Gemäß einer anderen Variante des erfindungsgemäßen Halbleiterspeichermoduls weisen die mindestens zwei Puffferchips eine identische Funktionalität auf, und die Speicherchips sind in mindestens zwei Reihen jeweils gleicher Chipzahl unterteilt, und dabei ist die Signallaufrichtung zu/von den Speicherchips der einem der Pufferchips auf der einen Seite zugehörigen Reihe umgekehrt zur Signallaufrichtung zu/von den Speicherchips der einem der Pufferchips auf der anderen Seite zugehörigen Reihe.
- Vorzugsweise sind bei dem erfindungsgemäßen Halbleiterspeichermodul die Speicherchips der mindestens einen Reihe durch ihre Takt-, Befehls- und Adresssignalleitungen bidirektional mit den mindestens zwei Pufferchips auf den beiden Seiten und durch ihre Datensignalleitungen nur mit einem der Pufferchips verbunden, und dabei ist eine Steuerschaltung zur Steuerung jeweils der Datenschreib- und -leseoperation in die bzw. aus den Speicherchips vorgesehen, um die Datensignale und Befehls- und Adresssignale jeweils beim Datenschreiben und -lesen in die jeweils gleiche Richtung wie die Datensignale über den modulinternen Bus zu treiben.
- Bei diesem Ausführungsbeispiel stellt derjenige Pufferchip, der nicht die Schreibdatensignal treibt, beim Datenschreiben einen aktiven Abschluss für die Takt-, Befehls- und Adresssignalleitungen her.
- Die auf dem erfindungsgemäßen Halbleiterspeichermodul angeordneten Speicherchips können solche mit mehrfacher Datenrate betreibbare, insbesondere DDR-DRAM-Chips sein, wobei die Datensignale ein Datenstrobesignal enthalten können.
- Vorzugsweise ist das erfindungsgemäße Halbleiterspeichermodul ein DIMM-Modul, welches zwei Pufferchips und wenigstens 8 oder 16 DRAM-Speicherchips aufweist.
- Die Erfindung ermöglicht damit ein neuartiges Halbleiterspeichermodul, dessen Vorteile darin liegen, dass der zeitliche Versatz beim Befehlsempfang im Lesefall durch die unterschiedlichen Flugzeiten der Daten gerade kompensiert wird, wobei der zeitliche Versatz zwischen den einzelnen Speicherchips im Fall des Datenschreibens irrelevant ist.
- Die nachfolgende Beschreibung beschreibt Bezug nehmend auf die Zeichnungsfiguren verschiedene Ausführungsbeispiele eines erfindungsgemäßen Halbleiterspeichermoduls, wobei als Speicherchips beispielhaft DRAM-Chips und als Speichermodul ein DIMM-Modul angenommen ist. Es sei hier auch darauf hingewiesen, dass in der Beschreibung und auch in den beiliegenden Patentansprüchen die jeweiligen Bezeichnungen und Bezugszeichen für die Daten-, Takt- und Befehls- und Adresssignale synonym auch für deren jeweilige Signalleitungen verwendet werden. Ferner ist zu erwähnen, dass in der nachfolgenden Beschreibung beispielhaft zwei Pufferchips bzw. HUB-Chips eingesetzt sind. Statt dessen kann ein erfindungsgemäßes Halbleiterspeichermodul auch mit vier, sechs oder acht Pufferchips ausgestattet sein, falls eine Verringerung der Pinzahl der jeweiligen Pufferchips gewünscht oder erforderlich ist. Durch eine derartige Erhöhung der Anzahl der Pufferchips wird von dem in den Ansprüchen spezifizierten Lösungsprinzip nicht abgewichen.
- Die Zeichnungsfiguren zeigen im Einzelnen:
-
1 eine schematische Layoutsicht auf ein Ausführungsbeispiel eines Halbleiterspeichermoduls mit zwei unterschiedlichen Pufferchips und beispielhaft vier Speicherbausteinen, wobei die restlichen Speicherbausteine zur Vereinfachung weggelassen sind; -
2 für ein Halbleiterspeichermodul gemäß1 den Datenfluss beim Schreibvorgang; -
3 für ein Halbleiterspeichermodul gemäß1 den Datenfluss beim Lesevorgang; -
4 schematisch ein weiteres Ausführungsbeispiel eines erfindungsgemäßen Halbleiterspeichermoduls mit zwei gleichen Pufferchips und beispielhaft acht Speicherbausteinen; -
5 für ein gemäß4 ausgeführtes Halbleiterspeichermodul den Datenfluss beim Schreibvorgang; -
6 für ein gemäß4 ausgeführtes Halbleiterspeichermodul den Datenfluss beim Lesevorgang; -
7 für ein gemäß4 ausgeführtes Halbleiterspeichermodul einen Datenfluss beim simultanen Schreiben und Lesen; und -
8 und9 schematisch ein eingangs bereits beschriebenes herkömmliches Speichersystem mit verketteten Pufferchips und die dabei verwendete Inline-Takttopologie. -
1 zeigt schematisch ein allgemein mit der Bezugsziffer100 bezeichnetes erfindungsgemäßes Halbleiterspeichermodul mit mehreren Speicherchips1 -4 und mit zwei differentiellen Taktsignalen CLK und Befehls- und Adresssignale C/A zu den Speicherchips1 -4 sowie Datensignale DQ, DQS zu und von den Speicherchips1 -4 über einen modulinternen Takt-, Adress-, Befehls- und Datenbus treibenden und empfangenden Pufferchips10 und11 , die auch mit HUB1 und HUB2 bezeichnet sind. Bei diesem in1 gezeigten ersten Ausführungsbeispiel haben die beiden Pufferchips10 und11 unterschiedliche Funktionalitäten. Beide Pufferchips10 und11 enthalten jeweils eine Steuereinrichtung12 und13 . - Durch ausgezogene Signalleitungen ist ein zwischen den Speicherchips
1 -4 und dem links dargestellten ersten Pufferchip10 laufender bidirektionaler Datenbus dargestellt, der mit DQ, DQS bezeichnet ist. Mit gestrichelten Linien ist ein bidirektionaler Befehls-/Adressbus, der alle Speicherchips1 -4 mit den beiden Pufferchips10 und11 verbindet, mit C/A bezeichnet. Mit strichpunktierten Linien sind bidirektionale differentielle Taktbusleitungen CLK eingezeichnet. Die am unteren Teil der1 gezeigten Pfeile symbolisieren jeweils die Signalrichtung beim Schreiben und beim Lesen, wie nachstehend noch anhand der2 und3 näher erläutert wird. Der linke Pufferchip10 oder HUB1 erhält über einen externen Hauptspeicherbus einen Schreibtakt CLK, Schreibbefehls- und Adressdaten C/A, empfängt Schreibdaten und gibt Lesedaten DQ, DQS aus. Der zweite Pufferchip11 oder HUB2 empfängt einen Lesetakt CLK und Lesebefehls- und Adresssignale C/A. Die in den Pufferchips10 und11 jeweils enthaltenen Steuerschaltungen12 und13 sorgen dafür, dass sich im Falle des Datenschreibens die Befehls- und Adresssignale C/A in dieselbe Richtung wie die Datensignale DQ, DQS bewegen. Das heißt, dass untereinander gesehen die Schreibbefehls- und Adresssignale und die Schreibdaten gleichzeitig an den Speicherchips, im Beispiel den DRAM-Chips1 -4 ankommen, so dass der zeitliche Versatz zwischen den DRAM-Chips1 -4 irrelevant ist. Im Falle des Datenlesens sorgen die Steuerschaltungen12 und13 dafür, dass sich die Befehls- und Adressignale C/A ebenfalls in dieselbe Richtung wie die Lesedatensignale DQ, DQS bewegen, das heißt, dass sie untereinander gesehen gleichzeitig an einem der Pufferchips10 ,11 ankommen. Dabei wird der zeitliche Versatz zwischen den einzelnen DRAM-Chips beim Befehls- und Adressempfang durch die unterschiedlichen Flugzeiten der Datensignale gerade wieder kompensiert. Es muss hier erwähnt werden, dass die Steuerschaltungen12 ,13 nicht Bestandteile der Pufferchips10 ,11 sein müssen, sondern statt dessen in einem modulexternen Speichercontroller (nicht gezeigt) enthalten sein können. -
2 stellt schematisch für das in1 dargestellte Ausführungsbeispiel eines erfindungsgemäßen Halbleiterspeichermoduls den Datenfluss für das Schreiben dar. Dabei verhält sich der rechts dargestellte zweite Pufferchip (11 (HUB2) passiv und stellt lediglich einen (aktiven) Abschluss für die Taktleitungen CLK und Befehls- und Adress-Busleitungen her. Es bleibt bei dem zeitlichen Versatz zwischen den einzelnen DRAM-Chips1 -4 , der jedoch systemseitig nicht weiter stört. - Bei dem in
3 dargestellten Lesefall werden die Taktsignale CLK und die Befehls- und Adresssignale C/A vom zweiten Pufferchip (11 (HUB2) getrieben. Der erste Pufferchip10 (HUB1) stellt den (aktiven) Abschluss her. Takt- (CLK) und Befehls- und Adressbusleitungen (C/A) sind bidirektional, da die Signale in beide Richtungen übertragen werden können. Die Lesedaten der DRAM-Chips1 -4 werden an den ersten Pufferchip10 (HUB1) geschickt. Nur der erste Pufferchip10 ist mit den Datensignalleitungen DQ, DQS der DRAM-Chips verbunden. In diesem Fall kommen die Daten gleichzeitig beim ersten Pufferchip10 an, da der am weitesten vom ersten Pufferchip10 entfernte DRAM-Chip4 , der die längste Flugzeit für die Daten zum ersten Pufferchip hat, die kürzeste Flugzeit für die Befehls- und Adressdaten vom zweiten Pufferchip2 hatte, das heißt, den Lesebefehl dementsprechend früher empfangen hatte. - Es sei hier noch bemerkt, dass die
1 bis3 lediglich zur Vereinfachung nur vier DRAM-Chips darstellen. Auf einem üblichen DIMM-Halbleiterspeichermodul können sich auch acht, häufig sechzehn DRAM-Chips befinden, deren Richtungssteuerung für die Schreib-/Lesedaten und die Takt- und Befehls- und Adresssignale für den Fall von zwei Pufferchips10 ,11 mit jeweils unterschiedlicher Funktionalität genau in derselben Weise geschieht, wie dies zuvor anhand der1 bis3 geschildert wurde. - In
4 ist ein Ausführungsbeispiel eines erfindungsgemäßen Halbleiterspeichermoduls mit zwei identischen Pufferchips10 gezeigt. Dieses Halbleiterspeichermodul weist beispielhaft acht Speicherchips1 -8 auf. Die acht Speicherchips1 -8 sind in zwei gleich große Gruppen G1 mit den Speicherchips1 -4 und G2 mit den Speicherchips5 -8 unterteilt. Hinsichtlich ihrer Datensignalleitungen DQ, DQS1 ist die erste Gruppe G1 mit den Speicherchips1 -4 dem links dargestellten Pufferchip10 und die zweite Gruppe G2 mit den Speicherchips5 -8 dem rechts dargestellten zweiten Pufferchip10 zugeordnet. Dagegen sind die strichpunktiert dargestellten Taktsignalleitungen CLK1 und CLK2 sowie die gestrichelt dargestellten Befehls- und Adresssignalleitungen C/A1 und C/A2 beider Gruppen G1 und G2, das heißt aller Speicherchips1 -8 mit beiden Pufferchips10 ,10 verbunden. Beide Pufferchips10 ,10 enthalten je eine Steuerschaltung12 , die also auch, wie bereits erwähnt, modulextern vorhanden sein kann. -
5 zeigt den Datenfluss des in4 dargestellten Ausführungsbeispiels eines erfindungsgemäßen Halbleiterspeichermoduls beim Schreiben. Es ist aus5 ersichtlich, dass beim Schreiben die Takt- und Befehls- und Adresssignale C/A und die Datensignale DQ/DQS jeweils von außen gemeinsam vom Pufferchip10 zum DRAM-Chip fliegen und zwar für die erste (obere) Gruppe G1 mit den Speicherchips1 -4 vom linken Pufferchip10 aus, das heißt von links nach rechts. Für die Befehls- und Adressignalleitungen C/A und die differentiellen Taktleitungen CLK der ersten Gruppe G1 stellt der rechts dargestellte Pufferchip10 (HUB2) einen aktiven Abschluss her. Für die zweite (untere) Gruppe G2 der Speicherchips5 -8 fliegen die Daten DQ, DQS vom zweiten Speicherchip10 (HUB2) nach links, und in die gleiche Richtung fliegen die Befehls- und Adresssignale C/A und die Taktsignale CLK. Letztere und die Befehls- und Adresssignale werden vom ersten Pufferchip10 (HUB1) aktiv abgeschlossen. -
6 zeigt für den Lesefall des in4 dargestellten erfindungsgemäßen Halbleiterspeichermoduls mit zwei identischen Pufferchips10 , dass die Befehls- und Adresssignale C/A und die Taktsignale CLK für die erste Gruppe G1 mit den DRAM-Chips1 -4 vom zweiten Pufferchip10 (HUB2) getrieben werden und dass auch die Lesedaten von den Speicherchips1 -4 der Gruppe G1 von rechts nach links fliegen. Dort bildet der links gezeichnete erste Pufferchip10 (HUB1) einen aktiven Abschluss jeweils für die Taktsignale CLK, die Befehls- und Adresssignale C/A und die Lesedatensignale DQ, DQS. Für die zweite, unten gezeigte Gruppe G2 mit den DRAM-Chips5 -8 ist die Flugrichtung der Taktsignale CLK, der Befehls- und Adresssignale C/A und der Lesedaten DQ, DQS umgekehrt, das heißt von links nach rechts, wobei der rechts gezeigte zweite Pufferchip10 (HUB2) jeweils einen aktiven Abschluss für diese Signale bildet. Die Befehls- und Adresssignale C/A kommen gleichzeitig mit den Lesedatensignalen DQ, DQS am zweiten Pufferchip10 (HUB2) an. Hier sind Taktsignalleitungen CLK und Befehls- und Adressleitungen C/A wieder bidirektional. -
7 zeigt eine Variante eines erfindungsgemäßen Halbleiterspeichermoduls gemäß4 mit zwei identischen Pufferchips10 ,10 , in der auf demselben Halbleiterspeichermodul100 gleichzeitig eine Lese- und eine Schreiboperation durchgeführt werden. Von den DRAM-Speicherchips1 -4 der ersten Gruppe G1 werden Daten gelesen, während in die DRAM-Chips5 -8 der zweiten Gruppe G2 gleichzeitig Daten geschrieben werden. Auch hierbei sind die Flugrichtungen für die Befehls- und Adresssignale und die Datensignale gleich, bei dem in7 dargestellten Fall für alle Signale (Taktsignale CLK, Befehls- und Adresssignale C/A und Datensignale DQ, DQS) für beide Gruppen von rechts nach links, das heißt vom zweiten Pufferchip10 (HUB2) zum ersten Pufferchip10 (HUB1).
Claims (8)
- Halbleiterspeichermodul mit mehreren in wenigstens einer Reihe angeordneten Speicherchips (
1 -4 ;5 -8 ) und wenigstens einem Taktsignale (CLK) und Befehl- und Adresssignale (C/A) zu den Speicherchips (1 -4 ;5 -8 ) sowie Datensignale (DQ, DQS) zu und von den Speicherchips (1 -4 ;5 -8 ) über einen modulinternen Takt-, Adress-, Befehls- und Datenbus treibenden und empfangenden Pufferchip (10 ,11 ;10 ,10 ), der eine Schnittstelle zu einem äußeren Speicherhauptbus bildet, dadurch gekennzeichnet, dass auf dem Halbleiterspeichermodul (100 ) eine gerade Anzahl von Pufferchips (10 ,11 ;10 ,10 ) angeordnet ist, wobei die mindestens zwei Pufferchips (10 ,11 ;10 ,10 ) beidseitig ausserhalb der Speicherchips (1 -4 ;5 -8 ) liegen, der mindestens eine Pufferchip (10 ) auf der einen Seite die zu den in einer Reihe zueinander gehörigen Speicherchips (1 -4 ;5 -8 ) laufenden Takt-(CLK), Befehls- und Adresssignale (C/A) über die entsprechenden Signalleitungen des modulinternen Busses treibt und der mindestens eine andere Pufferchip (10 ;11 ) auf der anderen Seite die aus den einzelnen in dieser Reihe zueinander gehörigen Speicherchips (1 -4 ;5 -8 ) ausgelesenen Datensignale empfängt. - Halbleiterspeichermodul nach Anspruch 1, dadurch gekennzeichnet, dass die Pufferchips (
10 ) auf der einen Seite eine andere Funktionalität als die Pufferchips (11 ) auf der anderen Seite aufweisen. - Halbleiterspeichermodul nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der die Lesedatensignale empfangende Pufferchip ausserdem einen aktiven Abschluss für die Datensignalleitungen (DQ, DQS) und die ihm gleichfalls zugeleiteten Takt-, Befehls- und Adresssignalleitungen herstellt.
- Halbleiterspeichermodul nach Anspruch 1 oder 3, dadurch gekennzeichnet, dass die mindestens zwei Pufferchips (
10 ,10 ) eine identische Funktionalität aufweisen, und die Speicherchips (1 -4 ;5 -8 ) in mindestens zwei Reihen (G1, G2) jeweils gleicher Chipzahl unterteilt sind, wobei die Signallaufrichtung zu/von den Speicherchips (1 -4 ) der einem der Pufferchips (10 ) auf der einen Seite zugehörigen Reihe (G1) umgekehrt zur Signallaufrichtung zu/von den Speicherchips (5 -8 ) der einem der Pufferchips auf der anderen Seite zugehörigen Reihe (G2) ist. - Halbleiterspeichermodul nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Speicherchips (
1 -4 ;5 -8 ) der mindestens einen Reihe von Speicherchips durch ihre Takt-, Befehls- und Adresssignalleitungen bidirektional mit den mindestens zwei Pufferchips (10 ,11 ;10 ,10 ) auf den beiden Seiten und durch ihre Datensignalleitungen (DQ, DQS) nur mit einem der Pufferchips (10 ,11 ;10 ,10 ) verbunden sind und eine Steuerschaltung (12 ,13 ;12 ,12 ) zur Steuerung jeweils der Datenschreib- und -leseoperation in die bzw. aus den Speicherchips vorgesehen ist, um die Datensignale (CLK) und Befehls- und Adresssignale (C/A) jeweils beim Datenschreiben und -lesen in die jeweils gleiche Richtung wie die Datensignale über den modulinternen Bus zu treiben. - Halbleiterspeichermodul nach Anspruch 5, dadurch gekennzeichnet, dass derjenige Pufferchip, der nicht die Schreibdatensignale treibt, beim Datenschreiben einen aktiven Abschluss für die Takt-, Befehls- und Adresssignalleitungen (C/A) herstellt.
- Halbleiterspeichermodul nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Speicherchips (
1 -4 ;5 -8 ) mit mehrfacher Datenrate betriebene bzw. betreibbare, insbesondere DDR-DRAM-Chips sind und die Datensignale (DQ, DQS) ein Datenstrobesignal (DQS) enthalten. - Halbleiterspeichermodul nach Anspruch 7, dadurch gekennzeichnet, dass es ein DIMM-Modul ist, welches zwei Pufferchips (
10 ,11 ;10 ,10 ) und wenigstens acht (1 -8 ) oder sechzehn DRAM-Speicherchips aufweist.
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