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HINTERGRUND
DER ERFINDUNG Gebiet der Erfindung
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Die vorliegende Erfindung betrifft
eine Spannungsanhebeschaltung, und spezieller betrifft sie eine
Spannungsanhebeschaltung, mit der verhindert werden kann, dass eine
Zelle durch eine an Wortleitungen derselben angelegte hohe Spannung
Belastungen ausgesetzt wird und unnötiger Stromverbrauch verhindert
werden und die Auslesetoleranz gewährleistet werden kann, wobei
eine erste Spannungsanhebeeinrichtung und eine zweite Spannungsanhebeeinrichtung
in einem Bereitschaftsmodus vorab auf ein erstes Potenzial geladen
werden und der Zellenstrom der Flashspeicherzelle entsprechend einem
Anhebepotenzial der ersten Spannungsanhebeeinrichtung in einem Auslesemodus
variiert wird, wodurch das Ausgangssignal einer Flashspeicherzelle-Leseschaltungseinheit
geändert
wird und die zweite Spannungsanhebeeinrichtung auf diese Weise auf
ein drittes oder ein viertes Potenzial angehoben wird.
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Hintergrund
gemäß der einschlägigen Technik
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Um den Zustand von Zellen in Flashspeicher-Bauteilen
für niedrige
Spannung auszulesen, ist es erforderlich, dass eine Spannung über der
Betriebsspannung an die Wortleitungen der Zelle angelegt wird. Dafür wurde
ein Verfahren des Anhebens der Betriebsspannung zum Erzeugen einer
Spannung über
derselben verwendet. Wenn die Betriebsspannung zwei Mal angehoben
wird, wenn die Versorgungsspannung der Flashspeicherzelle für niedrige
Spannung ungefähr
1,8–2,4
V beträgt,
beträgt
die Anhebespannung ungefähr
4–5,4
V oder mehr. Wenn eine Anhebespannung über 5,5 V an die Wortleitungen
angelegt wird, entspricht dies beinahe einer Programmierverifizierspannung
von ungefähr
6 V. Daher bestehen Probleme dahingehend, dass die Auslesetoleranz
nicht bewahrt werden kann und die Lebensdauer der Zelle durch auf
sie ausgeübte
Belastungen verkürzt
wird.
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ZUSAMMENFASSUNG
DER ERFINDUNG
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Demgemäß wurde die Erfindung dazu
erdacht, eines oder mehrere Probleme aufgrund von Einschränkungen
und Nachteilen in der einschlägigen
Technik im Wesentlichen zu beseitigen, und es ist eine Aufgabe der
Erfindung, eine Spannungsanhebeschaltung zum Erzeugen einer Anhebespannung
zu schaffen, durch die eine Auslesetoleranz ausreichend gewahrt
wird.
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Eine andere Aufgabe der Erfindung
ist es, eine Spannungsanhebeschaltung zu schaffen, die in ausreichender
Weise die Auslesetoleranz bewahren kann und verhindern kann, dass
Be lastungen auf die Zelle einwirken, wobei die Flashspeicherzelle
dazu verwendet wird, die Anhebespannung zu kontrollieren.
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Die erfindungsgemäße Spannungsanhebeschaltung
ist dadurch gekennzeichnet, dass sie mit Folgendem versehen ist:
einer Bezugsspannungs-Erzeugungsschaltungseinheit zum Erzeugen einer
Bezugsspannung entsprechend einem um eine vorgegebene Zeit verzögerten Adressenübergangs-Erkennungssignal;
einer ersten Spannungsanhebeeinrichtung zum Ausgeben einer vorgegebenen
Anhebespannung entsprechend dem Adressenübergangs-Erkennungssignal und einem invertierten Signal
desselben; einer Leseschaltung zum Lesen einer Flashspeicherzelle
entsprechend der Bezugsspannung und der Anhebespannung der ersten Spannungsanhebeeinrichtung,
wobei sich das Ausgangssignal der Leseschaltung abhängig von
der Anhebespannung der ersten Spannungsanhebeeinrichtung ändert, die
an einen Gateanschluss der Flashspeicherzelle angelegt wird; einer
Schaltstufe zum Anlegen der Anhebespannung der ersten Spannungsanhebeeinrichtung
oder der Versorgungsspannung abhängig
von der Anhebespannung der ersten Spannungsanhebeeinrichtung und
dem Ausgangssignal der Leseschaltung; und einer zweiten Spannungsanhebeeinrichtung
zum Liefern der Versorgungsspannung an einen Ausgangsanschluss entsprechend
dem Adressenübergangs-Erkennungssignal,
wobei die zweite Spannungsanhebeeinrichtung entsprechend der Anhebespannung
der ersten Spannungsanhebeeinrichtung oder der Versorgungsspannung
angehoben wird, um Anhebespannungen zweier Pegel an den Ausgangsanschluss auszugeben.
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Zusätzliche Vorteile, Aufgaben
und Merkmale der Erfindung werden in der folgenden Beschreibung
dargelegt, und sie werden dem Fachmann beim Studieren des Folgenden
ersichtlich, oder sie ergeben sich beim Ausführen der Erfindung.
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Die Ziele und andere Vorteile der
Erfindung können
durch die Struktur realisiert und erreicht werden, wie sie speziell
in der schriftlichen Beschreibung und den Ansprüchen sowie den beigefügten Zeichnungen
dargelegt ist.
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Es ist zu beachten, dass sowohl die
vorstehende allgemeine Beschreibung als auch die folgende detaillierte
Beschreibung der Erfindung beispielhaft und erläuternd sind und für eine weitere
Erläuterung
der beanspruchten Erfindung sorgen sollen.
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KURZE BESCHREIBUNG
DER ZEICHNUNGEN
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Die obigen und andere Aufgaben, Merkmale und
Vorteile der Erfindung werden aus der folgenden detaillierten Beschreibung
der bevorzugten Ausführungsformen
der Erfindung in Verbindung mit den beigefügten Zeichnungen ersichtlich.
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1 veranschaulicht
eine erfindungsgemäße Spannungsanhebeschaltung;
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2 ist
ein Schaltbild zum Veranschaulichen einer Ausführungsform einer Adressenübergangs-Erkennungssignal-Verzögerungsschaltung, wie
sie bei der erfindungsgemäßen Spannungsanhebeschaltung
angewandt ist;
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3 ist
ein Schaltbild zum Veranschaulichen einer Ausführungsform eines Bezugsspannungsgenerators,
wie er bei der erfindungsgemäßen Spannungsanhebeschaltung
angewandt ist; und
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4 ist
ein Schaltbild zum Veranschaulichen einer Ausführungsform einer Schalteinrichtung, wie
sie bei der erfindungsgemäßen Spannungsanhebeschaltung
angewandt ist.
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DETAILLIERTE
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
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Nun wird detailliert auf die bevorzugten
Ausführungsformen
der Erfindung Bezug genommen, zu denen Beispiele in den beigefügten Zeichnungen dargestellt
sind, in denen gleiche Bezugszahlen dazu verwendet sind, dieselben
und ähnliche
Teile zu kennzeichnen.
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Unter Bezugnahme auf die 1 wird unten eine erfindungsgemäße Spannungsanhebeschaltung
detailliert beschrieben.
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Eine Bezugsspannungs-Erzeugungsschaltungseinheit 11 verfügt über eine
Adressenübergangs-Erkennungssignal-Verzögerungsschaltung 101 zum
Verzögern
des Adressenübergangs-Erkennungssignals
ATD um eine vorgegebene Zeit und zum logischen Kombinieren desselben
sowie eine Bezugsspannungs-Erzeugungsschaltung 102 zum Erzeugen
der Bezugsspannung entsprechend dem Ausgangssignal der Adressenübergangs-Erkennungssignal-Verzögerungsschaltung 101.
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Eine erste Spannungsanhebeeinrichtung 12 dient
zum Anheben eines ersten Knotens Q11 mittels des Adressenübergangs-Erkennungssignals
ATD und des durch einen ersten bis dritten Inverter I11–I13 verzögerten Adressenübergangs-Erkennungssignals
ATD auf ein vorgegebenes Potenzial. Die erste Spannungsanhebeeinrichtung 12 ist
wie folgt aufgebaut.
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Ein erster PMOS-Transistor P11, der
durch das Potenzial eines zweiten Knotens Q12 gesteuert wird, ist
zwischen den Versorgungsspannungsanschluss Vcc und den ersten Knoten
Q11 geschaltet. Ein erster NMOS-Transistor N11, der durch das Adressenübergangs-Erkennungssignal
ATD gesteuert wird, ist zwischen den zweiten Knoten Q12 und den
Masseanschluss Vss geschaltet. Ein zweiter, durch das Adressenübergangs-Erkennungssignal ATD
gesteuerter PMOS-Transistor P12 ist zwischen den zweiten Knoten
Q12 und den ersten Knoten Q11 geschaltet. Ein erster Kondensator
C11 und ein zweiter PMOS-Transistor N12 sind in Reihe zwischen den ersten
Knoten Q11 und den Masseanschluss Vss geschaltet. Dabei wird der
erste Kondensator C11 entsprechend dem durch den ersten bis dritten
Inverter I11 bis I13 verzögerten
Adressenübergangs-Erkennungssignal
ATD geladen, und der zweite NMOS-Transistor N12 wird entsprechend
dem Adressenübergangs-Erkennungssignal
ATD gesteuert. Auch sind die Wannen sowohl des ersten als auch des
zweiten PMOS-Transistors P11 und P12 jeweils mit dem ersten Knoten
Q11 verbunden.
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Eine Flashspeicherzelle-Leseschaltungseinheit 13 wird
entsprechend einer Bezugsspannung VREF und dem Potenzial des ersten
Knotens Q11 gesteuert. Auch wird das Potenzial der Ausgangsspannung
der Leseschaltungseinheit 13 durch das Potenzial des ersten
Knotens Q11 gesteuert, das an das Gate der Flashspeicherzelle M11
angelegt wird. Die Schaltungseinheit 13 ist wie folgt aufgebaut.
Ein dritter PMOS-Transistor P13, dessen Gateanschluss mit dem Masseanschluss
Vss verbunden ist, ist zwischen den Versorgungsspannungsanschluss
Vcc und den dritten Knoten Q13 geschaltet. Ein dritter, durch die
Bezugsspannung VREF angesteuerter NMOS-Transistor N13 sowie eine
Flashspeicherzelle M11, deren Zellenstrom durch das Potenzial des
ersten Knotens Q11 gesteuert wird, sind in Reihe zwischen den dritten
Knoten Q13 und den Masseanschluss Vss geschaltet. Dabei hält die Flashspeicherzelle
M11 die Schwellenspannung, nach UV-Löschung, von z. B. 2 V aufrecht.
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Eine Schalteinheit 14 dient
zum Übertragen des
Potenzials des ersten Knotens Q11 oder der Versorgungsspannung Vcc
an einen vierten Knoten Q14 entsprechend dem Potenzial des dritten
Knotens Q13, bei dem es sich um das Ausgangssignal der Flashspeicherzelle-Leseschaltungseinheit 13 handelt,
und dem Potenzial des ersten Knotens Q11. Die Einheit 14 ist
wie folgt aufgebaut. Eine erste Schalteinrichtung 103 wirkt
so, dass sie das Potenzial des ersten Knotens Q11 unter eine Spannung
von niedrigem Pegel entsprechend dem Ausgangssignal des vierten
Inverters I14 ausgibt, der das Potenzial des dritten Knotens Q13
invertiert. Auch ist zwischen den ersten Knoten Q11 und den vierten
Knoten Q14 ein vierter PMOS-Transistor P14 geschaltet, der durch das
Ausgangssignal der ersten Schalteinrichtung 103 gesteuert
wird. Indessen dient eine zweite Schalteinrichtung 104 dazu,
das Potenzial des ersten Knotens Q11 oder eine Spannung von niedrigem
Pegel entsprechend dem Potenzial des dritten Knotens Q13 auszugeben,
das durch einen vierten und einen fünften Inverter I14 und I15
verzögert
wird. Zwischen den Versorgungsspannungsanschluss Vcc und den vierten
Knoten Q14 ist ein fünfter
PMOS-Transistor P15
geschaltet, der durch das Ausgangssignal der zweiten Schalteinrichtung 104 gesteuert
wird. Dabei ist die Wanne des vierten PMOS-Transistors P14 mit dem
ersten Knoten Q11 verbunden, und die Wanne des fünften PMOS-Transistors P15
ist mit dem vierten Knoten Q14 verbunden.
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Eine zweite Spannungsanhebeeinrichtung 15 wirkt
so, dass sie die Versorgungsspannung oder eine Anhebespannung mittels
des Adressenübergangs-Erkennungssignals
ATD und des vierten Knotens Q14 an einen Ausgangsanschluss VBOOT
ausgibt. Die zweite Spannungsanhebeeinrichtung 15 ist wie
folgt aufgebaut. Ein durch das Potenzial eines fünften Knotens Q15 gesteuerter
sechster PMOS-Transistor P16 ist zwischen den Versorgungsspannungsanschluss
Vcc und den Ausgangsanschluss VBOOT geschaltet. Ein durch das Adressenübergangs-Erkennungssignal
ATD gesteuerter vierter NMOS-Transistor N14 ist ebenfalls zwischen
den fünften
Knoten Q15 und den Masseanschluss Vss geschaltet. Ein durch das
Adressenübergangs-Erkennungssignal
ATD gesteuerter siebter PMOS-Transistor P17 ist zwischen den fünften Knoten
Q15 und den Ausgangsanschluss VBOOT geschaltet. Ferner sind ein
zweiter Kondensator C12 und ein fünfter NMOS-Transistor N15 in
Reihe zwischen den Ausgangsanschluss VBOOT und den Masseanschluss
Vss geschaltet. Dabei wird der zweite Kondensator C12 mit dem Potenzial
des vierten Knotens Q14 geladen und der fünfte NMOS-Transistor N15 wird
durch das Adressenübergangs-Erkennungssignal
ATD gesteuert. Die Wannen des sechsten und des siebten PMOS-Transistors P16
und P17 sind mit dem Ausgangsanschluss VBOOT verbunden.
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Nun wird ein Verfahren zum Betreiben
der erfindungsgemäßen Spannungsanhebeschaltung
beschrieben.
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In einem Bereitschaftsmodus wird
das Adressenübergangs-Erkennungssignal
ATD mit niedrigem Pegel geliefert. Wenn das Adressenübergangs-Erkennungssignal
ATD mit niedrigem Pegel geliefert wird, werden der erste und der
zweite NMOS-Transistor N11 und N12 in der ersten Spannungsanhebeeinrichtung 12 ausgeschaltet,
und der zweite PMOS-Transistor P12 wird eingeschaltet. So wird das
Potenzial des ersten Knotens Q11 mit dem des zweiten Knotens Q12
gleich. Jedoch wird das Adressenübergangs-Erkennungssignal
ATD von niedrigem Pegel durch den ersten bis dritten Inverter I11
bis I13 auf den hohen Pegel invertiert, und der erste Kondensator
C11 wird durch das Potenzial von hohem Pegel geladen, wodurch der
erste Knoten Q11 das erste Potenzial(α) aufrecht erhält. Demgemäß behält der zweite
Knoten Q12, der dasselbe Potenzial wie der erste Knoten Q11 aufrecht
erhält,
das erste Potenzial(α).
Daher wird der erste PMOS-Transistor P11 ausgeschaltet.
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Indessen gibt die Bezugsspannungs-Erzeugungsschaltungseinheit 11 mit
der Adressenübergangs-Erkennungssignal-Verzögerungsschaltung 101 zum
Verzögern
des Adressenübergangs-Erkennungssignals
ATD um eine vorgegebene Zeit sowie der Bezugsspannungs-Erzeugungsschaltung 102 zum
Erzeugen der Bezugsspannung entsprechend den Ausgangssignalen der
und der Adressenübergangs-Erkennungssignal-Verzögerungsschaltung 101 die
Bezugsspannung VREF von niedrigem Pegel aus. Demgemäß behält, da der
dritte NMOS-Transistor N13 ausgeschaltet ist, der dritte Knoten
Q13 der Flashspeicherzelle-Leseschaltung 13 den hohen Pegel
bei. Die erste Schalteinrichtung 103 der Schalteinheit 14 gibt
ein Signal von niedrigem Pegel aus, und die zweite Schalteinrichtung 104 gibt
ein Signal von hohem Pegel aus, da das Potenzial des dritten Knotens
Q13 den hohen Pegel aufrecht erhält.
Demgemäß wird der
fünfte
PMOS-Transistor
P15 ausgeschaltet, und der vierte PMOS-Transistor P14 wird eingeschaltet.
Daher wird das Potenzial des ersten Knotens Q11 an den vierten Knoten
Q14 übertragen, und
so wird der zweite Kondensator C12 mit diesem Potenzial geladen,
um dadurch den Ausgangsanschluss VBOOT vorab auf das erste Potenzial(α) zu laden.
Dabei arbeitet, da das Adressenübergangs-Erkennungssignal
ATD mit niedrigem Pegel geliefert wird, die zweite Spannungsanhebeeinrichtung 15 wie
die erste Spannungsanhebeeinrichtung 12. Demgemäß hält der Ausgangsanschluss
VBOOT das erste Potenzial(α)
auf demselben Wert wie am ersten Knoten Q11 und am vierten Knoten
Q14.
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In einem Lesemodus wird das Adressenübergangs-Erkennungssignal
ATD mit hohem Pegel geliefert. Wenn das Adressenübergangs-Erkennungssignal ATD
mit hohem Pegel geliefert wird, werden der erste und der zweite
NMOS-Transistor N11 und N12 in der ersten Spannungsanhebeeinrichtung 12 eingeschaltet,
und der zweite PMOS-Transistor P12 wird ausgeschaltet. Daher nimmt
der zweite Knoten Q12 den niedrigen Pegel ein, und dann wird der
erste PMOS-Transistor P11 durch das Potenzial des zweiten Knotens
Q12, das den niedrigen Zustand aufrecht erhält, eingeschaltet, so dass
die Versorgungsspannung Vcc an den ersten Knoten Q11 geliefert wird.
Demgemäß hält der erste
Knoten Q11, der zuvor auf das erste Potenzial(α) geladen wurde, das zweite
Potenzial (Vcc + α)
aufrecht.
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Indessen gibt die Bezugsspannungs-Erzeugungsschaltungseinheit 11 mit
der Adressenübergangs-Erkennungssignal-Verzögerungsschaltung 101 zum
Verzögern
des Adressenübergangs-Erkennungssignals
ATD und der Bezugsspannungs-Erzeugungsschaltung 102 zum
Erzeugen der Bezugsspannung entsprechend dem Ausgangssignal der
Adressenübergangs-Erkennungssignal-Verzögerungsschaltung 101 die
Bezugsspannung VREF von hohem Pegel aus. Demgemäß, da nämlich der dritte NMOS-Transistor
N13 eingeschaltet wird, wird das Potenzial des dritten Knotens Q13
in der Flashspeicherzelle-Leseschaltung 13 abhängig von
der an das Gate der Flashspeicherzelle M11 angelegten Spannung festgelegt.
Wenn jedoch der erste Knoten Q11 ungefähr 2,5–3,5 V aufweist, wenn er eine
vorgegebene Spannung an das Gate der Flashspeicherzelle M11 anlegt,
wobei die Versorgungsspannung Vcc z. B. 1,7–2,6 V beträgt, ermittelt die Flashspeicherzelle-Leseschaltung 13,
dass die Flashspeicherzelle M11 programmiert wurde. Daher behält der dritte Knoten
Q13 den hohen Pegel. Anders gesagt, variiert, da der Zellenstrom
der Flashspeicherzelle M11 entsprechend der an das Gate dieser Flashspeicherzelle
M11 angelegten Spannung variiert, das Potenzial des dritten Knotens
Q13 entsprechend dem Zellenstrom. Auch wird, da das Potenzial des
dritten Knotens Q13 auf dem hohen Pegel bleibt, das Potenzial über den
vierten Inverter I14 auf den niedrigen Pegel invertiert, und es
wird dann mittels des fünften Inverters
I15 auf den hohen Pegel invertiert. Demgemäß gibt die erste Schalteinrichtung 103 ein
Signal von niedrigem Pegel aus, und die zweite Schalteinrichtung 104 gibt
ein Signal von hohem Pegel aus. Daher wird der vierte PMOS-Transistor
P14 eingeschaltet, und der fünfte
PMOS-Transistor P15 wird ausgeschaltet. Auch wird das Potenzial
des ersten Knotens Q11, das auf dem zweiten Potenzial (Vcc + α) verbleibt, über den
vierten PMOS-Transistor
P14 an den vierten Knoten Q14 geliefert. So wird der zweite Kondensator
C12 durch das Potenzial des vierten Knotens Q14 geladen, das auf
dem zweiten Potenzial (Vcc + α) bleibt.
Indessen arbeitet, da das Adressenübergangs-Erkennungssignal ATD
mit hohem Pegel geliefert wird, die zweite Spannungsanhebeeinrichtung 15 auf
dieselbe Weise wie die erste Spannungsanhebeeinrichtung 12.
Demgemäß wird die
Versorgungsspannung Vcc an den Ausgangsanschluss VBOOT geliefert.
Daher wird der Ausgangsknoten VBOOT mit der Versorgungsspannung
Vcc versorgt, wobei er vorab auf das erste Potenzial(α) geladen
wurde. Ferner hält
der zweite Kondensator C12, da er mit dem zweiten Potenzial (Vcc
+ α) geladen
wird, ein drittes Potenzial (2Vcc + 2α) aufrecht.
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Indessen ermittelt, wenn der erste
Knoten Q11 ungefähr
3,6–3,9
V aufweist, wenn er über
einer vorgegebenen Spannung liegt, wie sie an das Gate der Flashspeicherzelle
M11 angelegt wird, wobei die Versorgungsspannung Vcc z. B. 1,7–2,6 V beträgt, die
Flashspeicherzelle-Leseschaltung 13, dass die Flashspeicherzelle
M11 gelöscht
wurde. Demgemäß hält der dritte
Knoten Q13 den niedrigen Pegel aufrecht. Da das Potenzial des dritten
Knotens Q13 den niedrigen Pegel hält, wird es mittels des vierten
Inverters I14 auf den hohen Pegel invertiert, und dann wird es mittels
des fünften
Inverters I15 auf den niedrigen Pegel invertiert. Demgemäß gibt die
erste Schalteinrichtung 103 ein Signal von hohem Pegel
aus, und die zweite Schalteinrichtung 104 gibt ein Signal
von niedrigem Pegel aus. Daher wird, da nämlich der vierte PMOS-Transistor
P14 ausgeschaltet wird und der fünfte
PMOS-Transistor P15 eingeschaltet wird und die Versorgungsspannung
Vcc demgemäß an den
vierten Knoten Q14 geliefert wird, der zweite Kondensator C12 durch
die Versorgungsspannung Vcc geladen. Indessen arbeitet, da das Adressenübergangs-Erkennungssignal
ATD mit hohem Pegel geliefert wird, die zweite Spannungsanhebeeinrichtung 15 auf
dieselbe Weise wie die erste Spannungsanhebeeinrichtung 12.
Demgemäß wird die
Versorgungsspannung Vcc an den Ausgangsanschluss VBOOT geliefert.
Demgemäß wird der
Ausgangsknoten VBOOT mit der Versorgungsspannung Vcc versorgt, wobei
er vorab auf das erste Potenzial(α) geladen
wurde. Ferner hält
der zweite Kondensator C12, da er mit dem Potenzial der Versorgungsspannung
Vcc geladen wird, ein viertes Potenzial (2Vcc + α) aufrecht.
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Wie oben beschrieben, werden bei
der erfindungsgemäßen Spannungsanhebeschaltung
die erste und die zweite Spannungsanhebeeinrichtung im Bereitschaftsmodus
vorab durch das erste Potenzial(α)
geladen, und die erste Spannungsanhebeeinrichtung wird im Auslesemodus
mittels des zweiten Potenzials (Vcc + α) angehoben. Dabei ändert sich der
Zellenstrom der Flashspeicherzelle entsprechend dem Anhebepotenzial
der ersten Spannungsanhebeeinrichtung, um so das Ausgangssignal
der Flashspeicherzelle-Leseschaltung zu ändern. Dadurch wird die zweite
Spannungsanhebeeinrichtung mit dem dritten Potenzial (2Vcc + 2α) oder dem
vierten Potenzial (2Vcc + α)
angehoben.
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Die 2 veranschaulicht
eine Ausführungsform
der Adressenübergangs-Erkennungssignal-Verzögerungsschaltung,
wie sie bei der erfindungsgemäßen Spannungsanhebeschaltung
angewandt wird.
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Zwischen den Versorgungsspannungsanschluss
Vcc und den ersten Knoten Q21 sind ein erster Widerstand R21 und
ein durch das Adressenübergangs-Erkennungssignal
ATD angesteuerter erster PMOS-Transistor P21 geschaltet. Zwischen
den ersten Knoten Q21 und den Masseanschluss Vss ist ein durch das
Adressenübergangs-Erkennungssignal ATD
gesteuerter erster NMOS-Transistor N21 geschaltet. Der erste PMOS-Transistor
P21 und der erste NMOS-Transistor N21 bilden einen ersten Inverter
I21. Mit dem ersten Knoten Q21 sind ein zweiter Widerstand R22 und
mehrere Kondensatoren C21 bis C23 verbunden. Das Potenzial des ersten Knotens
Q21 wird durch den zweiten Inverter I22 invertiert. Ein NOR-Gatter 21 führt ei ne
logische Kombination des Ausgangssignals des zweiten Inverters I22
und des Adressenübergangs-Erkennungssignals ATD
aus. Danach wird das Ausgangssignal des NOR-Gatters 21 durch
den dritten Inverter I23 invertiert, und dann wird es als verzögertes Adressenübergangs-Erkennungssignal
DELAY ATD ausgegeben.
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Nachfolgend wird ein Verfahren zum
Ansteuern der Adressenübergangs-Erkennungssignal-Verzögerungsschaltung
beschrieben, wie sie bei der auf die obige Weise aufgebauten erfindungsgemäßen Spannungsanhebeschaltung
verwendet wird.
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Wenn eine Adresse verstellt wird,
wird dies erkannt, und es wird das Adressenübergangs-Erkennungssignal ATD
mit hohem Pegel geliefert. Auch wird das Adressenübergangs-Erkennungssignal
ATD von hohem Pegel durch den ersten und den zweiten Inverter I21
und I22 verzögert.
Das durch den ersten und den zweiten Inverter I21 und I22 verzögerte Adressenübergangs-Erkennungssignal
ATD und die nicht verzögerten
Adressenübergangs-Erkennungssignale
ATD werden im NOR-Gatter 21 logisch kombiniert und dann
als niedriger Pegel ausgegeben. Ferner wird ein Signal von niedrigem
Pegel durch den dritten Inverter I23 auf den hohen Pegel invertiert,
so dass das Ausgangssignal DELAY OUT ausgegeben wird.
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Die 3 veranschaulicht
eine Ausführungsform
des Bezugsspannungsgenerators, wie er bei der erfindungsgemäßen Spannungsanhebeschaltung
angewandt ist.
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Zwischen den Versorgungsspannungsanschluss
Vcc und den Ausgangsanschluss VREF ist ein erster PMOS-Transistor
P31 geschaltet, der durch das Ausgangssignal der Adressenübergangs-Erkennungssignal-Verzögerungsschaltung gesteuert
wird, d. h. ein Signal, das sich aus dem verzögerten Adressenübergangs-Erkennungssignal DELAY
ATD ergibt, das durch den ers ten Inverter I31 invertiert wurde.
Zwischen den Ausgangsanschluss VREF und einen ersten Knoten Q31
ist ein erster NMOS-Transistor N31 geschaltet. Zwischen den ersten
Knoten Q31 und einen Masseanschluss Vss ist ein zweiter NMOS-Transistor
N32 geschaltet. Einen durch das Potenzial des ersten Knotens Q31
gesteuerter dritter NMOS-Transistor N33 und einen durch das Ausgangssignal
des ersten Inverters 31 gesteuerter vierter NMOS-Transistor
N34 sind parallel zwischen den Ausgangsanschluss VREF und den Masseanschluss
Vss geschaltet. Indessen sind der erste und der zweite NMOS-Transistor
N31 und N32, die in Reihe geschaltet sind, und der dritte NMOS-Transistor
N33 parallel geschaltet. Auch ist der vierte NMOS-Transistor N34
parallel zum ersten und zweiten NMOS-Transistor N31 und N32 geschaltet.
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Nun wird ein Verfahren zum Ansteuern
des auf die obige Weise aufgebauten Bezugsspannungsgenerators beschrieben.
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Es wird erkannt, wenn eine Adresse
verstellt wird. So wird das Adressenübergangs-Erkennungssignal mit
hohem Pegel eingegeben. Demgemäß wird,
wenn das Adressenübergangs-Erkennungssignal-Verzögerungssignal
DELAY ATD mit hohem Pegel eingegeben wird, dasselbe durch den ersten
Inverter I31 auf den niedrigen Pegel invertiert, wodurch der erste
PMOS-Transistor P31 eingeschaltet wird und der vierte NMOS-Transistor
N34 ausgeschaltet wird. Daher wird die Versorgungsspannung Vcc über den
ersten PMOS-Transistor P31 an den Ausgangsanschluss VREF gelegt.
Dabei wird das Potenzial des Ausgangsschlusses VREF durch den ersten
und den zweiten NMOS-Transistor N31 und N32, die in Reihe geschaltet
sind, und den dritten NMOS-Transistor N33, der parallel zu den NMOS-Transistoren N31
und N32 geschaltet ist, bestimmt. Anders gesagt, wird der erste
NMOS-Transistor N31 entsprechend dem Potenzial des Ausgangsanschlusses VREF,
der den hohen Pegel aufrecht erhält,
eingeschaltet, um so eine Spannung an den ersten Knoten Q31 zu liefern.
Ferner werden der zweite und der dritte NMOS-Transistor N32 und
N33 ebenfalls durch das Potenzial des ersten Knotens Q31 eingeschaltet. Demgemäß wird das
Potenzial des Ausgangsanschlusses VREF durch die NMOS-Transistoren
N31, N32 und N33 bestimmt.
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Die 4 veranschaulicht
eine Ausführungsform
der ersten und der zweiten Schalteinrichtung, wie sie bei der erfindungsgemäßen Spannungsanhebeschaltung
angewandt sind.
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Zwischen den Spannungszuführ-Eingangsanschluss
VPPI, an dem die Anhebespannung eingegeben wird, und einen ersten
Knoten Q41 ist ein durch das Potenzial des Ausgangsanschlusses OUT gesteuerter
erster PMOS-Transistor P41 geschaltet. Zwischen den ersten Knoten
P41 und den Masseanschluss Vss ist ein durch ein Eingangssignal
IN gesteuerter erster NMOS-Transistor N41 geschaltet. Zwischen den
Spannungszuführ-Eingangsanschluss VPPI
und den Ausgangsanschluss OUT ist ein durch das Potenzial des ersten
Knotens Q41 gesteuerter zweiter PMOS-Transistor P42 geschaltet. Zwischen den
Ausgangsanschluss OUT und den Masseanschluss Vss ist ein durch das
Ausgangssignal eines ersten Inverters I41 zum Invertieren des Eingangssignals
IN gesteuerter zweiter NMOS-Transistor N42 geschaltet. Dabei ist
das Eingangssignal IN im Fall der ersten Schalteinrichtung 103 das
invertierte Signal des Ausgangssignals der Leseschaltung 13,
und im Fall der zweiten Schalteinrichtung 104 ist es das verzögerte Signal
der Leseschaltung 13.
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Nun wird ein Verfahren zum Ansteuern
der auf die obige Weise aufgebauten Schalteinrichtung gemäß der Erfindung
beschrieben.
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Wenn das Eingangssignal IN mit niedrigem Pegel
eingegeben wird, wird der erste NMOS-Transistor N41 ausgeschaltet.
Dann wird das Eingangssignal IN mittels des ersten Inverters I41
auf den hohen Pegel invertiert, um so den zweiten NMOS-Transistor N42
einzuschalten. Demgemäß nimmt
das Potenzial des Ausgangsanschlusses OUT aufgrund des zweiten NMOS-Transistors
N42, der eingeschaltet wurde, den niedrigen Pegel ein. Dadurch wird
der erste PMOS-Transistor P41 eingeschaltet. Daher hält, da nämlich die
Eingangsspannung VPPI an den ersten Knoten Q41 geliefert wird, dieser
erste Knoten Q41 den hohen Pegel aufrecht, und so wird der zweite PMOS-Transistor
P42 ausgeschaltet. So hält
der Ausgangsanschluss OUT den niedrigen Pegel aufrecht.
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Wenn das Eingangssignal IN mit hohem
Pegel eingegeben wird, wird der erste NMOS-Transistor N41 eingeschaltet.
Dann wird das Eingangssignal IN mittels des ersten Inverters I41
auf den niedrigen Pegel invertiert, um so den zweiten NMOS-Transistor N42
auszuschalten. Das Potenzial des ersten Knotens Q41 wird aufgrund
des ersten NMOS-Transistors N41, der eingeschaltet wurde, zum niedrigen
Pegel. Daher wird der zweite PMOS-Transistor P42 eingeschaltet.
Demgemäß wird die
Eingangsspannung VPPI über
den zweiten PMOS-Transistor P42 an den Ausgangsanschluss OUT gegeben,
und dieser hält das
Potenzial der Eingangsspannung VPPI aufrecht.
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Wie oben angegeben, werden, gemäß der Erfindung,
die erste Spannungsanhebeeinrichtung und die zweite Spannungsanhebeeinrichtung
im Bereitschaftszustand vorab durch das erste Potenzial geladen,
und im Lesemodus wird die erste Spannungsanhebeeinrichtung durch
das zweite Potenzial angehoben. Der Zellenstrom der Flashspeicherzelle variiert
entsprechend dem Anhebepotenzial der ersten Spannungsanhebeeinrichtung,
um so das Ausgangssignal der Flashspeicherzelle-Leseschaltung zu ändern. Dadurch
wird die zweite Spannungsanhebeeinrichtung durch das dritte oder
das vierte Potenzial angehoben.
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Daher zeigt die Erfindung vorteilhafte
Effekte dahingehend, dass sie verhindern kann, dass Belastungen
aufgrund einer hohen an die Wortleitungen angelegten Spannung auf
diese Wortleitungen der Zelle wirken, dass sie unnötigen Stromverbrauch
verhindern kann und dass sie die Auslesetoleranz bewahren kann.
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Die vorstehenden Ausführungsformen
sind lediglich beispielhaft, und sie sind nicht als die Erfindung
beschränkend
auszulegen. Die vorliegenden Lehren können leicht auf andere Vorrichtungstypen angewandt
werden. Die Beschreibung der Erfindung soll veranschaulichend sein
und den Schutzumfang der Ansprüche
nicht beschränken.
Dem Fachmann sind viele Alternativen, Modifizierungen und Variationen
ersichtlich.