DE10339702A1 - Method for simultaneous forming of different gate regions of FET structure, starting with silicon substrate with two FET regions and simultaneous formation of stray layer over both FET regions - Google Patents

Method for simultaneous forming of different gate regions of FET structure, starting with silicon substrate with two FET regions and simultaneous formation of stray layer over both FET regions Download PDF

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Abstract

Method starts with semiconductor silicon substrate (1) with two FET regions (A,B) followed by formation of stray layer over both regions. Then first implantation of first foreign ions is carried out through stray layer into both regions.Then resulting structure is simultaneously tempered to form first FET through with first profile of foreign ions. Next stray layer is removed and gate dielectric film (10a) is thermaly formed from first through profile. Then follows second implant of second foreign ions for specified formation of second through profile (TTP).

Description

Die vorliegende Erfindung betrifft ein Verfahren zur gemeinsamen Herstellung von unterschiedlichen Gatebereichen für eine Transistorstruktur.The The present invention relates to a method of co-production of different gate regions for a transistor structure.

3a–c zeigen ein beispielhaftes Verfahren zur gemeinsamen Herstellung von unterschiedlichen Gatebereichen für eine Transistorstruktur zur Erläuterung der vorliegenden Erfindung zugrundeliegenden Problematik. 3a - c show an exemplary method for the joint production of different gate regions for a transistor structure to explain the present invention underlying problems.

In 3a bezeichnet Bezugszeichen 1 ein Silizium-Halbleitersubstrat, welches einen ersten Transistorbereich A und einen zweiten Transistorbereich B aufweist. Obwohl die Transistorbereiche A, B durch eine vertikale Linie getrennt nebeneinander eingezeichnet sind, liegen diese in Realität normalerweise voneinander beabstandet.In 3a denotes reference numeral 1 a silicon semiconductor substrate having a first transistor region A and a second transistor region B. Although the transistor areas A, B are shown separated by a vertical line side by side, they are normally spaced apart in reality.

In einem ersten Verfahrensschritt wird gleichzeitig über dem ersten Transistorbereich A und über dem zweiten Transistorbereich B eine Streuschicht 5 aus Siliziumoxid gebildet.In a first method step, a scattering layer is simultaneously formed over the first transistor region A and over the second transistor region B 5 made of silicon oxide.

Im Anschluss daran wird eine erste Implantation I von ersten Fremd-Ionen, z.B. Bor oder Phosphor, durch die Streuschicht 5 in dem ersten Transistorbereich A und in dem zweiten Transistorbereich B gleichzeitig durchgeführt.Following this, a first implantation I of first foreign ions, for example boron or phosphorus, through the scattering layer 5 in the first transistor region A and in the second transistor region B are performed simultaneously.

Im Anschluss daran erfolgt ein gleichzeitiges Durchführen einer zweiten Implantation I' von zweiten Fremd-Ionen, z.B. Bor oder Phosphor, durch die Streuschicht 5 ebenfalls in dem ersten Transistorbereich A und in dem zweiten Transistorbereich B.This is followed by simultaneous implementation of a second implantation I 'of second foreign ions, for example boron or phosphorus, through the scattering layer 5 likewise in the first transistor region A and in the second transistor region B.

In einem anschließenden Verfahrensschritt erfolgt ein Tempern der resultierenden Struktur zur Ausbildung einer jeweiligen ersten Transistorwanne mit einem ersten Wannenprofil P aus den ersten Fremd-Ionen und einer jeweiligen zweiten Transistorwanne mit einem zweiten Wannenprofil P' aus den zweiten Fremd-Ionen. Die Tiefenerstreckung der ersten Transistorwannen ist durch die strichpunktierte Linie in 3a angedeutet, wohingegen die Tiefenerstreckung der zweiten Transistorwannen durch die punktierte Linie in 3a angedeutet ist.In a subsequent method step, the resulting structure is annealed to form a respective first transistor well having a first well profile P from the first foreign ions and a respective second transistor well having a second well profile P 'from the second foreign ions. The depth extent of the first transistor wells is indicated by the dot-dash line in FIG 3a whereas the depth extent of the second transistor wells is indicated by the dotted line in FIG 3a is indicated.

Danach wird die Streuschicht 5 beispielsweise durch einen Naßätzprozess von dem Halbleitersubstrat 1 entfernt und auf dem Halbleitersubstrat 1 eine erste Gatedielektrikumsschicht 10a über dem ersten Transistorbereich A und über dem zweiten Transistorbereich B gebildet. Bei diesem Ausführungsbeispiel ist die erste Gatedielektrikumsschicht 10a ein Siliziumoxid, das in einem Trockenoxidationsprozess bei 800°C gebildet wird. Dementsprechend entsteht bei diesem thermischen Prozess aus dem ersten Wannenprofil P ein einfach getempertes erstes Wannenprofil TP und aus dem zweiten Wannenprofil P' ein einfach getempertes zweites Wannenprofil TP'. Dieser Prozesszustand ist in 3b gezeigt.Then the litter layer becomes 5 for example, by a wet etching process from the semiconductor substrate 1 removed and on the semiconductor substrate 1 a first gate dielectric layer 10a formed over the first transistor region A and over the second transistor region B. In this embodiment, the first gate dielectric layer is 10a a silica formed in a dry oxidation process at 800 ° C. Accordingly, in this thermal process, the first well profile P is used to produce a simply tempered first well profile TP and the second well profile P 'to be a simply tempered second well profile TP'. This process state is in 3b shown.

Danach wird beispielsweise unter Verwendung einer entsprechenden Photomaske mittels eines Nassätzprozesses die erste Gatedielektrikumsschicht 10a über dem zweiten Transistorbereich B entfernt und im Anschluss daran eine zweite Gatedielektrikumsschicht 10b über dem zweiten Transistorbereich B gebildet, welche dünner als die erste Gatedielektrikumsschicht 10a ist.Thereafter, for example, using a corresponding photomask by means of a wet etching process, the first gate dielectric layer 10a above the second transistor region B, and thereafter a second gate dielectric layer 10b is formed over the second transistor region B which is thinner than the first gate dielectric layer 10a is.

Auch diese zweite Gatedielektrikumsschicht 10b ist ein Siliziumoxid, das in einer N2O-Atmosphäre bei 800°C aufgewachsen wird. Somit ändern sich auch bei diesem thermischen Prozess die Wannenprofile wiederum, nämlich in ein zweifach getempertes erstes Wannenprofil TTP und ein zweifach getempertes zweites Wannenprofil TTP'.Also this second gate dielectric layer 10b is a silicon oxide grown in an N 2 O atmosphere at 800 ° C. Thus, also in this thermal process, the tub profiles change again, namely into a twice-tempered first tub profile TTP and a twice-tempered second tub profile TTP '.

Als Resultat erhält man in den Transistorbereichen A, B unterschiedliche Gatebereiche, welche verschiedene Dicken aufweisen.When Result receives in the transistor regions A, B, different gate regions, which have different thicknesses.

Die sich an 3c anschließenden Prozessschritte sind im Stand der Technik bekannt und werden hier nur kurz erläutert. Es erfolgt ein Entfernen der Gatedielektrikumsschichten 10a, 10b in den Source-/Drainbereichen und eine weitere Implantation von Fremdionen zur Schaffung der Source-/Drainbereiche.The on 3c Subsequent process steps are known in the art and are only briefly explained here. There is a removal of the gate dielectric layers 10a . 10b in the source / drain regions and further implantation of foreign ions to create the source / drain regions.

Als nachteilhaft bei dem bekannten Verfahren hat sich die Tatsache herausgestellt, dass sich insbesondere das Wannenprofil P' durch die beiden thermischen Oxidationsprozesse verändert. Dabei erfolgt eine Umverteilung der Dotierstoffe und eine Ausdiffusion von Dotierstoffen in das jeweilige Gatedielektrikum. Im Transistorbereich B geht der in das erste Gatedielektrikum 10a ausdotierte Dotierstoff beim Entfernen des ersten Gatedielektrikums verloren.A disadvantage of the known method has been found to be the fact that in particular the trough profile P 'is changed by the two thermal oxidation processes. In this case, a redistribution of the dopants and an outdiffusion of dopants in the respective gate dielectric takes place. In transistor region B, it goes into the first gate dielectric 10a doped dopant lost upon removal of the first gate dielectric.

Die besagten Effekte vermindern die Funktionstüchtigkeit der entsprechenden Transistorvorrichtungen und verhindern eine Herstellung von retrograden Wannenprofilen. Insbesondere für Transistoren mit vergrabenem Kanal hat sich das als besonders nachteilhaft herausgestellt.The said effects reduce the functionality of the corresponding ones Transistor devices and prevent the production of retrograde When profiles. Especially for This buried channel transistor has been found to be particularly disadvantageous exposed.

Daher ist es Aufgabe der vorliegenden Erfindung, ein verbessertes Verfahren zur gemeinsamen Herstellung von unterschiedlichen Gatebereichen für eine Transistorstruktur zu schaffen, welches eine geringere Degradierung der Transistorprofile aufweist.It is therefore an object of the present invention to provide an improved method for the joint production of different gate regions for a transistor structure, which has a ge has lower degradation of the transistor profiles.

Erfindungsgemäß wird dieses Problem durch das in Anspruch 1 angegebene gemeinsamen Herstellung von unterschiedlichen Gatebereichensverfahren gelöst.According to the invention this Problem by the common preparation specified in claim 1 solved by different gate area method.

Die der vorliegenden Erfindung zugrunde liegende Idee besteht darin, dass die Streuschicht lediglich für die erste Implantation verwendet wird, wohingegen für die zweite Implantation ein bereits aufgebrachtes Gatedielektrikum im jeweiligen Transistorbereich als Streuschicht verwendet wird. Somit kann das thermische Budget, das die Transistorwannen vorsehen, erheblich vermindert werden.The The idea underlying the present invention is that that the litter layer is used only for the first implantation whereas, for the second implantation an already applied gate dielectric is used in the respective transistor area as a scattering layer. Thus, the thermal budget that the transistor tubs provide can be significantly reduced.

In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des Gegenstandes der Erfindung.In the dependent claims find advantageous developments and improvements of Subject of the invention.

Gemäss einer bevorzugten Weiterbildung ist die erste Gatedielektrikumschicht dicker als die zweite Gatedielektrikumschicht.According to one preferred development is the first gate dielectric layer thicker than the second gate dielectric layer.

Gemäss einer weiteren bevorzugten Weiterbildung ist das erste Wannenprofil tiefer als das zweite Wannenprofil.According to one Another preferred embodiment, the first trough profile is deeper as the second trough profile.

Gemäss einer weiteren bevorzugten Weiterbildung ist das erste Wannenprofil tiefer als das dritte und vierte Wannenprofil.According to one Another preferred embodiment, the first trough profile is deeper as the third and fourth bucket profile.

Gemäss einer weiteren bevorzugten Weiterbildung ist das erste Wannenprofil eine Grundwanne der Transistorstruktur und das zweite Wannenprofil eine Transistorwanne zur Einstellung der Schwellspannung der Transistorstruktur.According to one Another preferred embodiment, the first tray profile is a Base trough of the transistor structure and the second trough profile one Transistor well for adjusting the threshold voltage of the transistor structure.

Gemäss einer weiteren bevorzugten Weiterbildung ist das erste Wannenprofil eine Grundwanne der Transistorstruktur und das dritte und vierte Wannenprofil eine jeweilige Transistorwanne zur Einstellung der Schwellspannung der Transistorstruktur.According to one Another preferred embodiment, the first tray profile is a Base trough of the transistor structure and the third and fourth trough profile a respective transistor well for adjusting the threshold voltage the transistor structure.

Gemäss einer weiteren bevorzugten Weiterbildung ist die Streuschicht eine Oxidschicht.According to one Another preferred development is the litter layer an oxide layer.

Gemäss einer weiteren bevorzugten Weiterbildung ist die erste Gatedielektrikumschicht und/oder die zweite Gatedielektrikumschicht eine Oxidschicht.According to one Another preferred development is the first gate dielectric layer and / or the second gate dielectric layer is an oxide layer.

Gemäss einer weiteren bevorzugten Weiterbildung ist das Halbleitersubstrat ein Silizium-Halbleitersubstrat.According to one Another preferred development is the semiconductor substrate Silicon semiconductor substrate.

Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.embodiments The invention is illustrated in the drawings and in the following Description closer explained.

Es zeigen:It demonstrate:

1a–c ein Verfahren zur gemeinsamen Herstellung von unterschiedlichen Gatebereichen für eine Transistorstruktur gemäss einer ersten Ausführungsform der vorliegenden Erfindung; 1a - c a method for the joint production of different gate regions for a transistor structure according to a first embodiment of the present invention;

2a–c ein Verfahren zur gemeinsamen Herstellung von unterschiedlichen Gatebereichen für eine Transistorstruktur gemäss einer zweiten Ausführungsform der vorliegenden Erfindung; und 2a - c a method for the common production of different gate regions for a transistor structure according to a second embodiment of the present invention; and

3a–c ein beispielhaftes Verfahren zur gemeinsamen Herstellung von unterschiedlichen Gatebereichen für eine Transistorstruktur zur Erläuterung der vorliegenden Erfindung zugrundeliegenden Problematik. 3a - c an exemplary method for the joint production of different gate regions for a transistor structure to explain the present invention underlying problems.

In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.In the same reference numerals designate the same or functionally identical Ingredients.

1a–c zeigen ein Verfahren zur gemeinsamen Herstellung von unterschiedlichen Gatebereichen für eine Transistorstruktur gemäss einer ersten Ausführungsform der vorliegenden Erfindung. 1a - c show a method for the joint production of different gate regions for a transistor structure according to a first embodiment of the present invention.

Gemäss der Darstellung von 1a wird auf ein Silizium-Halbleitersubstrat 1 eine Streuschicht 5 aus Siliziumoxid in dem ersten und zweiten Transistorbereich A, B aufgebracht und anschließend eine gleichzeitige erste Implantation I von ersten Fremd-Ionen durch die Streuschicht 5 in dem ersten und zweiten Transistorbereich A, B durchgeführt.According to the presentation of 1a is applied to a silicon semiconductor substrate 1 a litter layer 5 of silicon oxide in the first and second transistor region A, B applied and then a simultaneous first implantation I of first foreign ions through the litter layer 5 in the first and second transistor region A, B performed.

Anschließend erfolgt ein gleichzeitiges Tempern der resultierenden Struktur zur Ausbildung einer jeweiligen ersten Transistorwanne mit einem ersten Wannenprofil P aus den ersten Fremd-Ionen.Then done simultaneous annealing of the resulting structure for formation a respective first transistor well having a first well profile P from the first foreign ions.

Daran anschließend wird die Streuschicht 5 durch einen Naßätzprozess vom Halbleitersubstrat 1 entfernt und in einem trockenen thermischen Oxidationsprozess bei 800°C eine erste Gatedielektrikumsschicht 10a aus Siliziumoxid auf der Oberfläche des Halbleitersubstrats 1 aufgebracht, wie in 1b gezeigt.Then the litter layer is added 5 by a wet etching process from the semiconductor substrate 1 removed and in a dry thermal oxidation process at 800 ° C, a first gate dielectric layer 10a of silicon oxide on the surface of the semiconductor substrate 1 applied, as in 1b shown.

Daran anschließend erfolgt eine gleichzeitige zweite Implantation I' von zweiten Fremd-Ionen durch die erste Gatedielektrikumsschicht 10a in dem ersten und zweiten Transistorbereich A, B zur Ausbildung einer jeweiligen zweiten Transistorwanne mit einem zweiten Wannenprofil P' der zweiten Fremd-Ionen. Aufgrund des thermischen Oxidationsprozesses entsteht aus dem ersten Wannenprofil P ein einfach getempertes erstes Wannenprofil TP.This is followed by a simultaneous second implantation I 'of second foreign ions through the first gate dielectric layer 10a in the first and second transistor regions A, B for forming a respective second transistor well having a second well profile P 'of the second foreign ions. Due to the thermal oxidation process, the first well profile P results in a simply annealed first well profile TP.

Mit Bezug auf 1c erfolgt dann eine Rückätzung der Gatedielektrikumsschicht 10a im ersten Transistorbereich A, beispielsweise durch einen Naßätzprozess unter Verwendung einer Maske. Daran anschließend erfolgt eine zweite thermische Oxidation in N2O-Atmosphäre bei 800°C zur Ausbildung einer zweiten Dielektrikumsschicht 10b im zweiten Transistorbereich B, welche dünner ist als die erste Gatedielektrikumsschicht 10a im ersten Transistorbereich.Regarding 1c then takes one Back etching of the gate dielectric layer 10a in the first transistor region A, for example by a wet etching process using a mask. This is followed by a second thermal oxidation in N 2 O atmosphere at 800 ° C to form a second dielectric layer 10b in the second transistor region B, which is thinner than the first gate dielectric layer 10a in the first transistor region.

Hierbei entsteht aus dem ersten Wannenprofil P ein doppelt getempertes erstes Wannenprofil TTP und wobei aus dem zweiten Wannenprofil P' ein einfach getempertes zweites Wannenprofil TP' entsteht.in this connection arises from the first tub profile P a double-tempered first Tub profile TTP and wherein from the second tub profile P 'a simply tempered second trough profile TP 'is created.

Somit ist das thermische Buget, dass das zweite Wannenprofil bei dieser Ausführungsform sieht erheblich vermindert.Consequently is the thermal buget that the second trough profile at this Embodiment sees significantly reduced.

Die weiteren Schritte zur Vervollständigung der Transistorstruktur sind im Stand der Technik wohl bekannt und wurden einleitend bereits zusammengefasst.The further steps to complete the Transistor structure are well known in the art and have been introductory already summarized.

2a–c ein Verfahren zur gemeinsamen Herstellung von unterschiedlichen Gatebereichen für eine Transistorstruktur gemäss einer zweiten Ausführungsform der vorliegenden Erfindung. 2a - c a method for the common production of different gate regions for a transistor structure according to a second embodiment of the present invention.

Mit Bezug auf 2a erfolgt wie bei der ersten Ausführungsform zunächst das Vorsehen einer Streuschicht 5 aus Siliziumoxid auf der Oberfläche des Halbleitersubstrats 1 in dem ersten und zweiten Transistorbereich A, B.Regarding 2a As in the first embodiment, the provision of a scattering layer is first carried out 5 of silicon oxide on the surface of the semiconductor substrate 1 in the first and second transistor regions A, B.

Im Anschluss daran wird eine Implantation I von ersten Fremd-Ionen durch die Streuschicht 5 gleichzeitig in dem ersten Halbleiterbereich A und dem zweiten Halbleiterbereich B durchgeführt. Danach erfolgt analog zur ersten Ausführungsform ein gleichzeitiges Tempern der resultierenden Struktur zur Ausbildung einer jeweiligen ersten Transistorwanne mit einem ersten Wannenprofil P aus den ersten Fremd-Ionen.Following this, an implantation I of first foreign ions through the litter layer 5 performed simultaneously in the first semiconductor region A and the second semiconductor region B. Thereafter, similar to the first embodiment, a simultaneous annealing of the resulting structure to form a respective first transistor well with a first well profile P from the first foreign ions.

Mit Bezug auf 2b wird dann die Streuschicht 5 über dem ersten und zweiten Transistorbereich A, B gleichzeitig entfernt und eine erste Gatedielektrikumsschicht 10a durch eine trockene thermische Oxidation bei 800°C über dem ersten und zweiten Transistorbereich A, B erzeugt. Bei diesem thermischen Prozess wird aus dem ersten Wannenprofil P ein einfach getempertes erstes Wannenprofil TP.Regarding 2 B then becomes the litter layer 5 over the first and second transistor regions A, B simultaneously and a first gate dielectric layer 10a generated by a dry thermal oxidation at 800 ° C above the first and second transistor region A, B. In this thermal process, the first well profile P becomes a simply tempered first well profile TP.

Weiter mit Bezug auf 2c erfolgt dann ein Entfernen der ersten Gatedielektrikumsschicht 10a über dem zweiten Transistorbereich B, beispielsweise unter Verwendung einer Maske und eines Naßätzverfahrens.Continue with reference to 2c then the first gate dielectric layer is removed 10a over the second transistor region B, for example using a mask and a wet etching process.

Danach erfolgt ein gleichzeitiges Durchführen einer zweiten Implantation I' von zweiten Fremd-Ionen durch die erste Gatedielektrikumsschicht 10a in dem ersten Transistorbereich A und durch die zweite Gatedielektrikumsschicht 10b in dem zweiten Transistorbereich B zur Ausbildung einer dritten Transistorwanne mit einem dritten Wannenprofil P1' der zweiten Fremd-Ionen im ersten Transistorbereich A und einer vierten Transistorwanne mit einem vierten Wannenprofil P2' der zweiten Fremd-Ionen im zweiten Transistorbereich B.Thereafter, a second implantation I 'of second foreign ions is performed simultaneously through the first gate dielectric layer 10a in the first transistor region A and through the second gate dielectric layer 10b in the second transistor region B for forming a third transistor well having a third well profile P1 'of the second foreign ions in the first transistor region A and a fourth transistor well having a fourth well profile P2' of the second foreign ions in the second transistor region B.

Bei diesem Implantationsschritt ist die Tiefenerstreckung des dritten Wannenprofils P1' etwas geringer als diejenige des vierten Wannenprofils P2', da die Gatedielektrikumsschicht 10b, welche im zweiten Transistorbereich B als Streuschicht benutzt wird, geringer ist als diejenige der ersten Gatedielektrikumsschicht 10a, die im ersten Transistorbereich A als Streuschicht verwendet wird.In this implantation step, the depth extent of the third well profile P1 'is slightly less than that of the fourth well profile P2', since the gate dielectric layer 10b , which is used as a scattering layer in the second transistor region B, is lower than that of the first gate dielectric layer 10a which is used in the first transistor region A as a scattering layer.

Beim Aufwachsen der zweiten Gatedielektrikumsschicht 10b im zweiten Transistorbereich B verändert sich das einfach getemperte erste Wannenprofil TP zu einem zweifach getemperten ersten Wannenprofil TTP.When growing the second gate dielectric layer 10b in the second transistor region B, the simply annealed first well profile TP changes to a double-annealed first well profile TTP.

Die weiteren Schritte zur Vervollständigung der Transistorstruktur sind im Stand der Technik wohl bekannt und wurden einleitend bereits zusammengefasst.The further steps to complete the Transistor structure are well known in the art and have been introductory already summarized.

Besonders vorteilhaft bei der zweiten Ausführungsform ist, dass das dritte Wannenprofil P1' und das vierte Wannenprofil P2' überhaupt keinem thermischen Prozess unterliegen, also in ihrer Ausdehnung sehr eng begrenzt werden können.Especially advantageous in the second embodiment is that the third trough profile P1 'and the fourth trough profile P2' no thermal Subject to very limited process can be.

Obwohl die vorliegende Erfindung vorstehend anhand eines bevorzugten Ausführungsbeispiels beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und Weise modifizierbar.Even though the present invention above based on a preferred embodiment It is not limited to this, but in many ways and modifiable.

Insbesondere ist die Auswahl der Materialien nur beispielhaft und vielfältig modifizierbar.Especially the choice of materials is only exemplary and variously modifiable.

11
Silizium-HalbleitersubstratSilicon semiconductor substrate
AA
erster Transistorbereichfirst transistor area
BB
zweiter Transistorbereichsecond transistor area
II
Transistorwannen-ImplantationTransistor well implantation
I'I '
Schwellspannungs-ImplantationThreshold voltage implantation
55
Streuschicht aus Oxidscattering layer made of oxide
PP
erstes Wannenprofilfirst when profile
P'P '
zweites Wannenprofilsecond when profile
P1', P2'P1 ', P2'
drittes, viertes Wannenprofilthird, fourth trough profile
10a10a
erstes Gatedielektrikum aus thermischem Oxidfirst Gate dielectric of thermal oxide
10b10b
zweites Gatedielektrikum aus thermischem Oxidsecond Gate dielectric of thermal oxide
TPTP
einfach getempertes erstes Wannenprofileasy tempered first trough profile
TP'TP '
einfach getempertes zweites Wannenprofileasy tempered second trough profile
TTPTTP
zweifach getempertes erstes Wannenprofildoubly tempered first trough profile
TTP'TTP '
zweifach getempertes zweites Wannenprofildoubly tempered second trough profile

Claims (10)

Verfahren zur gemeinsamen Herstellung von unterschiedlichen Gatebereichen für eine Transistorstruktur mit den Schritten: Bereitstellen eines Halbleitersubstrats (1) mit einem ersten Transistorbereich (A) und einem zweiten Transistorbereich (B); gleichzeitiges Bilden einer Streuschicht (5) über dem ersten Transistorbereich (A) und über dem zweiten Transistorbereich (B); gleichzeitiges Durchführen einer ersten Implantation (I) von ersten Fremdionen durch die Streuschicht (5) in den ersten Transistorbereich (A) und in den zweiten Transistorbereich (B); gleichzeitiges Tempern der resultierenden Struktur zur Ausbildung einer jeweiligen ersten Transistorwanne mit einem ersten Wannenprofil (P) der ersten Fremdionen; gleichzeitiges Entfernen der Streuschicht (5) über dem ersten Transistorbereich (A) und über dem zweiten Transistorbereich (B); gleichzeitiges thermisches Bilden einer ersten Gatedielektrikumschicht (10a) über dem ersten Transistorbereich (A) und über dem zweiten Transistorbereich (B), wobei aus dem ersten Wannenprofil (P) ein einfach getempertes erstes Wannenprofil (TP) entsteht; gleichzeitiges Durchführen einer zweiten Implantation (I') von zweiten Fremdionen durch die erste Gatedielektrikumschicht (10a) in den ersten Transistorbereich (A) und in den zweiten Transistorbereich (B) zur Ausbildung einer jeweiligen zweiten Transistorwanne mit einem zweiten Wannenprofil (P') der zweiten Fremdionen; Entfernen der ersten Gatedielektrikumschicht (10a) über dem zweiten Transistorbereich (B); und thermisches Bilden einer zweiten Gatedielektrikumschicht (10b) über dem zweiten Transistorbereich (B), wobei aus dem ersten Wannenprofil (P) ein doppelt getempertes erstes Wannenprofil (TTP) entsteht und wobei aus dem zweiten Wannenprofil (P') ein einfach getempertes zweites Wannenprofil (TP') entsteht.Method for the common production of different gate regions for a transistor structure, comprising the steps of: providing a semiconductor substrate ( 1 ) having a first transistor region (A) and a second transistor region (B); simultaneous formation of a litter layer ( 5 ) over the first transistor region (A) and over the second transistor region (B); simultaneously performing a first implantation (I) of first foreign ions through the litter layer ( 5 ) in the first transistor region (A) and in the second transistor region (B); simultaneously annealing the resulting structure to form a respective first transistor well having a first well profile (P) of the first foreign ions; simultaneous removal of the litter layer ( 5 ) over the first transistor region (A) and over the second transistor region (B); simultaneously thermally forming a first gate dielectric layer ( 10a ) over the first transistor region (A) and over the second transistor region (B), wherein from the first well profile (P) a simply annealed first well profile (TP) is formed; simultaneously performing a second implantation (I ') of second foreign ions through the first gate dielectric layer (FIG. 10a ) in the first transistor region (A) and in the second transistor region (B) for forming a respective second transistor well having a second well profile (P ') of the second foreign ions; Removing the first gate dielectric layer ( 10a ) over the second transistor region (B); and thermally forming a second gate dielectric layer ( 10b ) over the second transistor region (B), wherein from the first trough profile (P) a double annealed first trough profile (TTP) is formed and wherein from the second trough profile (P ') a simply annealed second trough profile (TP') is formed. Verfahren zur gemeinsamen Herstellung von unterschiedlichen Gatebereichen für eine Transistorstruktur mit den Schritten: Bereitstellen eines Halbleitersubstrats (1) mit einem ersten Transistorbereich (A) und einem zweiten Transistorbereich (B); gleichzeitiges Bilden einer Streuschicht (5) über dem ersten Transistorbereich (A) und über dem zweiten Transistorbereich (B); gleichzeitiges Durchführen einer ersten Implantation (I) von ersten Fremdionen durch die Streuschicht (5) in den ersten Transistorbereich (A) und in den zweiten Transistorbereich (B); gleichzeitiges Tempern der resultierenden Struktur zur Ausbildung einer jeweiligen ersten Transistorwanne mit einem ersten Wannenprofil (P) der ersten Fremdionen; gleichzeitiges Entfernen der Streuschicht (5) über dem ersten Transistorbereich (A) und über dem zweiten Transistorbereich (B); gleichzeitiges thermisches Bilden einer ersten Gatedielektrikumschicht (10a) über dem ersten Transistorbereich (A) und über dem zweiten Transistorbereich (B), wobei aus dem ersten Wannenprofil (P) ein einfach getempertes erstes Wannenprofil (TP) entsteht; Entfernen der ersten Gatedielektrikumschicht (10a) über dem zweiten Transistorbereich (B); thermisches Bilden einer zweiten Gatedielektrikumschicht (10b) über dem zweiten Transistorbereich (B), wobei aus dem ersten Wannenprofil (P) ein doppelt getempertes erstes Wannenprofil (TTP) entsteht; gleichzeitiges Durchführen einer zweiten Implantation (I') von zweiten Fremdionen durch die erste Gatedielektrikumschicht (10a) in den ersten Transistorbereich (A) und durch die zweite Gatedielektrikumschicht (10b) in den zweiten Transistorbereich (B) zur Ausbildung einer dritten Transistorwanne mit einem dritte Wannenprofil (P1') der zweiten Fremdionen im ersten Transistorbereich (A) und einer vierten Transistorwanne mit einem vierten Wannenprofil (P2') der zweiten Fremdionen im zweiten Transistorbereich (B).Method for the common production of different gate regions for a transistor structure, comprising the steps of: providing a semiconductor substrate ( 1 ) having a first transistor region (A) and a second transistor region (B); simultaneous formation of a litter layer ( 5 ) over the first transistor region (A) and over the second transistor region (B); simultaneously performing a first implantation (I) of first foreign ions through the litter layer ( 5 ) in the first transistor region (A) and in the second transistor region (B); simultaneously annealing the resulting structure to form a respective first transistor well having a first well profile (P) of the first foreign ions; simultaneous removal of the litter layer ( 5 ) over the first transistor region (A) and over the second transistor region (B); simultaneously thermally forming a first gate dielectric layer ( 10a ) over the first transistor region (A) and over the second transistor region (B), wherein from the first well profile (P) a simply annealed first well profile (TP) is formed; Removing the first gate dielectric layer ( 10a ) over the second transistor region (B); thermally forming a second gate dielectric layer ( 10b ) over the second transistor region (B), wherein a double-tempered first well profile (TTP) arises from the first well profile (P); simultaneously performing a second implantation (I ') of second foreign ions through the first gate dielectric layer (FIG. 10a ) into the first transistor region (A) and through the second gate dielectric layer ( 10b ) in the second transistor region (B) for forming a third transistor well having a third well profile (P1 ') of the second foreign ions in the first transistor region (A) and a fourth transistor well having a fourth well profile (P2') of the second foreign ions in the second transistor region (B ). Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die erste Gatedielektrikumschicht (10a) dicker als die zweite Gatedielektrikumschicht (10b) ist.Method according to claim 1 or 2, characterized in that the first gate dielectric layer ( 10a ) thicker than the second gate dielectric layer ( 10b ). Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das erste Wannenprofil (P) tiefer als das zweite Wannenprofil (P') ist.Method according to claim 1, characterized in that that the first trough profile (P) deeper than the second trough profile (P ') is. Verfahren nach Anspruch 2 oder nach Anspruch 3 in Verbindung mit Anspruch 2, dadurch gekennzeichnet, dass das erste Wannenprofil (P) tiefer als das dritte und vierte Wannenprofil (P1', P2') ist.A method according to claim 2 or claim 3 in Connection with claim 2, characterized in that the first Trough profile (P) is lower than the third and fourth trough profile (P1 ', P2'). Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass das erste Wannenprofil (P) eine Grundwanne der Transistorstruktur ist und das zweite Wannenprofil (P') eine Transistorwanne zur Einstellung der Schwellspannung der Transistorstruktur ist.A method according to claim 4, characterized in that the first well profile (P) is a base well of the transistor structure and the two te tub profile (P ') is a transistor well for adjusting the threshold voltage of the transistor structure. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass das erste Wannenprofil (P) eine Grundwanne der Transistorstruktur ist und das dritte und vierte Wannenprofil (P1', P2') eine jeweilige Transistorwanne zur Einstellung der Schwellspannung der Transistorstruktur sind.Method according to claim 5, characterized in that the first well profile (P) is a base well of the transistor structure is and the third and fourth trough profile (P1 ', P2') a respective transistor well for adjusting the threshold voltage the transistor structure are. Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Streuschicht (5) eine Oxidschicht ist.Method according to at least one of the preceding claims, characterized in that the litter layer ( 5 ) is an oxide layer. Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die erste Gatedielektrikumschicht (10a) und/oder die zweite Gatedielektrikumschicht (10b) eine Oxidschicht ist.Method according to at least one of the preceding claims, characterized in that the first gate dielectric layer ( 10a ) and / or the second gate dielectric layer ( 10b ) is an oxide layer. Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Halbleitersubstrat (1) ein Silizium-Halbleitersubstrat ist.Method according to at least one of the preceding claims, characterized in that the semiconductor substrate ( 1 ) is a silicon semiconductor substrate.
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* Cited by examiner, † Cited by third party
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US6245649B1 (en) * 1999-02-17 2001-06-12 Advanced Micro Devices, Inc. Method for forming a retrograde impurity profile

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