DE10393440T5 - Verfahren zum Behandeln von Halbleitermaterial - Google Patents

Verfahren zum Behandeln von Halbleitermaterial Download PDF

Info

Publication number
DE10393440T5
DE10393440T5 DE10393440T DE10393440T DE10393440T5 DE 10393440 T5 DE10393440 T5 DE 10393440T5 DE 10393440 T DE10393440 T DE 10393440T DE 10393440 T DE10393440 T DE 10393440T DE 10393440 T5 DE10393440 T5 DE 10393440T5
Authority
DE
Germany
Prior art keywords
semiconductor layer
semiconductor
strained
lattice constant
grown
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE10393440T
Other languages
English (en)
Inventor
Igor J. Palo Alto Malik
Sien G. Dublin Kang
Martin San Jose Fuerfanger
Harry Campbell Kirk
Ariel Palo Alto Flat
Michael Ira San Jose Current
Philip James Milpitas Ong
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Silicon Genesis Corp
Original Assignee
Silicon Genesis Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US10/264,393 external-priority patent/US8187377B2/en
Application filed by Silicon Genesis Corp filed Critical Silicon Genesis Corp
Publication of DE10393440T5 publication Critical patent/DE10393440T5/de
Ceased legal-status Critical Current

Links

Classifications

    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B33/00—After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching

Abstract

Verfahren zum Steuern der Oberflächenrauheit eines verspannten Halbleitermaterials, das umfasst:
Tempern einer Oberfläche des verspannten Halbleitermaterials in einer ätzenden Umgebung, wobei die Oberflächenversetzungsdichte in dem Halbleitermaterial verringert wird.

Description

  • GEBIET
  • Ausführungsformen der vorliegenden Erfindung betreffen die Steuerung des Wachstums und der Morphologie der Oberflächenrauheit während eines Temper- und Entspannungsprozesses von verspannten Filmen, und insbesondere die Verringerung von Versetzungen an Kristalloberflächen während eines Entspannungsprozesses. Die vorliegende Offenbarung der Erfindung beschreibt ein kontaktloses Ätztempern von verspannten Schichten.
  • HINTERGRUND
  • In der herkömmlichen Technik verwenden viele Fertigungsprozesse für Halbleitervorrichtungen planare Oberflächen. Darüber hinaus wird durch den Fortschritt der Halbleiterfertigungstechnologie die Vergrößerung der Trägerbeweglichkeit und die Verringerung der Gitterversetzungsdichte zunehmend entscheidend. Ein Verbessern der Vorrichtung durch Verringern von Versetzungen sorgt für verbesserte Produktivität und niedrigere Kosten bei der Fertigung.
  • In der herkömmlichen Technik wird eine Siliziumschicht als das aktive Vorrichtungsmedium verwendet, auf dem Halbleitervorrichtungen gefertigt werden. Einkristallines Silizium besitzt einen spezifischen Trägerbeweglichkeitswert, der dem Material zu Grunde liegt. Der Beweglichkeitswert ist ein Schlüsselparameter bei vielen aktiven Halbleitervorrichtungen. Es ist häufig erwünscht, den Trägerbeweglichkeitswert der Vorrichtung zu verbessern oder zu erhöhen, um die Schaltgeschwindigkeit und somit die Leistung der hergestellten Vorrichtungen, wie etwa Transistoren, zu erhöhen. Wegen der vielen grundsätzlichen und spezifischen Vorteile der Verwendung von Silizium als das Halbleitermaterial ist es sehr erwünscht, Verfahren zu benutzen, um die Siliziumbeweglichkeit zu verbessern, anstelle von Materialien mit höherer Beweglichkeit zu verwenden, die schwieriger zu verarbeiten sind, wie etwa Germanium oder Galliumarsenid.
  • Ein praktisches Verfahren zum Erhöhen der Siliziumbeweglichkeit ist, die Siliziumschicht zu verspannen. Indem das aktive Silizium unter Zugspannung gesetzt wird, kann eine wesentlich höhere Beweglichkeit erreicht werden, die zu einer höheren Schaltgeschwindigkeit und hohen Ansteuerungsströmen der Vorrichtung führt.
  • Ein Verfahren zum Erzeugen derartigen über Zugspannung verspannten Siliziums umfasst, dass die Siliziumschicht epitaktisch auf einen entspannten Silizium-Germanium-Film mit einer spezifischen Zusammensetzung aufgewachsen wird. Dieser Effekt tritt auf, da die Gitterkonstante von Silizium, etwa 5,43 Angström, kleiner ist als die Gitterkonstante eines vollständig entspannten Films aus einer Silizium-Germanium-Legierung. Derartige Legierungen können so konstruiert werden, dass sie einen Gitterabstand aufweisen, der linear von 5,43 Angström (100% Silizium) bis 5,65 Angström (100% Germanium) variiert. Für den reinen Germaniumfilm ist der Gitterabstand ungefähr 4% größer als für reines Silizium. Somit hätte beispielsweise eine Si0,75Ge0,25-Legierung (25% Germaniumgehalt) eine Gitterkonstante, die ungefähr 1% größer wäre als die von Silizium.
  • Der verspannte Siliziumfilm könnte daher vorteilhaft gefertigt werden, indem der Siliziumfilm der Vorrichtung epitaktisch auf einen entspannten Film aus einer Silizium-Germanium-(SiGe-)Legierung mit der empfohlenen Zusammensetzung aufgewachsen wird.
  • Ein grundlegendes Erschwernis dieses Ansatzes zur Verbesserung der Beweglichkeit ist das Erfordernis eines entspannten SiGe-Films. Wenn der SiGe-Film auf einen Basis-Silizium-Wafer aufgewachsen wird, wird der Film zunächst auf eine an das Gitter angepasste Weise als eine Druckschicht aufwachsen. Dies bedeutet, dass die SiGe-Legierung auf den natürlichen Siliziumgitterabstand zusammengedrückt und verspannt werden wird. Da die Funktion des Legierungsfilms eine Entspannung der Druckverspannung erfordert, muss es eine Stufe geben, an der die SiGe-Legierung zu ihrem unverspannten Zustand entspannt wird. Ein derartiger Schritt leitet notwendigerweise zahlreiche Versetzungen in die SiGe-Schicht ein, um den Gitterabstand und die Volumenzunahme auszugleichen. Üblicherweise "krümmt" sich der Film während dieses Entspannungsprozesses und wird signifikant rauer.
  • Die Hauptparameter, die einen entspannten SiGe-Legierungsfilm in der Praxis kennzeichnen, umfassen das Ausmaß, in dem der Film von seinem verspannten Zustand entspannt worden ist (d.h. 50% Entspannung würden bedeuten, dass der Film sich um die Hälfte seiner Verspannung entspannt hat), die Rauheit des Films und die Versetzungsfehlerdichte, die das anschließende Aufwachsen des verspannten Siliziumvorrichtungs-Film beeinträchtigen würde.
  • Die Oberflächenversetzungsdichte ist ein kritischer Parameter, der die elektrischen Eigenschaften von Halbleitermaterialien beeinflusst, da sie stark von Kristallfehlern abhängt. Versetzungen können das Einsetzen einer zusätzlichen Halbebene von Atomen in eine regelmäßige Kristallstruktur, eine Verschiebung von ganzen Atomreihen aus ihrer regulären Gitterposition und/oder eine Verschiebung von einem Teil des Kristalls relativ zu einem anderen Teil des Kristalls umfassen. Versetzungen, die an der Vorrichtungsschicht vorhanden sind, können dazu neigen, p-n-Übergänge kurzzuschließen und auch Elektronen in einem gleichmäßigen n-leitenden Kristall zu streuen, was ihre Bewegung behindert und ihre Beweglichkeit verringert. Versetzungen können auch eine hohe örtliche Verzerrung des Kristallgitters hervorrufen, was zur Bildung von "Fangstellen" führt, an denen die Rekombination von positiven (Löchern) und negativen (Elektronen) Trägern erhöht. Dies kann beispielsweise bewirken, dass die Elektronen von dem Emitter des n-p-n-Transistors mit Löchern in den p-leitenden Basisbereichen rekombinieren, bevor sie an dem n-leitenden Kollektorbereich gesammelt werden können, was die Stromverstärkung des Transistors verringert. Diese "Lebensdauer" der Elektronen kann durch Rekombination signifikant verringert werden, wenn nur etwa eines von 1011 Atomen/cm3 Silizium von seinen normalen Gitterstellen entfernt wird. Obwohl gewisse Versetzungen durch thermisches Tempern aus dem Halbleitermaterial entfernt werden können, sind viele Versetzungen permanent und thermisch stabil. Viele der Entspannungsansätze werden daher abgestimmt, um die Fehlerdichte von der Art, die zu der Vorrichtungsschicht umgesetzt werden kann, zu minimieren und können eine Verschlechterung der Leistung der Vorrichtung, Ausfall und Ausbeuteverluste bewirken.
  • Bei einem Verfahren der herkömmlichen Technik wird die SiGe-Legierung mit einer langsam variierenden Abstufung von 0% Germanium bis zu der erforderlichen Legierungszusammensetzung bei einer hinreichend niedrigen Temperatur aufgewachsen, um einen versetzungsfreien Ausgangsfilm aufzuwachsen, und durch anschließendes Tempern hilft der langsame Gradient, eine Filmentspannung durch die Erzeugung von Versetzungen, die in der SiGe-Schicht vergraben sind, auszugleichen. Diese Technik ist in Legoues & al. (U.S. Pat. #5659187 "Low defect density/arbitrary lattice constant heteroepitaxial layers") erläutert. Um die Produktion von Versetzungen, die bis zur Oberfläche reichen, zu begrenzen, ist die SiGe-Abstufung gewöhnlich kleiner als 2% Zusammensetzungszunahme pro 1000 Angström SiGe-Filmwachstum. Dieser Ansatz mit flachem Gradienten besitzt aufgrund seiner relativ dicken SiGe-Schichtzusammensetzung eine geringere Produktivität und kann zahlreiche Wachstums/Temper-Zyklen erfordern, um die Ziele in Bezug auf Rauheit und Versetzungen zu erreichen.
  • In noch einem weiteren Verfahren gemäß der herkömmlichen Technik kann die Oberflächenrauheit der SiGe-Legierungsschicht unter Verwendung eines chemisch-mechanischen Polier-(CMP-)Prozesses verringert werden, wie es gelehrt wird von Fitzgerald (U.S. Pat. #6291321 "Controlling threading dislocation densities in Ge on Si using graded GeSi layers and planarization" und U.S. Pat. #6107653, "Controlling threading dislocation densities in Ge on Si using graded GeSi layers and planarization"). CMP benutzt eine Kombination aus vertikaler Kraft zwischen einem Wafer und einem abrasiven Kissen sowie eine chemische Wirkung einer Schlämme, um die Oberfläche des Wafers bis zu einem hochebenen Zustand zu polieren. Die Rauheit der resultierenden Halbleiteroberfläche kann typischerweise auf ungefähr 1 Angström RMS verringert werden, bei Messung mit einem Atomkraftmikroskop (AFM). Jedoch ist CMP infolge der Schlämme und der Zeitdauer, die es dauert, den Prozess durchzuführen, relativ teuer. Darüber hinaus reduziert der CMP-Prozess im Allgemeinen nicht die Versetzungsdichte in dem Wafer. Schließlich ist die Abfolge lineares Aufwachsen/Tempern/CMP teuer, da sie zahlreiche aufeinander folgende Prozess- und Waferhandhabungsschritte erfordert.
  • Ein weiteres Verfahren benutzt versetzt geschnittene Wafer, um zu helfen, dass der aufgewachsene Film sich so weit wie möglich entspannen und die Gitterfehlanpassungen ausgleichen kann. Siehe beispielsweise Fitzgerald & al. (U.S. Pat. #6039803, "Utilization of miscut substrates to improve relaxed graded silicon-germanium and germanium layers on silicon"), die die Verbesserung der Verwendung eines Basis-Wafers mit 1 bis ungefähr 8 Grad versetztem Schnitt von einer richtigen [100]-Orientierung lehrt, um zu helfen, eine weniger fehlerhafte, entspannte Schicht aus einem zweiten Halbleitermaterial aufzuwachsen. Obwohl der versetzte Grundsubstratschnitt die Fehlerdichte im entspannten Zustand bis zu einem gewissen Ausmaß verbessern kann, werden die Verbesserungen im Allgemeinen als für anspruchsvolle Anwendungen unzureichend angesehen.
  • In 1 ist ein Flussdiagramm eines Prozesses gemäß der herkömmlichen Technik gezeigt. Dieser Prozess erzeugt einen entspannten Film aus SiGe-Legierungsmaterial, indem zunächst ein verspannter Film auf einem Basiswafer 110 aufgewachsen wird, der verspannte Film einem Temperschritt unterzogen wird, um den Film zu entspannen und die gleichzeitige Erzeugung einer Oberflächenrauheit (Wölbung) und von Versetzungen 120 zu vermeiden, dem ein Planarisierungs-Glättungsschritt, wie etwa CMP 130, folgt. Die Verwendung eines Epitaxieschrittes, wie etwa CVD (Chemical Vapor Deposition) oder MBE (Molekularstrahlepitaxie), dem ein Planarisierungsschritt, wie etwa CMP, folgt, verkompliziert den Prozess der Vorbereitung der Filmentspannung signifikant, da Ausrüstung, Reinigungen und Waferhandhabung mehrfach erforderlich sind. Dies würde wiederum die Herstellungskosten für den Fertigungsprozess des entspannten Films erhöhen.
  • In den 2A–2C sind verschiedene Schnittansichten einer Halbleiterschicht gezeigt, um das Tempern/CMP gemäß der herkömmlichen Technik zu veranschaulichen, wie es von Fitzgerald ausführlicher offenbart ist. Wie es in 2A gezeigt ist, wird eine Einkristall-Halbleiteroberfläche durch einen Epitaxieprozess gebildet, wobei ein verspannter SiGe-Film 210 auf einen Basis-Silizium-Wafer 220 aufgewachsen wird. Die Halbleiterschicht besteht aus einkristallinem Silizium-Germanium mit einer Oberflächenrauheit 230 von ungefähr 1–2 Angström RMS. Die Silizium-Germanium-Schicht wurde typischerweise bei einer hinreichend niedrigen Temperatur aufgewachsen, bei der der Film überkritisch beansprucht wird aber keine Entspannung stattgefunden hat. Die Versetzungsfehlerdichte 240 ist daher sehr niedrig, in der Größenordnung von 1 Versetzungen/cm2 oder kleiner.
  • Wie es in 2B gezeigt ist, wird ein Tempern an dem Substrat durchgeführt, um den SiGe-Legierungsfilm zu entspannen, welcher eine wesentliche Oberflächenrauheit 250 und Versetzungsfehler 260 erzeugt. Die resultierende Oberfläche kann eine gekrümmte Rauheit 250 besitzen, die 200–300 Angström RMS übersteigt, und eine Versetzungsfehlerdichte 260, die ungefähr 107 Versetzungen/cm2 übersteigt.
  • Wie es in 2C dargestellt ist, reduziert ein separater CMP-Prozess im Allgemeinen die Oberflächenrauheit 270 auf ungefähr 1–5 Angström RMS. Jedoch verringert der CMP-Prozess im Allgemeinen nicht die Versetzungen 260 in der Silizium-Germanium-Schicht 310 und muss von umfassenden Reinigungsprozessen begleitet werden.
  • Somit ist die herkömmliche Technik darin nachteilig, dass Planarisierungsprozesse relativ teure und zeitraubende Prozesse sind. Die herkömmliche Technik leidet auch an relativ hohen Niveaus an Versetzungen.
  • Daher ist ein besserer und kostengünstigerer Ansatz sehr erwünscht, der verspannte SiGe-Legierungsfilme vollständig entspannen und gleichzeitig die Oberflächenrauheit und Versetzungsfehlerniveaus steuern kann.
  • ZUSAMMENFASSUNG
  • Es ist ein Verfahren zum Ätztempern einer Halbleiterschicht offenbart. Zusätzlich zu seinem signifikanten Effekt, die Rauheitszunahmen während des Entspannungsprozesses zu steuern, hat das Verfahren den unerwarteten Vorteil, Versetzungen wesentlich zu verringern. Die verringerte Versetzungsdichte ist darin vorteilhaft, dass die Trägerbeweglichkeit und die Ausbeute erhöht sind.
  • In einer Ausführungsform umfasst das Verfahren, dass eine Oberfläche aus einer verspannten, nicht entspannten SiGe-Legierungsschicht einem Gemisch von Wasserstoffgas und einem Halogengas, wie etwa Chlorwasserstoff, ausgesetzt wird. Das Verhältnis von Halogengas zu Wasserstoff beträgt ungefähr 0,001 bis 10. Der Prozess wird bei einer erhöhten Temperatur zwischen 700–1200°C durchgeführt. Der Prozess wird für einen Zeitraum durchgeführt, der ausreicht, um eine Dicke des Legierungsfilmmaterials zu entfernen, so dass die Oberflächenrauheit niedrig und gesteuert gehalten wird. Indem ein Ätztempern verwendet wird, kann im Vergleich mit einem herkömmlichen Temperprozess die abschließende Oberflächenrauheit um ungefähr fünfzig Prozent oder mehr sowie die Versetzungsdichte um ungefähr zwei Größenordnungen verringert werden.
  • In einer anderen Ausführungsform wird ein Verfahren zum Bilden einer verspannten Halbleiterschicht bereitgestellt. Das Verfahren umfasst, dass eine verspannte erste Halbleiterschicht, die ein Dotiermittelprofil mit einem Gradienten aufweist, auf einem Wafer, der eine erste Gitterkonstan te aufweist, aufgewachsen wird. Das Dotiermittel verleiht der ersten Halbleiterschicht eine zweite Gitterkonstante. Das Verfahren umfasst ferner, dass eine verspannte, als Kasten ausgebildete, zweite Halbleiterschicht, die eine zweite Gitterkonstante aufweist, auf der ersten Halbleiterschicht aufgewachsen wird, und eine dritte Opferhalbleiterschicht, die die erste Gitterkonstante aufweist, auf der zweiten Halbleiterschicht aufgewachsen wird. Das Verfahren umfasst darüber hinaus, dass die dritte und die zweite Halbleiterschicht einem Ätztempern unterzogen werden, wobei die dritte Halbleiterschicht entfernt und die zweite Halbleiterschicht entspannt wird. Das Verfahren kann darüber hinaus umfassen, dass eine vierte Halbleiterschicht, die die zweite Gitterkonstante aufweist, auf der nun entspannten zweiten Halbleiterschicht aufgewachsen wird, wobei die vierte Halbleiterschicht entspannt wird, und eine verspannte fünfte Halbleiterschicht, die die erste Halbleitergitterkonstante aufweist, auf der vierten Halbleiterschicht aufgewachsen wird. Das Verfahren steuert die Oberflächenrauheit der Halbleiterschichten. Das Verfahren hat auch den zusätzlichen Vorteil, dass Versetzungen in den Halbleiterschichten verringert werden.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Die vorliegende Erfindung ist in den Figuren der begleitenden Zeichnungen, in denen gleiche Bezugszeichen sich auf ähnliche Bauelemente beziehen, beispielhaft und nicht einschränkend veranschaulicht:
  • 1 zeigt ein Flussdiagramm eines Prozesses der herkömmlichen Technik zum Steuern der Oberflächenrauheit und Versetzungen eines Halbleitermaterials.
  • 2A zeigt eine Schnittansicht einer verspannten Halbleiterschicht, die eine Anfangsoberflächenrauheit aufweist, gemäß der herkömmlichen Technik.
  • 2B zeigt eine Schnittansicht einer entspannten Halbleiterschicht, die eine wesentlich höhere Oberflächenrauheit und Versetzungsdichte aufweist, nach dem Temperschritt gemäß der herkömmlichen Technik.
  • 2C zeigt eine Schnittansicht einer Halbleiterschicht, die eine planare Oberfläche aufweist, nachdem ein CMP-Prozess auf der herkömmlich getemperten Oberfläche durchgeführt worden ist, gemäß der herkömmlichen Technik.
  • 3 zeigt ein Flussdiagramm eines Prozesses zum Steuern der Oberflächenrauheit und Versetzungen eines Halbleitermaterials gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 4A zeigt eine Schnittansicht einer verspannten Halbleiterschicht, die eine Anfangsoberflächenrauheit aufweist, gemäß der herkömmlichen Technik.
  • 4B zeigt eine Schnittansicht einer entspannten Halbleiterschicht, die eine planare Oberfläche und eine verringerte Versetzungsdichte aufweist, nach dem Durchführen eines Verfahrens gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 4C zeigt eine Schnittansicht einer Vorrichtungsschicht, die auf die entspannte Halbleiterschicht abgeschieden ist, die unter Verwendung eines Verfahrens gemäß einer Ausführungsform der vorliegenden Erfindung hergestellt ist.
  • 5A zeigt eine experimentelle resultierende Oberflächenrauheit gemäß der herkömmlichen Technik.
  • 5B zeigt eine experimentelle resultierende Oberflächenrauheit gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 6A zeigt eine experimentelle resultierende Versetzungsfehlerdichte gemäß der herkömmlichen Technik.
  • 6B zeigt eine experimentelle resultierende Versetzungsfehlerdichte gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 7 zeigt ein Flussdiagramm eines Prozesses zum Steuern der Oberflächenrauheit und zum Verringern von Versetzungen einer verspannten Halbleiterschicht gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 8A–8C zeigen Schnittansichten einer verspannten Halbleiterstruktur, die eine verringerte Oberflächenrauheit und verringerte Versetzungen aufweist, gemäß einer Ausführungsform der vorliegenden Erfindung.
  • DETAILLIERTE BESCHREIBUNG
  • Es wird nun im Detail Bezug auf die Ausführungsformen der Erfindung genommen, von denen Beispiele in den begleitenden Zeichnungen veranschaulicht sind. Obwohl die Erfindung in Verbindung mit diesen Ausführungsformen beschrieben wird, ist zu verstehen, dass die Erfindung nicht auf diese Ausführungsform beschränken sein soll. Im Gegensatz soll die Erfindung Alternativen, Abwandlungen und Äquivalente abdecken, die im Schutzumfang der Erfindung, wie er in den beigefügten Ansprüchen definiert ist, enthalten sein können. Darüber hinaus werden in der folgenden detaillierten Beschreibung der vorliegenden Erfindung zahlreiche besondere Details aufgeführt, um ein gründliches Verständnis der vorliegenden Erfindung zu ermöglichen. Es ist jedoch zu verstehen, dass die vorliegende Erfindung ohne diese besonderen Details praktisch ausgeführt werden kann. In anderen Fällen sind allgemein bekannte Verfahren, Prozeduren, Bestandteile und Schaltkreise nicht im Detail beschrieben worden, um Aspekte der vorliegenden Erfindung nicht unnötigerweise zu verdecken.
  • In 3 ist ein Flussdiagramm eines Prozesses zum Steuern der Oberflächenrauheit und zum Verringern der Versetzungen eines verspannten Films aus einer SiGe-Legierung gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt. Wie es in 3 dargestellt ist, beginnt der Prozess bei Schritt 310 mit einem Wafer, bei dem eine verspannte SiGe-Legierungsschicht eine Oberfläche aufweist, die eine im Wesentlichen planare Oberfläche mit wenigen Versetzungen im aufgewachsenen Zustand ist. Die Rauheit ist niedrig, da der Wafer im aufgewachsenen Zustand nahezu vollständig verspannt oder vollständig verspannt ist und keinen thermischen Zyklen ausgesetzt wurde, die den Entspannungsprozess gestartet hätten. Bei Schritt 320 wird die Oberfläche einem "Ätztem pern" unter Verwendung beispielsweise einer Epitaxiekammer unterzogen, in der der Wafer einem Hochtemperaturtempern in einer ätzenden Umgebung ausgesetzt wird. Es ist gezeigt worden, dass ein ähnlicher Prozess unverspannte Filme in einem Prozess glättet, der als "Epi-Smoothing"-Prozess bezeichnet wird. Der Epi-Smoothing-Prozess ist in U.S. Patent Nr. 6,287,941 , das am 11. September 2001 erteilt wurde, mit dem Titel "Surface Finishing of SOI Substrates Using an EPI Process" offenbart, das hierin durch Bezugnahme vollständig mit eingeschlossen ist. Da der Ätzprozess, der angewandt wird, um verspannte Filme zu entspannen, die Gesamtrauheit steuert, anstatt die Oberfläche zu glätten, wird er nachstehend "Ätztempern" genannt.
  • Der Ätztemperprozess umfasst, dass die Oberfläche des verspannten Halbleitermaterials einem Ätzmittel ausgesetzt wird, das eine ein Halogen enthaltende Verbindung, wie etwa HCl, HF, HI, HBr, SF6, CF4, NF3, CCl2F2 oder dergleichen enthält. Der Ätztemperprozess wird bei einer erhöhten Temperatur von 700–1200°C oder höher durchgeführt. Die gleichzeitige Verwendung eines Ätzmittels und einer Temperatur, die ausreicht, um den verspannten SiGe-Film zu entspannen, hat sich als hilfreich erwiesen, die Erzeugung von Versetzungen mit einer gleichzeitigen Verringerung in der Entspannung, die die Oberfläche aufraut, zu verringern oder zu beseitigen. Man nimmt an, dass dieser günstige Effekt mit einer Verringerung der Spannung verknüpft ist, die zykloidische Höckerspitzen einleitet, die während eines nicht ätzenden Temperns vorhanden sind (H. Gao & W. D. Nix, "Surface Roughening of Heteroepitaxial Thin Films", Annu. Rev. Mater. Sci. 1999, 29, S. 173–209). In der Arbeit von Gao und Nix wird erläutert, dass die Verspannung, die durch die Gitterfehlanpassung hervorgerufen wird, die Erzeugung eines welligen Profils an der Oberfläche antreibt, die periodische scharfe Höckerspitzen aufweist, die die Schaffung von Versetzungen an diesen stark beanspruchten Stellen begünstigen. Der gleichzeitige Ätzprozess während der Filmentspannung stumpft oder rundet vermutlich die Höckerspitzen signifikant ab, was die Spannungskonzentration und somit die Oberflächenversetzungsdichte verringert, indem die Kinetik ihrer Erzeugung beeinflusst wird. Die Oberflächenaufrauung wird durch die Ätzumgebung ebenfalls nicht begünstigt.
  • Der Ätztemperprozess kann in einem Bereich von erhöhten Temperaturen durchgeführt werden, der die Konzentration der Versetzungen von der Oberfläche weg begünstigen würde, um die Gitterstruktur der SiGe-Schicht zu entspannen. Die thermische Behandlung kann von einer Widerstandsheizung, einer HF-Heizung, Hochintensitätslampen oder dergleichen erfolgen. Das Mittel zur thermischen Behandlung sollte in der Lage sein, das Halbleitermaterial mit einer Geschwindigkeit von ungefähr 10–20°C/s oder mehr zu erwärmen.
  • Da das Aufwachsen des verspannten Films, Schritt 310, innerhalb eines Epitaxiereaktors durchgeführt wird und der Ätztemperaturschritt 320 ebenfalls innerhalb des gleichen Systems durchgeführt wird, ist eine Wiederholung dieser Schritte der einfache Weg und die allgemeine Wirtschaftlichkeit des Prozesses kann vollständig festgestellt werden, da keine Schritte für Reinigungen, externes Tempern oder CMP-Planarisierung notwendig sind. Das anschließende Aufwachsen der Vorrichtungsschicht 330 kann auch in-situ innerhalb des gleichen Epitaxiereaktors durchgeführt werden, wodurch die Produktivität und die Kosten des Prozesses weiter verbessert werden.
  • Der Ätztemperprozess entfernt verspanntes Halbleitermaterial auf eine Weise, die Schärfungs-(Aufrauungs-)Merkmale, abstumpft, die sich auf der Oberfläche bei der Filmentspannung bilden. Die Ätzrate ist eine Funktion der Zeit, der Temperatur und des Ätzmitteltyps und der Ätzmittelkon zentration. Daher steuert das Steuern dieser Parameter während des Ätztemperprozesses das Ausmaß an Ätzung. Der Ätztemperprozess wird durchgeführt, bis der Prozess Oberflächenrauheit um ungefähr fünfzig Prozent oder mehr im Vergleich mit einem Tempern ohne das Ätzmittel verringert. Somit wirkt der Ätztemperprozess so, dass die Oberflächenrauheit während der Filmentspannung ausreichend für nachfolgende Fertigungsprozesse der Halbleitervorrichtungen gesteuert wird. Das Verfahren bietet auch den zusätzlichen Vorteil, dass Versetzungen um bis zu zwei Größenordnungen oder mehr verringert werden.
  • Darüber hinaus kann anders als herkömmliche CMP-Prozesse, die darauf beschränkt sind, einige wenige zehn Nanometer oder weniger zu entfernen; der Ätztemperprozess dazu verwendet werden, bis zu einige hundert Nanometer oder mehr Halbleitermaterial zu entfernen.
  • Die ätzgetemperte Halbleiterschicht 320 kann dazu verwendet werden, zusätzliche Schichten darauf oder Vorrichtungsbereiche darin zu fertigen. Die verringerte Versetzungsdichte der resultierenden Halbleiterschicht 330 führt vorteilhafterweise zu einer höheren Trägerbeweglichkeit. Die höhere Trägerbeweglichkeit verbessert die Eigenschaften der Vorrichtungen, wie etwa Feldeffekttransistoren, Bipolartransistoren und dergleichen.
  • In einer beispielhaften Implementierung beginnt der Prozess bei Schritt 310 mit einer Halbleiterschicht aus einkristallinem Silizium-Germanium (SiGe). Die verspannte Silizium-Germanium-Schicht im aufgewachsenen Zustand besitzt eine Rauheit von ungefähr 2 Angström quadratisches Mittel (RMS) und weniger als ungefähr 1 Versetzungen/cm2.
  • Bei Schritt 320 wird die Oberfläche der Silizium-Germanium-Schicht einem Chlorwasserstoff enthaltenden Gas bei einer erhöhten Temperatur von 700–1200°C in einem Ätztemperprozess ausgesetzt, so dass: SiGe(Feststoff) + 4HCl(Gas) → SiCl4(Gas) + 2H2(Gas) + Ge
  • Dieser Prozess ist im Wesentlichen die Umkehr eines epitaktischen Abscheidungsprozesses zum Aufwachsen einer Silizium-Germanium-Schicht. Der Unterschied ist, dass, wenn die Konzentration von Chlorwasserstoff zu hoch ist, die Waferoberfläche geätzt wird, anstatt dass das Silizium-Germanium abgeschieden wird. Der Ätztemperprozess entfernt Silizium-Germanium gleichzeitig mit dem Prozess der Entspannung von Verspannungen, und es hat sich gezeigt, dass er hilft, das unerwünschte Vorkommen von Versetzungen und Oberflächenaufrauung zu lindern. Somit wirkt der Ätztemperprozess so, dass die Oberflächenrauheit und niedrigere Versetzungsdichte gesteuert werden, während gleichzeitig eine im Wesentlichen vollständige Filmentspannung erzielt wird.
  • Bei einer Ausführungsform der Erfindung, wie sie in den 4A–4C veranschaulicht ist, ergibt der Ätztemperprozess eine weniger teure Alternative als die herkömmliche Technik, indem sie eine verwendbare verspannte Siliziumvorrichtungsschicht ohne teure externe Planarisierungsschritte ermöglicht. In 4A ist eine verspannte SiGe-Schicht 410 auf einem Basis-Silizium-Wafer 420 mit einer niedrigen Oberflächenrauheit 430 von ungefähr 1–2 Angström RMS und einer unentspannten, niedrigen Versetzungsfehlerdichte 440 in der Größenordnung von 1 Versetzungen/cm2 oder weniger aufgewachsen.
  • Wie es in 4B veranschaulicht ist, steuert der Ätztemperprozess gemäß einer Ausführungsform der vorliegenden Erfindung allgemein die Oberflä chenrauheit 450 auf ungefähr 2–10 Angström RMS. Ein Fachmann würde erwarten, dass das Ätztempern den Prozess der Erzeugung von Versetzungen nicht beeinflussen würde. Jedoch führt der Ätztemperprozess zu dem unerwarteten Vorteil, dass die Versetzungsdichte auf ungefähr 105 Versetzungen/cm2 im Vergleich mit einem Tempern verringert wird, das ohne eine ätzende Umgebung vorgesehen wird, von ungefähr 107 Versetzungen/cm2. Der Ätztemperprozess ist auch hochwirksam bei der vollständigen Entspannung des Films, was ihn als Basis geeignet macht, um einen verspannten Siliziumvorrichtungsfilm 470 aufzuwachsen, wie es in 4C gezeigt ist.
  • Die resultierende entspannte Halbleiterschicht kann dazu benutzt werden, Halbleiterschichten darauf oder Vorrichtungsbereiche darin zu fertigen. Die Natur verringerter Versetzungen der Halbleiterschicht führt vorteilhafterweise zu einer höheren Trägerbeweglichkeit. Die hohe Trägerbeweglichkeit in der Halbleiterschicht verbessert die Eigenschaften der darin gebildeten Vorrichtungen.
  • Nun mit Bezug auf die 5A–5B und 6A–6B veranschaulichen diese Abbildungen die experimentellen Ergebnisse, die durch ein Verfahren gemäß einer Ausführungsform der vorliegenden Erfindung erzielbar sind, und sollten den Umfang der Ansprüche hierin nicht einschränken. In diesem Beispiel war die anfängliche SiGe-Schicht eine 1500 Å dicke Silizium-Germanium-Schicht mit konstanter Zusammensetzung (25% Germaniumgehalt), die bei 680°C aufgewachsen wurde. Alle Wafer zeigten im aufgewachsenen Zustand vor den thermischen oder Ätztemperbehandlungen eine sub-nm RMS-Oberflächenrauheit. Alle Wafer im aufgewachsenen Zustand waren auch in großem Maße nicht entspannt, während zu finden war, dass sie nach der Ätztemper- oder thermischen Behandlung bei 1100°C die Proben bis zu einem Niveau entspannt waren, das 90% überstieg.
  • Im Allgemeinen wurde die Entspannung oder der Verspannungszustand von SiGe-Schichten auf Si-Substraten durch Glanzeinfall/Glanzaustritt-Röntgenstrahlreflexionen von (224) Ebenen unter Verwendung hoch auflösender Röntgenbeugung (HRXRD) bestimmt. Für eine SiGe-Schicht auf einem Si-Substrat wird der Grad an Entspannung aus einem Vergleich der Winkelverschiebung der beiden Reflexionen von der Si-Substratreflexion bestimmt. Für eine 100% entspannte Struktur wird das SiGe-Gitter vollständig kubisch sein, und die beiden SiGe (224) Reflexionen (Glanzeinfall und Glanzreflexion) werden mit dem identischen Winkel von der Si-Substratreflexion verschoben sein. Wenn die Verspannung zunimmt, nimmt die Differenz dieser Verschiebungen zu. Typische Werte des Entspannungsprozentsatzes für eine Si-Ge (25%) Schicht, die einer Wärmebehandlung bei 1100°C für 300 Sekunden ausgesetzt wurde, liegen gut über 90%, wobei die prozentuale Entspannung gegeben ist durch:
    Figure 00180001
    wobei aSiGe und aSi die Gitterkonstanten von Si bzw. SiGe sind. Das Re gibt vollständig entspannt an.
  • Wie es in 5A gezeigt ist, wurde ein Wafer thermisch bei 1100°C für 300 Sekunden getempert und zeigte eine Rauheit nach der thermischen Behandlung, die 60 Angström RMS überstieg, was als zu hoch für eine Vorrichtungsverarbeitung betrachtet wird. In diesem Zusammenhang ist Rauheit einfach als die Standardabweichung der Oberflächenhöhe des Wafers definiert. Diese wird üblicherweise als die mittlere quadratische (RMS) Rauheit bezeichnet. Die Rauheit wurde unter Verwendung eines Digital Instrument Tapping Mode Automatic Force Microscope (AFM) auf einer Fläche von 2 Quadratmikron gemessen. Die RMS-Rauheit wird aus der Standardabweichung der Höhe oder z-Werten, die von AFM-Abbildungen der Waferoberfläche genommen werden, berechnet. 5B zeigt die AFM-Messung einer ähnlichen Ausgangsprobe, die einem 300 sekündigem Ätztemperprozess bei 1100°C unterzogen wurde. Die RMS-Rauheit dieser Probe wurde als ungefähr 6 Angström gemessen, was über 10 Mal niedriger ist als mit der äquivalenten thermischen Behandlung ohne Ätztempern.
  • Bei diesen Experimenten wurde die Oberfläche den thermischen und Ätztemperprozessen unter Verwendung einer atmosphärischen "Epi"-Kammer nach Applied Materials, die Epi CenturaTM genannt wird, einzelwaferweise unterzogen. Die Kammer weist zwei Module mit radialen Lampenarrays auf, um der Silizium-Germanium-Probe Strahlungswärme zuzuführen. Die Kammer umfasst eine Temperaturregelung, die zwei optische Strahlungsmesser verwendet, die in der Lage sind, eine unabhängige Temperaturmessung an sowohl der Probe als auch dem Suszeptor darin vorzunehmen. Die Kammertemperatur wurde von der Aufwachstemperatur mit einer gesteuerten Rate erhöht und dann für 300 Sekunden auf ungefähr 1100°C gehalten. Der in die Kammer eingeleitete Suszeptor war H2-Gas für die thermische Temperbehandlung und ein Gemisch aus HCl und H2-Gasen für die Ätztemperbehandlung. Die HCl-Strömungsrate für die Ätztemperbehandlung betrug weniger als 1 Liter/Minute, und die H2-Gasströmung betrug ungefähr 100 Liter/Minute. Der Kammerdruck wurde im Allgemeinen auf ungefähr 1 Atmosphäre gehalten. Andere Parameter wurden auf übliche Weise besteuert.
  • Der Mechanismus der Entspannung bringt die Bildung von Versetzungen mit sich, die Liniendefekte sind, die idealerweise auf die Si-SiGe-Grenzfläche begrenzt sind und parallel zu dieser laufen. Diese werden als Fehlanpassungsversetzungen bezeichnet. Bei der praktischen Entspannung jedoch gehen viele Versetzungen genauso von der Oberfläche aus. Diese werden als gewendelte, verzweigte oder fadenartige Versetzungen (threading dislocations) bezeichnet. Sie treten insbesondere deshalb auf, weil die Entropie spontaner Verformung des entspannenden Films nur in Richtungen parallel zu der Oberfläche entgegenwirkt. Wie alle Versetzungen sind threading dislocations Liniendefekte, wobei das Kristallgitter örtlich verzerrt wird, um eine plastische Verformung eines Kristallmaterials auszugleichen. Als solche kann die Oberflächenätzrate von Si oder SiGe in der Nähe von threading dislocations, die von der Oberfläche ausgehen, aufgrund verspannter oder freier Bindungen unterschiedlich sein. Um die Versetzungsfehlerdichte in dieser Arbeit zu messen, wurde eine verdünnte Schimmelsche Lösung (5 Teile 0,2 M CrO3 und 4 Teile 49%-ige Fluorwasserstoffsäure) verwendet, um die threading dislocations, die von der Oberfläche ausgehen, aufzudecken. Jede Versetzung, die sich bis zu der Oberfläche erstreckt, welche dieser Ätzlösung für 5 bis 15 Sekunden ausgesetzt war, führte zu einer Ätzgrube, die unter einem optischen Mikroskop betrachtet werden kann, das Beugungs-Interferenz-Kontrast (DIC) anwendet und manchmal als Nomarski-Mikroskop bezeichnet wird. Die Anzahl von Gruben innerhalb eines bekannten Sichtfeldes pro Flächeneinheit ist als die Dichte der Versetzungen definiert.
  • Die wie oben beschrieben verarbeiteten Proben (5A und 5B) wurden dann unter Verwendung eines Schimmelschen Ätzmittels für eine Versetzungsfehlerdichte bestrichen. Wie es in 6A gezeigt ist, zeigten die Proben, die gemäß der herkömmlichen Technik behandelt wurden, eine Versetzungsfehlerdichte mit Schimmelscher Ätzlösung, die 106 Versetzungen/ cm2 überstieg. Die ätzgetemperte Probe wurde ähnlich bestrichen und zeigte eine viel niedrigere Versetzungsfehlerdichte von weniger als 5 × 104 Versetzungen/cm2.
  • Diese Ergebnisse zeigen klar die signifikanten Qualitäts- und Kostenvorteile, die ein Ätztempern für den Prozess der Fertigung einer entspannten, Halbleiterschicht mit Gitterfehlanpassung auf einem Basis-Wafer bringt.
  • Die experimentellen Ergebnisse sind lediglich beispielhaft und sollten den Umfang der Ansprüche hierin nicht einschränken. Ein Fachmann würde erkennen, dass viele andere Varianten, Alternativen und Abwandlungen vorgenommen werden können. Beispielsweise kann der Prozess bei unterschiedlichen Temperaturen, unterschiedlichen Drücken, Strömungsgeschwindigkeiten, unter Benutzung unterschiedlicher Chemikalien und dergleichen ausgeführt werden, ohne vom Schutzumfang der beanspruchten Erfindung abzuweichen.
  • In 7 ist ein Flussdiagramm eines Prozesses zum Steuern der Oberflächenrauheit und zum Verringern von Versetzungen einer verspannten Halbleiterschicht gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt. Wie es in 7 dargestellt ist, beginnt der Prozess mit dem Aufwachsen einer verspannten, abgestuften ersten Halbleiterschicht auf einem Wafer bei 710. Der Wafer umfasst einen Halbleiter, der eine erste Gitterkonstante aufweist. Die verspannte, abgestufte erste Halbleiterschicht umfasst einen Halbleiter, der ein Dotiermittelprofil mit einem Gradienten aufweist, wobei das Dotiermittel eine zweite Gitterkonstante verleiht. Die erste Gitterkonstante ist kleiner als die zweite Gitterkonstante. Der Ausdruck "Gitterkonstante" soll die Gitterstruktur in einem normal entspannten einkristallinen Zustand bedeuten.
  • Bei einer Ausführung umfasst die verspannte, mit einem Gradienten ausgebildete, erste Halbleiterschicht eine verspannte SiGe-Legierung, die ein mit einem Gradienten ausgebildetes Dotierungsprofil aufweist. Die verspannte, mit einem Gradienten ausgebildete SiGe-Schicht von ungefähr 4000–20.000 Angström (Å) wird durch einen epitaktischen Abscheidungsprozess gebildet. Das Dotierungsprofil des Germaniums (Ge) nimmt von ungefähr 0% an dem Wafer auf 25% an der Oberfläche der verspannten SiGe-Schicht zu. Bei einer Implementierung wird der epitaktische Abscheidungsprozess in einer Chlorwasserstoff-(HCl)-Umgebung ausgeführt. Die verspannte, mit einem Gradienten ausgebildete SiGe-Schicht weist im aufgewachsenen Zustand eine Rauheit von ungefähr 2 Angström im quadratischen Mittel (RMS) und weniger als 1 Versetzungen/cm2 auf.
  • Bei 720 wird eine verspannte, als Kasten ausgebildete, zweite Halbleiterschicht auf der verspannten, mit einem Gradienten ausgebildeten, ersten Halbleiterschicht aufgewachsen. Die verspannte, als Kasten ausgebildete, zweite Halbleiterschicht wird derart aufgewachsen, dass sie die zweite Gitterkonstante aufweist. Der Ausdruck "als Kasten ausgebildet" soll bedeuten, dass das Dotierungsprofil der Schichten im Wesentlichen konstant ist. Die Rauheit der verspannten, als Kasten ausgebildeten, zweiten Halbleiterschicht ist niedrig, da der Halbleiter im aufgewachsenen Zustand nahezu vollständig oder vollständig verspannt ist und keinen thermischen Zyklen ausgesetzt worden ist, die den Entspannungsprozess begonnen hätten. Bei einer Implementierung umfasst die verspannte, als Kasten ausgebildete, zweite Halbleiterschicht eine verspannte SiGe-Schicht, die ein konstantes Ge-Dotierungsprofil aufweist. Die verspannte, als Kasten ausgebildete SiGe-Schicht von ungefähr 500–5000 Å ist durch einen epitaktischen Abscheidungsprozess gebildet. Das Dotierungsprofil des Ge beträgt ungefähr 25% durch die gesamte, erste, verspannte, als Kasten ausgebildete SiGe-Schicht hindurch. Bei einer Implementierung wird der Epitaxieprozess in einer HCl-Umgebung ausgeführt.
  • Bei 730 wird eine dritte Opferhalbleiterschicht auf die verspannte, als Kasten ausgebildete, zweite Halbleiterschicht aufgewachsen. Die dritte Opferhalbleiterschicht wird derart aufgewachsen, dass sie die erste Gitterkonstante aufweist. Bei einer Implementierung umfasst die dritte Opferhalbleiterschicht eine Silizium-(Si-)Schicht. Die Opfer-Si-Schicht mit ungefähr 100–300 Å wird durch einen epitaktischen Abscheidungsprozess gebildet. Es ist auch festzustellen, dass das Aufwachsen der dritten Opferhalbleiterschicht weggelassen werden kann.
  • Bei 740 wird ein Ätztempern auf der dritten Opferhalbleiterschicht und der als Kasten ausgebildeten, zweiten Halbleiterschicht durchgeführt. Die Oberfläche wird unter Verwendung von beispielsweise einer Epitaxiekammer einem "Ätztempern" unterzogen, bei dem der Wafer einem Hochtemperaturtempern in einer ätzenden Umgebung ausgesetzt wird. Das Ätztempern ätzt die dritte Opferhalbleiterschicht, die bei 330 gebildet wird, weg und entspannt die als Kasten ausgebildete, verspannte, zweite Halbleiterschicht, die bei 320 gebildet wird. Das Ätztempern kann auch die mit einem Gradienten ausgebildete, verspannte, erste Halbleiterschicht entspannen, die bei 310 gebildet wird. Dieses Ätztempern erzeugt eine glattere Oberfläche als ein einfaches Tempern, das in einer nicht ätzenden Umgebung durchgeführt wird.
  • Es hat sich gezeigt, dass ein ähnlicher Prozess nicht verspannte Filme in einem Prozess glättet, der als "Epi-Smoothing"-Prozess bezeichnet wird. Der Epi-Smoothing-Prozess ist in U.S.-Patent Nr. 6,287,941 , das am 11. September 2001 erteilt wurde, mit dem Titel "Surface Finishing of SOI Substrates Using an EPI Process" offenbart, das hierin durch Bezugnahme mit eingeschlossen ist. Da der Ätzprozess, der angewandt wird, um verspannte Filme zu entspannen, die Gesamtrauheit steuert, statt die Oberfläche zu glätten, wird er nachstehend als "Ätztempern" bezeichnet.
  • Bei einer Implementierung umfasst der Ätztemperprozess, dass die Opfer-Si-Schicht einem Ätzmittel ausgesetzt wird, das eine ein Halogen enthaltende Verbindung wie etwa HCl, HF, HI, HBr, SF6, CF4, NF3, CCl2F2 oder dergleichen umfasst. Der Ätztemperprozess wird bei einer erhöhten Temperatur von 700–1200°C oder höher durchgeführt. Beispielsweise wird die Oberfläche der Opfer-Si-Schicht und der verspannten, als Kasten ausgebildeten SiGe-Schicht einem HCl enthaltenden Gas bei einer erhöhten Temperatur von 700–1200°C in einem Ätztemperprozess ausgesetzt, so dass: SiGe(Feststoff) + 4HCl(Gas) → SiCl4(Gas) + 2H2(Gas) + Ge
  • Dieser Prozess ist im Wesentlichen die Umkehr eines epitaktischen Abscheidungsprozesses zum Aufwachsen einer Silizium-Germanium-Schicht. Der Unterschied ist, dass, wenn die Konzentration von Chlorwasserstoff zu hoch ist, die Oberfläche geätzt wird, anstatt dass Silizium-Germanium abgeschieden wird. Der Ätztemperprozess beseitigt Silizium und Silizium-Germanium gleichzeitig mit dem Prozess der Entspannung von Verspannungen, und es hat sich gezeigt, dass er hilft, das unerwünschte Ausgehen von Versetzungen und Oberflächenrauheit zu lindern. Somit wirkt der Ätztemperprozess, um die Oberflächenrauheit zu steuern und die Versetzungsdichte zu verringern, während eine im Wesentlichen vollständige Filmentspannung erzielt wird.
  • Dementsprechend beseitigt das Ätzmittel die Opfer-Si-Schicht. Darüber hinaus hat sich herausgestellt, dass die gleichzeitige Verwendung des Ätzmittels und einer Temperatur, die ausreicht, um die verspannten, als Kasten ausgebildeten SiGe- oder die verspannten, als Kasten ausgebildeten SiGe – und die verspannten, mit einem Gradienten ausgebildeten SiGe-Schichten zu entspannen, helfen, die Erzeugung von Versetzungen zu verringern oder zu beseitigen, mit einer gleichzeitigen Verringerung der Entspannungsaufrauung der Oberfläche. Man nimmt an, dass dieser günstige Effekt mit einer Verringerung der durch Spannung eingeleiteten zykloidischen Höckerspitzen verknüpft ist, die während eines nicht ätzenden Temperns vorhanden sind (H. Gao & W. D. Nix, "Surface Roughening of Heteroepitaxial Thin Films", Annu. Rev. Mater. Sci. 1999, 29, S. 173–209). In der Arbeit von Gao und Nix wird erläutert, dass die Verspannung, die durch die Gitterfehlanpassung hervorgerufen wird, die Erzeugung eines welligen Profils auf der Oberfläche antreibt, das periodisch geformte Höckerspitzen aufweist, die die Schaffung von Versetzungen an diesen mit starken Spannungen versehenen Stellen begünstigt. Man nimmt an, dass der gleichzeitige Ätzprozess während der Gitterentspannung die Höckerspitzen signifikant abstumpft oder rundet, was die Spannungskonzentration und somit die Oberflächenversetzungsdichte verringert, indem die Kinetik ihrer Erzeugung beeinflusst wird. Die Oberflächenaufrauung wird durch die Ätzumgebung ebenfalls nicht begünstigt.
  • Der Ätztemperprozess kann in einem Bereich von erhöhten Temperaturen durchgeführt werden, der die Konzentration von Versetzungen von der Oberfläche weg begünstigen würde, um die Gitterstruktur der als Kasten ausgebildeten SiGe-Schicht zu entspannen. Die thermische Behandlung kann von einer Widerstandsheizung, einer HF-Heizung, Hochintensitätslampen oder dergleichen erfolgen. Die thermische Behandlung sollte in der Lage sein, das Halbleitermaterial mit einer Rate von ungefähr 10–20°C/s oder mehr zu erwärmen.
  • Da die verspannte, als Gradient ausgebildete SiGe-Schicht, die verspannte, als Kasten ausgebildete SiGe-Schicht und die Opfer-Si-Schicht innerhalb eines Epitaxiereaktors erzeugt werden, und das Ätztempern ebenfalls innerhalb des gleichen Systems durchgeführt wird, ist die Wiederholung dieser Schritte einfach, und die allgemeine Wirtschaftlichkeit des Prozesses ist vollständig festzustellen, da keine Reinigungs-, externe Temper- oder CMP-Planarisierungsschritte benötigt werden.
  • Der Ätztemperprozess beseitigt verspanntes Halbleitermaterial auf eine Weise, die Schärfungs-(Aufrauungs-)Merkmale abstumpft, die sich auf der Oberfläche bei der Filmentspannung bilden. Die Ätzrate ist eine Funktion der Zeit, der Temperatur und des Ätzmitteltyps und der Ätzmittelkonzentration. Daher steuert das Steuern dieser Parameter während des Ätztemperprozesses das Ausmaß an Ätzen. Der Ätztemperprozess wird durchgeführt, bis der Prozess Oberflächenrauheit um ungefähr 50% oder mehr im Vergleich mit einem Tempern ohne das Ätzmittel verringert. Somit wirkt der Ätztemperprozess, um die Oberflächenaufrauung während der Filmentspannung ausreichend für anschließende Fertigungsprozesse für Halbleitervorrichtungen zu steuern. Das Verfahren bietet auch den zusätzlichen Vorteil, dass Versetzungen um bis zu zwei Größenordnungen oder mehr verringert werden.
  • Darüber hinaus kann der Ätztemperprozess, anders als herkömmliche CMP-Prozesse, die darauf beschränkt sind, eine wenige zehn Nanometer oder weniger zu entfernen, dazu verwendet werden, bis zu einigen hundert Nanometer oder mehr Halbleitermaterial zu entfernen.
  • Es ist auch festzustellen, dass das Ätztempern teils durch das Aufwachsen der verspannten, mit einem Gradienten ausgebildeten, ersten Halbleiterschicht durchgeführt werden kann, die bei 310 gebildet wird. Darüber hinaus kann das Ätztempern bei verschiedenen Prozessen mehr als einmal durchgeführt werden, wie etwa bei 310, 320 und/oder 330.
  • Bei 750 wird eine als Kasten ausgebildete, vierte Halbleiterschicht auf der entspannten, als Kasten ausgebildeten, zweiten Halbleiterschicht aufgewachsen. Die als Kasten ausgebildete, vierte Halbleiterschicht wird derart aufgewachsen, dass sie die zweite Gitterkonstante und eine entspannte Struktur aufweist. Bei einer Implementierung umfasst die als Kasten ausgebildete, vierte Halbleiterschicht eine entspannte SiGe-Schicht, die ein konstantes Ge-Dotierungsprofil aufweist. Die als Kasten ausgebildete SiGe-Schicht von ungefähr 1000–10.000 Å wird durch einen epitaktischen Abscheidungsprozess gebildet. Das Dotierungsprofil des Ge ist durch die gesamte als Kasten ausgebildete SiGe-Schicht hindurch ungefähr 25%. Bei einer Implementierung wird der Epitaxieprozess in einer HCl-Umgebung durchgeführt.
  • Bei 760 wird eine fünfte Halbleiterschicht auf der als Kasten ausgebildeten, vierten Halbleiterschicht aufgewachsen. Die fünfte Halbleiterschicht wird derart aufgewachsen, dass sie die erste Gitterkonstante aufweist. Dementsprechend wird die fünfte Halbleiterschicht als eine verspannte Halbleiterschicht gebildet. Bei einer Implementierung umfasst die fünfte Halbleiterschicht eine Silizium-(Si-)Schicht. Die zweite Si-Schicht von ungefähr 100–200 Å wird durch einen epitaktischen Abscheidungsprozess gebildet.
  • Die fünfte Halbleiterschicht kann zur Fertigung zusätzlicher Schichten darauf oder Vorrichtungsbereichen darin benutzt werden. Die verringerte Versetzungsdichte der resultierenden, verspannten, fünften Halbleiterschicht führt vorteilhafterweise zu einer höheren Trägerbeweglichkeit. Die höhere Trägerbeweglichkeit verbessert die Eigenschaften der Vorrichtungen, wie etwa Feldeffekttransistoren, Bipolartransistoren oder dergleichen.
  • In den 8A–8C sind Schnittansichten einer verspannten Halbleiterstruktur, die eine verringerte Oberflächenrauheit und verringerte Versetzungen aufweist, gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt. Wie es in 8A gezeigt ist, umfasst eine Zwischenhalbleiterstruktur einen Wafer 810. Eine verspannte, mit einem Gradienten ausgebildete, erste Halbleiterschicht 820 wird auf dem Wafer 810 gebildet. Eine verspannte, als Kasten ausgebildete, zweite Halbleiterschicht 830 wird auf der verspannten, mit einem Gradienten ausgebildeten, ersten Halbleiterschicht 820 gebildet. Eine dritte Opferhalbleiterschicht 840 wird auf der verspannten, als Kasten ausgebildeten, zweiten Halbleiterschicht 830 gebildet.
  • In 8B ist die verspannte Halbleiterstruktur nach einem Ätztemperprozess gezeigt. Die mit einem Gradienten ausgebildete, erste Halbleiterschicht 820 und die als Kasten ausgebildete, zweite Halbleiterschicht sind durch den Ätztemperprozess entspannt worden. Die dritte Opferhalbleiterschicht 840 ist entfernt worden.
  • In 8C ist die verspannte Halbleiterstruktur nach dem Bilden einer Vorrichtungsschicht gezeigt. Eine als Kasten ausgebildete, vierte Halbleiterschicht 850 ist auf der entspannten, als Kasten ausgebildeten, zweiten Halbleiterschicht 830 gebildet und entspannt worden. Eine fünfte Halbleiterschicht 460 wird auf der entspannten, als Kasten ausgebildeten, vierten Halbleiterschicht 850 gebildet. Die fünfte Halbleiterschicht 860 weist eine erste Gitterkonstante auf, und die entspannte, als Kasten ausgebildete, vierte Halbleiterschicht 850 weist eine zweite Gitterkonstante auf.
  • Somit umfasst die fünfte Halbleiterschicht 860 eine verspannte Halbleiterschicht.
  • Der Ätztemperprozess ergibt eine weniger teure Alternative als die herkömmliche Technik, indem er eine verwendbare verspannte Siliziumvorrichtungsschicht ohne teure externe Planarisierungsschritte zulässt. Darüber hinaus würde der Fachmann erwarten, dass das Ätztempern die Erzeugung des Versetzungsprozesses nicht beeinflusst. Jedoch führt der Ätztemperprozess zu dem unerwarteten Vorteil, dass die Versetzungsdichte auf ungefähr 105 Versetzungen/cm2 verringert wird, im Vergleich mit einem Tempern, das ohne Ätzen vorgenommen wird, von ungefähr 107 Versetzungen/cm2. Der Ätztemperprozess ist auch hochwirksam beim vollständigen Entspannen des Films, was ihn als eine Basis geeignet macht, um einen verspannten Film einer Siliziumvorrichtung aufzuwachsen.
  • Die resultierende, verspannte, fünfte Halbleiterschicht 860 kann benutzt werden, um Halbleiterschichten darauf oder Vorrichtungsbereiche darin zu fertigen. Die Natur verringerter Versetzungen der Halbleiterschicht führt vorteilhafterweise zu einer höheren Trägerbeweglichkeit. Die hohe Trägerbeweglichkeit in der fünften Halbleiterschicht 860 verbessert die Eigenschaften der darin gebildeten Vorrichtungen.
  • Zumindest eine Ausführungsform der vorliegenden Erfindung stellt ein Verfahren zum Bilden einer verspannten Halbleiterschicht bereit. Das Verfahren umfasst, dass eine verspannte Halbleiterschicht, die eine erste Gitterkonstante aufweist, auf einem Wafer aufgewachsen wird. Das Verfahren umfasst ferner, dass die verspannte Halbleiterschicht einem Ätztempern unterzogen wird, wobei die verspannte Halbleiterschicht entspannt wird. Das Verfahren steuert die Oberflächenrauheit der Halbleiter schichten. Das Verfahren hat auch den unerwarteten Vorteil, dass Versetzungen in den Halbleiterschichten verringert werden.
  • Die vorstehenden Beschreibungen von besonderen Ausführungsformen der vorliegenden Erfindung sind zu Darstellungs- und Beschreibungszwecken angegeben worden. Sie sollen die Erfindung nicht auf die genau offenbarten Formen beschränken oder erschöpfend dafür sein und offensichtlich sind im Lichte der obigen Lehren zahlreiche Abwandlungen und Veränderungen möglich. Die Ausführungsformen wurden gewählt und beschrieben, um die Prinzipien der Erfindung und ihre praktische Anwendung am besten zu erläutern und es anderen Fachleuten dadurch zu ermöglichen, die Erfindung und verschiedene Ausführungsformen innerhalb verschiedener Abwandlungen, wenn diese an die besonders in Betracht zu ziehende Verwendung angepasst worden sind, zu benutzen. Der Schutzumfang der Erfindung sei durch die beigefügten Ansprüche und deren Äquivalente definiert.
  • Zusammenfassung
  • Die vorliegende Erfindung stellt ein Verfahren zum Bilden einer verspannten Halbleiterschicht bereit. Das Verfahren umfasst, dass eine verspannte Halbleiterschicht, die eine erste Gitterkonstante aufweist, auf einem Wafer aufgewachsen wird. Das Verfahren umfasst ferner, dass die verspannte Halbleiterschicht einem Ätztempern unterzogen wird, wobei die verspannte Halbleiterschicht entspannt wird. Das Verfahren steuert die Oberflächenrauheit der Halbleiterschichten. Das Verfahren hat auch den unerwarteten Vorteil, dass Versetzungen in den Halbleiterschichten verringert werden.

Claims (29)

  1. Verfahren zum Steuern der Oberflächenrauheit eines verspannten Halbleitermaterials, das umfasst: Tempern einer Oberfläche des verspannten Halbleitermaterials in einer ätzenden Umgebung, wobei die Oberflächenversetzungsdichte in dem Halbleitermaterial verringert wird.
  2. Verfahren zum Verringern von Versetzungen in einem Halbleitermaterial, das umfasst, dass: eine Oberfläche des Halbleitermaterials einem Ätztempern unterzogen wird, wobei die Rauheit der Oberfläche des Halbleitermaterials verringert wird.
  3. Verfahren zum Behandeln einer Oberfläche eines Halbleitermaterials, das umfasst, dass: das Halbleitermaterial mit einer Oberfläche bereitgestellt wird, wobei die Oberfläche sich durch eine Oberflächenrauheit und eine Versetzungsdichte auszeichnet; eine Temperatur der Oberfläche auf höher als ungefähr 700°C erhöht wird; und die Oberfläche einem Ätzmittel ausgesetzt wird, das aus der Gruppe ausgewählt wird, die aus Chlorwasserstoff (HCl), Fluorwasserstoff (HF), Bromwasserstoff (HBr), Jodwasserstoff (HI), Schwefelhexafluorid (SF6), Kohlenstofftetrafluorid (CF4), Stickstofftrifluorid (NF3) und Dichlordifluormethan (CCl2F2) besteht, wobei die Oberflächenrauheit und die Versetzungsdichte verringert werden.
  4. Verfahren zum Bilden einer verspannten Halbleiterschicht, das umfasst, dass: ein Wafer bereitgestellt wird, der eine erste Gitterkonstante aufweist; eine verspannte erste Halbleiterschicht, die ein mit einem Gradienten ausgebildetes Dotiermittelprofil aufweist, auf dem Wafer aufgewachsen wird, wobei das Dotiermittel der ersten Halbleiterschicht eine zweite Gitterkonstante verleiht; eine verspannte, als Kasten ausgebildete, zweite Halbleiterschicht, die die zweite Gitterkonstante aufweist, auf der ersten Halbleiterschicht aufgewachsen wird; eine dritte Opferhalbleiterschicht, die die erste Gitterkonstante aufweist, auf der zweiten Halbleiterschicht aufgewachsen wird; die dritte und die zweite Halbleiterschicht einem Ätztempern unterzogen werden, wobei die dritte Halbleiterschicht entfernt und die zweite Halbleiterschicht entspannt wird; eine vierte Halbleiterschicht, die die zweite Gitterkonstante aufweist, auf der zweiten Halbleiterschicht aufgewachsen wird, wobei die vierte Halbleiterschicht entspannt wird; und eine verspannte fünfte Halbleiterschicht, die die erste Halbleitergitterkonstante aufweist, auf der vierten Halbleiterschicht aufgewachsen wird.
  5. Verfahren zum Steuern der Oberflächenrauheit eines verspannten Halbleitermaterials, das umfasst, dass: ein Wafer bereitgestellt wird, der eine erste Gitterkonstante aufweist; eine verspannte erste Halbleiterschicht, die ein mit einem Gradienten ausgebildetes Dotiermittelprofil aufweist, auf dem Wafer auf gewachsen wird, wobei das Dotiermittel der ersten Halbleiterschicht eine zweite Gitterkonstante verleiht; eine verspannte, als Kasten ausgebildete, zweite Halbleiterschicht, die die zweite Gitterkonstante aufweist, auf der ersten Halbleiterschicht aufgewachsen wird; eine dritte Opferhalbleiterschicht, die die erste Gitterkonstante aufweist, auf der zweiten Halbleiterschicht aufgewachsen wird; und die dritte und die zweite Halbleiterschicht einem Ätztempern unterzogen werden, wobei die dritte Halbleiterschicht entfernt und die zweite Halbleiterschicht entspannt wird.
  6. Verfahren nach Anspruch 1 oder 3, wobei die Oberflächenrauheit um ungefähr fünfzig Prozent oder mehr verringert wird.
  7. Verfahren nach Anspruch 1 oder 3, wobei die Versetzungsdichte um ungefähr zwei Größenordnungen oder mehr verringert wird.
  8. Verfahren nach Anspruch 1 oder 2, wobei das Ätztempern der Oberfläche des Halbleitermaterials umfasst, dass das Halbleitermaterial einer ätzenden Umgebung, die ein ein Halogen enthaltendes Ätzmittel umfasst, ausgesetzt wird.
  9. Verfahren nach Anspruch 3, das umfasst, dass die Oberfläche Wasserstoff (H) ausgesetzt wird.
  10. Verfahren nach Anspruch 5, wobei das Ätztempern umfasst, dass die dritte Halbleiterschicht einer ätzenden Umgebung ausgesetzt wird, die ein ein Halogen enthaltendes Ätzmittel umfasst.
  11. Verfahren nach Anspruch 8 oder 10, wobei das ein Halogen enthaltende Ätzmittel Chlorwasserstoff ist.
  12. Verfahren nach Anspruch 8 oder 10, wobei das ein Halogen enthaltende Ätzmittel Fluorwasserstoff ist.
  13. Verfahren nach Anspruch 8, wobei das Ätztempern der Oberfläche des Halbleitermaterials ferner umfasst, dass das Halbleitermaterial Wasserstoff ausgesetzt wird.
  14. Verfahren nach Anspruch 8, wobei das Ätztempern der Oberfläche des Halbleitermaterials ferner umfasst, dass eine Temperatur des Halbleitermaterials auf zwischen 700 und 1200 Grad Celsius erhöht wird.
  15. Verfahren nach Anspruch 8, wobei das Halbleitermaterial eine anfängliche Wasserstoffkonzentration enthält.
  16. Verfahren nach Anspruch 2, wobei die Rauheit der Oberfläche des Halbleitermaterials um ungefähr fünfzig Prozent oder mehr verringert wird.
  17. Verfahren nach Anspruch 2, wobei Versetzungen in dem Halbleitermaterial um ungefähr zwei Größenordnungen oder mehr verringert werden.
  18. Verfahren nach Anspruch 9, wobei das Ätzmittel Chlorwasserstoff (HCl) ist.
  19. Verfahren nach Anspruch 18, wobei ein Verhältnis des Chlorwasserstoffs zu dem Wasserstoff ungefähr 0,001 bis 10 beträgt.
  20. Verfahren nach Anspruch 18, wobei ein Verhältnis des Chlorwasserstoffs zu dem Wasserstoff ungefähr 0,001 bis 30 beträgt.
  21. Verfahren nach Anspruch 4, wobei das Aufwachsen der verspannten ersten Halbleiterschicht ein epitaktisches Abscheiden von mit einem Gradienten ausgebildetem Silizium-Germanium umfasst.
  22. Verfahren nach Anspruch 4, wobei das Aufwachsen der verspannten, als Kasten ausgebildeten, zweiten Halbleiterschicht ein epitaktisches Abscheiden von Silizium-Germanium umfasst.
  23. Verfahren nach Anspruch 21 oder 22, wobei das epitaktische Abscheiden in einer Chlorwasserstoffumgebung durchgeführt wird.
  24. Verfahren nach Anspruch 4, wobei das Aufwachsen der dritten Opferhalbleiterschicht ein epitaktisches Abscheiden von Silizium umfasst.
  25. Verfahren nach Anspruch 4, wobei das Aufwachsen der als Kasten ausgebildeten, vierten Halbleiterschicht ein epitaktisches Abscheiden von Silizium-Germanium umfasst.
  26. Verfahren nach Anspruch 4, wobei das Aufwachsen der fünften Halbleiterschicht ein epitaktisches Abscheiden von Silizium umfasst.
  27. Verfahren nach Anspruch 5, wobei das Ätztempern der Oberfläche der dritten Halbleiterschicht ferner umfasst, dass die dritte Halbleiterschicht Wasserstoff ausgesetzt wird.
  28. Verfahren nach Anspruch 5, wobei das Ätztempern der dritten Halbleiterschicht ferner umfasst, dass eine Temperatur der dritten Halbleiterschicht auf zwischen 700 und 1200 Grad Celsius erhöht wird.
  29. Verfahren zum Verringern von Versetzungen in einem Halbleitermaterial, das umfasst, dass: ein Wafer bereitgestellt wird, der eine erste Gitterkonstante aufweist; eine verspannte erste Halbleiterschicht, die ein mit einem Gradienten ausgebildetes Dotiermittelprofil aufweist, auf dem Wafer aufgewachsen wird, wobei das Dotiermittel der ersten Halbleiterschicht eine zweite Gitterkonstante verleiht; eine verspannte, als Kasten ausgebildete, zweite Halbleiterschicht, die die zweite Gitterkonstante aufweist, auf der ersten Halbleiterschicht aufgewachsen wird; eine dritte Opferhalbleiterschicht, die die erste Gitterkonstante aufweist, auf der zweiten Halbleiterschicht aufgewachsen wird; und die dritte und die zweite Halbleiterschicht einem Ätztempern unterzogen werden, wobei die dritte Halbleiterschicht entfernt und die zweite Halbleiterschicht entspannt wird.
DE10393440T 2002-10-04 2003-10-03 Verfahren zum Behandeln von Halbleitermaterial Ceased DE10393440T5 (de)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US10/264,393 2002-10-04
US10/264,393 US8187377B2 (en) 2002-10-04 2002-10-04 Non-contact etch annealing of strained layers
US48418103P 2003-06-30 2003-06-30
US60/484,181 2003-06-30
PCT/US2003/031404 WO2004034453A1 (en) 2002-10-04 2003-10-03 Method for treating semiconductor material

Publications (1)

Publication Number Publication Date
DE10393440T5 true DE10393440T5 (de) 2005-07-28

Family

ID=32095652

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10393440T Ceased DE10393440T5 (de) 2002-10-04 2003-10-03 Verfahren zum Behandeln von Halbleitermaterial

Country Status (5)

Country Link
US (1) US7147709B1 (de)
AU (1) AU2003282664A1 (de)
DE (1) DE10393440T5 (de)
GB (1) GB2409340B (de)
WO (1) WO2004034453A1 (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011003409A1 (de) * 2011-01-31 2012-08-02 Ihp Gmbh - Innovations For High Performance Microelectronics / Leibniz-Institut Für Innovative Mikroelektronik Heteroepitaktische Herstellung von Germanium mit geringer Versetzungsdichte auf einem gitterfehlangepassten Substrat
DE112011105735B4 (de) * 2011-10-14 2020-11-26 Memc Electronic Materials, Inc. Verfahren zum Aufzeigen von kristallbezogenen Defekten

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8187377B2 (en) * 2002-10-04 2012-05-29 Silicon Genesis Corporation Non-contact etch annealing of strained layers
US7462526B2 (en) * 2003-11-18 2008-12-09 Silicon Genesis Corporation Method for fabricating semiconductor devices using strained silicon bearing material
US7354815B2 (en) * 2003-11-18 2008-04-08 Silicon Genesis Corporation Method for fabricating semiconductor devices using strained silicon bearing material
JP2006080481A (ja) * 2004-08-11 2006-03-23 Canon Inc 半導体基板及びその製造方法
GB2420222A (en) * 2004-11-13 2006-05-17 Iqe Silicon Compounds Ltd Enhanced carrier mobility in strained semiconductor layers through smoothing surface treatment
US7776745B2 (en) * 2006-02-10 2010-08-17 Stmicroelectronics S.A. Method for etching silicon-germanium in the presence of silicon
US8697553B2 (en) 2008-06-11 2014-04-15 Intevac, Inc Solar cell fabrication with faceting and ion implantation
US7927975B2 (en) 2009-02-04 2011-04-19 Micron Technology, Inc. Semiconductor material manufacture
US8749053B2 (en) 2009-06-23 2014-06-10 Intevac, Inc. Plasma grid implant system for use in solar cell fabrications
MY175007A (en) 2011-11-08 2020-06-02 Intevac Inc Substrate processing system and method
WO2013101001A1 (en) * 2011-12-28 2013-07-04 Intel Corporation Methods of forming hetero-layers with reduced surface roughness and bulk defect density on non-native surfaces and the structures formed thereby
TWI570745B (zh) 2012-12-19 2017-02-11 因特瓦克公司 用於電漿離子植入之柵極
US9711414B2 (en) 2014-10-21 2017-07-18 Samsung Electronics Co., Ltd. Strained stacked nanosheet FETS and/or quantum well stacked nanosheet
JP6477210B2 (ja) * 2015-04-30 2019-03-06 株式会社Sumco エピタキシャルシリコンウェーハの製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1238105B (de) * 1963-07-17 1967-04-06 Siemens Ag Verfahren zum Herstellen von pn-UEbergaengen in Silizium
JPS61125012A (ja) * 1984-11-21 1986-06-12 Toshiba Corp エピタキシヤルウエハ
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
FR2748851B1 (fr) 1996-05-15 1998-08-07 Commissariat Energie Atomique Procede de realisation d'une couche mince de materiau semiconducteur
US5793913A (en) 1996-07-10 1998-08-11 Northern Telecom Limited Method for the hybrid integration of discrete elements on a semiconductor substrate
US6162705A (en) 1997-05-12 2000-12-19 Silicon Genesis Corporation Controlled cleavage process and resulting device using beta annealing
KR100400808B1 (ko) * 1997-06-24 2003-10-08 매사츄세츠 인스티튜트 오브 테크놀러지 그레이드된 ＧｅＳｉ층 및 평탄화를 사용한 Ｓｉ상의 Ｇｅ의 쓰레딩 전위 밀도 제어
US6287941B1 (en) * 1999-04-21 2001-09-11 Silicon Genesis Corporation Surface finishing of SOI substrates using an EPI process
WO2000063965A1 (en) * 1999-04-21 2000-10-26 Silicon Genesis Corporation Treatment method of cleaved film for the manufacture of substrates
US6489241B1 (en) * 1999-09-17 2002-12-03 Applied Materials, Inc. Apparatus and method for surface finishing a silicon film
US6455397B1 (en) 1999-11-16 2002-09-24 Rona E. Belford Method of producing strained microelectronic and/or optical integrated and discrete devices
WO2001054175A1 (en) * 2000-01-20 2001-07-26 Amberwave Systems Corporation Low threading dislocation density relaxed mismatched epilayers without high temperature growth
FR2804247B1 (fr) 2000-01-21 2002-04-12 St Microelectronics Sa Procede de realisation d'un transistor bipolaire a emetteur et base extrinseque auto-alignes
US6563152B2 (en) 2000-12-29 2003-05-13 Intel Corporation Technique to obtain high mobility channels in MOS transistors by forming a strain layer on an underside of a channel
US6723661B2 (en) * 2001-03-02 2004-04-20 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6743495B2 (en) * 2001-03-30 2004-06-01 Memc Electronic Materials, Inc. Thermal annealing process for producing silicon wafers with improved surface characteristics
US6514836B2 (en) 2001-06-04 2003-02-04 Rona Elizabeth Belford Methods of producing strained microelectronic and/or optical integrated and discrete devices
US7226504B2 (en) * 2002-01-31 2007-06-05 Sharp Laboratories Of America, Inc. Method to form thick relaxed SiGe layer with trench structure
US7354815B2 (en) 2003-11-18 2008-04-08 Silicon Genesis Corporation Method for fabricating semiconductor devices using strained silicon bearing material

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011003409A1 (de) * 2011-01-31 2012-08-02 Ihp Gmbh - Innovations For High Performance Microelectronics / Leibniz-Institut Für Innovative Mikroelektronik Heteroepitaktische Herstellung von Germanium mit geringer Versetzungsdichte auf einem gitterfehlangepassten Substrat
DE102011003409B4 (de) * 2011-01-31 2016-03-31 Ihp Gmbh - Innovations For High Performance Microelectronics / Leibniz-Institut Für Innovative Mikroelektronik Verfahren zur Herstellung einer Germaniumschicht auf einem gitterfehlangepassten Substrat und Verfahren zur Herstellung eines integrierten Halbleiterbauelements
DE112011105735B4 (de) * 2011-10-14 2020-11-26 Memc Electronic Materials, Inc. Verfahren zum Aufzeigen von kristallbezogenen Defekten

Also Published As

Publication number Publication date
GB2409340A (en) 2005-06-22
WO2004034453A1 (en) 2004-04-22
AU2003282664A1 (en) 2004-05-04
GB0506315D0 (en) 2005-05-04
GB2409340B (en) 2006-05-10
US7147709B1 (en) 2006-12-12

Similar Documents

Publication Publication Date Title
DE112010003214B4 (de) Epitaxiesubstrat für eine halbleitervorrichtung, verfahren zur herstellung eines epitaxiesubstrats für eine halbleitervorrichtung, und halbleitervorrichtung
US8187377B2 (en) Non-contact etch annealing of strained layers
EP0475378B1 (de) Verfahren zur Herstellung von Substraten für elektronische, elektrooptische und optische Bauelemente
DE69831419T2 (de) Epitaktische galliumnitridschicht
EP1604390B1 (de) Verfahren zur herstellung einer spannungsrelaxierten schichtstruktur auf einem nicht gitterangepassten substrat sowie verwendung eines solchen schichtsystems in elektronischen und/oder optoelektronischen bauelementen
DE60223662T2 (de) Abscheidungsverfahren auf mischsubstraten mittels trisilan
DE10393440T5 (de) Verfahren zum Behandeln von Halbleitermaterial
DE112013006661B4 (de) Verfahren zum Herstellen eines SIC-Epitaxialwafers
EP1014431A2 (de) Verfahren zur Herstellung epitaktischer Silizium-Germaniumschichten
DE102014205466B4 (de) Einkristall-4H-SiC-Substrat und Verfahren zu seiner Herstellung
DE10313062A1 (de) Auf Nitrid der Gruppe III basierendes Halbleitersubstrat und Verfahren zu seiner Herstellung
EP1727190A1 (de) Halbleiter-Schichtstruktur und Verfahren zur Herstellung einer Halbleiter-Schichtstruktur
DE112017006777T5 (de) EPITAXIALER SiC-WAFER UND VERFAHREN ZU SEINER HERSTELLUNG
DE102018213437B4 (de) Verfahren zur Herstellung von Galliumnitridsubstrat unter Verwendung von Hydrid-Gasphasenepitaxie
DE102011004247A1 (de) Verfahren zur Herstellung eines Siliziumkarbid-Substrats
DE112010002718T5 (de) Verfahren zur reinigung eines siliciumwafers sowie verfahrenzur herstellung eines epitaktischen wafers unter verwendung des reinigungsverfahrens
DE102008026784A1 (de) Epitaxierte Siliciumscheibe mit <110>-Kristallorientierung und Verfahren zu ihrer Herstellung
DE3112186A1 (de) Verfahren und vorrichtung zur herstellung von einkristall-siliziumfilmen
DE102018213434A1 (de) Verfahren zur Herstellung von Galliumnitridsubstrat unter Verwendung der Multiionimplantation
DE112018002713T5 (de) SiC-EPITAXIE-WAFER UND VERFAHREN ZU DESSEN HERSTELLUNG
WO2014118162A1 (de) Halbleiterschichtenfolge und verfahren zur herstellung einer halbleiterschichtenfolge
DE10009876B4 (de) Verfahren zum Bilden eines einkristallinen Films
DE60303014T2 (de) Zwischenprodukt für die Herstellung von optischen, elektronischen oder optoelektronischen Komponenten
DE112019003987T5 (de) VERFAHREN ZUR HERSTELLUNG EINES GaN-LAMINATSUBSTRATS
DE102004053307B4 (de) Mehrschichtenstruktur umfassend ein Substrat und eine darauf heteroepitaktisch abgeschiedene Schicht aus Silicium und Germanium und ein Verfahren zu deren Herstellung

Legal Events

Date Code Title Description
8139 Disposal/non-payment of the annual fee
8141 Disposal/no request for examination
8170 Reinstatement of the former position
R074 Re-establishment allowed
R409 Internal rectification of the legal status completed
R074 Re-establishment allowed

Effective date: 20110720

R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0021306500

Ipc: C30B0025180000

R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0021306500

Ipc: C30B0025180000

Free format text: PREVIOUS MAIN CLASS: H01L0021306500

Ipc: C30B0025180000

Effective date: 20110919

R002 Refusal decision in examination/registration proceedings
R003 Refusal decision now final

Effective date: 20130503