DE112005002302B4 - Verfahren zur Herstellung von Metallgate-Transistoren mit epitaktischen Source- und Drainregionen und MOS-Transistor - Google Patents

Verfahren zur Herstellung von Metallgate-Transistoren mit epitaktischen Source- und Drainregionen und MOS-Transistor Download PDF

Info

Publication number
DE112005002302B4
DE112005002302B4 DE112005002302T DE112005002302T DE112005002302B4 DE 112005002302 B4 DE112005002302 B4 DE 112005002302B4 DE 112005002302 T DE112005002302 T DE 112005002302T DE 112005002302 T DE112005002302 T DE 112005002302T DE 112005002302 B4 DE112005002302 B4 DE 112005002302B4
Authority
DE
Germany
Prior art keywords
source
drain regions
metal
substrate
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE112005002302T
Other languages
English (en)
Other versions
DE112005002302T5 (de
Inventor
Nick Beaverton Lindert
Justin Portland Brask
Andrew Beaverton Westmeyer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tahoe Research Ltd
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of DE112005002302T5 publication Critical patent/DE112005002302T5/de
Application granted granted Critical
Publication of DE112005002302B4 publication Critical patent/DE112005002302B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28079Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a single metal, e.g. Ta, W, Mo, Al
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158Making the insulator
    • H01L21/28167Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669Nanowires or nanotubes
    • H01L29/0673Nanowires or nanotubes oriented parallel to a substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41775Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/517Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568Lateral single gate silicon transistors
    • H01L29/66606Lateral single gate silicon transistors with final source and drain contacts formation strictly before final or dummy gate formation, e.g. contact first technology
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568Lateral single gate silicon transistors
    • H01L29/66613Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568Lateral single gate silicon transistors
    • H01L29/66636Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/518Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/926Dummy metallization
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/957Making metal-insulator-metal device

Abstract

Verfahren zur Fertigung von Halbleitertransistoren, welches folgendes umfaßt:
Wachsen einer undotierten oder leicht dotierten Siliziumschicht auf einem stark dotierten Substrat;
Ausbilden von Polysilizium-Opfergates auf der Siliziumschicht;
Ätzen der Siliziumschicht und Unterschneiden der Gatestrukturen, um Siliziumkörper unter den Gatestrukturen auszubilden;
Wachsen von Source- und Drainregionen, die sich in die Unterschneidungen angrenzend an die Siliziumkörper erstrecken;
Entfernen der Polysiliziumgates; und
Ausbilden von Metallgates an Stelle der Polysiliziumgates.

Description

  • ERFINDUNGSGEBIET
  • Die Erfindung betrifft das Gebiet der MOS-Transistoren, und zwar solche, die mit epitaktischen Source- und Drainregionen gefertigt werden.
  • STAND DER TECHNIK UND VERWANDTE VERFAHREN
  • Delta-dotierte Transistoren werden in „0.1 μm Delta-Doped MOSFET Using Post Low Energy Implanting Selective Epitaxy," VLSI Technology 1994, Digest of Technical Papers von Noda et al. beschrieben. Die Motivation für delta-dotierte Transistoren liegt darin, daß eine höhere Mobilität (weniger Störstellenstreuung) mit einem nicht-dotierten oder leicht dotierten Kanal erreicht wird.
  • Solche Vorrichtungen werden auch in der WO 2005/041288 A1 beschrieben.
  • US 6,777,761 B2 beschreibt eine Halbleiterstruktur, die sowohl Metall- als auch Polysilizium-Gates auf einem Substrat aufweist. Jede thermische Bearbeitung der Halbleiterstruktur über einer für das Metall schädlichen Temperatur wird vor der Beschichtung mit Metall durchgeführt.
  • Die Fertigung dieser Transistoren beruht zum großen Teil auf dem Unterschied in den Dotierungspegeln zwischen dem stark dotierten Substrat und der leicht dotierten oder undotierten epitaktisch ausgebildeten Oberfläche des Substrats. Ein Ätzmittel kann wegen dieses Unterschieds im Dotierungspegel zwischen der Oberflächenregion und dem Hauptkörper des Substrats unterscheiden. Ein auftretendes Problem liegt jedoch darin, daß, wenn die Gatestrukturen ausgebildet werden, eine Hochtemperaturverarbeitung nötig ist, um beispielsweise das Dotiermittel in einem Polysiliziumgate zu aktivieren. Dies führt zu einer Diffusion des Dotiermittels aus dem Substrat in die Kanalregion, wobei die Leistung der Transistoren verschlechtert wird.
  • Die Erfindung sieht zur Lösung des Problems ein Verfahren nach Anspruch 1 und einen MOS-Transistor nach Anspruch 15 vor.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist ein seitlicher Querschnitt des oberen Teils eines Siliziumsubstrats, der verwendet wird, um das Dotierungsprofil im oberen Bereich des Substrats darzustellen.
  • 2 stellt das Substrat von 1 dar, nachdem eine undotierte oder leicht dotierte Halbleiterschicht auf dem Substrat gewachsen ist.
  • 3 ist ein seitlicher Querschnitt des Substrats und der Halbleiterschicht von 2 zusätzlich zu anderen Schichten, die zum Ausbilden von Gates verwendet werden.
  • 4 stellt das Substrat von 3 dar, nachdem die Gates ausgebildet wurden.
  • 5 stellt das Substrat von 4 dar, nachdem die Seitenwand-Abstandhalter auf den Gates ausgebildet wurden.
  • 6 stellt das Substrat von 5 nach einem Ätzschritt dar, der zum Ätzen der Halbleiterschicht verwendet wird. Diese Figur zeigt das Unterschneiden des Gates.
  • 7 stellt das Substrat von 6 dar, nachdem Source- und Drainregionen epitaktisch gewachsen wurden.
  • 8 stellt die Struktur von 7 dar, nachdem zusätzliche Abstandhalter und die Dotierung des ausgesetzten Teils der Source- und der Drainregionen ausgebildet wurden.
  • 9 stellt die Struktur von 8 dar, nachdem eine Salicide-Schicht ausgebildet wurde.
  • 10 stellt die Struktur von 9 dar, wobei zwei Transistoren Seite an Seite gezeigt werden, genauer werden ein n-Kanal-Transistor und ein p-Kanal-Transistor abgebildet.
  • 11 stellt die Struktur von 10 dar, nachdem eine chemisch-mechanische Politur (CMP) eines Zwischenschicht-Dielektrikums (ILD) durchgeführt wurde.
  • 12 stellt die Struktur von 11 dar, nachdem eine Photoresistschicht über der p-Kanal-Transistorregion ausgebildet wurde und das Polysiliziumgate und seine darunter liegende Isolierschicht von dem n-Kanal-Gate entfernt wurden.
  • 13 stellt die Struktur von 12 dar, nachdem eine n-Metall-Schicht ausgebildet wurde.
  • 14 stellt die Struktur von 13 nach einem CMP-Verfahren dar.
  • 15 stellt die Struktur von 14 dar, nachdem das Polysiliziumgate und die darunter liegende Isolierschicht von dem p-Kanal-Gate entfernt wurden.
  • 16 stellt die Struktur von 15 dar, nachdem ein p-Metall abgelagert wurde.
  • 17 stellt die Struktur von 16 nach einem CMP-Verfahren dar.
  • DETAILLIERTE BESCHREIBUNG
  • Es werden ein Verfahren zur Fertigung von komplementären Metall-Oxid-Halbleiter(MOS)-Feldeffekttransistoren und der resultierende Transistor beschrieben. In der folgenden Beschreibung werden viele spezifische Details angegeben, wie etwa spezifische Dotiermittel-Konzentrationspegel, spezifische Chemikalien usw., um ein gründliches Verständnis der vorliegenden Erfindung bereitzustellen. Es wird für einen Fachmann deutlich sein, daß diese spezifischen Details nicht notwendig sind, um die vorliegende Erfindung anzuwenden. In anderen Fällen werden bekannte Verfahrensschritte, wie etwa Reinigungsschritte, nicht im Detail beschrieben, um die folgende Offenlegung nicht unnötig zu verdunkeln.
  • In 1 sind die oberen etwa 200 Nanometer (nm) eines monokristallinen Siliziumsubstrats 10 dargestellt. Wie gezeigt ist, ist der obere Bereich dieses Substrats stark mit einem Dotiermittel, wie etwa Bor, dotiert. Das Dotierungsprofil zeigt, daß der Dotierungspegel ein Maximum unter der Oberfläche jenseits von 1019 Atomen/cm3 oder mehr aufweist. Dieses Dotierungsprofil kann mittels Ionenimplantation erreicht werden.
  • Anschließend an die Dotierung des Substrats wird eine epitaktische Schicht, die als eine monokristalline Siliziumschicht 12 gezeigt ist, auf der Deckfläche des Substrats 10 ausgebildet. Die Ablagerung der epitaktischen Siliziumschicht 12 wird beispielsweise mittels einer auf Dichlorsilan basierenden Chemie in einer Ein-Wafer-CVD-Anlage, wie etwa der ASM E3000 Anlage, durchgeführt. Der Film wird mit einer Gasströmung von 140–250 sccm von Dichlorsilan (SiH2Cl2), 100–150 sccm HCl, 20 slm von H2 bei 825°C und einem Prozeßdruck von 20 Torr abgelagert. Unter diesen Verarbeitungsbedingungen wird eine Ablagerungsrate von 10–15 nm/Min für Silizium auf dem ausgesetzten Substrat erreicht, während eine hervorragende Selektivität für Abstandhalter- und Oxidregionen erreicht wird. Die Schicht 12 kann eine Dicke von ungefähr 85 nm aufweisen, und ihre Dotiermittelkonzentration wird beispielsweise weniger als 1/100 der Spitzen-Konzentration des vergrabenen Dotiermittels des Substrats betragen.
  • Anschließend an die Ausbildung der Schicht 12 wird eine Isolierschicht 13 auf der Schicht 10 ausgebildet. Die Schicht 13 kann aus einer dünnen, thermisch gewachsenen Oxidschicht oder einer abgelagerten Siliziumdioxidschicht bestehen. Daraufhin wird eine Polysiliziumschicht 14 auf der Isolierschicht 13 abgelagert. Wie man sehen wird, sind die Gates, die aus der Schicht 14 gebildet werden, Opfergates. Sie werden nachfolgend entfernt, und Metall wird für die Bereiche, die von diesen Polysiliziumgates besetzt waren, substituiert. Eine Hartmaske 15 wird auf der Polysiliziumschicht 14 ausgebildet.
  • Weiter wird, wie in 4 gezeigt ist, eine Gate-Opferstruktur gefertigt, indem die Hartmaskenschicht 15 zuerst mittels gewöhnlicher photolithographischer Verfahren maskiert und geätzt wird, um Maskenelemente für die Gates zu definieren. Nun werden die Polysiliziumschicht 14 und die Isolierschicht 13 mittels gewöhnlicher Ätzmittel in Abgleich mit der Hartmaske 15 geätzt. Die resultierende Struktur ist in 4 abgebildet.
  • Wie in 5 gezeigt ist, werden dann Seitenwände 16 auf dem Gate von 4 ausgebildet. Relativ dünne Siliziumnitrid-Seitenwandelemente 16 können mittels gewöhnlicher Seitenwandverarbeitung ausgebildet werden. Der Zweck dieser Seitenwand-Abstandhalter liegt darin, das Polysilizium während der nachfolgenden Verarbeitung zu schützen. Daher werden alle Seiten des Polysiliziumgates 14 bedeckt. Da die Seitenwand-Abstandhalter zum Schutz des Polysiliziums verwendet werden, können sie relativ dünn sein.
  • Nun wird die Schicht 12 geätzt, um einen Kanalkörper 12a auszubilden. Das Ätzen unterschneidet die Gatestruktur, wie in 6 durch die Unterschneidung 20 gezeigt ist.
  • Die Schicht 12 kann mit einer Vielzahl von auf hydroxidbasierten Lösungen geätzt werden. Zum Zweck einer hohen Selektivität für das stark dotierte Substrat werden jedoch relativ milde Verarbeitungsbedingungen und ein Naßätzmittel verwendet. Ein Verfahren ist eine Behandlung mit einer wäßrigen Ammoniumhydroxidlösung im Konzentrationsbereich von 2–10% im Volumen bei 25 Grad Celsius mit einem Ultraschallwandler, der Ultra- oder Megaschall-Energie bei einer Leistung von 0,5 bis 5 W/cm2 abstrahlt.
  • Eine Source- und eine Drainregion werden dann aufgewachsen, um eine flache, stark dotierte Source-/Drainspitze (Erweiterung) herzustellen, die sich über die Entfernung von unter dem Gaterand zum Kanalkörper 12a erstreckt. Eine getrennte Verarbeitung wird für die p-Kanal- und die n-Kanal-Transistoren verwendet, wobei jeweils die Source- und die Drainregionen in unterschiedlichen Verarbeitungsschritten gewachsen werden, beide mit Vor-Ort-Dotierung. Dies führt dazu, daß die Source- und die Drainregionen stark dotiert sind, in einem Fall mit einem Dotiermittel vom p-Typ, im anderen Fall mit einem Dotiermittel vom n-Typ.
  • Beim Ausbilden eines PMOS-Transistors sind die Source- bzw. die Drainerweiterung (Spitze) erhöhte Source-/Drainregionen, die durch selektives Ablagern von epitaktischem Bor(B)-dotierten Silizium oder von SiGe mit Germanium-Konzentrationen von bis zu 30% ausgebildet werden. Unter den Verarbeitungsbedingungen von 100 sccm von Dichlorsilan (DCS), 20 slm H2, 750–800°C, 20 Torr, 150–200 sccm HCl, einem Diboran-Fluß (B2H6) von 150–200 sccm und einem GeH4-Fluß von 150–200 sccm wird ein stark dotierter SiGe-Film mit einer Ablagerungsrate von 20 nm/Min, einer B-Konzentration von 1E20 cm–3 und einer Germanium-Konzentration von 20% erreicht. Ein niedriger spezifischer Widerstand von 0,7–0,9 mOhm-cm, der aus der hohen B-Konzentration in dem Film herrührt, stellt den Vorteil von hoher Leitfähigkeit in den Source-/Drainspitzen-Regionen bereit und verringert dadurch Rextern. Das SiGe in den Source-/Drainregionen übt ein Stauchwirkung auf den Kanal aus, was wiederum zu verbesserter Mobilität und verbesserter Transistorleistung führt.
  • Bei einem NMOS-Transistor werden die Source-/Drainregionen mittels vor Ort mit Phosphor dotiertem Silizium ausgebildet, das selektiv unter Verarbeitungsbedingungen von 100 sccm von DCS, 25–50 sccm HCl, 200–300 sccm von 1%-Ph3 mit einer H2-Trägergasströmung von 20 slm bei 750°C und 20 Torr abgelagert wird. Eine Phosphorkonzentration von 2E20 cm–3 mit einem spezifischen Widerstand von 0,4–0,6 mOhm-cm wird in dem abgelagerten Film erreicht.
  • Nachdem die Source-/Drainregionen wie in 7 gezeigt ausgebildet sind, werden mittels gewöhnlicher Verarbeitung zusätzliche Abstandhalter 24 ausgebildet. Als Beispiel können die Abstandhalter ein Siliziumnitrid- oder Siliziumdioxid-Abstandhalter sein. Die Abstandhalter 24 sind relativ dick verglichen mit der Dicke der Abstandhalter 16, wie in 8 gezeigt ist.
  • Nun erfolgt eine Ionenimplantation, um die Source/Drainregionen 26 in dem Substrat 10 auszubilden. Wieder werden getrennte Ionenimplantationsverfahren für das Dotiermittel vom p-Typ und das Dotiermittel vom n-Typ verwendet. Die Regionen 26 können auf einen Pegel von 1020 Atomen/cm3 implantiert werden.
  • Wie in 9 gezeigt ist, wird ein gewöhnliches Silizid- oder Salicide-Verfahren („self-aligned silicide", Salicide) verwendet, um die Salicide-Schicht 28 auszubilden, und dadurch die Deckfläche der Source-/Drainregionen leitfähiger zu machen.
  • In der 10 wird ein n-Kanal-Transistor neben einem p-Kanal-Transistor abgebildet. Die Kanalregionen werden unter 12b für den n-Kanal-Transistor und unter 12c für den p-Kanal-Transistor gezeigt. Der Buchstabe „b" wird unten verwendet, um die Schichten und Bereiche für den n-Kanal-Transistor zu bezeichnen, und analog wird der Buchstabe „c" verwendet, um die Schichten und Bereiche für den p-Kanal-Transistor zu bezeichnen. Die in 10 gezeigte Struktur ist identisch mit der in 9 gezeigten, außer daß ein ILD 30 über dem Wafer ausgebildet ist. Jedes einer Mehrzahl von Dielektrika kann für das ILD verwendet werden, wie etwa Siliziumdioxid, kohlenstoffdotiertes Siliziumdioxid oder andere Low-k-Dielektrika.
  • Nun wird CMP verwendet, um eine planarisierte Oberfläche bereitzustellen, und um das Salicide von der Oberseite der Gates 14b und 14c zu entfernen. Die resultierende Struktur ist in 11 dargestellt.
  • Weiter wird eine Photoresistschicht 32 über den p-Kanal-Transistoren ausgebildet, und ein Naßätzmittel wird verwendet, um das Polysilizium von den n-Kanal-Transistoren zu entfernen. Die darunter liegende Isolierschicht wird ebenfalls entfernt, was die in 12 dargestellte Öffnung 34 ausbildet.
  • Nun wird, wie in 13 gezeigt ist, eine Isolierschicht 37b zusammen mit einer Metallschicht 38 ausgebildet, die als „n-Metall" bezeichnet wird, da sie das Metall ist, das die geeignete Austrittsarbeit für die n-Kanal-Transistoren aufweist. Das Gatedielektrikum weist im Idealfall eine hohe Dielektrizitätskonstante auf, wie etwa ein Metalloxid-Dielektrikum, zum Beispiel HfO2, ZrO2 oder andere High-k-Dielektrika, wie etwa PZT oder BST. Ein Film aus einem High-k-Dielektrikum kann durch irgendeine bekannte Technik, wie etwa durch chemische Gasphasenabscheidung (CVD), ausgebildet werden. Die Gateelektrodenschicht 38 kann durch unstrukturiertes Ablagern eines geeigneten Gateelektrodenmaterials ausgebildet werden. In einer Ausführung umfaßt ein Gateelektrodenmaterial einen Metallfilm, wie etwa Wolfram, Tantal und/oder Nitride und Legierungen daraus. Für die n-Kanal-Transistoren kann eine Austrittsarbeit im Bereich von 4,0 bis 4,6 eV verwendet werden.
  • Daraufhin wird CMP verwendet, um die Oberfläche zu planarisieren, wobei die Metallschicht 38, außerhalb des Bereichs, der vorher vom Polysiliziumgate ausgefüllt war, entfernt wird. Das resultierende Gate 38b und die darunter liegende Isolierschicht 37b sind in 14 dargestellt.
  • Ein Naßätzmittel wird verwendet, um das Polysiliziumgate, das zum p-Kanal-Transistor gehört, zu entfernen. Wieder wird die darunter liegende Isolierschicht ebenfalls entfernt, so daß eine geeignetere Isolierschicht ausgebildet werden kann. Die Öffnungen 42 der 15 entsteht, nachdem das Polysiliziumgate und die darunter liegende Isolierschicht entfernt worden sind. Ein Gatedielektrikum 37c wird auf dem freigelegten Silizium ausgebildet. Das Dielektrikum kann das selbe sein, wie das Dielektrikum 37b.
  • Eine Metallschicht 44 wird über der Struktur von 15 und dem Gatedielektrikum 37b ausgebildet. Dies wird als ein „p-Metall" in 16 gezeigt, da die Austrittsarbeit dieses Metalls für p-Kanal-Transistoren geeignet ist. Das p-Metall kann aus der gleichen Zusammensetzung sein wie das n-Metall, außer daß die Austrittsarbeit vorzugsweise zwischen 4,6 und 5,2 eV liegt.
  • Nach dem Ablagern des p-Metalls wird CMP verwendet, um die Struktur zu planarisieren, wobei die resultierende Struktur in 17 gezeigt ist. Es entsteht ein n-Kanal-Transistor mit einem Gate 37b und einer Kanalregion 12b, und analog entsteht ein p-Kanal-Transistor mit einem Gate 44c und einer Kanalregion 12c.
  • Es gibt mehrere Vorteile der Transistoren von 17 und ihrer Herstellung, verglichen mit Transistoren vom Stand der Technik. Erstens sind flache Tiefen der Spitzen-(Erweiterungs-)Übergänge erstrebenswert, um kleinere Transistorabmessungen unterstützen zu helfen. Wenn herkömmliche Techniken mit implantierten Spitzen verwendet werden, sind die minimalen Tiefen der Spitzen-Übergänge durch die notwendige Gateüberlappung beschränkt. Mit der Struktur von 17 und der beschriebenen Verarbeitungsverfahren können die Abmessung der Gateüberlappung und die Übergangstiefe besser gesteuert werden. Die Naßätzung kann beispielsweise zeitlich gesteuert werden, um das Ausmaß des Unterschneidens unter der Gatestruktur zu bestimmen.
  • Flache Tiefen der Spitzen-Übergänge ermöglichen eine Herstellung von kürzeren Gatelängen ohne den Sperrstrom zu erhöhen. Dotierung der Spitzen unter dem Gaterand ist notwendig, um einen niederohmigen Pfad zwischen der Inversionsschicht unter dem Gate und der stark dotierten Source/Drain-Spitzenregion sicherzustellen. Der niedrige Widerstand erlaubt höhere Treiberströme, die für die Schaltgeschwindigkeit der Schaltung entscheidend sind.
  • Ein Vorteil des Metallgates liegt darin, daß die Verarbeitung bei niedrigeren Temperaturen erfolgen kann. Dies gilt zusätzlich zu der besseren Leistung, die mit dem Metallgate erzielt wird, verglichen mit einem Polysiliziumgate. In dem oben beschriebenen Verarbeitungsverfahren werden niedrigere Temperaturoptionen verwendet, um die thermische Gesamtbelastung zu verringern. Dies verhindert, wie vorher erwähnt, daß das Dotiermittel aus dem Substrat in die Kanalregion diffundiert.
  • Somit wurden ein Delta-dotierter Transistor mit einem Metallgate und ein Herstellungsverfahren beschrieben.

Claims (20)

  1. Verfahren zur Fertigung von Halbleitertransistoren, welches folgendes umfaßt: Wachsen einer undotierten oder leicht dotierten Siliziumschicht auf einem stark dotierten Substrat; Ausbilden von Polysilizium-Opfergates auf der Siliziumschicht; Ätzen der Siliziumschicht und Unterschneiden der Gatestrukturen, um Siliziumkörper unter den Gatestrukturen auszubilden; Wachsen von Source- und Drainregionen, die sich in die Unterschneidungen angrenzend an die Siliziumkörper erstrecken; Entfernen der Polysiliziumgates; und Ausbilden von Metallgates an Stelle der Polysiliziumgates.
  2. Verfahren nach Anspruch 1, wobei die Verarbeitung bei ausreichend niedrigen Temperaturen ausgeführt wird, um zu verhindern, daß Dotierungsmittel aus dem Substrat die Siliziumschicht oder die Siliziumkörper wesentlich dotieren.
  3. Verfahren nach Anspruch 1, wobei das Ätzen der Siliziumschicht mit einem Naßätzmittel durchgeführt wird, welches zwischen der Siliziumschicht und dem Siliziumsubstrat diskriminiert.
  4. Verfahren nach Anspruch 2, wobei die Source- und Drainregionen selektiv gewachsene Regionen aus Silizium oder Silizium-Germanium sind.
  5. Verfahren nach Anspruch 4, wobei die Source- und Drainregionen stark dotierte Regionen sind.
  6. Verfahren nach Anspruch 1, wobei: erste Source- und Drainregionen selektiv gewachsen und stark mit einem n-Typ-Dotiermittel dotiert werden, und zweite Source- und Drainregionen selektiv gewachsen und stark mit einem p-Typ-Dotiermittel dotiert werden.
  7. Verfahren nach Anspruch 6, wobei: erste Metallgates über den ersten Source- und Drainregionen ausgebildet werden, welche eine Austrittsarbeit zwischen 4,0 und 4,6 eV aufweisen; und zweite Metallgates über den zweiten Source- und Drainregionen ausgebildet werden, welche eine Austrittsarbeit zwischen 4,6 und 5,2 eV aufweisen.
  8. Verfahren nach Anspruch 6, wobei das Ausbilden der Metallgates folgendes umfaßt: Entfernen der Polysiliziumgates über den ersten Source- und Drainregionen; Ablagern eines ersten Metalls; Abpolieren des ersten Metalls über den zweiten Source- und Drainregionen; Entfernen der Polysiliziumgates über den zweiten Source- und Drainregionen; Ablagern eines zweiten Metalls; Abpolieren des zweiten Metalls über den ersten Source- und Drainregionen.
  9. Verfahren nach Anspruch 8, wobei das erste Metall eine Austrittsarbeit zwischen 4,0 und 4,6 eV aufweist, und das zweite Metall eine Austrittsarbeit zwischen 4,6 und 5,2 eV aufweist.
  10. Verfahren nach Anspruch 1, wobei die Halbleitertransistoren komplementäre MOS-Transistoren, die Siliziumschicht eine monokristalline Schicht und das Substrat ein monokristallines Substrat ist, wobei das Ätzen der Siliziumschicht und Unterschneiden der Gatestrukturen Kanalregionen für die Transistoren ausbildet; das Wachsen von Source- und Drainregionen ein Wachsen von ersten und zweiten monokristallinen Source- und Drainregionen, die mit einem n-Typ- und einem p-Typ-Dotiermittel dotiert sind, welche sich jeweils auf gegenüberliegenden Seiten der Kanalregionen von unterhalb der Gatestrukturen erstrecken, umfaßt; und das Entfernen der Polysiliziumgates und Ausbilden von Metallgates ein Ersetzen der Gatestrukturen mit einem ersten Metall und einem zweiten Metall für die ersten bzw. zweiten Source- und Drainregionen umfaßt.
  11. Verfahren nach Anspruch 10, wobei erste Seiten-Abstandhalter auf den Gatestrukturen ausgebildet werden, bevor die Schicht geätzt wird.
  12. Verfahren nach Anspruch 11, wobei zweite Seiten-Abstandhalter auf den ersten Abstandhaltern ausgebildet werden, nachdem die ersten und zweiten Source- und Drainregionen ausgebildet sind.
  13. Verfahren nach Anspruch 12, welches das Dotieren der ersten und zweiten Source- und Drainregionen und des Substrats in Ausrichtung zu den zweiten Abstandhaltern umfaßt.
  14. Verfahren nach Anspruch 10, wobei das erste Metall eine Austrittsarbeit zwischen 4,0 und 4,6 eV aufweist, und das zweite Metall eine Austrittsarbeit zwischen 4,6 und 5,2 eV aufweist.
  15. MOS-Transistor, welcher folgendes umfaßt: ein stark dotiertes Substrat; eine undotierte oder leicht dotierte Kanalregion, die auf dem Substrat angeordnet ist; erhöhte, monokristalline Source- und Drainregionen, welche auf dem Substrat angeordnet sind, die sich auf gegenüberliegenden Seiten der Kanalregion erstrecken, und ein Metallgate, das über der Kanalregion und über zumindest einem Teil der Source- und der Drainregion angeordnet und von diesen isoliert ist.
  16. Transistor nach Anspruch 15, welcher erste Seitenwand-Abstandhalter umfaßt, die um das Metallgate herum angeordnet sind.
  17. Transistor nach Anspruch 15, welcher eine Silizidschicht auf Teilen der Source- und der Drainregion, die sich bis jenseits des Metallgates und der ersten Seitenwand-Abstandhalter erstrecken, umfaßt.
  18. Transistor nach Anspruch 15, welcher Source- und Drain-Diffusionen umfaßt, die sich in das Substrat erstrecken.
  19. Transistor nach Anspruch 15, wobei die Source- und die Drainregion Silizium oder Silizium-Germanium umfassen.
  20. Transistor nach Anspruch 15, wobei das Substrat eine Spitzen-Dotierungskonzentration von 1019 Atome/cm3 oder mehr aufweist.
DE112005002302T 2004-09-29 2005-09-29 Verfahren zur Herstellung von Metallgate-Transistoren mit epitaktischen Source- und Drainregionen und MOS-Transistor Active DE112005002302B4 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/955,669 US7332439B2 (en) 2004-09-29 2004-09-29 Metal gate transistors with epitaxial source and drain regions
US10/955,669 2004-09-29
PCT/US2005/035377 WO2006039597A2 (en) 2004-09-29 2005-09-29 Metal gate transistors with epitaxial source and drain regions

Publications (2)

Publication Number Publication Date
DE112005002302T5 DE112005002302T5 (de) 2007-09-27
DE112005002302B4 true DE112005002302B4 (de) 2009-07-23

Family

ID=35788956

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112005002302T Active DE112005002302B4 (de) 2004-09-29 2005-09-29 Verfahren zur Herstellung von Metallgate-Transistoren mit epitaktischen Source- und Drainregionen und MOS-Transistor

Country Status (6)

Country Link
US (5) US7332439B2 (de)
KR (1) KR100867781B1 (de)
CN (2) CN101027763A (de)
DE (1) DE112005002302B4 (de)
TW (1) TWI272681B (de)
WO (1) WO2006039597A2 (de)

Families Citing this family (134)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101027485B1 (ko) * 2001-02-12 2011-04-06 에이에스엠 아메리카, 인코포레이티드 반도체 박막 증착을 위한 개선된 공정
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US6909151B2 (en) 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US7268058B2 (en) * 2004-01-16 2007-09-11 Intel Corporation Tri-gate transistors and methods to fabricate same
US7154118B2 (en) * 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
WO2005116304A2 (en) * 2004-04-23 2005-12-08 Asm America, Inc. In situ doped epitaxial films
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7348284B2 (en) 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7422946B2 (en) * 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US7361958B2 (en) * 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
US7611943B2 (en) * 2004-10-20 2009-11-03 Texas Instruments Incorporated Transistors, integrated circuits, systems, and processes of manufacture with improved work function modulation
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
JP4369359B2 (ja) 2004-12-28 2009-11-18 富士通マイクロエレクトロニクス株式会社 半導体装置
US7687383B2 (en) * 2005-02-04 2010-03-30 Asm America, Inc. Methods of depositing electrically active doped crystalline Si-containing films
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US20060202266A1 (en) * 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
US7858481B2 (en) * 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) * 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) * 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7402875B2 (en) * 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US20070090408A1 (en) * 2005-09-29 2007-04-26 Amlan Majumdar Narrow-body multiple-gate FET with dominant body transistor for high performance
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
US8101485B2 (en) * 2005-12-16 2012-01-24 Intel Corporation Replacement gates to enhance transistor strain
WO2007078802A2 (en) * 2005-12-22 2007-07-12 Asm America, Inc. Epitaxial deposition of doped semiconductor materials
US20070152266A1 (en) * 2005-12-29 2007-07-05 Intel Corporation Method and structure for reducing the external resistance of a three-dimensional transistor through use of epitaxial layers
US7449373B2 (en) * 2006-03-31 2008-11-11 Intel Corporation Method of ion implanting for tri-gate devices
US7425500B2 (en) * 2006-03-31 2008-09-16 Intel Corporation Uniform silicide metal on epitaxially grown source and drain regions of three-dimensional transistors
US7422960B2 (en) 2006-05-17 2008-09-09 Micron Technology, Inc. Method of forming gate arrays on a partial SOI substrate
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
US7537994B2 (en) 2006-08-28 2009-05-26 Micron Technology, Inc. Methods of forming semiconductor devices, assemblies and constructions
US20080054361A1 (en) * 2006-08-30 2008-03-06 Infineon Technologies Ag Method and apparatus for reducing flicker noise in a semiconductor device
US7999251B2 (en) * 2006-09-11 2011-08-16 International Business Machines Corporation Nanowire MOSFET with doped epitaxial contacts for source and drain
JP5380827B2 (ja) 2006-12-11 2014-01-08 ソニー株式会社 半導体装置の製造方法
US20090170270A1 (en) * 2007-12-27 2009-07-02 Texas Instruments Incorporated Integration schemes to avoid faceted sige
US7786518B2 (en) * 2007-12-27 2010-08-31 Texas Instruments Incorporated Growth of unfaceted SiGe in MOS transistor fabrication
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
US20100078728A1 (en) * 2008-08-28 2010-04-01 Taiwan Semiconductor Manufacturing Company, Ltd. Raise s/d for gate-last ild0 gap filling
US20110079861A1 (en) * 2009-09-30 2011-04-07 Lucian Shifren Advanced Transistors with Threshold Voltage Set Dopant Structures
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
US8367528B2 (en) * 2009-11-17 2013-02-05 Asm America, Inc. Cyclical epitaxial deposition and etch
KR101634748B1 (ko) 2009-12-08 2016-07-11 삼성전자주식회사 트랜지스터의 제조방법 및 그를 이용한 집적 회로의 형성방법
US8399314B2 (en) * 2010-03-25 2013-03-19 International Business Machines Corporation p-FET with a strained nanowire channel and embedded SiGe source and drain stressors
US8530286B2 (en) 2010-04-12 2013-09-10 Suvolta, Inc. Low power semiconductor transistor structure and method of fabrication thereof
CN102222692B (zh) * 2010-04-14 2013-06-12 中国科学院微电子研究所 半导体器件及其制造方法
US8569128B2 (en) 2010-06-21 2013-10-29 Suvolta, Inc. Semiconductor structure and method of fabrication thereof with mixed metal types
US8759872B2 (en) 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
CN102376572A (zh) * 2010-08-10 2012-03-14 中芯国际集成电路制造(上海)有限公司 制作半导体器件的方法
US8377783B2 (en) 2010-09-30 2013-02-19 Suvolta, Inc. Method for reducing punch-through in a transistor device
US11469271B2 (en) * 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11508605B2 (en) * 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US8778767B2 (en) * 2010-11-18 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and fabrication methods thereof
US8404551B2 (en) 2010-12-03 2013-03-26 Suvolta, Inc. Source/drain extension control for advanced transistors
DE102011004322B4 (de) * 2011-02-17 2012-12-06 Globalfoundries Dresden Module One Llc & Co. Kg Verfahren zur Herstellung eines Halbleiterbauelements mit selbstjustierten Kontaktelementen und einer Austauschgateelektrodenstruktur
US8461875B1 (en) 2011-02-18 2013-06-11 Suvolta, Inc. Digital circuits having improved transistors, and methods therefor
US8574990B2 (en) 2011-02-24 2013-11-05 United Microelectronics Corp. Method of manufacturing semiconductor device having metal gate
US8525271B2 (en) 2011-03-03 2013-09-03 Suvolta, Inc. Semiconductor structure with improved channel stack and method for fabrication thereof
US8802524B2 (en) 2011-03-22 2014-08-12 United Microelectronics Corp. Method of manufacturing semiconductor device having metal gates
US8400219B2 (en) 2011-03-24 2013-03-19 Suvolta, Inc. Analog circuits having improved transistors, and methods therefor
US8748270B1 (en) 2011-03-30 2014-06-10 Suvolta, Inc. Process for manufacturing an improved analog transistor
US8835266B2 (en) 2011-04-13 2014-09-16 International Business Machines Corporation Method and structure for compound semiconductor contact
US8999861B1 (en) 2011-05-11 2015-04-07 Suvolta, Inc. Semiconductor structure with substitutional boron and method for fabrication thereof
US8796048B1 (en) 2011-05-11 2014-08-05 Suvolta, Inc. Monitoring and measurement of thin film layers
US8811068B1 (en) 2011-05-13 2014-08-19 Suvolta, Inc. Integrated circuit devices and methods
US8569156B1 (en) 2011-05-16 2013-10-29 Suvolta, Inc. Reducing or eliminating pre-amorphization in transistor manufacture
US8735987B1 (en) 2011-06-06 2014-05-27 Suvolta, Inc. CMOS gate stack structures and processes
US8995204B2 (en) 2011-06-23 2015-03-31 Suvolta, Inc. Circuit devices and methods having adjustable transistor body bias
CN102891175B (zh) * 2011-07-19 2016-03-16 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
CN102891177B (zh) * 2011-07-19 2016-03-02 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
CN102891178A (zh) * 2011-07-19 2013-01-23 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
US9263566B2 (en) 2011-07-19 2016-02-16 Semiconductor Manufacturing International (Beijing) Corporation Semiconductor device and manufacturing method thereof
US8629016B1 (en) 2011-07-26 2014-01-14 Suvolta, Inc. Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer
US20130032876A1 (en) 2011-08-01 2013-02-07 International Business Machines Corporation Replacement Gate ETSOI with Sharp Junction
KR101891373B1 (ko) 2011-08-05 2018-08-24 엠아이이 후지쯔 세미컨덕터 리미티드 핀 구조물을 갖는 반도체 디바이스 및 그 제조 방법
US8748986B1 (en) 2011-08-05 2014-06-10 Suvolta, Inc. Electronic device with controlled threshold voltage
US8645878B1 (en) 2011-08-23 2014-02-04 Suvolta, Inc. Porting a circuit design from a first semiconductor process to a second semiconductor process
US8614128B1 (en) 2011-08-23 2013-12-24 Suvolta, Inc. CMOS structures and processes based on selective thinning
US8713511B1 (en) 2011-09-16 2014-04-29 Suvolta, Inc. Tools and methods for yield-aware semiconductor manufacturing process target generation
US9236466B1 (en) 2011-10-07 2016-01-12 Mie Fujitsu Semiconductor Limited Analog circuits having improved insulated gate transistors, and methods therefor
US9847225B2 (en) * 2011-11-15 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing the same
US8895327B1 (en) 2011-12-09 2014-11-25 Suvolta, Inc. Tipless transistors, short-tip transistors, and methods and circuits therefor
US8819603B1 (en) 2011-12-15 2014-08-26 Suvolta, Inc. Memory circuits and methods of making and designing the same
CN108172548B (zh) 2011-12-21 2023-08-15 英特尔公司 用于形成金属氧化物半导体器件结构的鳍的方法
US8883600B1 (en) 2011-12-22 2014-11-11 Suvolta, Inc. Transistor having reduced junction leakage and methods of forming thereof
US8599623B1 (en) 2011-12-23 2013-12-03 Suvolta, Inc. Circuits and methods for measuring circuit elements in an integrated circuit device
JP2013138201A (ja) * 2011-12-23 2013-07-11 Imec 置換ゲートプロセスに従って電界効果半導体デバイスを製造する方法
CN103187290B (zh) * 2011-12-31 2015-10-21 中芯国际集成电路制造(北京)有限公司 鳍片式场效应晶体管及其制造方法
US8735258B2 (en) * 2012-01-05 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit resistor fabrication with dummy gate removal
US8970289B1 (en) 2012-01-23 2015-03-03 Suvolta, Inc. Circuits and devices for generating bi-directional body bias voltages, and methods therefor
US8877619B1 (en) 2012-01-23 2014-11-04 Suvolta, Inc. Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom
US9093550B1 (en) 2012-01-31 2015-07-28 Mie Fujitsu Semiconductor Limited Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same
US9406567B1 (en) 2012-02-28 2016-08-02 Mie Fujitsu Semiconductor Limited Method for fabricating multiple transistor devices on a substrate with varying threshold voltages
US8863064B1 (en) 2012-03-23 2014-10-14 Suvolta, Inc. SRAM cell layout structure and devices therefrom
US9299698B2 (en) 2012-06-27 2016-03-29 Mie Fujitsu Semiconductor Limited Semiconductor structure with multiple transistors having various threshold voltages
US20140004677A1 (en) * 2012-06-29 2014-01-02 GlobalFoundries, Inc. High-k Seal for Protection of Replacement Gates
CN103578987B (zh) * 2012-07-19 2016-08-24 中国科学院微电子研究所 半导体器件及其制造方法
US8637955B1 (en) 2012-08-31 2014-01-28 Suvolta, Inc. Semiconductor structure with reduced junction leakage and method of fabrication thereof
US9112057B1 (en) 2012-09-18 2015-08-18 Mie Fujitsu Semiconductor Limited Semiconductor devices with dopant migration suppression and method of fabrication thereof
US9041126B2 (en) 2012-09-21 2015-05-26 Mie Fujitsu Semiconductor Limited Deeply depleted MOS transistors having a screening layer and methods thereof
US9431068B2 (en) 2012-10-31 2016-08-30 Mie Fujitsu Semiconductor Limited Dynamic random access memory (DRAM) with low variation transistor peripheral circuits
US8816754B1 (en) 2012-11-02 2014-08-26 Suvolta, Inc. Body bias circuits and methods
US9093997B1 (en) 2012-11-15 2015-07-28 Mie Fujitsu Semiconductor Limited Slew based process and bias monitors and related methods
US9070477B1 (en) 2012-12-12 2015-06-30 Mie Fujitsu Semiconductor Limited Bit interleaved low voltage static random access memory (SRAM) and related methods
US9112484B1 (en) 2012-12-20 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit process and bias monitors and related methods
US9268885B1 (en) 2013-02-28 2016-02-23 Mie Fujitsu Semiconductor Limited Integrated circuit device methods and models with predicted device metric variations
US8994415B1 (en) 2013-03-01 2015-03-31 Suvolta, Inc. Multiple VDD clock buffer
US8988153B1 (en) 2013-03-09 2015-03-24 Suvolta, Inc. Ring oscillator with NMOS or PMOS variation insensitivity
US9299801B1 (en) 2013-03-14 2016-03-29 Mie Fujitsu Semiconductor Limited Method for fabricating a transistor device with a tuned dopant profile
US9112495B1 (en) 2013-03-15 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit device body bias circuits and methods
US9449967B1 (en) 2013-03-15 2016-09-20 Fujitsu Semiconductor Limited Transistor array structure
US9478571B1 (en) 2013-05-24 2016-10-25 Mie Fujitsu Semiconductor Limited Buried channel deeply depleted channel transistor
US9412842B2 (en) 2013-07-03 2016-08-09 Samsung Electronics Co., Ltd. Method for fabricating semiconductor device
US9263455B2 (en) 2013-07-23 2016-02-16 Micron Technology, Inc. Methods of forming an array of conductive lines and methods of forming an array of recessed access gate lines
US8976575B1 (en) 2013-08-29 2015-03-10 Suvolta, Inc. SRAM performance monitor
US9543410B2 (en) * 2014-02-14 2017-01-10 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and formation thereof
US9112032B1 (en) * 2014-06-16 2015-08-18 Globalfoundries Inc. Methods of forming replacement gate structures on semiconductor devices
US9710006B2 (en) 2014-07-25 2017-07-18 Mie Fujitsu Semiconductor Limited Power up body bias circuits and methods
US9319013B2 (en) 2014-08-19 2016-04-19 Mie Fujitsu Semiconductor Limited Operational amplifier input offset correction with transistor threshold voltage adjustment
JP6631950B2 (ja) * 2014-12-11 2020-01-15 パナソニックIpマネジメント株式会社 窒化物半導体装置および窒化物半導体装置の製造方法
US9496338B2 (en) 2015-03-17 2016-11-15 International Business Machines Corporation Wire-last gate-all-around nanowire FET
TWI695513B (zh) * 2015-03-27 2020-06-01 日商半導體能源研究所股份有限公司 半導體裝置及電子裝置
KR102290685B1 (ko) 2015-06-04 2021-08-17 삼성전자주식회사 반도체 장치
US9972513B2 (en) * 2016-03-07 2018-05-15 Shibaura Mechatronics Corporation Device and method for treating a substrate with hydrofluoric and nitric acid
JP6903446B2 (ja) * 2016-03-07 2021-07-14 芝浦メカトロニクス株式会社 基板処理装置及び基板処理方法
US9768278B1 (en) * 2016-09-06 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of Fin loss in the formation of FinFETS
US11127590B2 (en) * 2016-12-05 2021-09-21 The Regents Of The University Of California Method for ALD deposition on inert surfaces via Al2O3 nanoparticles
US10714598B2 (en) * 2017-06-30 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor device
DE102017126544B4 (de) 2017-06-30 2023-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zur herstellung von halbleitervorrichtungen
CN108231594B (zh) * 2017-12-21 2020-10-02 上海集成电路研发中心有限公司 一种FinFET器件的制作方法
JP2021192396A (ja) * 2018-09-14 2021-12-16 キオクシア株式会社 集積回路装置及び集積回路装置の製造方法
US11165032B2 (en) * 2019-09-05 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor using carbon nanotubes
CN110767804B (zh) * 2019-11-19 2020-11-06 北京元芯碳基集成电路研究院 一种碳纳米管器件及其制造方法
WO2023140840A1 (en) * 2022-01-20 2023-07-27 Applied Materials, Inc. Methods for near surface work function engineering

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6777761B2 (en) * 2002-08-06 2004-08-17 International Business Machines Corporation Semiconductor chip using both polysilicon and metal gate devices
WO2005041288A1 (en) * 2003-10-24 2005-05-06 Intel Corporation Epitaxially deposited source/drain

Family Cites Families (292)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4198250A (en) * 1979-02-05 1980-04-15 Intel Corporation Shadow masking process for forming source and drain regions for field-effect transistors and like regions
JPS58201363A (ja) * 1982-05-20 1983-11-24 Sanyo Electric Co Ltd ゲ−ト電極形成方法
GB2156149A (en) 1984-03-14 1985-10-02 Philips Electronic Associated Dielectrically-isolated integrated circuit manufacture
US4487652A (en) 1984-03-30 1984-12-11 Motorola, Inc. Slope etch of polyimide
US5514885A (en) * 1986-10-09 1996-05-07 Myrick; James J. SOI methods and apparatus
US4818715A (en) * 1987-07-09 1989-04-04 Industrial Technology Research Institute Method of fabricating a LDDFET with self-aligned silicide
US4907048A (en) * 1987-11-23 1990-03-06 Xerox Corporation Double implanted LDD transistor self-aligned with gate
US4905063A (en) * 1988-06-21 1990-02-27 American Telephone And Telegraph Company, At&T Bell Laboratories Floating gate memories
JPH0214578A (ja) * 1988-07-01 1990-01-18 Fujitsu Ltd 半導体装置
US4994873A (en) * 1988-10-17 1991-02-19 Motorola, Inc. Local interconnect for stacked polysilicon device
US5346834A (en) 1988-11-21 1994-09-13 Hitachi, Ltd. Method for manufacturing a semiconductor device and a semiconductor memory device
US4906589A (en) * 1989-02-06 1990-03-06 Industrial Technology Research Institute Inverse-T LDDFET with self-aligned silicide
KR930003790B1 (ko) * 1990-07-02 1993-05-10 삼성전자 주식회사 반도체 장치의 캐패시터용 유전체
US5278102A (en) * 1990-08-18 1994-01-11 Fujitsu Limited SOI device and a fabrication process thereof
JP3061406B2 (ja) * 1990-09-28 2000-07-10 株式会社東芝 半導体装置
JP3202223B2 (ja) 1990-11-27 2001-08-27 日本電気株式会社 トランジスタの製造方法
US5521859A (en) * 1991-03-20 1996-05-28 Fujitsu Limited Semiconductor memory device having thin film transistor and method of producing the same
JPH05152293A (ja) * 1991-04-30 1993-06-18 Sgs Thomson Microelectron Inc 段差付き壁相互接続体及びゲートの製造方法
US5292670A (en) 1991-06-10 1994-03-08 Texas Instruments Incorporated Sidewall doping technique for SOI transistors
US5179037A (en) * 1991-12-24 1993-01-12 Texas Instruments Incorporated Integration of lateral and vertical quantum well transistors in the same epitaxial stack
US5391506A (en) * 1992-01-31 1995-02-21 Kawasaki Steel Corporation Manufacturing method for semiconductor devices with source/drain formed in substrate projection.
JPH05243572A (ja) * 1992-02-27 1993-09-21 Fujitsu Ltd 半導体装置
US5405454A (en) 1992-03-19 1995-04-11 Matsushita Electric Industrial Co., Ltd. Electrically insulated silicon structure and producing method therefor
JP2572003B2 (ja) 1992-03-30 1997-01-16 三星電子株式会社 三次元マルチチャンネル構造を有する薄膜トランジスタの製造方法
JPH0793441B2 (ja) 1992-04-24 1995-10-09 ヒュンダイ エレクトロニクス インダストリーズ カンパニー リミテッド 薄膜トランジスタ及びその製造方法
KR960002088B1 (ko) * 1993-02-17 1996-02-10 삼성전자주식회사 에스오아이(SOI : silicon on insulator) 구조의 반도체 장치 제조방법
JPH06310547A (ja) * 1993-02-25 1994-11-04 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH0750421A (ja) 1993-05-06 1995-02-21 Siemens Ag Mos形電界効果トランジスタ
US5739544A (en) * 1993-05-26 1998-04-14 Matsushita Electric Industrial Co., Ltd. Quantization functional device utilizing a resonance tunneling effect and method for producing the same
US6730549B1 (en) * 1993-06-25 2004-05-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for its preparation
JPH0750410A (ja) * 1993-08-06 1995-02-21 Hitachi Ltd 半導体結晶積層体及びその形成方法並びに半導体装置
JP3460863B2 (ja) 1993-09-17 2003-10-27 三菱電機株式会社 半導体装置の製造方法
US5883564A (en) * 1994-04-18 1999-03-16 General Motors Corporation Magnetic field sensor having high mobility thin indium antimonide active layer on thin aluminum indium antimonide buffer layer
JP3317582B2 (ja) * 1994-06-01 2002-08-26 菱電セミコンダクタシステムエンジニアリング株式会社 微細パターンの形成方法
JP3361922B2 (ja) 1994-09-13 2003-01-07 株式会社東芝 半導体装置
JP3378414B2 (ja) 1994-09-14 2003-02-17 株式会社東芝 半導体装置
US5602049A (en) 1994-10-04 1997-02-11 United Microelectronics Corporation Method of fabricating a buried structure SRAM cell
JPH08125152A (ja) * 1994-10-28 1996-05-17 Canon Inc 半導体装置、それを用いた相関演算装置、ad変換器、da変換器、信号処理システム
US5728594A (en) * 1994-11-02 1998-03-17 Texas Instruments Incorporated Method of making a multiple transistor integrated circuit with thick copper interconnect
GB2295488B (en) 1994-11-24 1996-11-20 Toshiba Cambridge Res Center Semiconductor device
US5716879A (en) * 1994-12-15 1998-02-10 Goldstar Electron Company, Ltd. Method of making a thin film transistor
US5710450A (en) * 1994-12-23 1998-01-20 Intel Corporation Transistor with ultra shallow tip and method of fabrication
JPH08204191A (ja) 1995-01-20 1996-08-09 Sony Corp 電界効果トランジスタ及びその製造方法
JP3303601B2 (ja) 1995-05-19 2002-07-22 日産自動車株式会社 溝型半導体装置
KR0165398B1 (ko) * 1995-05-26 1998-12-15 윤종용 버티칼 트랜지스터의 제조방법
US5627097A (en) * 1995-07-03 1997-05-06 Motorola, Inc. Method for making CMOS device having reduced parasitic capacitance
US5658806A (en) 1995-10-26 1997-08-19 National Science Council Method for fabricating thin-film transistor with bottom-gate or dual-gate configuration
US5814895A (en) 1995-12-22 1998-09-29 Sony Corporation Static random access memory having transistor elements formed on side walls of a trench in a semiconductor substrate
KR100205442B1 (ko) 1995-12-26 1999-07-01 구본준 박막트랜지스터 및 그의 제조방법
US5595919A (en) * 1996-02-20 1997-01-21 Chartered Semiconductor Manufacturing Pte Ltd. Method of making self-aligned halo process for reducing junction capacitance
JPH09293793A (ja) * 1996-04-26 1997-11-11 Mitsubishi Electric Corp 薄膜トランジスタを有する半導体装置およびその製造方法
JP3710880B2 (ja) * 1996-06-28 2005-10-26 株式会社東芝 不揮発性半導体記憶装置
TW556263B (en) * 1996-07-11 2003-10-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
US5817560A (en) * 1996-09-12 1998-10-06 Advanced Micro Devices, Inc. Ultra short trench transistors and process for making same
US6399970B2 (en) * 1996-09-17 2002-06-04 Matsushita Electric Industrial Co., Ltd. FET having a Si/SiGeC heterojunction channel
US6163053A (en) 1996-11-06 2000-12-19 Ricoh Company, Ltd. Semiconductor device having opposite-polarity region under channel
US5827769A (en) 1996-11-20 1998-10-27 Intel Corporation Method for fabricating a transistor with increased hot carrier resistance by nitridizing and annealing the sidewall oxide of the gate electrode
JPH10150185A (ja) * 1996-11-20 1998-06-02 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5908313A (en) * 1996-12-31 1999-06-01 Intel Corporation Method of forming a transistor
JP4086926B2 (ja) 1997-01-29 2008-05-14 富士通株式会社 半導体装置及びその製造方法
US5929526A (en) * 1997-06-05 1999-07-27 Micron Technology, Inc. Removal of metal cusp for improved contact fill
JPH118390A (ja) 1997-06-18 1999-01-12 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6251763B1 (en) * 1997-06-30 2001-06-26 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
US6054355A (en) * 1997-06-30 2000-04-25 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device which includes forming a dummy gate
JPH1140811A (ja) * 1997-07-22 1999-02-12 Hitachi Ltd 半導体装置およびその製造方法
US5952701A (en) 1997-08-18 1999-09-14 National Semiconductor Corporation Design and fabrication of semiconductor structure having complementary channel-junction insulated-gate field-effect transistors whose gate electrodes have work functions close to mid-gap semiconductor value
US6232233B1 (en) * 1997-09-30 2001-05-15 Siemens Aktiengesellschaft Methods for performing planarization and recess etches and apparatus therefor
US6066869A (en) * 1997-10-06 2000-05-23 Micron Technology, Inc. Circuit and method for a folded bit line memory cell with vertical transistor and trench capacitor
US5976767A (en) 1997-10-09 1999-11-02 Micron Technology, Inc. Ammonium hydroxide etch of photoresist masked silicon
US5856225A (en) * 1997-11-24 1999-01-05 Chartered Semiconductor Manufacturing Ltd Creation of a self-aligned, ion implanted channel region, after source and drain formation
US6120846A (en) 1997-12-23 2000-09-19 Advanced Technology Materials, Inc. Method for the selective deposition of bismuth based ferroelectric thin films by chemical vapor deposition
US5888309A (en) * 1997-12-29 1999-03-30 Taiwan Semiconductor Manufacturing Company, Ltd. Lateral etch inhibited multiple for forming a via through a microelectronics layer susceptible to etching within a fluorine containing plasma followed by an oxygen containing plasma
US6117741A (en) 1998-01-09 2000-09-12 Texas Instruments Incorporated Method of forming a transistor having an improved sidewall gate structure
US6294416B1 (en) 1998-01-23 2001-09-25 Texas Instruments-Acer Incorporated Method of fabricating CMOS transistors with self-aligned planarization twin-well by using fewer mask counts
US6097065A (en) * 1998-03-30 2000-08-01 Micron Technology, Inc. Circuits and methods for dual-gated transistors
US6087208A (en) 1998-03-31 2000-07-11 Advanced Micro Devices, Inc. Method for increasing gate capacitance by using both high and low dielectric gate material
US6215190B1 (en) 1998-05-12 2001-04-10 International Business Machines Corporation Borderless contact to diffusion with respect to gate conductor and methods for fabricating
US6232641B1 (en) * 1998-05-29 2001-05-15 Kabushiki Kaisha Toshiba Semiconductor apparatus having elevated source and drain structure and manufacturing method therefor
US20010040907A1 (en) 1998-06-12 2001-11-15 Utpal Kumar Chakrabarti Optical device including carbon-doped contact layers
US6165880A (en) 1998-06-15 2000-12-26 Taiwan Semiconductor Manufacturing Company Double spacer technology for making self-aligned contacts (SAC) on semiconductor integrated circuits
US6696366B1 (en) * 1998-08-17 2004-02-24 Lam Research Corporation Technique for etching a low capacitance dielectric layer
US6153485A (en) 1998-11-09 2000-11-28 Chartered Semiconductor Manufacturing Ltd. Salicide formation on narrow poly lines by pulling back of spacer
US6200865B1 (en) * 1998-12-04 2001-03-13 Advanced Micro Devices, Inc. Use of sacrificial dielectric structure to form semiconductor device with a self-aligned threshold adjust and overlying low-resistance gate
US6362111B1 (en) * 1998-12-09 2002-03-26 Texas Instruments Incorporated Tunable gate linewidth reduction process
TW449919B (en) * 1998-12-18 2001-08-11 Koninkl Philips Electronics Nv A method of manufacturing a semiconductor device
US6380558B1 (en) 1998-12-29 2002-04-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
US6174820B1 (en) * 1999-02-16 2001-01-16 Sandia Corporation Use of silicon oxynitride as a sacrificial material for microelectromechanical devices
US6093621A (en) 1999-04-05 2000-07-25 Vanguard International Semiconductor Corp. Method of forming shallow trench isolation
US7045468B2 (en) * 1999-04-09 2006-05-16 Intel Corporation Isolated junction structure and method of manufacture
US6459123B1 (en) 1999-04-30 2002-10-01 Infineon Technologies Richmond, Lp Double gated transistor
DE60001601T2 (de) * 1999-06-18 2003-12-18 Lucent Technologies Inc Fertigungsverfahren zur Herstellung eines CMOS integrieten Schaltkreises mit vertikalen Transistoren
JP2001015704A (ja) 1999-06-29 2001-01-19 Hitachi Ltd 半導体集積回路
US6218309B1 (en) * 1999-06-30 2001-04-17 Lam Research Corporation Method of achieving top rounding and uniform etch depths while etching shallow trench isolation features
US6171910B1 (en) 1999-07-21 2001-01-09 Motorola Inc. Method for forming a semiconductor device
TW432594B (en) 1999-07-31 2001-05-01 Taiwan Semiconductor Mfg Manufacturing method for shallow trench isolation
FR2799305B1 (fr) 1999-10-05 2004-06-18 St Microelectronics Sa Procede de fabrication d'un dispositif semi-conducteur a grille enveloppante et dispositif obtenu
US6252284B1 (en) * 1999-12-09 2001-06-26 International Business Machines Corporation Planarized silicon fin device
US6303479B1 (en) * 1999-12-16 2001-10-16 Spinnaker Semiconductor, Inc. Method of manufacturing a short-channel FET with Schottky-barrier source and drain contacts
JP4194237B2 (ja) 1999-12-28 2008-12-10 株式会社リコー 電界効果トランジスタを用いた電圧発生回路及び基準電圧源回路
US6214679B1 (en) * 1999-12-30 2001-04-10 Intel Corporation Cobalt salicidation method on a silicon germanium film
CN100346926C (zh) * 2000-02-23 2007-11-07 信越半导体株式会社 晶片的周面倒角部分的抛光方法
US6483156B1 (en) 2000-03-16 2002-11-19 International Business Machines Corporation Double planar gated SOI MOSFET structure
FR2806832B1 (fr) 2000-03-22 2002-10-25 Commissariat Energie Atomique Transistor mos a source et drain metalliques, et procede de fabrication d'un tel transistor
FR2810161B1 (fr) * 2000-06-09 2005-03-11 Commissariat Energie Atomique Memoire electronique a architecture damascene et procede de realisation d'une telle memoire
US6526996B1 (en) * 2000-06-12 2003-03-04 Promos Technologies, Inc. Dry clean method instead of traditional wet clean after metal etch
US6391782B1 (en) * 2000-06-20 2002-05-21 Advanced Micro Devices, Inc. Process for forming multiple active lines and gate-all-around MOSFET
KR100545706B1 (ko) 2000-06-28 2006-01-24 주식회사 하이닉스반도체 반도체 소자 제조방법
JP4112358B2 (ja) 2000-07-04 2008-07-02 インフィネオン テクノロジーズ アクチエンゲゼルシャフト 電界効果トランジスタ
US20020011612A1 (en) * 2000-07-31 2002-01-31 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
JP2002047034A (ja) * 2000-07-31 2002-02-12 Shinetsu Quartz Prod Co Ltd プラズマを利用したプロセス装置用の石英ガラス治具
US6403981B1 (en) * 2000-08-07 2002-06-11 Advanced Micro Devices, Inc. Double gate transistor having a silicon/germanium channel region
US6358800B1 (en) * 2000-09-18 2002-03-19 Vanguard International Semiconductor Corporation Method of forming a MOSFET with a recessed-gate having a channel length beyond photolithography limit
JP2002100762A (ja) * 2000-09-22 2002-04-05 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP4044276B2 (ja) * 2000-09-28 2008-02-06 株式会社東芝 半導体装置及びその製造方法
US6562665B1 (en) * 2000-10-16 2003-05-13 Advanced Micro Devices, Inc. Fabrication of a field effect transistor with a recess in a semiconductor pillar in SOI technology
US7163864B1 (en) 2000-10-18 2007-01-16 International Business Machines Corporation Method of fabricating semiconductor side wall fin
US6413802B1 (en) 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
US6396108B1 (en) * 2000-11-13 2002-05-28 Advanced Micro Devices, Inc. Self-aligned double gate silicon-on-insulator (SOI) device
US6472258B1 (en) 2000-11-13 2002-10-29 International Business Machines Corporation Double gate trench transistor
US6716684B1 (en) * 2000-11-13 2004-04-06 Advanced Micro Devices, Inc. Method of making a self-aligned triple gate silicon-on-insulator device
CN1449585A (zh) 2000-11-22 2003-10-15 株式会社日立制作所 半导体器件及其制造方法
US6552401B1 (en) 2000-11-27 2003-04-22 Micron Technology Use of gate electrode workfunction to improve DRAM refresh
US6413877B1 (en) 2000-12-22 2002-07-02 Lam Research Corporation Method of preventing damage to organo-silicate-glass materials during resist stripping
JP2002198368A (ja) 2000-12-26 2002-07-12 Nec Corp 半導体装置の製造方法
US6537901B2 (en) * 2000-12-29 2003-03-25 Hynix Semiconductor Inc. Method of manufacturing a transistor in a semiconductor device
US6359311B1 (en) * 2001-01-17 2002-03-19 Taiwan Semiconductor Manufacturing Co., Ltd. Quasi-surrounding gate and a method of fabricating a silicon-on-insulator semiconductor device with the same
US6524920B1 (en) * 2001-02-09 2003-02-25 Advanced Micro Devices, Inc. Low temperature process for a transistor with elevated source and drain
US6475890B1 (en) 2001-02-12 2002-11-05 Advanced Micro Devices, Inc. Fabrication of a field effect transistor with an upside down T-shaped semiconductor pillar in SOI technology
US6475869B1 (en) 2001-02-26 2002-11-05 Advanced Micro Devices, Inc. Method of forming a double gate transistor having an epitaxial silicon/germanium channel region
FR2822293B1 (fr) 2001-03-13 2007-03-23 Nat Inst Of Advanced Ind Scien Transistor a effet de champ et double grille, circuit integre comportant ce transistor, et procede de fabrication de ce dernier
US6444513B1 (en) * 2001-03-19 2002-09-03 Advanced Micro Devices, Inc. Metal gate stack with etch stop layer having implanted metal species
US6787402B1 (en) 2001-04-27 2004-09-07 Advanced Micro Devices, Inc. Double-gate vertical MOSFET transistor and fabrication method
US6902947B2 (en) * 2001-05-07 2005-06-07 Applied Materials, Inc. Integrated method for release and passivation of MEMS structures
SG112804A1 (en) 2001-05-10 2005-07-28 Inst Of Microelectronics Sloped trench etching process
KR100363332B1 (en) * 2001-05-23 2002-12-05 Samsung Electronics Co Ltd Method for forming semiconductor device having gate all-around type transistor
US6635923B2 (en) * 2001-05-24 2003-10-21 International Business Machines Corporation Damascene double-gate MOSFET with vertical channel regions
US6506692B2 (en) * 2001-05-30 2003-01-14 Intel Corporation Method of making a semiconductor device using a silicon carbide hard mask
US6952040B2 (en) * 2001-06-29 2005-10-04 Intel Corporation Transistor structure and method of fabrication
JP2003017508A (ja) 2001-07-05 2003-01-17 Nec Corp 電界効果トランジスタ
US6534807B2 (en) * 2001-08-13 2003-03-18 International Business Machines Corporation Local interconnect junction on insulator (JOI) structure
US6764965B2 (en) * 2001-08-17 2004-07-20 United Microelectronics Corp. Method for improving the coating capability of low-k dielectric layer
US6689650B2 (en) * 2001-09-27 2004-02-10 International Business Machines Corporation Fin field effect transistor with self-aligned gate
US6492212B1 (en) * 2001-10-05 2002-12-10 International Business Machines Corporation Variable threshold voltage double gated transistors and method of fabrication
JP2003142484A (ja) * 2001-10-31 2003-05-16 Mitsubishi Electric Corp 半導体装置の製造方法
US20030085194A1 (en) * 2001-11-07 2003-05-08 Hopkins Dean A. Method for fabricating close spaced mirror arrays
US6509282B1 (en) * 2001-11-26 2003-01-21 Advanced Micro Devices, Inc. Silicon-starved PECVD method for metal gate electrode dielectric spacer
US7385262B2 (en) * 2001-11-27 2008-06-10 The Board Of Trustees Of The Leland Stanford Junior University Band-structure modulation of nano-structures in an electric field
US6657259B2 (en) 2001-12-04 2003-12-02 International Business Machines Corporation Multiple-plane FinFET CMOS
US6967351B2 (en) 2001-12-04 2005-11-22 International Business Machines Corporation Finfet SRAM cell using low mobility plane for cell stability and method for forming
US6610576B2 (en) 2001-12-13 2003-08-26 International Business Machines Corporation Method for forming asymmetric dual gate transistor
US6583469B1 (en) * 2002-01-28 2003-06-24 International Business Machines Corporation Self-aligned dog-bone structure for FinFET applications and methods to fabricate the same
KR100442089B1 (ko) 2002-01-29 2004-07-27 삼성전자주식회사 노치된 게이트 전극을 갖는 모스 트랜지스터의 제조방법
KR100458288B1 (ko) 2002-01-30 2004-11-26 한국과학기술원 이중-게이트 FinFET 소자 및 그 제조방법
US20030151077A1 (en) 2002-02-13 2003-08-14 Leo Mathew Method of forming a vertical double gate semiconductor device and structure thereof
JP3782021B2 (ja) 2002-02-22 2006-06-07 株式会社東芝 半導体装置、半導体装置の製造方法、半導体基板の製造方法
US6635909B2 (en) * 2002-03-19 2003-10-21 International Business Machines Corporation Strained fin FETs structure and method
US6605498B1 (en) 2002-03-29 2003-08-12 Intel Corporation Semiconductor transistor having a backfilled channel material
FR2838238B1 (fr) 2002-04-08 2005-04-15 St Microelectronics Sa Dispositif semiconducteur a grille enveloppante encapsule dans un milieu isolant
US6713396B2 (en) * 2002-04-29 2004-03-30 Hewlett-Packard Development Company, L.P. Method of fabricating high density sub-lithographic features on a substrate
US6537885B1 (en) * 2002-05-09 2003-03-25 Infineon Technologies Ag Transistor and method of manufacturing a transistor having a shallow junction formation using a two step EPI layer
KR100410574B1 (ko) * 2002-05-18 2003-12-18 주식회사 하이닉스반도체 데카보렌 도핑에 의한 초박형 에피채널을 갖는반도체소자의 제조 방법
US6642090B1 (en) 2002-06-03 2003-11-04 International Business Machines Corporation Fin FET devices from bulk semiconductor and method for forming
US7074623B2 (en) 2002-06-07 2006-07-11 Amberwave Systems Corporation Methods of forming strained-semiconductor-on-insulator finFET device structures
US7078284B2 (en) * 2002-06-20 2006-07-18 Micron Technology, Inc. Method for forming a notched gate
US6680240B1 (en) * 2002-06-25 2004-01-20 Advanced Micro Devices, Inc. Silicon-on-insulator device with strained device film and method for making the same with partial replacement of isolation oxide
US7105891B2 (en) 2002-07-15 2006-09-12 Texas Instruments Incorporated Gate structure and method
US6974729B2 (en) * 2002-07-16 2005-12-13 Interuniversitair Microelektronica Centrum (Imec) Integrated semiconductor fin device and a method for manufacturing such device
US6705571B2 (en) * 2002-07-22 2004-03-16 Northrop Grumman Corporation System and method for loading stores on an aircraft
KR100477543B1 (ko) * 2002-07-26 2005-03-18 동부아남반도체 주식회사 단채널 트랜지스터 형성방법
US6919238B2 (en) 2002-07-29 2005-07-19 Intel Corporation Silicon on insulator (SOI) transistor and methods of fabrication
US6921702B2 (en) 2002-07-30 2005-07-26 Micron Technology Inc. Atomic layer deposited nanolaminates of HfO2/ZrO2 films as gate dielectrics
EP1387395B1 (de) * 2002-07-31 2016-11-23 Micron Technology, Inc. Verfahren zur Herstellung von integrierten Halbleiterschaltungsstrukturen
JP2004071996A (ja) * 2002-08-09 2004-03-04 Hitachi Ltd 半導体集積回路装置の製造方法
US6833556B2 (en) 2002-08-12 2004-12-21 Acorn Technologies, Inc. Insulated gate field effect transistor having passivated schottky barriers to the channel
US6984585B2 (en) * 2002-08-12 2006-01-10 Applied Materials Inc Method for removal of residue from a magneto-resistive random access memory (MRAM) film stack using a sacrificial mask layer
US7358121B2 (en) * 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
US7163851B2 (en) * 2002-08-26 2007-01-16 International Business Machines Corporation Concurrent Fin-FET and thick-body device fabrication
US6812527B2 (en) * 2002-09-05 2004-11-02 International Business Machines Corporation Method to control device threshold of SOI MOSFET's
US6770516B2 (en) 2002-09-05 2004-08-03 Taiwan Semiconductor Manufacturing Company Method of forming an N channel and P channel FINFET device on the same semiconductor substrate
US6794313B1 (en) 2002-09-20 2004-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. Oxidation process to improve polysilicon sidewall roughness
CN1189923C (zh) 2002-09-27 2005-02-16 上海华虹(集团)有限公司 一种高介电栅介质结构及其制备方法
JP3556651B2 (ja) * 2002-09-27 2004-08-18 沖電気工業株式会社 半導体装置の製造方法
US6800910B2 (en) 2002-09-30 2004-10-05 Advanced Micro Devices, Inc. FinFET device incorporating strained silicon in the channel region
KR100481209B1 (ko) * 2002-10-01 2005-04-08 삼성전자주식회사 다중 채널을 갖는 모스 트랜지스터 및 그 제조방법
US6706571B1 (en) * 2002-10-22 2004-03-16 Advanced Micro Devices, Inc. Method for forming multiple structures in a semiconductor device
US6833588B2 (en) 2002-10-22 2004-12-21 Advanced Micro Devices, Inc. Semiconductor device having a U-shaped gate structure
US6706581B1 (en) * 2002-10-29 2004-03-16 Taiwan Semiconductor Manufacturing Company Dual gate dielectric scheme: SiON for high performance devices and high k for low power devices
DE10250902B4 (de) * 2002-10-31 2009-06-18 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Entfernung von Strukturelementen unter Verwendung eines verbesserten Abtragungsprozess bei der Herstellung eines Halbleiterbauteils
US6611029B1 (en) 2002-11-08 2003-08-26 Advanced Micro Devices, Inc. Double gate semiconductor device having separate gates
US6787439B2 (en) 2002-11-08 2004-09-07 Advanced Micro Devices, Inc. Method using planarizing gate material to improve gate critical dimension in semiconductor devices
US6709982B1 (en) * 2002-11-26 2004-03-23 Advanced Micro Devices, Inc. Double spacer FinFET formation
US6855990B2 (en) * 2002-11-26 2005-02-15 Taiwan Semiconductor Manufacturing Co., Ltd Strained-channel multiple-gate transistor
US6821834B2 (en) 2002-12-04 2004-11-23 Yoshiyuki Ando Ion implantation methods and transistor cell layout for fin type transistors
US6686231B1 (en) * 2002-12-06 2004-02-03 Advanced Micro Devices, Inc. Damascene gate process with sacrificial oxide in semiconductor devices
US6645797B1 (en) 2002-12-06 2003-11-11 Advanced Micro Devices, Inc. Method for forming fins in a FinFET device using sacrificial carbon layer
KR100487922B1 (ko) * 2002-12-06 2005-05-06 주식회사 하이닉스반도체 반도체소자의 트랜지스터 및 그 형성방법
US6869868B2 (en) 2002-12-13 2005-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a MOSFET device with metal containing gate structures
US6794718B2 (en) 2002-12-19 2004-09-21 International Business Machines Corporation High mobility crystalline planes in double-gate CMOS technology
DE60236375D1 (de) 2002-12-20 2010-06-24 Ibm Integrierte anitfuse-struktur für finfet- und cmos-vorrichtungen
KR100486609B1 (ko) * 2002-12-30 2005-05-03 주식회사 하이닉스반도체 이중 도핑구조의 초박형 에피채널 피모스트랜지스터 및그의 제조 방법
US6780694B2 (en) 2003-01-08 2004-08-24 International Business Machines Corporation MOS transistor
US6762483B1 (en) 2003-01-23 2004-07-13 Advanced Micro Devices, Inc. Narrow fin FinFET
US6803631B2 (en) * 2003-01-23 2004-10-12 Advanced Micro Devices, Inc. Strained channel finfet
US6885055B2 (en) * 2003-02-04 2005-04-26 Lee Jong-Ho Double-gate FinFET device and fabricating method thereof
US7304336B2 (en) 2003-02-13 2007-12-04 Massachusetts Institute Of Technology FinFET structure and method to make the same
US6746900B1 (en) * 2003-02-19 2004-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a semiconductor device having high-K gate dielectric material
US6855606B2 (en) * 2003-02-20 2005-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor nano-rod devices
US6787854B1 (en) 2003-03-12 2004-09-07 Advanced Micro Devices, Inc. Method for forming a fin in a finFET device
US6800885B1 (en) 2003-03-12 2004-10-05 Advance Micro Devices, Inc. Asymmetrical double gate or all-around gate MOSFET devices and methods for making same
US6716690B1 (en) * 2003-03-12 2004-04-06 Advanced Micro Devices, Inc. Uniformly doped source/drain junction in a double-gate MOSFET
JP4563652B2 (ja) * 2003-03-13 2010-10-13 シャープ株式会社 メモリ機能体および微粒子形成方法並びにメモリ素子、半導体装置および電子機器
US6844238B2 (en) * 2003-03-26 2005-01-18 Taiwan Semiconductor Manufacturing Co., Ltd Multiple-gate transistors with improved gate control
US20040191980A1 (en) 2003-03-27 2004-09-30 Rafael Rios Multi-corner FET for better immunity from short channel effects
US6790733B1 (en) 2003-03-28 2004-09-14 International Business Machines Corporation Preserving TEOS hard mask using COR for raised source-drain including removable/disposable spacer
US6764884B1 (en) 2003-04-03 2004-07-20 Advanced Micro Devices, Inc. Method for forming a gate in a FinFET device and thinning a fin in a channel region of the FinFET device
TWI231994B (en) 2003-04-04 2005-05-01 Univ Nat Taiwan Strained Si FinFET
US7442415B2 (en) 2003-04-11 2008-10-28 Sharp Laboratories Of America, Inc. Modulated temperature method of atomic layer deposition (ALD) of high dielectric constant films
US6888179B2 (en) * 2003-04-17 2005-05-03 Bae Systems Information And Electronic Systems Integration Inc GaAs substrate with Sb buffering for high in devices
TW200506093A (en) 2003-04-21 2005-02-16 Aviza Tech Inc System and method for forming multi-component films
JPWO2004097943A1 (ja) * 2003-04-28 2006-07-13 松下電器産業株式会社 半導体装置とその製造方法
US7074656B2 (en) 2003-04-29 2006-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Doping of semiconductor fin devices
US6867433B2 (en) * 2003-04-30 2005-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator chip incorporating strained-channel partially-depleted, fully-depleted, and multiple-gate transistors
JP3976703B2 (ja) 2003-04-30 2007-09-19 エルピーダメモリ株式会社 半導体装置の製造方法
US6838322B2 (en) * 2003-05-01 2005-01-04 Freescale Semiconductor, Inc. Method for forming a double-gated semiconductor device
US6909147B2 (en) 2003-05-05 2005-06-21 International Business Machines Corporation Multi-height FinFETS
US7045401B2 (en) * 2003-06-23 2006-05-16 Sharp Laboratories Of America, Inc. Strained silicon finFET device
US20040262683A1 (en) 2003-06-27 2004-12-30 Bohr Mark T. PMOS transistor strain optimization with raised junction regions
US6909151B2 (en) 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US6960517B2 (en) 2003-06-30 2005-11-01 Intel Corporation N-gate transistor
US6921982B2 (en) 2003-07-21 2005-07-26 International Business Machines Corporation FET channel having a strained lattice structure along multiple surfaces
KR100487566B1 (ko) * 2003-07-23 2005-05-03 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 형성 방법
KR100487567B1 (ko) 2003-07-24 2005-05-03 삼성전자주식회사 핀 전계효과 트랜지스터 형성 방법
EP1519420A2 (de) * 2003-09-25 2005-03-30 Interuniversitaire Microelectronica Centrum vzw ( IMEC) Halbleiterbauelement mit mehrfachem Gate und diesbezügliches Herstellungsverfahren
US7301206B2 (en) * 2003-08-01 2007-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors
US6835618B1 (en) 2003-08-05 2004-12-28 Advanced Micro Devices, Inc. Epitaxially grown fin for FinFET
US6787406B1 (en) 2003-08-12 2004-09-07 Advanced Micro Devices, Inc. Systems and methods for forming dense n-channel and p-channel fins using shadow implanting
US7172943B2 (en) * 2003-08-13 2007-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-gate transistors formed on bulk substrates
KR100496891B1 (ko) 2003-08-14 2005-06-23 삼성전자주식회사 핀 전계효과 트랜지스터를 위한 실리콘 핀 및 그 제조 방법
US7355253B2 (en) * 2003-08-22 2008-04-08 International Business Machines Corporation Strained-channel Fin field effect transistor (FET) with a uniform channel thickness and separate gates
US6998301B1 (en) * 2003-09-03 2006-02-14 Advanced Micro Devices, Inc. Method for forming a tri-gate MOSFET
US7170126B2 (en) * 2003-09-16 2007-01-30 International Business Machines Corporation Structure of vertical strained silicon devices
US7242041B2 (en) * 2003-09-22 2007-07-10 Lucent Technologies Inc. Field-effect transistors with weakly coupled layered inorganic semiconductors
US6970373B2 (en) 2003-10-02 2005-11-29 Intel Corporation Method and apparatus for improving stability of a 6T CMOS SRAM cell
EP1683193A1 (de) * 2003-10-22 2006-07-26 Spinnaker Semiconductor, Inc. Dynamisches schottky-barrieren-mosfet-bauelement und herstellungsverfahren
US7138320B2 (en) 2003-10-31 2006-11-21 Advanced Micro Devices, Inc. Advanced technique for forming a transistor having raised drain and source regions
US6867460B1 (en) * 2003-11-05 2005-03-15 International Business Machines Corporation FinFET SRAM cell with chevron FinFET logic
US6831310B1 (en) 2003-11-10 2004-12-14 Freescale Semiconductor, Inc. Integrated circuit having multiple memory types and method of formation
US6885072B1 (en) 2003-11-18 2005-04-26 Applied Intellectual Properties Co., Ltd. Nonvolatile memory with undercut trapping structure
US7183137B2 (en) * 2003-12-01 2007-02-27 Taiwan Semiconductor Manufacturing Company Method for dicing semiconductor wafers
US7075150B2 (en) 2003-12-02 2006-07-11 International Business Machines Corporation Ultra-thin Si channel MOSFET using a self-aligned oxygen implant and damascene technique
US7018551B2 (en) * 2003-12-09 2006-03-28 International Business Machines Corporation Pull-back method of forming fins in FinFets
US7388258B2 (en) * 2003-12-10 2008-06-17 International Business Machines Corporation Sectional field effect devices
US7247578B2 (en) 2003-12-30 2007-07-24 Intel Corporation Method of varying etch selectivities of a film
US7105390B2 (en) * 2003-12-30 2006-09-12 Intel Corporation Nonplanar transistors with metal gate electrodes
US7705345B2 (en) 2004-01-07 2010-04-27 International Business Machines Corporation High performance strained silicon FinFETs device and method for forming same
US7056794B2 (en) * 2004-01-09 2006-06-06 International Business Machines Corporation FET gate structure with metal gate electrode and silicide contact
US7385247B2 (en) 2004-01-17 2008-06-10 Samsung Electronics Co., Ltd. At least penta-sided-channel type of FinFET transistor
JP2005209782A (ja) 2004-01-21 2005-08-04 Toshiba Corp 半導体装置
US7250645B1 (en) 2004-01-22 2007-07-31 Advanced Micro Devices, Inc. Reversed T-shaped FinFET
EP1566844A3 (de) 2004-02-20 2006-04-05 Samsung Electronics Co., Ltd. Mehrfach-Steuerelektroden Transistor und dessen Herstellungsmethode
US7060539B2 (en) 2004-03-01 2006-06-13 International Business Machines Corporation Method of manufacture of FinFET devices with T-shaped fins and devices manufactured thereby
US6921691B1 (en) 2004-03-18 2005-07-26 Infineon Technologies Ag Transistor with dopant-bearing metal in source and drain
US7141480B2 (en) 2004-03-26 2006-11-28 Texas Instruments Incorporated Tri-gate low power device and method for manufacturing the same
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US8450806B2 (en) 2004-03-31 2013-05-28 International Business Machines Corporation Method for fabricating strained silicon-on-insulator structures and strained silicon-on insulator structures formed thereby
US20050224797A1 (en) 2004-04-01 2005-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS fabricated on different crystallographic orientation substrates
US20050230763A1 (en) 2004-04-15 2005-10-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a microelectronic device with electrode perturbing sill
US6864540B1 (en) * 2004-05-21 2005-03-08 International Business Machines Corp. High performance FET with elevated source/drain region
KR100634372B1 (ko) 2004-06-04 2006-10-16 삼성전자주식회사 반도체 소자들 및 그 형성 방법들
US7132360B2 (en) 2004-06-10 2006-11-07 Freescale Semiconductor, Inc. Method for treating a semiconductor surface to form a metal-containing layer
US7291886B2 (en) 2004-06-21 2007-11-06 International Business Machines Corporation Hybrid substrate technology for high-mobility planar and multiple-gate MOSFETs
US8669145B2 (en) * 2004-06-30 2014-03-11 International Business Machines Corporation Method and structure for strained FinFET devices
US7084025B2 (en) * 2004-07-07 2006-08-01 Chartered Semiconductor Manufacturing Ltd Selective oxide trimming to improve metal T-gate transistor
US20060040054A1 (en) * 2004-08-18 2006-02-23 Pearlstein Ronald M Passivating ALD reactor chamber internal surfaces to prevent residue buildup
DE102004042169B4 (de) * 2004-08-31 2009-08-20 Advanced Micro Devices, Inc., Sunnyvale Technik zur Erhöhung des Füllvermögens in einem elektrochemischen Abscheideprozess durch Verrundung der Kanten und Gräben
US7250367B2 (en) 2004-09-01 2007-07-31 Micron Technology, Inc. Deposition methods using heteroleptic precursors
US7071064B2 (en) 2004-09-23 2006-07-04 Intel Corporation U-gate transistors and methods of fabrication
US20060289931A1 (en) * 2004-09-26 2006-12-28 Samsung Electronics Co., Ltd. Recessed gate structures including blocking members, methods of forming the same, semiconductor devices having the recessed gate structures and methods of forming the semiconductor devices
US20060086977A1 (en) * 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7875547B2 (en) 2005-01-12 2011-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Contact hole structures and contact structures and fabrication methods thereof
US7071047B1 (en) * 2005-01-28 2006-07-04 International Business Machines Corporation Method of forming buried isolation regions in semiconductor substrates and semiconductor devices with buried isolation regions
US7238564B2 (en) 2005-03-10 2007-07-03 Taiwan Semiconductor Manufacturing Company Method of forming a shallow trench isolation structure
US7858481B2 (en) * 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7279375B2 (en) * 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US20070023795A1 (en) * 2005-07-15 2007-02-01 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
US7348642B2 (en) * 2005-08-03 2008-03-25 International Business Machines Corporation Fin-type field effect transistor
US7479421B2 (en) * 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US8513066B2 (en) * 2005-10-25 2013-08-20 Freescale Semiconductor, Inc. Method of making an inverted-T channel transistor
JP2007180310A (ja) * 2005-12-28 2007-07-12 Toshiba Corp 半導体装置
KR100718159B1 (ko) * 2006-05-18 2007-05-14 삼성전자주식회사 와이어-타입 반도체 소자 및 그 제조 방법
US20080017890A1 (en) * 2006-06-30 2008-01-24 Sandisk 3D Llc Highly dense monolithic three dimensional memory array and method for forming
US7655989B2 (en) * 2006-11-30 2010-02-02 International Business Machines Corporation Triple gate and double gate finFETs with different vertical dimension fins

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6777761B2 (en) * 2002-08-06 2004-08-17 International Business Machines Corporation Semiconductor chip using both polysilicon and metal gate devices
WO2005041288A1 (en) * 2003-10-24 2005-05-06 Intel Corporation Epitaxially deposited source/drain

Also Published As

Publication number Publication date
DE112005002302T5 (de) 2007-09-27
US20110156145A1 (en) 2011-06-30
CN103560150B (zh) 2017-01-11
KR100867781B1 (ko) 2008-11-10
WO2006039597A2 (en) 2006-04-13
US7332439B2 (en) 2008-02-19
US7915167B2 (en) 2011-03-29
US8344452B2 (en) 2013-01-01
US20160308014A1 (en) 2016-10-20
US20080142840A1 (en) 2008-06-19
KR20070052329A (ko) 2007-05-21
WO2006039597A3 (en) 2006-07-13
US20060068590A1 (en) 2006-03-30
CN101027763A (zh) 2007-08-29
CN103560150A (zh) 2014-02-05
TWI272681B (en) 2007-02-01
US20060068591A1 (en) 2006-03-30
TW200618125A (en) 2006-06-01

Similar Documents

Publication Publication Date Title
DE112005002302B4 (de) Verfahren zur Herstellung von Metallgate-Transistoren mit epitaktischen Source- und Drainregionen und MOS-Transistor
DE112012003231B4 (de) Halbleiterstruktur und verfahren zu deren herstellung
DE102012214077B4 (de) Verfahren zum Bilden einer integrierten Schaltung
DE112004002017B4 (de) Verfahren zum epitaktischen Abscheiden von Source/Drain von MOSFETs
DE112006001705B4 (de) Verfahren zur Herstellung eines Integrierten Komplementär-Metalloxid-Halbleiter-Schaltkreises unter Verwendung eines erhöhten Source-Drains und eines Ersatz-Metall-Gates
DE112006003576B4 (de) Verfahren zur Ausbildung eines FETs mit Struktur zur Reduzierung des äusseren Widerstands des dreidimensionalen Transistors durch Verwendung von Epitaxie-Schichten und Transistor
DE102004042167B4 (de) Verfahren zum Ausbilden einer Halbleiterstruktur, die Transistorelemente mit unterschiedlich verspannten Kanalgebieten umfasst, und entsprechende Halbleiterstruktur
DE10234392B4 (de) Halbleiterbauelement mit Gate-Elektrodenstruktur und Herstellungsverfahren hierfür
DE112007003116B4 (de) Verfahren zur Herstellung eines verspannten Transistors und Transistor
DE102013101113A1 (de) Vorrichtung und Verfahren für einen Leistungs-MOS-Transistor
DE102016105520B4 (de) Bildung eines Übergangs mit symmetrischer Erweiterung mit einem Abstandshalter mit niedrigem K und zweifacher epitaxialer Prozess in einer FinFET-Einheit
DE102005020410A1 (de) Transistorstruktur und zugehöriges Herstellungsverfahren
DE102017120267B4 (de) Verfahren zur herstellung von source/drain-kontakten in halbleitervorrichtungen
DE102019112394A1 (de) Selektive Ätzung zum Verbessern der Schwellenspannungsverteilung
DE102021109107A1 (de) Gatestrukturen und verfahren zu deren ausbildung
DE102021100965A1 (de) Epitaxiale strukturen für halbleitervorrichtungen
DE102008045034B4 (de) Durchlassstromeinstellung für Transistoren, die im gleichen aktiven Gebiet hergestellt sind, durch lokales Vorsehen eines eingebetteten verformungsinduzierenden Halbleitermaterials in dem aktiven Gebiet
DE102020129544A1 (de) Gatestrukturen in transistoren und verfahren zu deren ausbildung
DE102006025364B4 (de) Verfahren zum Vergrößern des Transistordurchlassstromes durch Vertiefen eines Isolationsgrabens
DE112006001520T5 (de) Prozess für die Herstellung erhabener Source- und Drain-Gebiete mit zu entfernenden Abstandshaltern
DE102020134585A1 (de) Eingebettete stressoren in epitaxie-source/drain-bereichen
DE102018112656A1 (de) Ausbilden von siliziumnitridschicht mit niedriger spannung durch wasserstoffbehandlung
DE102021113003B4 (de) Nano-fet-halbleiterbauelement und verfahren zur bildung
DE102016113819B4 (de) Verfahren zur Herstellung eines Halbleiter-Bauelements
DE102020132562B4 (de) Verfahren zur herstellung einer halbleitervorrichtung und halbleitervorrichtung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R081 Change of applicant/patentee

Owner name: TAHOE RESEARCH, LTD., IE

Free format text: FORMER OWNER: INTEL CORPORATION, SANTA CLARA, CALIF., US

R082 Change of representative

Representative=s name: DENNEMEYER & ASSOCIATES S.A., DE