DE112006001516T5 - Feldeffekttransistor mit Ladungsgleichgewicht - Google Patents

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Daniel San Jose Calafut
Steven P. Santa Cruz Sapp
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Abstract

Verfahren zum Bilden eines FET, umfassend:
Vorsehen eines Halbleiterbereichs von einem ersten Leitfähigkeitstyp mit einer Epitaxieschicht von einem zweiten Leitfähigkeitstyp, die sich über dem Halbleiterbereich erstreckt;
Bilden eines Grabens, der sich durch die Epitaxieschicht erstreckt und in dem Halbleiterbereich endet;
Durchführen einer schrägen Implantation mit zwei Durchgängen von Dotiermitteln von dem ersten Leitfähigkeitstyp, um dadurch einen Bereich von einem ersten Leitfähigkeitstyp entlang den Grabenseitenwänden zu bilden;
Durchführen einer Schwellenspannungs-Einstellungsimplantation von Dotiermitteln von dem zweiten Leitfähigkeitstyp, um dadurch einen Leitfähigkeitstyp eines Abschnitts des Bereichs von dem ersten Leitfähigkeitstyp, der sich entlang oberen Seitenwänden des Grabens erstreckt, in den zweiten Leitfähigkeitstyp umzuwandeln; und
Bilden von Source-Bereichen von dem ersten Leitfähigkeitstyp, die jede Seite des Grabens flankieren.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung Nr. 60/689,229 , die am 10. Juni 2005 eingereicht wurde und deren Offenbarungsgehalt hierin durch Bezugnahme zu allen Zwecken miteingeschlossen ist.
  • Diese Anmeldung betrifft U.S. Patentanmeldung Nr. 11/026,276 , die am 29. Dezember 2004 eingereicht wurde, und US-Patentanmeldung Nr. 11/441,386 , die am 24. Mai 2006 eingereicht wurde, deren beider Offenbarungsgehalt hierin durch Bezugnahme zu allen Zwecken miteingeschlossen ist.
  • HINTERGRUND DER ERFINDUNG
  • Die Erfindung betrifft die Technologie von Halbleiterleistungsvorrichtungen, und insbesondere Feldeffekttransistoren mit Ladungsgleichgewicht und Verfahren zur Herstellung derselben.
  • Die Entwicklung von Vorrichtungsstrukturen für Hochstromschalter hat einen Fortschritt von vertikalen DMOS-Strukturen mit planarem Gate zu Trench-Gate-Strukturen, die jene mit Abschirmelektroden umfassen, durchlaufen. Frühere Entwicklungsprojekte fokussierten sich auf die Verringerung des spezifischen Widerstandes im Ein-Zustand RSP. Später wurden andere Verhaltensmerkmale, wie etwa die Gate-Ladung (die Ladung, die erforderlich ist, um die Vorrichtung ein- und auszuschalten) den Ent wicklungszielen hinzugefügt. In letzter Zeit haben sich diese Leistungsmerkmale zu spezifischen einzigartigen Zielen, die von der spezifischen Anwendung für den Schalter abhängen, entwickelt.
  • Wegen seines Einflusses auf die Schaltgeschwindigkeit des MOSFET wird das Produkt des spezifischen Ein-Widerstandes und der Gate-Drain-Ladung, RSP × QGD, als Leistungszahl (FOM von figure-of-merit) für den oberen Schalter in synchronen Abwärtswandlern bezeichnet, die in vielen elektronischen Systemen allgegenwärtig sind. Auf ähnliche Weise wird der niederseitige MOSFET, dessen Leistungsdissipation von Leitungsverlusten abhängt, auf der Basis einer FOM beurteilt, die von der Gesamt-Gate-Ladung, RSP × QG, abhängt. Strukturen mit abgeschirmtem Gate können beide Leistungszahlen signifikant verbessern. Zusätzlich kann durch Erhöhen der Tiefe der Abschirmelektrode das Ladungsgleichgewicht oder Ladungsausgleich verbessert werden, was einen höheren Durchbruch als bei einer parallelen Ebene für eine gegebene Driftbereichskonzentration zulässt, wodurch RSP verringert wird.
  • Das Implementieren einer derartigen Vorrichtung mit Ladungsgleichgewicht für Niederspannungs-MOSFET hat sich wegen Prozess- und Materialschwankungen als schwierig erwiesen, die zu einem Ungleichgewicht in den Trägertypen führt, was wiederum eine verringerte Durchbruchspannung hervorruft. Unter der Annahme, dass das Ladungsgleichgewicht zu einem flachen elektrischen Feld in dem Driftbereich führt, kann gezeigt werden, dass das Produkt aus der Dotierungskonzentration N und der Breite der Driftbereichssäulen W kleiner sein muss als das Produkt aus der Halbleiter-Permittivität und dem kritischen elektrischen Feld dividiert durch die Elektronenladung q:
    Figure 00030001
  • Folglich erfordert ein niedrigeres BVDSS-Ziel eine größere Dotierungskonzentration, so dass die Driftbereichssäulenbreite abnehmen muss, um das Ladungsgleichgewicht aufrecht zu erhalten. Beispielsweise erfordert eine 30 V Vorrichtung mit einer Driftbereichskonzentration von etwa 2 × 1016 cm–3 für ein optimales Ladungsgleichgewicht bzw. einen optimalen Ladungsausgleich eine Mesa-Breite von weniger als etwa 1,4 μm. Diese Bedingung führt jedoch nicht zu einer Verbesserung der RSP, da 2 × 1016 cm–3 30 V ohne Ladungsgleichgewicht bzw. Ladungsausgleich unterstützen kann. Wenn die Konzentration verdoppelt wird, um den Driftbereichswiderstand zu verringern, wird die erforderliche Mesa-Breite auf etwa 0,7 μm halbiert. Diese dünnen Abmessungen sind unter Berücksichtigung all der Merkmale, die zu der Zellenarchitektur passen müssen, wie etwa der Heavy-Body-Übergang, der für eine Lawinenrobustheit benötigt wird, schwierig zu erreichen.
  • Bei den meisten Ladungsgleichgewichtsarchitekturen ist der Driftbereich ein n-leitender Bereich auf einem stark dotierten n-leitenden Substrat. Bei manchen Abwandlungen wird Bor in die Grabenseitenwände implantiert, um eine Ladung mit entgegengesetzter Polarität bereitzustellen. Bei Niederspannungsvorrichtungen kann jedes der Verfahren an Prozessschwankungen leiden, die zu einem Ladungsungleichgewicht und zu einer relativ breiten Verteilung in den Verhaltensmerkmalen, die RSP, QGD und BVDSS umfassen, führen. Die Prozessabweichungen rühren von mehreren Quellen her, die Konzentration der Epitaxieschicht, die Tiefe der Gate-Elektrode relativ zu der Tiefe der p-Wanne, Mesa-Breite und die Dicke des Abschirmdielektrikums umfassen.
  • Es gibt somit einen Bedarf für MOSFET-Zellenstrukturen mit verbessertem Ladungsgleichgewicht und Herstellungsverfahren.
  • KURZE ZUSAMMENFASSUNG DER ERFINDUNG
  • Gemäß einer Ausführungsform der Erfindung wird ein Feldeffekttransistor wie folgt gebildet. Es wird ein Halbleiterbereich von einem ersten Leitfähigkeitstyp mit einer Epitaxieschicht von einer zweiten Leitfähigkeit, die sich über dem Halbleiterbereich erstreckt, vorgesehen. Es wird ein Graben gebildet, der sich durch die Epitaxieschicht erstreckt und in dem Halbleiterbereich endet. Eine schräge Implantation mit zwei Durchgangen von Dotiermitteln von dem ersten Leitfähigkeitstyp wird ausgeführt, um dadurch einen Bereich von einem ersten Leitfähigkeitstyp entlang den Grabenseitenwänden zu bilden. Es wird eine Schwellenspannungs-Einstellungsimplantation von Dotiermitteln von dem zweiten Leitfähigkeitstyp ausgeführt, um dadurch einen Leitfähigkeitstyp eines Abschnitts des Bereichs von dem ersten Leitfähigkeitstyp, der sich entlang oberen Seitenwänden des Grabens erstreckt, in den zweiten Leitfähigkeitstyp umzuwandeln. Es werden Source-Bereiche von dem ersten Leitfähigkeitstyp gebildet, die jede Seite des Grabens flankieren.
  • Gemäß einer anderen Ausführungsform der Erfindung umfasst ein MOSFET einen Graben, der sich in einen Halbleiterbereich erstreckt, und eine Abschirmelektrode in einem unteren Abschnitt des Grabens. Die Abschirmelektrode ist gegenüber dem Halbleiterbereich durch ein Abschirmdielektrikum isoliert. Eine Gate-Elektrode befindet sich in einem oberen Abschnitt des Grabens über der Abschirmelektrode, ist jedoch gegenüber dieser isoliert. Der Halbleiterbereich umfasst ein Substrat von einem ersten Leitfähigkeitstyp und einen ersten Siliziumbereich von einem zweiten Leitfähigkeitstyp über dem Substrat. Der erste Siliziumbereich weist einen ersten Abschnitt auf, der sich bis zu einer Tiefe zwischen einer oberen Oberfläche und einer unteren Oberfläche der Gate-Elektrode erstreckt. Der erste Siliziumbereich weist einen zweiten Abschnitt auf, der sich bis zu einer Tiefe zwischen einer oberen Oberfläche und einer unteren Oberfläche der Abschirmelektrode erstreckt. Der Halbleiterbereich umfasst darüber hinaus einen zweiten Siliziumbereich von dem ersten Leitfähigkeitstyp zwischen dem Graben und dem zweiten Abschnitt des ersten Siliziumbereichs. Der zweite Siliziumbereich weist eine lateral abgestufte Dotierungskonzentration auf, die in einer Richtung von den Grabenseitenwänden weg abnimmt. Der Halbleiterbereich umfasst auch einen Source-Bereich von dem ersten Leitfähigkeitstyp in dem ersten Siliziumbereich benachbart zu dem Graben.
  • Gemäß einer anderen Ausführungsform der Erfindung wird ein FET wie folgt gebildet. Es wird ein Halbleiterbereich von einem ersten Leitfähigkeitstyp mit einer Epitaxieschicht von einer zweiten Leitfähigkeit, die sich über dem Halbleiterbereich erstreckt, vorgesehen. Ein erstes Siliziumätzen wird durchgeführt, um einen oberen Grabenabschnitt zu bilden, der sich in die Epitaxieschicht erstreckt und in dieser endet. Es wird ein Schutzmaterial gebildet, das sich entlang Seitenwänden des oberen Grabenabschnitts und über Mesa-Bereichen benachbart zu dem oberen Grabenabschnitt aber nicht entlang einer Bodenoberfläche des oberen Grabenabschnitts erstreckt. Es wird ein zweites Siliziumätzen durchgeführt, um einen unteren Grabenabschnitt zu bilden, der sich von der Bodenoberfläche des oberen Grabenabschnitts durch die Epitaxieschicht erstreckt und in dem Halbleiterbereich endet. Der untere Grabenabschnitt ist schmaler als der obere Grabenabschnitt. Es wird eine schräge Implantation mit zwei Durchgängen von Dotiermitteln von dem ersten Leitfähigkeitstyp durchgeführt, um einen Siliziumbereich von dem ersten Leitfähigkeitstyp entlang Seitenwänden des unteren Grabenabschnitts zu bilden. Das Schutzmate rial verhindert, dass die Implantationsdotiermittel in die Seitenwände des oberen Grabenabschnitts und den Mesa-Bereich benachbart zu dem oberen Grabenabschnitt eintreten.
  • Gemäß noch einer anderen Ausführungsform der Erfindung umfasst ein MOSFET einen Graben, der sich in einen Halbleiterbereich erstreckt. Der Graben weist einen unteren Abschnitt und einen oberen Abschnitt auf, wobei der untere Abschnitt schmaler als der obere Abschnitt ist. Der MOSFET umfasst darüber hinaus eine Abschirmelektrode in dem unteren Abschnitt des Grabens, wobei die Abschirmelektrode gegenüber dem Halbleiterbereich durch ein Abschirmdielektrikum isoliert ist. Eine Gate-Elektrode befindet sich in dem oberen Abschnitt des Grabens, wobei sich die Gate-Elektrode über der Abschirmelektrode befindet, jedoch gegenüber dieser isoliert ist. Der Halbleiterbereich umfasst ein Substrat von einem ersten Leitfähigkeitstyp und einen ersten Siliziumbereich von einem zweiten Leitfähigkeitstyp über dem Substrat. Der erste Siliziumbereich weist einen ersten Abschnitt auf, der sich bis zu einer Tiefe zwischen einer oberen Oberfläche und einer unteren Oberfläche der Gate-Elektrode erstreckt. Der erste Siliziumbereich weist einen zweiten Abschnitt auf, der sich bis zu einer Tiefe zwischen einer oberen Oberfläche und einer unteren Oberfläche der Abschirmelektrode erstreckt. Der Halbleiterbereich umfasst darüber hinaus einen zweiten Siliziumbereich von dem ersten Leitfähigkeitstyp zwischen dem unteren Grabenabschnitt und dem zweiten Abschnitt des ersten Siliziumbereichs. Der zweite Siliziumbereich weist eine lateral abgestufte Dotierungskonzentration auf, die in einer Richtung von den Seitenwänden des unteren Grabenabschnitts weg abnimmt. Ein Source-Bereich von dem ersten Leitfähigkeitstyp befindet sich in dem ersten Siliziumbereich, wobei sich der Source-Bereich benachbart zu dem oberen Grabenabschnitt befindet.
  • Gemäß einer anderen Ausführungsform der Erfindung wird ein MOSFET wie folgt gebildet. Es wird ein Substrat von einem ersten Leitfähigkeitstyp mit einer Epitaxieschicht von einer ersten Leitfähigkeit, die sich über dem Substrat erstreckt, vorgesehen. Es wird ein erstes Siliziumätzen durchgeführt, um einen oberen Grabenabschnitt zu bilden, der sich in die Epitaxieschicht erstreckt und in dieser endet. Ein Schutzmaterial wird gebildet, das sich entlang Seitenwänden des oberen Grabenabschnitts und über Mesa-Bereichen benachbart zu dem oberen Grabenabschnitt aber nicht entlang einer Bodenoberfläche des oberen Grabenabschnitts erstreckt. Es wird ein zweites Siliziumätzen durchgeführt, um einen unteren Grabenabschnitt zu bilden, der sich von der Bodenoberfläche des oberen Grabenabschnitts durch die Epitaxieschicht erstreckt und in dem Substrat endet, wobei der untere Grabenabschnitt schmaler als der obere Grabenabschnitt ist. Es wird eine schräge Implantation mit zwei Durchgängen von Dotiermitteln von dem ersten Leitfähigkeitstyp ausgeführt, um einen Siliziumbereich von dem ersten Leitfähigkeitstyp entlang Seitenwänden des unteren Grabenabschnitts zu bilden, wobei das Schutzmaterial verhindert, dass die Implantationsdotiermittel in die Seitenwände des oberen Grabenabschnitts und den Mesa-Bereich benachbart zu dem oberen Grabenabschnitt eintreten. Ein Abschirmdielektrikum wird gebildet, das Seitenwände und die Bodenoberfläche des unteren Grabenabschnitts auskleidet. Es wird eine Abschirmelektrode in dem unteren Grabenabschnitt gebildet. Eine Gate-Dielektrikumschicht wird entlang Seitenwänden des oberen Grabenabschnitts gebildet. Es wird eine Gate-Elektrode in dem oberen Grabenabschnitt über der Abschirmelektrode gebildet, die jedoch gegenüber dieser isoliert ist.
  • Gemäß einer anderen Ausführungsform der Erfindung umfasst ein MOSFET einen Graben, der sich in einen Halbleiterbereich erstreckt. Der Graben weist einen unteren Abschnitt und einen oberen Abschnitt auf, wobei der untere Abschnitt schmaler als der obere Abschnitt ist. Der MOSFET umfasst darüber hinaus eine Abschirmelektrode in dem unteren Abschnitt des Grabens, wobei die Abschirmelektrode gegenüber dem Halbleiterbereich durch ein Abschirmdielektrikum isoliert ist. Eine Gate-Elektrode befindet sich in dem oberen Abschnitt des Grabens, wobei sich die Gate-Elektrode über der Abschirmelektrode befindet, jedoch gegenüber dieser isoliert ist. Der Halbleiterbereich umfasst ein Substrat von einem ersten Leitfähigkeitstyp, eine Epitaxieschicht von dem ersten Leitfähigkeitstyp über dem Substrat und einen Body-Bereich von einem zweiten Leitfähigkeitstyp in der Epitaxieschicht. Ein Source-Bereich von dem ersten Leitfähigkeitstyp befindet sich in dem Body-Bereich, wobei der Source-Bereich und eine Grenzfläche zwischen dem Body-Bereich und dem Substrat einen Kanalbereich definieren. Ein Siliziumbereich von dem ersten Leitfähigkeitstyp erstreckt sich entlang Seitenwänden des unteren Abschnitts des Grabens und in einen unteren Abschnitt des Kanalbereichs. Der Siliziumbereich weist eine lateral abgestufte Dotierungskonzentration auf, die in einer Richtung von den Seitenwänden des Grabens weg abnimmt.
  • Gemäß einer anderen Ausführungsform der Erfindung wird ein MOSFET wie folgt gebildet. Es wird ein Substrat von einem ersten Leitfähigkeitstyp mit einer Epitaxieschicht von dem ersten Leitfähigkeitstyp, die sich über dem Substrat erstreckt, vorgesehen. Ein Gate-Graben wird gebildet, der sich durch die Epitaxieschicht erstreckt und in dem Substrat endet. Es wird ein Abschirmdielektrikum gebildet, das Seitenwände und die Bodenoberfläche des Grabenabschnitts auskleidet. Eine Abschirmelektrode wird in dem Gate-Graben gebildet. Es wird eine Gate-Dielektrikumschicht entlang oberen Seitenwänden des Gate-Grabens gebildet. Eine Gate-Elektrode wird in dem Gate-Graben gebildet, wobei sich die Gate-Elektrode über der Abschirmelektrode befindet, jedoch gegenüber dieser isoliert ist.
  • Es wird eine tiefe Vertiefung gebildet, die sich durch die Epitaxieschicht erstreckt und in dem Substrat endet, wobei die tiefe Vertiefung lateral von dem Gate-Graben beabstandet ist. Die tiefe Vertiefung wird mit Siliziummaterial von dem zweiten Leitfähigkeitstyp gefüllt.
  • Gemäß einer anderen Ausführungsform der Erfindung umfasst ein MOSFET ein Substrat von einem ersten Leitfähigkeitstyp und eine Epitaxieschicht von dem ersten Leitfähigkeitstyp über dem Substrat. Ein Gate-Graben erstreckt sich durch die Epitaxieschicht und endet in dem Substrat. Ein Abschirmdielektrikum kleidet Seitenwände und die Bodenoberfläche des Gate-Grabens aus. Eine Abschirmelektrode befindet sich in dem unteren Abschnitt des Gate-Grabens. Eine Gate-Dielektrikumschicht erstreckt sich entlang oberen Seitenwänden des Gate-Grabens. Eine Gate-Elektrode befindet sich in dem Gate-Graben, wobei sich die Gate-Elektrode über der Abschirmelektrode befindet, jedoch gegenüber dieser isoliert ist. Eine tiefe Vertiefung erstreckt sich durch die Epitaxieschicht und endet in dem Substrat, wobei die tiefe Vertiefung lateral von dem Gate-Graben beabstandet ist. Die tiefe Vertiefung ist mit Siliziummaterial von dem zweiten Leitfähigkeitstyp gefüllt.
  • Gemäß einer anderen Ausführungsform der Erfindung wird ein MOSFET wie folgt gebildet. Es wird ein Substrat von einem ersten Leitfähigkeitstyp vorgesehen. Eine Epitaxieschicht von dem ersten Leitfähigkeitstyp wird über dem Substrat gebildet. Es wird eine Vielzahl von Gate-Gräben gebildet, die sich durch die Epitaxieschicht erstrecken und in dem Substrat enden. Ein Abschirmdielektrikum wird gebildet, das Seitenwände und eine Bodenoberfläche jedes Gate-Grabens auskleidet. Es wird eine Abschirmelektrode in jedem Gate-Graben gebildet. Eine Gate-Dielektrikumschicht wird entlang oberen Seitenwänden jedes Gate-Grabens gebildet. Es wird eine Gate-Elektrode in jedem Gate-Graben gebildet, wobei sich die Gate- Elektrode über der Abschirmelektrode befindet, jedoch gegenüber dieser isoliert ist. Eine Vielzahl von Ionenimplantationen von Dotiermitteln von dem zweiten Leitfähigkeitstyp in Mesa-Bereiche zwischen benachbarten Gate-Gräben wird ausgeführt, um dadurch eine Vielzahl von Säulen von einem zweiten Leitfähigkeitstyp zu bilden, die sich durch die Epitaxieschicht erstrecken und in dem Substrat enden, wobei jede Säule von dem zweiten Leitfähigkeitstyp zwischen jeweils zwei Gate-Gräben angeordnet ist.
  • Gemäß einer anderen Ausführungsform der Erfindung wird ein FET wie folgt gebildet. Es wird eine Vielzahl von Gräben in einem Halbleiterbereich von einem ersten Leitfähigkeitstyp gebildet, wobei die Vielzahl von Gräben eine Vielzahl von mit einem Gate versehenen Gräben und eine Vielzahl von nicht mit einem Gate versehenen Gräben umfasst. Ein Body-Bereich von einem zweiten Leitfähigkeitstyp wird in dem Halbleiterbereich zwischen benachbarten Gräben gebildet. Es wird ein Bodenabschnitt von jedem der mit einem Gate versehenen und nicht mit einem Gate versehenen Gräben mit Dielektrikummaterial gefüllt. Eine Gate-Elektrode wird in jedem mit einem Gate versehenen Graben über dem Dielektrikummaterial gebildet. Es wird leitfähiges Material von dem zweiten Leitfähigkeitstyp in jedem nicht mit einem Gate versehenen Graben über dem Dielektrikummaterial gebildet, so dass das leitfähige Material den Body-Bereich entlang Seitenwänden jedes nicht mit einem Gate versehenen Grabens kontaktiert.
  • Gemäß einer anderen Ausführungsform der Erfindung wird ein FET wie folgt gebildet. Es wird eine Vielzahl von Gräben in einem Halbleiterbereich von einem ersten Leitfähigkeitstyp gebildet, wobei die Vielzahl von Gräben eine Vielzahl von mit einem Gate versehenen Gräben und eine Vielzahl von nicht mit einem Gate versehenen Gräben umfasst. Eine Abschirm elektrode wird in einem Bodenabschnitt von jedem mit einem Gate versehenen und nicht mit einem Gate versehenen Graben gebildet. Es wird ein Body-Bereich von einer zweiten Leitfähigkeit in dem Halbleiterbereich zwischen benachbarten Gräben gebildet. Eine Dielektrikumschicht wird über der Abschirmelektrode in jedem nicht mit einem Gate versehenen Graben gebildet. Ein leitfähiges Material von dem zweiten Leitfähigkeitstyp wird in jedem nicht mit einem Gate versehenen Graben über der Dielektrikumschicht gebildet, so dass das leitfähige Material Body-Bereiche entlang Seitenwänden des nicht mit einem Gate versehenen Grabens kontaktiert.
  • Gemäß einer anderen Ausführungsform der Erfindung wird ein FET wie folgt gebildet. Es wird eine Vielzahl von Gräben in einem Halbleiterbereich von einem ersten Leitfähigkeitstyp gebildet, wobei die Vielzahl von Gräben eine Vielzahl von mit einem Gate versehenen Gräben und eine Vielzahl von nicht mit einem Gate versehenen Gräben umfasst. Ein Body-Bereich von einem zweiten Leitfähigkeitstyp wird in dem Halbleiterbereich zwischen benachbarten Gräben gebildet. Es wird eine Abschirmelektrode in einem unteren Abschnitt jedes mit einem Gate versehenen Grabens gebildet. Eine Abschirmelektrode wird in jedem nicht mit einem Gate versehenen Graben gebildet, wobei die Abschirmelektrode in jedem nicht mit einem Gate versehenen Graben eine obere Oberfläche über einer unteren Oberfläche des Body-Bereichs aufweist. Es wird ein leitfähiges Material von dem zweiten Leitfähigkeitstyp in jedem nicht mit einem Gate versehenen Graben gebildet, so dass das leitfähige Material Body-Bereiche entlang Seitenwänden des nicht mit einem Gate versehenen Grabens kontaktiert, wobei das leitfähige Material auch mit der Abschirmelektrode in jedem nicht mit einem Gate versehenen Graben in Kontakt steht.
  • Gemäß einer anderen Ausführungsform der Erfindung wird ein FET wie folgt gebildet. Es wird eine Vielzahl von Gräben in einem Halbleiterbereich von einem ersten Leitfähigkeitstyp gebildet, wobei die Vielzahl von Gräben eine Vielzahl von mit einem Gate versehenen Gräben und eine Vielzahl von nicht mit einem Gate versehenen Gräben umfasst. Eine Abschirmelektrode wird in einem unteren Abschnitt jedes mit einem Gate versehenen und nicht mit einem Gate versehenen Grabens gebildet. Es wird ein Body-Bereich von einer zweiten Leitfähigkeit in dem Halbleiterbereich zwischen benachbarten Gräben gebildet. Eine Dielektrikumschicht wird über der Abschirmelektrode in jedem nicht mit einem Gate versehenen Graben gebildet. Es wird eine schräge Implantation mit zwei Durchgängen von Dotiermitteln von dem zweiten Leitfähigkeitstyp in freigelegte obere Seitenwände jedes nicht mit einem Gate versehenen Grabens ausgeführt, um dadurch einen Heavy-Body-Bereich in jedem Body-Bereich zu bilden.
  • Gemäß einer anderen Ausführungsform der Erfindung wird ein FET wie folgt gebildet. Es wird eine Vielzahl von Gräben in einem Halbleiterbereich von einem ersten Leitfähigkeitstyp gebildet, wobei die Vielzahl von Gräben eine Vielzahl von mit einem Gate versehenen Gräben und eine Vielzahl von nicht mit einem Gate versehenen Gräben umfasst. Ein Body-Bereich von einer zweiten Leitfähigkeit wird in dem Halbleiterbereich zwischen benachbarten Gräben gebildet. Es wird ein unterer Abschnitt von jedem der mit einem Gate versehenen und nicht mit einem Gate versehenen Gräben mit Dielektrikummaterial gefüllt. Eine Gate-Elektrode wird über dem Dielektrikummaterial in jedem mit einem Gate versehenen Graben gebildet. Es wird eine schräge Implantation mit zwei Durchgängen von Dotiermitteln von dem zweiten Leitfähigkeitstyp in freigelegte obere Seitenwände von jedem nicht mit einem Gate versehenen Graben ausgeführt, um dadurch einen Heavy-Body-Bereich in jedem Body-Bereich zu bilden.
  • Die folgende ausführliche Beschreibung und die begleitenden Zeichnungen liefern ein besseres Verständnis der Natur und Vorteile der vorliegenden Erfindung.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1A–1D sind vereinfachte Querschnittsansichten, die einen beispielhaften Prozessfluss zum Bilden eines n-Kanal-MOSFET mit Ladungsgleichgewicht unter Verwendung einer p-leitenden Epitaxieschicht gemäß einer Ausführungsform der vorliegenden Erfindung zeigen;
  • 2A–2E sind vereinfachte Querschnittsansichten, die einen beispielhaften Prozessfluss zum Bilden eines n-Kanal-MOSFET mit Ladungsgleichgewicht unter Verwendung einer p-leitenden Epitaxieschicht gemäß einer anderen Ausführungsform der vorliegenden Erfindung zeigen;
  • 3A–3E sind vereinfachte Querschnittsansichten, die einen beispielhaften Prozessfluss zum Bilden eines n-Kanal-MOSFET mit Ladungsgleichgewicht unter Verwendung einer n-leitenden Epitaxieschicht gemäß einer anderen Ausführungsform der vorliegenden Erfindung zeigen;
  • 4 ist eine vereinfachte beispielhafte Querschnittsansicht, die einen MOSFET mit Ladungsgleichgewicht und abgeschirmten Gate und einem siliziumgefüllten Graben gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;
  • 5A–5B sind vereinfachte Querschnittsansichten, die einen beispielhaften Prozessfluss zum Bilden eines MOSFET mit Ladungsgleichgewicht unter Verwendung mehrfacher Ionenimplantationsschritte gemäß einer Ausführungsform der vorliegenden Erfindung zeigen;
  • 6A–6G sind vereinfachte Querschnittsansichten, die einen beispielhaften Prozessfluss zum Bilden eines Trench-Gate-FET mit selbstjustierten, nicht mit einem Gate versehenen Gräben, die zwischen den mit einem Gate versehenen Gräben eingearbeitet sind, gemäß einer Ausführungsform der vorliegenden Erfindung darstellen;
  • 7A–7H sind vereinfachte Querschnittsansichten, die einen anderen beispielhaften Prozessfluss zum Bilden eines FET mit abgeschirmtem Gate und selbstjustierten, nicht mit einem Gate versehenen Gräben, die zwischen den mit einem Gate versehen Gräben eingearbeitet sind, gemäß einer Ausführungsform der vorliegenden Erfindung darstellen;
  • 8A–8H sind vereinfachte Querschnittsansichten, die noch einen anderen beispielhaften Prozessfluss zum Bilden eines FET mit abgeschirmtem Gate und selbstjustierten, nicht mit einem Gate versehenen Gräben, die zwischen den mit einem Gate versehen Gräben eingearbeitet sind, gemäß einer Ausführungsform der vorliegenden Erfindung darstellen;
  • 9 ist eine vereinfachte Querschnittsansicht eines FET mit abgeschirmtem Gate und einem nicht mit einem Gate versehenen Graben, wobei die Heavy-Body-Bereiche in den Body-Bereichen anstelle im Inneren des nicht mit einem Gate versehenen Grabens gebildet sind; und
  • 10 ist eine vereinfachte Querschnittsansicht eines Trench-Gate-FET mit einem nicht mit einem Gate versehenen Graben, wobei die Heavy-Body-Bereiche in den Body-Bereichen anstelle im Inneren des nicht mit einem Gate versehenen Grabens gebildet sind.
  • AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
  • Gemäß einer Ausführungsform der vorliegenden Erfindung wird ein n-Kanal-MOSFET mit abgeschirmtem Gate, der besonders für Niederspannungsanwendungen nützlich ist, aber nicht darauf beschränkt ist, in einer p-leitenden Epitaxieschicht anstatt der herkömmlichen n-leitenden Epitaxieschicht gebildet. Dies bietet Möglichkeiten, den Prozess zu vereinfachen, wie etwa die Prozessschritte zu beseitigen, die zum Bilden des gleitenden Body-Bereichs gehören.
  • Die 1A–1D sind vereinfachte Querschnittsansichten, die eine Prozessfolge zum Bilden eines MOSFET mit Ladungsgleichgewicht oder Ladungsausgleich gemäß einer Ausführungsform der vorliegenden Erfindung darstellen. In 1A wird eine p-leitende Epitaxieschicht 44 (z.B. durch selektives epitaktisches Aufwachsen von Silizium) über einem Siliziumsubstrat 42 gebildet. In einer Ausführungsform umfasst das Wafer-Ausgangsmaterial ein Substrat 42 und seine darüberliegende p-leitende Epi taxieschicht 44. Es wird ein herkömmliches Grabenätzen ausgeführt, um einen Graben 46 zu bilden, der sich durch die Epitaxieschicht 44 erstreckt und in dem Substrat 42 endet. Ein optionaler Warmbehandlungsschritt kann anschließend durchgeführt werden, um beschädigtes Silizium zu reparieren und die Grabenecken zu runden.
  • In 1B wird eine schräge Implantation mit zwei Durchgangen 50 ausgeführt, um einen n-leitenden Bereich 48 entlang den Grabenseitenwänden und dem Grabenboden unter Verwendung bekannter Techniken zu bilden. Obgleich es nicht gezeigt ist, wird verhindert, dass die Mesa-Bereiche die Implantationsdotiermittel aufnimmt. Ein optionaler Diffusions- und Eintreibeschritt kann dazu verwendet werden, die implantierten Ionen weiter in das Silizium zu treiben. In 1C werden ein Abschirmdielektrikum 53 und eine Abschirmelektrode 54 in dem unteren Abschnitt des Grabens 46 unter Verwendung herkömmlicher Techniken gebildet. Anschließend wird eine Inter-Poly-Dielektrikumschicht (IPD-Schicht) 56 über der Abschirmelektrode 54 gebildet. Unter Verwendung bekannter Verfahren wird ein Gate-Dielektrikum 53, das die oberen Grabenseitenwände auskleidet, gebildet, worauf folgt, dass eine vertiefte Gate-Elektrode 58 über der IPD-Schicht 56 gebildet wird.
  • In 1D wird eine Schwellenspannungs-(Vt-)Einstellungsimplantation von p-leitenden Dotiermitteln unter Verwendung bekannter Techniken ausgeführt, um p-leitende Bereiche 62 zu bilden. Die Dotierungskonzentration der Vt-Implantation wird derart gewählt, dass die Implantation den Abschnitt des n-leitenden Bereichs 48, der sich entlang dem Kanalbereich erstreckt, gegendotiert, und die gewünschte Dotierungskonzentration wird in dem Kanalbereich des Transistors erhalten. Anschließend wird eine herkömmliche Source-Implantation durchgeführt, um n+-Source-Bereiche 64 zu bilden. Die Wärmebilanz für die Source-Diffusion dient auch dazu, die Vt-Einstellungsimplantation anzutreiben. Darauf werden Heavy-Body-Bereiche 66 unter Verwendung herkömmlicher Techniken gebildet. Wie es in 1D zu sehen ist, bleibt ein großer Abschnitt der p-leitenden Epitaxieschicht 44 noch p-dotiert. Um die Vorrichtung fertig zu stellen, wird eine Dielektrikumschicht 68, wie etwa Borphosphorsilikatglas (BPSG), abgeschieden und strukturiert, um den Graben 46 und einen Abschnitt der Source-Bereiche 64 zu bedecken. Anschließend wird eine Source-Verbindungsschicht 70 (die z.B. Metall umfasst) über der Struktur gebildet, um die Source-Bereiche 64 und Heavy-Body-Bereiche 66 elektrisch zu kontaktieren.
  • Während der Erwärmungszyklen, die zu den obigen Schritten gehören, diffundieren n-leitende Dotiermittel sowohl in dem n-leitenden Bereich 48 als auch dem Substrat 42 aus. Infolgedessen ist die Dotierungskonzentration in dem ausdiffundierten n-leitenden Bereich 48 in der Nähe des Grabens am größten und nimmt allmählich in der Richtung von den Grabenseitenwänden weg ab. Ähnlich führt die Ausdiffusion von Dotiermitteln aus dem Substrat 42 in die Epitaxieschicht 44 zur Bildung eines abgestuften n-leitenden Bereichs mit einer Dotierungskonzentration, die allmählich in der Richtung von der ursprünglichen Grenzfläche zwischen dem Substrat 42 und der Epitaxieschicht 44 (die als gestrichelte Linien in 1C und 1D gezeigt ist) weg in Richtung der oberen Oberfläche ab. Dies bewegt die Grenze zwischen dem Substrat 42 und der Epitaxieschicht 44 effektiv nach oben.
  • In 1D bildet der Abschnitt des n-leitenden Bereichs 48, der sich unter den Transistorkanalbereichen erstreckt, zusammen mit den Abschnitten der p-leitenden Epitaxieschicht 44 direkt benachbart zu diesen Abschnitten des n-leitenden Bereichs 48 Säulen einer Ladungsgleichgewichtsstruktur oder Ladungsausgleichsstruktur. Wie aus dem durch 1A–1D ge zeigten Prozess zu sehen ist, werden die p-leitenden und n-leitenden Säulen der Ladungsgleichgewichtsstruktur vorteilhaft auf eine selbstjustierte Weise gebildet. Die Ladungsgleichgewichtstruktur reduziert zusammen mit der Struktur des abgeschirmten Gates sowohl die Gate/Drain-Ladung Qgd als auch den Ein-Widerstand und erhöht die Durchbruchspannung. Diese Verbesserungen werden unter Verwendung eines einfachen Prozesses erreicht, wobei die Prozessschritte zum Bilden des Wannenbereichs (der auch als Body-Bereich bezeichnet wird) beseitigt sind. In einer Ausführungsform wird der Leitfähigkeitstyp der verschiedenen Bereiche umgekehrt, so dass ein p-Kanal-MOSFET erhalten wird. In einer anderen Ausführungsform umfasst das Substrat 42 mehrere Schichten aus Silizium des gleichen Leitfähigkeitstyps mit unterschiedlichen Dotierungskonzentrationen.
  • In einer Abwandlung der Ausführungsform der 1A–1D wird eine sehr leicht dotierte p-leitende Epitaxieschicht verwendet, und anschließend wird eine schräge Implantation mit zwei Durchgängen von p-leitenden Dotiermitteln ausgeführt, um einen p-leitenden Bereich entlang den Grabenseitenwänden zu bilden. Als Nächstes wird eine schräge Implantation mit zwei Durchgängen von n-leitenden Dotiermitteln ausgeführt, um einen n-leitenden Bereich entlang Grabenseitenwänden zu bilden. Die Dotierungskonzentration, die Implantationsenergie und andere Implantationsparameter können geeignet gewählt werden, um sicherzustellen, dass sich der p-leitende Bereich lateral weiter als der n-leitende Bereich erstreckt, so dass die p-leitenden und n-leitenden Bereiche die beiden Säulen der Ladungsgleichgewichtstruktur bilden. Da beide p-leitenden und n-leitenden Säulen in der Ladungsgleichgewichtsstruktur unter Verwendung der Implantationsschritte dotiert werden, kann somit jedes Ladungsungleichgewicht, das aus einer Dotierungsschwankung in der Epitaxieschicht resultiert, beseitigt werden.
  • Somit werden durch sorgfältiges Optimieren der p-leitenden Body- und der n-leitenden Seitenwandimplantations- und Eintreibebedingungen das Ladungsgleichgewicht und die Gate-Überlappung des p-Body im Vergleich mit herkömmlichen Techniken stark verbessert. Infolgedessen werden ein niedriger spezifischer Widerstand im Ein-Zustand und eine viel niedrigere Gate/Drain-Ladung erreicht. Simulationen von beispielhaften Strukturen zeigen eine zumindest 10–20 % niedrigere RSP und eine halbierte Gate/Drain-Ladung im Vergleich mit herkömmlichen Strukturen mit abgeschirmtem Gate.
  • Bei einem alternativen Verfahren wird ein flacher Graben geätzt, und es wird eine Oxidschicht und dann eine Nitridschicht gebildet, um den Mesa und die Grabenseitenwände vor einem späteren tiefen Grabenätzen zu schützen. Bei auf den Seitenwänden des flachen Grabens verbleibendem Nitrid werden die tieferen Grabenseitenwände für eine schräge Implantation freigelegt. Dies begrenzt die Implantation auf die unteren Abschnitte des Epitaxiebereichs und aus dem Kanalbereich heraus, was zulässt, dass die p-leitende Epitaxieschicht als der Kanal und als der tiefe Übergang für Ladungsausgleichs- oder Ladungsgleichgewichtszwecke wirken kann. Ein beispielhafter Prozessfluss zum Erhalten einer derartigen Struktur ist in den 2A–2D dargestellt.
  • In 2A wird eine p-leitende Epitaxieschicht 82 (z.B. durch selektives epitaktisches Aufwachsen von Silizium) über einem hochdotierten n-leitenden Substrat 80 gebildet. Anschließend wird ein Graben 84 bis zu einer Zwischentiefe in der Epitaxieschicht 82 geätzt. Anschließend wird eine erste Dielektrikumschicht 86 (die z.B. Oxid umfasst) gebildet, die die Seitenwände und den Boden des Grabens 84 auskleidet und sich oben auf dem Silizium-Mesa benachbart zu dem Graben 84 erstreckt. Wie es zu se hen ist, ist es erwünscht, die erste Dielektrikumschicht 86 derart zu bilden, dass der Abschnitt der ersten Dielektrikumschicht 86, der sich über dem Silizium-Mesa erstreckt, dicker ist als der Abschnitt der ersten Dielektrikumschicht 86 innerhalb des Grabens 84. Eine Möglichkeit, ein dickeres Dielektrikum über dem Mesa-Bereich zu erhalten, ist, eine Verbundschicht aus beispielsweise ONO auf eine ähnliche Weise zu bilden wie die, die in den 13A–13L der gemeinschaftlich übertragenen US-Patentanmeldung Nr. 11/441,386 , die am 24. Mai 2006 eingereicht wurde und deren Offenbarungsgehalt hierin durch Bezugnahme vollständig mitaufgenommen ist, gezeigt ist. Unter Verwendung bekannter Techniken wird anschließend eine zweite Dielektrikumschicht (die z.B. Nitrid umfasst) über der ersten Dielektrikumschicht 86 gebildet und dann geätzt, um Dielektrikum-(z.B. Nitrid-)Spacer 87 zu bilden.
  • In 2B werden die freigelegten Abschnitte der ersten Dielektrikumschicht 86 geätzt, wobei Dielektrikum-Spacer 87 als Schutz-Spacer dienen, bis die Epitaxieschicht 82 entlang dem Grabenboden freigelegt wird. Vorausgesetzt, dass die erste Dielektrikumschicht 86 derart gebildet wird, dass sie eine größere Dicke über dem Mesa-Bereich als entlang dem Grabenboden aufweist, bleibt die Mesa-Oberfläche nach dem Ätzen durch die erste Dielektrikumschicht (jedoch dünner) bedeckt.
  • In 2C wird ein weiteres Siliziumätzen ausgeführt, wodurch die freigelegte Bodenoberfläche des Grabens 84 frei durch die Epitaxieschicht 82 und in das Substrat 80 ausgedehnt wird, um einen tieferen Graben 85 zu bilden. Der Graben 85 weist somit einen unteren Abschnitt auf, der schmaleren als sein oberer Abschnitt ist. Es wird eine schräge Implantation 83 mit zwei Durchgängen von n-leitenden Dotiermitteln ausgeführt, um einen n-leitenden Siliziumbereich 88 entlang den freigelegten unteren Seitenwänden des Grabens 85 zu bilden, wobei die erste Dielektrikum schicht 86 und die Dielektrikum-Spacer 87 dazu dienen, die Mesa-Oberfläche und die oberen Grabenseitenwände zu schützen. Wie es gezeigt ist, geht eine n-leitende Schicht 88 in das Substrat 80 über. Die Dielektrikum-Spacer 87 verhindern, dass die Implantation in den Kanalbereich gelangt.
  • In 2E werden die Dielektrikum-Spacer 87 und die erste Dielektrikumschicht 86 unter Verwendung herkömmlicher Techniken entfernt. Anschließend werden eine Dielektrikumschicht 89 und eine Abschirmelektrode 90 in dem unteren Abschnitt des Grabens 85 unter Verwendung herkömmlicher Techniken gebildet. Es wird eine Inter-Poly-Dielektrikumschicht (IPD-Schicht) 92 über der Abschirmelektrode 90 unter Verwendung bekannter Verfahren gebildet. Daraufhin werden das Gate-Dielektrikum 96 und die Gate-Elektrode 94 über der IPD-Schicht 92 unter Verwendung herkömmlicher Techniken gebildet. Source-Bereiche 93 und Heavy-Body-Bereiche 95 werden unter Verwendung bekannter Techniken gebildet. Eine Dielektrikumschicht 97, wie etwa BPSG, wird daraufhin über der Oberseite der Struktur abgeschieden und strukturiert, um Gate 94 und einen Abschnitt der Source-Bereiche 93 zu bedecken, und anschließend wird eine Source-Verbindungsschicht (die nicht gezeigt ist) gebildet, um die Source-Bereiche 93 und Heavy-Body-Bereiche 95 elektrisch zu kontaktieren.
  • Ein ähnlicher Prozess wie der, der durch die 2A–2E dargestellt ist, kann ausgeführt werden, um eine Struktur mit abgeschirmtem Gate in einer n-leitenden Epitaxieschicht anstelle einer p-leitenden Epitaxieschicht zu bilden. Die schräge Implantation mit zwei Durchgängen von n-leitenden Dotiermittein unterdrückt die Body-Diffusion in einen unteren Abschnitt des Kanalbereichs, was den Kanalwiderstand vorteilhaft verringert. Diese Implantation hilft auch, die hohen elektrischen Felder zu lin dern, die an der Grabenseitenwand gesehen werden. Ein beispielhafter Prozessfluss zum Bilden einer Struktur ist durch die 3A–3E gezeigt. In 3A wird eine n-leitende Epitaxieschicht 402 über einem n-leitenden Substrat 400 unter Verwendung beispielsweise selektiven epitaktischen Aufwachsens gebildet. Alle nachfolgenden Schritte, die zur Bildung der Struktur mit abgeschirmtem Gate in 3E führen, sind ähnlich die wie entsprechenden Schritte in den 2A–2E, außer dass in 3E vor dem Bilden der Source-Bereiche 413 und Heavy-Body-Bereiche 415 eine Body-Implantation von p-leitenden Dotiermitteln ausgeführt wird, um einen Body-Bereich 418 zu bilden. Wie es in den 3D und 3E gezeigt ist, diffundiert der Siliziumbereich 408, der durch die schräge Implantation mit zwei Durchgängen gebildet wird, nach oben in den Kanalbereich, wodurch der Kanalwiderstand verringert wird.
  • Gemäß einer anderen Ausführungsform der Erfindung wird ein MOSFET mit Ladungsgleichgewicht und abgeschirmtem Gate unter Verwendung einer n-leitenden Epitaxieschicht und einer tiefen Vertiefung, die mit epitaktisch aufgewachsenem p-leitendem Silizium gefüllt ist, gebildet. Diese Ausführungsform wird unter Verwendung der beispielhaften Querschnittsansicht in 4 beschrieben. In 4 erstreckt sich zwischen jeweils zwei benachbarten mit einem Gate versehenen Gräben 131 eine tiefe Vertiefung 133 durch den Body-Bereich 136 und die n-leitende Epitaxieschicht 132 und endet in dem hochdotierten n-leitenden Substrat 130. Die Vertiefung 133 wird mit p-leitendem Siliziummaterial 134 gefüllt. Die Dotierungskonzentration der n-leitenden Epitaxieschicht 132 und das Siliziummaterial 134 in den Vertiefungen 133 werden so gewählt, dass zwischen diesen beiden Bereichen ein Ladungsgleichgewicht erhalten wird. Die Struktur mit einem mit einem Gate versehenen Graben ist ansonsten ähnlich wie jene der vorhergehenden Ausführungsformen und wird somit nicht beschrieben.
  • Ein beispielhaftes Verfahren zum Bilden der Struktur in 4 ist wie folgt. Es wird eine n-leitende Epitaxieschicht 132 (z.B. durch selektives epitaktisches Aufwachsen) über einem hochdotierten n-leitenden Substrat 130 gebildet. Es werden Body-Bereiche 136 mit p-Leitfähigkeit gebildet, indem Dotiermittel in die Epitaxieschicht 132 implantiert werden. Die Body-Bereiche 136 erstrecken sich bis zu einer Tiefe, die ausreicht um eine Bildung von Kanalbereichen zu ermöglichen. Es wird ein anschließendes Siliziumätzen ausgeführt, um tiefe Vertiefungen 133 zu bilden, die sich durch die Body-Bereiche 136 erstrecken und in dem Substrat 130 enden. Anschließend wird ein selektiver epitaktischer Aufwachsprozess durchgeführt, um die tiefen Vertiefungen 133 mit p-leitendem Silizium 134 zu füllen. Der Gate-Graben 131 und die verschiedenen Materialien darin sowie die Source-Bereiche 140, Heavy-Body-Bereiche 138 und anderen konstruktiven Merkmale werden gemäß bekannten Techniken gebildet. In einer Ausführungsform werden der Gate-Graben und die Gate- und Abschirmelektroden gebildet, bevor die tiefen Vertiefungen gebildet werden. Indem die Vertiefungen 133 unter die Substrat/Epitaxieschicht-Grenzfläche hinaus ausgedehnt werden, werden die hohen elektrischen Felder an der Unterseite der Säulen vorteilhaft vermindert. Dies lässt eine dünnere n-leitende Epitaxieschicht zu, wodurch der Widerstand im Ein-Zustand weiter verringert wird.
  • Die 5A und 5B zeigen ein alternatives Verfahren zum Bilden der tiefen p-leitenden Bereiche 134 in 4. Wie es in den 5A und 5B gezeigt ist, werden p-leitende Säulen 164 gebildet, indem mehrfache Hochenergieimplantationen 172 von p-leitenden Dotiermitteln durch eine flache Vertiefung 168 in einer n-leitenden Epitaxieschicht 162 implantiert werden. Wie es gezeigt ist, ist die Vertiefungstiefe geringfügig tiefer als die der Source-Bereiche 166. Die Vertiefungstiefe legt den Bezugspunkt für die Tiefe der p-leitenden Säulen 164 fest, da die Implantationen 172 in die Bodenoberfläche der Vertiefung 168 erfolgen. Die Dosis und Energie der Implantationen 172 können abgestimmt werden, um das erforderliche Dotierungsprofil in den p-leitenden Säulen 164 zu erhalten. Da es sehr wenig Diffusion am Ende des Prozesses gibt, sind die Dotierungsprofile sowohl der resultierenden p-leitenden Säulen 164 als auch der n-leitenden Epitaxieschicht 162 relativ flach. Dies führt zu einer verbesserten Prozessempfindlichkeit.
  • Gemäß anderen Ausführungsformen der Erfindung verwenden zusätzliche Verfahren und Strukturen für MOSFET mit ausgeglichener Ladung (die besonders für Niederspannungsanwendungen geeignet sind, aber nicht darauf beschränkt sind) nicht mit einem Gate versehene Abschirmgräben zwischen mit einem Gate versehenen Gräben. Diese Ausführungsformen werden als nächstes beschrieben.
  • Trench-Gate-FET mit Ladungsgleichgewicht beruhen auf der Mesa-Breite und der Dotierungskonzentration des Driftbereichs (typischerweise eine Epitaxieschicht), um die Verarmung unter einer Drain-Source-Vorspannung in Sperrrichtung zu steuern und somit einen höheren Durchbruch als herkömmliche Trench-Gate-FET zu erhalten. Die Mesa-Breite ist durch die Fähigkeiten der Fotolithographie beschränkt, einen kontinuierlichen Heavy-Body-Kontaktbereich in der Mitte des Mesa zwischen benachbarten Gate-Gräben zu definieren. Gemäß einer Ausführungsform der Erfindung ermöglicht jedoch die Verwendung von zusätzlichen nicht mit einem Gate versehenen Abschirmgräben, die zwischen die Gate-Gräben eingestreut sind, den spezifischen Widerstand des Driftbereichs für die gleiche Durchbruchspannung abzusenken, wodurch der Ein-Zustand der Vorrichtung verringert wird und verbesserte Ladungsausgleichs- oder Ladungsgleichgewichtseigenschaften zugelassen werden.
  • Die 6A–6G sind vereinfachte Querschnittsansichten, die einen beispielhaften Prozessfluss zum Bilden eines Trench-Gate-FET mit selbstjustierten, nicht mit einem Gate versehenen Gräben, die zwischen den mit einem Gate versehenen Gräben eingearbeitet sind, gemäß einer Ausführungsform der vorliegenden Erfindung darstellen. In 6A werden unter Verwendung herkömmlicher Techniken Gräben 202 und 204 in einen Siliziumbereich 200 geätzt. In einer Ausführungsform umfasst der Siliziumbereich 200 ein hochdotiertes n-leitendes Substrat und eine n-leitende Epitaxieschicht über dem Substrat.
  • Der Graben 202 wird als nicht mit einem Gate versehener Graben bezeichnet, und der Graben 204 wird als mit einem Gate versehener Graben bezeichnet. Eine Dielektrikumschicht 206 (z.B. aufgewachsenes Oxid), die sich über Mesa-Oberflächen 208 erstreckt und die Seitenwände und Bodenoberflächen der Gräben 202 und 204 auskleidet, wird unter Verwendung bekannter Techniken gebildet. In 6B wird ein Dielektrikummaterial 210 (z.B. ein abgeschiedener Film, wie etwa SACVD), der die Gräben füllt und sich über den Mesa-Bereichen erstreckt, unter Verwendung herkömmlicher Verfahren abgeschieden. In 6C wird unter Verwendung bekannter Techniken ein Planarisierungsprozess ausgeführt, so dass eine obere Oberfläche des Dielektrikummaterials 210, das in den Gräben verbleibt, im Wesentlichen koplanar mit den Mesa-Oberflächen 208 ist.
  • In 6D wird unter Verwendung herkömmlicher Verfahren eine Maskierungsschicht (z.B. Fotoresist) abgeschieden und strukturiert, um einen Maskierungsbereich 214 zu bilden, der den nicht mit einem Gate versehenen Graben 202 bedeckt, und anschließend werden die Dielektrikumschicht 206 und das Dielektrikummaterial 210 in dem mit einem Gate versehenen Graben 204 vertieft, um dadurch ein dickes Bodendielektri kum (TBD von thick bottom dielectric) 212 entlang dem Boden des mit einem Gate versehenen Grabens 204 zu bilden. In 6E wird unter Verwendung herkömmlicher Techniken der Maskierungsbereich 214 entfernt, und es wird eine Gate-Dielektrikumschicht 220 (die z.B. Oxid umfasst) gebildet, die Seitenwände des mit einem Gate versehenen Grabens 204 auskleidet und sich über Mesa-Oberflächen und den nicht mit einem Gate versehenen Graben 202 erstreckt. Anschließend wird eine Polysiliziumschicht abgeschieden und in den mit einem Gate versehenen Graben 204 vertieft, um eine vertiefte Gate-Elektrode 222 in dem mit einem Gate versehenen Graben 204 zu bilden. Es werden herkömmliche Deckschicht-Body- und Source-Implantationen in dem aktiven Bereich der Vorrichtung ausgeführt, um nacheinander p-leitende Body-Bereiche 226 in dem Siliziumbereich 200 zu bilden und dann hochdotierte n-leitende Source-Bereiche 224 in den Body-Bereichen 226 zu bilden.
  • In 6F wird unter Verwendung bekannter Techniken eine Dielektrikumschicht (die z.B. BPSG umfasst) über der Struktur gebildet und dann strukturiert und geätzt, um eine Dielektrikumkappe 230 zu bilden, die sich nur über dem mit einem Gate versehenen Graben 204 erstreckt. Das gleiche Dielektrikumätzen kann dazu verwendet werden, Dielektrikummaterialien 206 und 210 in dem nicht mit einem Gate versehenen Graben 202 ausreichend zu vertiefen, um Seitenwände der Body-Bereiche 226 teilweise freizulegen. Somit verbleibt ein Dielektrikumbereich 252 entlang dem Boden des nicht mit einem Gate versehenen Grabens 202.
  • In 6G wird der nicht mit einem Gate versehene Graben 202 mit einem leitfähigen Material (z.B. hochdotiertem p-leitendem Polysilizium) gefüllt, um einen Heavy-Body-Bereich 234 zu bilden. Eine Source-Verbindungsschicht 236 (die z.B. Metall umfasst) wird anschließend über der Struktur gebildet, um die Source-Bereiche 224 und Heavy-Body-Bereiche 234 zu kontaktieren. In einer Ausführungsform wird beim Bilden des Heavy-Body-Bereichs 234 das abgeschiedene leitfähige Material in den nicht mit einem Gate versehenen Graben 202 vertieft, um Seitenwände der Source-Bereiche 224 teilweise freizulegen. Dies ermöglicht, dass die Source-Verbindungsschicht 230 Seitenwände der Source-Bereiche 224 direkt kontaktiert, wodurch der Source-Kontaktwiderstand verringert wird.
  • Wie es zu sehen ist, sind die Source-Bereiche 224 zu den Gräben selbstjustiert. Bei einer Ausführungsform, bei der eine streifenförmige Zellenkonfiguration verwendet wird, führt die durch die 6A–6G gezeigte Prozessfolge zur Bildung von kontinuierlichen Heavy-Body-Bereichen 234, die ebenfalls selbstjustiert sind. Diese und andere selbstjustierte Merkmale der resultierenden Struktur erlauben eine sehr dichte Zellenteilung. Die Maskierungsschritte, die typischerweise beim Bilden eines jeden der Source- und Heavy-Body-Bereiche erforderlich sind, werden ebenfalls beseitigt, wodurch die Kosten verringert werden und die Prozesskomplexität minimiert wird.
  • In einer Ausführungsform wird ein nicht mit einem Gate versehener Graben zwischen jeweils zwei mit einem Gate versehene Gräben gebildet. In einer anderen Ausführungsform wird ein größeres Verhältnis von nicht mit einem Gate versehene Gräben zu mit einem Gate versehene Gräben verwendet (z.B. zwei oder mehr nicht mit einem Gate versehene Gräben werden zwischen jeweils zwei mit einem Gate versehene Gräben gebildet), um die Gate/Drain-Kapazität zu verringern. In noch einer anderen Ausführungsform werden anstelle des gleichzeitigen Bildens der nicht mit einem Gate versehenen und mit einem Gate versehenen Gräben die nicht mit einem Gate versehenen Gräben in einem anderen Stadium des Prozesses als die mit einem Gate versehenen Gräben gebildet. Obgleich dies zu zusätzlichen Verarbeitungsschritten führt, bietet diese Ausführungsform Flexiblität bei der Optimierung verschiedener Merkmale des Prozesses und der Struktur.
  • Die 7A–7H sind vereinfachte Querschnittsansichten, die einen anderen beispielhaften Prozessfluss zum Bilden eines FET mit abgeschirmtem Gate und selbstjustierten, nicht mit einem Gate versehene Gräben, die zwischen den mit einem Gate versehenen Gräben eingearbeitet sind, gemäß einer Ausführungsform der vorliegenden Erfindung darstellen. In 7A werden ein mit einem Gate versehener Graben 304 und ein nicht mit einem Gate versehener Graben 302 in einen n-leitenden Siliziumbereich 300 geätzt. In einer Ausführungsform umfasst der Siliziumbereich 300 ein hochdotiertes n-leitendes Substrat und eine n-leitende Epitaxieschicht über dem Substrat. In einer Abwandlung dieser Ausführungsform enden die Gräben 320 und 304 in der Epitaxieschicht, und in einer anderen Abwandlung erstrecken sich die Gräben 302 und 304 durch die Epitaxieschicht und enden in dem Substrat.
  • In 7A wird eine Abschirmdielektrikumschicht 306 (die z.B. Oxid umfasst), die sich über Mesa-Oberflächen 308 erstreckt und die Seitenwände und die Bodenoberflächen der Gräben 302 und 304 auskleidet, unter Verwendung bekannter Techniken gebildet. Eine Polysiliziumschicht wird unter Verwendung herkömmlicher Techniken abgeschieden und dann in die Gräben 302 und 304 vertieft, um dadurch Abschirmelektroden 310 in den Gräben 302 und 304 zu bilden. In 7B wird unter Verwendung herkömmlicher Verfahren ein Dielektrikummaterial 312 (z.B. ein abgeschiedener Film unter Verwendung von SACVD) abgeschieden, das die Gräben füllt und sich über den Mesa-Bereichen erstreckt. In 7C wird unter Verwendung herkömmlicher Techniken ein Planarisierungsprozess ausgeführt, so dass eine obere Oberfläche des Dielektrikummaterials 312, das in den Gräben verbleibt, im Wesentlichen koplanar mit den Mesa-Oberflächen 308 ist.
  • In 7D wird unter Verwendung herkömmlicher Verfahren eine Maskierungsschicht (z.B. Fotoresist) abgeschieden und strukturiert, um einen Maskierungsbereich 314 zu bilden, der den nicht mit einem Gate versehenen Graben 302 bedeckt, und dann werden die Dielektrikumschicht 306 und das Dielektrikummaterial 312 in dem mit einem Gate versehenen Graben 304 bis zu einer vorbestimmten Tiefe vertieft, um dadurch ein Zwischenelektrodendielektrikum 316 (IED) über der Abschirmelektrode 310 zu bilden. In 7E wird unter Verwendung herkömmlicher Techniken der Maskierungsbereich 314 entfernt, und es wird eine Gate-Dielektrikumschicht 322 (die z.B. Oxid umfasst) gebildet, die die oberen Seitenwände des mit einem Gate versehenen Grabens 304 auskleidet und sich über Mesa-Oberflächen und den nicht mit einem Gate versehenen Graben 302 erstreckt. Anschließend wird eine Polysiliziumschicht abgeschieden und in einen mit einem Gate versehenen Graben 304 vertieft, um eine vertiefte Gate-Elektrode 324 in dem mit einem Gate versehenen Graben 304 zu bilden. In 7F werden herkömmliche Deckschicht-Body- und Source-Implantationen nacheinander in dem aktiven Bereich der Vorrichtung ausgeführt, um p-leitende Body-Bereiche 328 in dem Siliziumbereich 300 zu bilden und anschließend hochdotierte n-leitende Source-Bereiche 326 in den Body-Bereichen 328 zu bilden.
  • In 7G wird unter Verwendung bekannter Techniken eine Dielektrikumschicht (die z.B. BPSG umfasst) über der Struktur gebildet und dann strukturiert und geätzt, um eine Dielektrikumkappe 330 über dem mit einem Gate versehenen Graben 304 zu bilden. Das gleiche Dielektrikumätzen kann verwendet werden, um Dielektrikummaterialien 306 und 310 in dem nicht mit einem Gate versehenen Graben 302 ausreichend zu ver tiefen, um Seitenwände der Body-Bereiche 328 teilweise freizulegen. Somit verbleibt Dielektrikummaterial 325 über der Abschirmelektrode 310 in dem nicht mit einem Gate versehenen Graben 302. Der nicht mit einem Gate versehene Graben 302 wird daraufhin mit einem leitfähigen Material (z.B. hochdotiertem p-leitendem Polysilizium) gefüllt, um einen Heavy-Body-Bereich 332 zu bilden. Eine Source-Verbindungsschicht 334 (die z.B. Metall umfasst) wird anschließend über der Struktur gebildet, um die Source-Bereiche 326 und die Heavy-Body-Bereiche 332 zu kontaktieren. In einer Ausführungsform wird beim Bilden der Heavy-Body-Bereiche 332 das abgeschiedene leitfähige Material in den nicht mit einem Gate versehenen Graben 302 vertieft, um Seitenwände der Source-Bereiche 326 teilweise freizulegen. Dies ermöglicht, dass die Source-Verbindungsschicht 334 Seitenwände der Source-Bereiche 326 direkt kontaktiert, wodurch der Source-Kontaktwiderstand verringert wird.
  • Wie bei der vorhergehenden Ausführungsform sind die Source-Bereiche 326 zu den Gräben selbstjustiert, und bei der Ausführungsform, bei der eine streifenförmige Zellenkonfiguration verwendet wird, führt die durch die 7A–7H gezeigte Prozessfolge zu der Bildung von kontinuierlichen Heavy-Body-Bereichen 332, die ebenfalls selbstjustiert sind. Diese und andere selbstjustierte Merkmale der resultierenden Struktur erlauben eine sehr dichte Zellenteilung. Die Abschirmelektroden in den nicht mit einem Gate versehenen Gräben erlauben auch, dass der spezifische Widerstand des Driftbereichs für die gleiche Durchbruchspannung abgesenkt werden kann. Zusätzlich werden die Maskierungsschritte beseitigt, die typischerweise beim Bilden eines jeden der Source- und Heavy-Body-Bereiche erforderlich sind, wodurch Kosten verringert werden und die Prozesskomplexität minimiert wird.
  • Die Abschirmelektroden in den mit einem Gate und nicht mit einem Gate versehenen Gräben können elektrisch mit der Source-Verbindungsschicht in einer dritten Dimension verbunden werden oder man kann sie schwimmen lassen. In einer Ausführungsform wird ein nicht mit einem Gate versehener Graben zwischen jeweils zwei mit einem Gate versehenen Gräben gebildet. In einer anderen Ausführungsform wird ein größeres Verhältnis von nicht mit einem Gate versehenen Gräben zu mit einem Gate versehenen abgeschirmten Gräben verwendet (z.B. zwei oder mehr nicht mit einem Gate versehene Gräben werden zwischen jeweils zwei mit einem Gate versehenen Gräben gebildet), um die Gate/Drain-Kapazität zu verringern. In noch einer anderen Ausführungsform werden anstelle des gleichzeitigen Bildens der nicht mit einem Gate versehenen und mit einem Gate versehenen Gräben die nicht mit einem Gate versehenen Gräben in einem anderen Stadium des Prozesses als die mit einem Gate versehenen Gräben gebildet. Obgleich dies zu zusätzlichen Verarbeitungsschritten führt, liefert diese Ausführungsform Flexibilität bei der Optimierung verschiedener Merkmale des Prozesses und der Struktur.
  • Die 8A–8H sind vereinfachte Querschnittsansichten, die noch einen anderen beispielhaften Prozessfluss zum Bilden eines FET mit abgeschirmtem Gate und selbstjustierten, nicht mit einem Gate versehene Gräben, die zwischen den mit einem Gate versehenen Gräben eingearbeitet sind, gemäß einer anderen Ausführungsform der vorliegenden Erfindung darstellen. In 8A werden ein mit einem Gate versehener Graben 404 und ein nicht mit einem Gate versehener Graben 402 in einen n-leitenden Siliziumbereich 400 geätzt. In einer Ausführungsform umfasst der Siliziumbereich 400 ein hochdotiertes n-leitendes Substrat und eine n-leitende Epitaxieschicht über dem Substrat. In einer Abwandlung dieser Ausführungsform enden die Gräben 402 und 404 in der Epitaxieschicht, und in einer anderen Abwandlung erstrecken sich die Gräben 402 und 404 durch die Epitaxieschicht und enden in dem Substrat.
  • In 8A wird eine Abschirmdielektrikumschicht 406 (die z.B. Oxid umfasst), die sich über Mesa-Oberflächen 414 erstreckt und die Seitenwände und Bodenoberflächen der Gräben 402 und 404 auskleidet, unter Verwendung bekannter Techniken gebildet. Eine Polysiliziumschicht wird abgeschieden und geringfügig unter die obere Oberfläche der Abschirmdielektrikumschicht 406 zurückgeätzt, wie es gezeigt ist. In 8B wird unter Verwendung herkömmlicher Verfahren eine Maskierungsschicht (z.B. Fotoresist) abgeschieden und strukturiert, um einen Maskierungsbereich 412 zu bilden, der den nicht mit einem Gate versehenen Graben 402 bedeckt. In 8C wird anschließend Polysilizium 410 in den mit einem Gate versehenen Graben 404 tief in den Graben vertieft, wodurch die Abschirmelektrode 410 in dem mit einem Gate versehenen Graben 404 gebildet wird. Der Maskierungsbereich 412 wird entfernt, und anschließend wird die Abschirmdielektrikumschicht 406 wie gezeigt zurückgeätzt.
  • In 8D wird eine Gate-Dielektrikumschicht 420 (die z.B. Oxid umfasst), die die oberen Seitenwände des mit einem Gate versehenen Grabens 404 auskleidet und sich über der Abschirmelektrode 410, den Mesa-Oberflächen und dem nicht mit einem Gate versehenen Graben 402 erstreckt, unter Verwendung herkömmlicher Techniken aufgewachsen. Anschließend wird eine Polysiliziumschicht abgeschieden und in den mit einem Gate versehenen Graben 404 vertieft, um eine vertiefte Gate-Elektrode 418 in dem mit einem Gate versehenen Graben 404 zu bilden. In 8E werden herkömmlichen Deckschicht-Body- und Source-Implantationen in dem aktiven Bereich der Vorrichtung ausgeführt, um p-leitende Body-Bereiche 424 in dem Siliziumbereich 400 zu bilden und anschließend hoch dotierte n-leitende Source-Bereiche 422 in den Body-Bereichen 424 zu bilden.
  • In 8F wird unter Verwendung bekannter Techniken eine Dielektrikumschicht (die z.B. BPSG umfasst) über der Struktur gebildet und dann strukturiert und geätzt, um eine Dielektrikumkappe 426 über dem mit einem Gate versehenen Graben 404 zu bilden. Das gleiche Dielektrikumätzen kann verwendet werden, um das Abschirmdielektrikum 406 in dem nicht mit einem Gate versehenen Graben 402 ausreichend zu vertiefen, um Seitenwände der Body-Bereiche 424 teilweise freizulegen. In 8G wird ein leitfähiges Material (z.B. hochdotiertes p-leitendes Polysilizium) abgeschieden, um den nicht mit einem Gate versehenen Graben 402 zu füllen, und dann zurückgeätzt, wodurch ein Heavy-Body-Bereich 430 in dem mit einem Gate versehenen Graben 402 gebildet wird. In 8H wird eine Source-Verbindungsschicht 432 (die z.B. Metall umfasst) über der Struktur gebildet, um die Source-Bereiche 422 und die Heavy-Body-Bereiche 430 zu kontaktieren.
  • Wie es zu sehen ist, sind die Source-Bereiche 422 zu den Gräben selbstjustiert. Bei der Ausführungsform, bei der eine streifenförmige Zellenkonfiguration verwendet wird, führt die durch die 8A–8H gezeigte Prozessfolge zu der Bildung kontinuierlicher Heavy-Body-Bereiche 430, die ebenfalls selbstjustiert sind. Diese und andere selbstjustierte Merkmale der resultierenden Struktur erlauben eine sehr dichte Zellenteilung. Die Abschirmelektroden in den nicht mit einem Gate versehenen Gräben erlauben auch, dass der spezifische Widerstand des Driftbereichs abgesenkt werden kann, ohne die Durchbruchspannung zu verschlechtern. Zusätzlich werden die Maskierungsschritte beseitigt, die typischerweise beim Bilden eines jeden der Source- und Heavy-Body-Bereiche erforderlich sind, wodurch Kosten verringert werden und die Prozesskomplexität minimiert wird.
  • Wie es zu sehen ist, ist die Abschirmelektrode 408 in dem nicht mit einem Gate versehenen Graben 402 elektrisch mit der Source-Verbindung 432 über den Heavy-Body-Bereich 430 verbunden. In einer Ausführungsform wird ein nicht mit einem Gate versehener Graben zwischen jeweils zwei mit einem Gate versehenen Gräben gebildet. In einer anderen Ausführungsform wird ein größeres Verhältnis von nicht mit einem Gate versehenen Gräben zu mit einem Gate versehenen abgeschirmten Gräben verwendet (z.B. zwei oder mehr nicht mit einem Gate versehene Gräben werden jeweils zwischen zwei mit einem Gate versehenen Gräben gebildet), um die Gate/Drain-Kapazität zu verringern. In noch einer anderen Ausführungsform werden anstelle des gleichzeitigen Bildens der nicht mit einem Gate und mit einem Gate versehenen Gräben die nicht mit einem Gate versehenen Gräben in einem anderen Stadium des Prozesses als die mit einem Gate versehenen Gräben gebildet. Obgleich dies zu zusätzlichen Verarbeitungsschritten führt, liefert diese Ausführungsform eine Flexibilität bei der Optimierung verschiedener Merkmale des Prozesses und der Struktur.
  • 9 ist eine vereinfachte Querschnittsansicht eines FET mit abgeschirmtem Gate und einem nicht mit einem Gate versehenen Graben, wobei die Heavy-Body-Bereiche in den Body-Bereichen anstelle innerhalb des nicht mit einem Gate versehenen Grabens gebildet sind. Die FET-Struktur mit abgeschirmtem Gate in 9 ist ähnlich wie die in 7H, außer dass Heavy-Body-Bereiche 520 in Body-Bereichen 516 gebildet sind und die Source-Verbindungsschicht 518 sich in einen oberen Abschnitt des nicht mit einem Gate versehnen Grabens 502 erstreckt und diesen füllt. Die Source-Verbindungsschicht kontaktiert die Source-Bereiche 514 entlang den Mesa-Oberflächen und den Seitenwänden der Source-Bereiche elektrisch und kontaktiert die Heavy-Body-Bereiche 520 entlang ihren Seitenwänden, wie es gezeigt ist. Die übrigen strukturellen Merkmale des FET in 9 sind ähnlich wie jene in 7H und werden somit nicht beschrieben.
  • Der Prozessfluss zum Bilden der FET-Struktur in 9 ist ähnlich wie der, der durch die 7A–7H gezeigt ist, mit Ausnahme der folgenden Änderungen. In 7G wird nach dem Vertiefen der Dielektrikummaterialien 306 und 310 in dem nicht mit einem Gate versehenen Graben 302, wodurch Seitenwände der Body-Bereiche 328 teilweise freigelegt werden, eine schräge Implantation mit zwei Durchgängen von p-leitenden Dotiermitteln in freigelegte Seitenwände des nicht mit einem Gate versehenen Grabens 302 ausgeführt, um Heavy-Body-Bereiche 520 (9) in den Body-Bereichen zu bilden. In einer Ausführungsform wird beim Ausführen der schrägen Implantation mit zwei Durchgangen keine Maske verwendet, und die Heavy-Body-Implantationsdosis wird so gewählt, dass sie niedriger ist als die für die Source-Bereiche, so dass die effektive Dotierungskonzentration der Source-Bereiche in der Nähe des nicht mit einem Gate versehenen Grabens durch die Heavy-Body-Implantation nicht auf irgendeine signifikante Weise beeinflusst wird.
  • In 7H füllt nach dem Abscheiden der Source-Verbindungsschicht über dem Substrat die Source-Verbindungsschicht den nicht mit einem Gate versehenen Graben, wodurch die Heavy-Body-Bereiche und Source-Bereiche entlang ihren Seitenwänden elektrisch kontaktiert werden, wie es in 9 gezeigt ist. Die Ausführungsform in 9 besitzt die gleichen Merkmale und Vorteile wie die Ausführungsformen, die durch die oben beschriebene 7H gezeigt sind. Die alternativen Abwandlungen und Ausführungsformen der oben beschriebenen Ausführungsform der 7A–7H gelten auch für die FET-Struktur von 9.
  • 10 ist eine vereinfachte Querschnittsansicht eines Trench-Gate-FET mit einem nicht mit einem Gate versehenen Graben, wobei die Heavy-Body-Bereiche in den Body-Bereichen anstelle im Inneren des nicht mit einem Gate versehenen Grabens gebildet sind. Die Trench-Gate-FET-Struktur in 10 ist ähnlich wie die in 6G, außer dass die Heavy-Body-Bereiche 620 in Body-Bereichen 618 gebildet sind und die Source-Verbindungsschicht 622 sich in einen oberen Abschnitt des nicht mit einem Gate versehenen Grabens 602 erstreckt und diesen füllt. Die Source-Verbindungsschicht kontaktiert die Source-Bereiche 514 entlang den Mesa-Oberflächen und Seitenwänden der Source-Bereiche elektrisch und kontaktiert die Heavy-Body-Bereiche 520 entlang ihren Seitenwänden, wie es gezeigt ist. Die übrigen strukturellen Merkmale des FET in 10 sind ähnlich wie jene in 6G und werden somit nicht beschrieben.
  • Der Prozessfluss zum Bilden der FET-Struktur in 10 ist ähnlich wie der, der durch die 6A–6G gezeigt ist, mit der Ausnahme der folgenden Änderungen. In 6F wird nach dem Vertiefen der Dielektrikummaterialien 206 und 210 in dem nicht mit einem Gate versehenen Graben 202, wodurch Seitenwände der Body-Bereiche 226 teilweise freigelegt werden, eine schräge Implantation mit zwei Durchgängen von p-leitenden Dotiermitteln in freigelegte Seitenwände des nicht mit einem Gate versehenen Grabens 202 ausgeführt, um Heavy-Body-Bereiche 620 (10) in den Body-Bereichen zu bilden. In einer Ausführungsform wird beim Ausführen der schrägen Implantation mit zwei Durchgängen keine Maske verwendet, und die Heavy-Body-Implantationsdosis wird gewählt, so dass sie niedriger ist als die für die Source-Bereiche, so dass die effektive Dotierungskonzentration der Source-Bereiche in der Nähe des nicht mit einem Gate versehenen Grabens nicht durch die Heavy-Body-Implantation auf irgendeine signifikante Weise beeinflusst wird.
  • In 6G füllt nach dem Abscheiden der Source-Verbindungsschicht über dem Substrat die Source-Verbindungsschicht den nicht mit einem Gate versehenen Graben, wodurch die Heavy-Body-Bereiche und Source-Bereiche entlang ihren Seitenwänden elektrisch kontaktiert werden, wie es in 10 gezeigt ist. Die Ausführungsform von 10 besitzt die gleichen Merkmale und Vorteile wie die Ausführungsformen, die durch die oben beschriebene 6G gezeigt sind. Die alternativen Abwandlungen und Ausführungsformen der Ausführungsform der oben beschriebenen 6A–6G gelten auch für die FET-Struktur von 10.
  • Die verschiedenen Strukturen und Verfahren der vorliegenden Erfindung können mit einer oder mehreren einer Anzahl von Techniken mit Ladungsgleichgewicht bzw. Ladungsausgleich und abgeschirmtem Gate (z.B. jene in den 2A–2B, 3A–3B, 4A–4E, 5B–5C, 6–8, 9A–9C, 10–24, sowie anderen Vorrichtungsstrukturen und Herstellungsprozessen, die in der gemeinschaftlich übertragenen Anmeldung Nr. 11/026,276, die am 29. Dezember 2004 eingereicht wurde und deren Offenbarungsgehalt hierin durch Bezugnahme vollständig miteingeschlossen ist, offenbart sind, kombiniert werden, um einen noch niedrigeren Ein-Widerstand, eine höhere Sperrfähigkeit und einen höheren Wirkungsgrad neben anderen Vorteilen und Merkmalen zu erzielen. Zusätzlich können eine oder mehrere der verschiedenen Strukturen mit abgeschirmtem Gate (z.B. jene in den 4–7) und Verfahren zum Bilden derselben, die in der oben erwähnten gemeinschaftlich übertragenen US-Patentanmeldung Nr. 11/441,386 , die am 24. Mai 2006 eingereicht wurde, offenbart sind, vorteilhaft mit einer oder mehreren der hierin offenbarten Techniken mit Ladungsausgleich oder Ladungsgleichgewicht (z.B. jene in den 3A–3E, 4, 5A–5B, 7A– 7H, 8A–8H, 9–10) kombiniert werden, um Vorrichtungen mit Ladungsgleichgewicht und abgeschirmten Gate und optimiertem Leistungsvermögen und optimierten strukturellen Eigenschaften zu erhalten.
  • Die Querschnittsansichten der unterschiedlichen hierin beschriebenen Ausführungsformen müssen nicht maßstäblich sein und sollen daher nicht die möglichen Abwandlungen im Layout-Entwurf der entsprechenden Strukturen begrenzen.
  • Obwohl eine Anzahl spezifischer Ausführungsformen oben gezeigt und beschrieben wurde, sind Ausführungsformen der Erfindung nicht darauf begrenzt. Obgleich die verschiedenen oben beschriebenen Ausführungsformen in herkömmlichem Silizium implementiert sind, können beispielsweise diese Ausführungsformen und ihre offensichtlichen Abwandlungen auch in Siliziumcarbid, Galliumarsenid, Galliumnitrid oder anderen Halbleitermaterialien implementiert werden. Obgleich die obigen Ausführungsformen im Kontext von n-Kanal-Transistoren beschrieben wurden, können als anderes Beispiel Transistoren vom p-Kanal-Gegenstück gebildet werden, indem einfach der Leitfähigkeitstyp der verschiedenen Bereiche umgekehrt wird. Die verschiedenen hierin beschriebenen Transistoren können auch in Konfigurationen mit offenen oder geschlossenen Zellen gebildet werden, die hexagonale ovale oder quadratische Zellen umfassen. Darüber hinaus sind die Ausführungsformen der vorliegenden Erfindung nicht auf MOSFET begrenzt. Beispielsweise werden Modifikationen, die notwendig sind, um IGBT-Gegenstücke der oben beschriebenen MOSFET zu bilden, Fachleuten in Anbetracht dieser Offenbarung deutlich sein. Obgleich einige der hierin beschriebenen Ausführungsformen besonders für Niederspannungsanwendungen zweckmäßig sind, können zusätzlich die hierin beschriebenen Prozessflüsse und Strukturen von einem Fachmann in Anbetracht dieser Offenbarung modifiziert werden, um Transistoren zu bilden, die für Hochspannungsanwendungen besser geeignet sind und viele der gleichen Vorteile und Merkmale der vorliegenden Erfindung aufweisen. Darüber hinaus können die Merkmale von einer oder mehreren Ausführungsformen der Erfindung mit einem oder mehreren Merkmalen von anderen Ausführungsformen der Erfindung kombiniert werden, ohne vom Schutzumfang der Erfindung abzuweichen.
  • Deshalb sollte der Umfang der vorliegenden Erfindung nicht anhand der obigen Beschreibung festgelegt werden, sondern sollte stattdessen anhand der beigefügten Ansprüche zusammen mit deren vollem Umfang an Äquivalenten festgelegt werden.
  • Zusammenfassung
  • Ein Feldeffekttransistor wird wie folgt gebildet. Es wird ein Halbleiterbereich von einem ersten Leitfähigkeitstyp mit einer Epitaxieschicht von einer zweiten Leitfähigkeit, die sich über dem Halbleiterbereich erstreckt, vorgesehen. Es wird ein Graben gebildet, der sich durch die Epitaxieschicht erstreckt und in dem Halbleiterbereich endet. Es wird eine schräge Implantation mit zwei Durchgängen von Dotiermitteln von dem ersten Leitfähigkeitstyp ausgeführt, um dadurch einen Bereich von einem ersten Leitfähigkeitstyp entlang den Grabenseitenwänden zu bilden. Es wird eine Schwellenspannungs-Einstellungsimplantation von Dotiermitteln von dem zweiten Leitfähigkeitstyp ausgeführt, um dadurch einen Leitfähigkeitstyp eines Abschnitts des Bereichs von dem ersten Leitfähigkeitstyp, der sich entlang oberen Seitenwänden des Grabens erstreckt, in den zweiten Leitfähigkeitstyp umzuwandeln. Es werden Source-Bereiche von dem ersten Leitfähigkeitstyp gebildet, die jede Seite des Grabens flankieren.

Claims (154)

  1. Verfahren zum Bilden eines FET, umfassend: Vorsehen eines Halbleiterbereichs von einem ersten Leitfähigkeitstyp mit einer Epitaxieschicht von einem zweiten Leitfähigkeitstyp, die sich über dem Halbleiterbereich erstreckt; Bilden eines Grabens, der sich durch die Epitaxieschicht erstreckt und in dem Halbleiterbereich endet; Durchführen einer schrägen Implantation mit zwei Durchgängen von Dotiermitteln von dem ersten Leitfähigkeitstyp, um dadurch einen Bereich von einem ersten Leitfähigkeitstyp entlang den Grabenseitenwänden zu bilden; Durchführen einer Schwellenspannungs-Einstellungsimplantation von Dotiermitteln von dem zweiten Leitfähigkeitstyp, um dadurch einen Leitfähigkeitstyp eines Abschnitts des Bereichs von dem ersten Leitfähigkeitstyp, der sich entlang oberen Seitenwänden des Grabens erstreckt, in den zweiten Leitfähigkeitstyp umzuwandeln; und Bilden von Source-Bereichen von dem ersten Leitfähigkeitstyp, die jede Seite des Grabens flankieren.
  2. Verfahren nach Anspruch 1, ferner umfassend: Bilden einer Abschirmelektrode in einem unteren Abschnitt des Grabens, so dass sich ein oberer Abschnitt der Abschirmelektrode in der Epitaxieschicht erstreckt und sich ein unterer Abschnitt der Abschirmelektrode in dem Halbleiterbereich erstreckt, wobei die Abschirmelektrode gegenüber der Epitaxieschicht und dem Halbleiterbereich durch ein Abschirmdielektrikum isoliert ist; Bilden einer Gate-Dielektrikumschicht entlang oberen Seitenwänden des Grabens; und Bilden einer Gate-Elektrode in dem Graben über der Abschirmelektrode, jedoch gegenüber dieser isoliert.
  3. Verfahren nach Anspruch 1, ferner umfassend: Bilden von Heavy-Body-Bereichen von dem zweiten Leitfähigkeitstyp in der Epitaxieschicht; Bilden einer Dielektrikumkappe, die sich über dem Graben und einem Abschnitt jedes Source-Bereichs erstreckt; und Bilden einer Source-Verbindungsschicht, die die Source-Bereiche und die Heavy-Body-Bereiche kontaktiert.
  4. Verfahren nach Anspruch 1, ferner umfassend: vor dem Schritt des Durchführens einer schrägen Implantation mit zwei Durchgängen, Durchführen einer schrägen Implantation mit zwei Durchgängen von Dotiermitteln von dem zweiten Leitfähigkeitstyp, um dadurch einen Bereich von einem zweiten Leitfähigkeitstyp entlang von Grabenseitenwänden zu bilden; wobei der Bereich von dem zweiten Leitfähigkeitstyp sich lateral weiter als der Bereich von dem ersten Leitfähigkeitstyp erstreckt, und wobei eine Dotierungskonzentration der schrägen Implantation mit zwei Durchgängen von Dotiermitteln von dem ersten Leitfähigkeitstyp und der schrägen Implantation mit zwei Durchgängen von Dotiermitteln von dem zweiten Leitfähigkeitstyp so gewählt wird, dass ein wesentliches Ladungsgleichgewicht zwischen dem Bereich von dem ersten Leitfähigkeitstyp und dem Bereich von dem zweiten Leitfähigkeitstyp erhalten wird.
  5. Verfahren nach Anspruch 1, wobei der erste Leitfähigkeitstyp der n-Typ ist und der zweite Leitfähigkeitstyp der p-Typ ist.
  6. Verfahren nach Anspruch 1, wobei der Halbleiterbereich ein hoch dotiertes Substrat ist.
  7. Verfahren zum Bilden eines MOSFET, umfassend: Vorsehen eines Substrats von einem ersten Leitfähigkeitstyp; Bilden einer Epitaxieschicht von einer zweiten Leitfähigkeit über dem Substrat; Bilden eines Grabens, der sich durch die Epitaxieschicht erstreckt und in dem Substrat endet; Durchführen einer schrägen Implantation mit zwei Durchgängen von Dotiermitteln von dem ersten Leitfähigkeitstyp, um dadurch einen Bereich von einem ersten Leitfähigkeitstyp entlang den Grabenseitenwänden zu bilden; Bilden einer Abschirmelektrode in einem unteren Abschnitt des Grabens, so dass sich ein oberer Abschnitt der Abschirmelektrode in der Epitaxieschicht erstreckt und sich ein unterer Abschnitt der Abschirmelektrode in dem Substrat erstreckt, wobei die Abschirmelektrode gegenüber der Epitaxieschicht und dem Substrat durch ein Abschirmdielektrikum isoliert ist; Bilden einer Gate-Dielektrikumschicht entlang oberen Seitenwänden des Grabens; Bilden einer Gate-Elektrode in dem Graben über der Abschirmelektrode, jedoch gegenüber dieser isoliert; Durchführen einer Schwellenspannungs-Einstellungsimplantation von Dotiermitteln von dem zweiten Leitfähigkeitstyp, um dadurch den Leitfähigkeitstyp eines Abschnitts des Bereichs von dem ersten Leitfähigkeitstyp, der sich entlang oberen Seitenwänden des Grabens erstreckt, in den zweiten Leitfähigkeitstyp umzuwandeln; und Bilden von Source-Bereichen von dem ersten Leitfähigkeitstyp, die jede Seite des Grabens flankieren.
  8. Verfahren nach Anspruch 7, ferner umfassend: Bilden von Heavy-Body-Bereichen von dem zweiten Leitfähigkeitstyp in der Epitaxieschicht; Bilden einer Dielektrikumkappe, die sich über dem Graben und einem Abschnitt jedes Source-Bereichs erstreckt; und Bilden einer Source-Verbindungsschicht, die die Source-Bereiche und die Heavy-Body-Bereiche kontaktiert.
  9. Verfahren nach Anspruch 7, ferner umfassend: vor dem Schritt des Durchführens einer schrägen Implantation mit zwei Durchgängen, Durchführen einer schrägen Implantation mit zwei Durchgängen von Dotiermitteln von dem zweiten Leitfähigkeitstyp, um dadurch einen Bereich von einem zweiten Leitfähigkeitstyp entlang Grabenseitenwänden zu bilden; wobei der Bereich von dem zweiten Leitfähigkeitstyp sich lateral weiter als der Bereich von dem ersten Leitfähigkeitstyp erstreckt, und wobei eine Dotierungskonzentration der schrägen Implantation mit zwei Durchgangen von Dotiermitteln von dem ersten Leitfähigkeitstyp und der schrägen Implantation mit zwei Durchgängen von Dotiermitteln von dem zweiten Leitfähigkeitstyp so gewählt wird, dass ein wesentliches Ladungsgleichgewicht zwischen dem Bereich von dem ersten Leitfähigkeitstyp und dem Bereich von dem zweiten Leitfähigkeitstyp erhalten wird.
  10. Verfahren nach Anspruch 7, wobei der erste Leitfähigkeitstyp der n-Typ ist und der zweite Leitfähigkeitstyp der p-Typ ist.
  11. MOSFET, umfassend: einen Graben, der sich in einen Halbleiterbereich erstreckt; eine Abschirmelektrode in einem unteren Abschnitt des Grabens, wobei die Abschirmelektrode gegenüber dem Halbleiterbereich durch ein Abschirmdielektrikum isoliert ist; eine Gate-Elektrode in einem oberen Abschnitt des Grabens, wobei sich die Gate-Elektrode über der Abschirmelektrode befindet, jedoch gegenüber dieser isoliert ist; wobei der Halbleiterbereich umfasst: ein Substrat von einem ersten Leitfähigkeitstyp; einen ersten Siliziumbereich von einem zweiten Leitfähigkeitstyp über dem Substrat, wobei der erste Siliziumbereich einen ersten Abschnitt aufweist, der sich bis zu einer Tiefe zwischen einer oberen Oberfläche und einer unteren Oberfläche der Gate-Elektrode erstreckt, wobei der erste Siliziumbereich einen zweiten Abschnitt aufweist, der sich bis zu einer Tiefe zwischen einer oberen Oberfläche und einer unteren Oberfläche der Abschirmelektrode erstreckt; einen zweiten Siliziumbereich von dem ersten Leitfähigkeitstyp zwischen dem Graben und dem zweiten Abschnitt des ersten Siliziumbereichs, wobei der zweite Siliziumbereich eine lateral abgestufte Dotierungskonzentration aufweist, die in einer Richtung von den Grabenseitenwänden weg abnimmt; und einen Source-Bereich von dem ersten Leitfähigkeitstyp in dem ersten Siliziumbereich, wobei sich der Source-Bereich benachbart zu dem Graben befindet.
  12. MOSFET nach Anspruch 11, wobei der Graben in dem Substrat endet.
  13. MOSFET nach Anspruch 11, wobei der erste Abschnitt des ersten Siliziumbereichs einen sich vertikal erstreckenden Kanalbereich umfasst, der durch einen Abstand zwischen dem Source-Bereich und dem zweiten Siliziumbereich definiert ist.
  14. MOSFET nach Anspruch 11, ferner umfassend: einen Heavy-Body-Bereich von dem zweiten Leitfähigkeitstyp in dem ersten Siliziumbereich; und eine Source-Verbindungsschicht, die den Source-Bereich und den Heavy-Body-Bereich elektrisch kontaktiert, aber gegenüber der Gate-Elektrode isoliert ist.
  15. Verfahren zum Bilden eines FET, umfassend: Vorsehen eines Halbleiterbereichs von einem ersten Leitfähigkeitstyp mit einer Epitaxieschicht von einem zweiten Leitfähigkeitstyp, die sich über dem Halbleiterbereich erstreckt; Durchführen eines ersten Siliziumätzens, um einen oberen Grabenabschnitt zu bilden, der sich in die Epitaxieschicht erstreckt und in dieser endet; Bilden eines Schutzmaterials, das sich entlang Seitenwänden des oberen Grabenabschnitts und über Mesa-Bereichen benachbart zu dem oberen Grabenabschnitt aber nicht entlang einer Bodenoberfläche des oberen Grabenabschnitts erstreckt; Durchführen eines zweiten Siliziumätzens, um einen unteren Grabenabschnitt zu bilden, der sich von der Bodenoberfläche des oberen Grabenabschnitts durch die Epitaxieschicht erstreckt und in dem Halbleiterbereich endet, wobei der untere Grabenabschnitt schmaler als der obere Grabenabschnitt ist; und Durchführen einer schrägen Implantation mit zwei Durchgängen von Dotiermitteln von dem ersten Leitfähigkeitstyp, um einen Siliziumbereich von dem ersten Leitfähigkeitstyp entlang Seitenwänden des unteren Grabenabschnitts zu bilden, wobei das Schutzmaterial verhindert, dass die Implantationsdotiermittel in die Seitenwände des oberen Grabenabschnitts und den Mesa-Bereich benachbart zu dem oberen Grabenabschnitt eintreten.
  16. Verfahren nach Anspruch 15, wobei der Schritt des Bildens des Schutzmaterials umfasst: Bilden einer Dielektrikumschicht, die sich entlang Seitenwänden und einer Bodenoberfläche des oberen Grabenabschnitts und über Mesa-Bereichen benachbart zu dem oberen Grabenabschnitt erstreckt; Bilden von Dielektrikum-Spacern entlang Seitenwänden des oberen Grabenabschnitts; und Entfernen eines Abschnitts der Dielektrikumschicht, der sich entlang der Bodenoberfläche des oberen Grabenabschnitts erstreckt, um eine Oberfläche der Epitaxieschicht freizulegen.
  17. Verfahren nach Anspruch 16, wobei die Dielektrikumschicht Oxid umfasst, und die Dielektrikum-Spacer Nitrid umfassen.
  18. Verfahren nach Anspruch 16, wobei die Dielektrikumschicht derart gebildet wird, dass ein Abschnitt der Dielektrikumschicht, der sich über den Mesa-Bereichen erstreckt, dicker ist als ein Abschnitt der Dielektrikumschicht, der sich innerhalb des Grabens erstreckt.
  19. Verfahren nach Anspruch 15, ferner umfassend: Bilden einer Abschirmelektrode in dem unteren Grabenabschnitt, wobei die Abschirmelektrode gegenüber der Epitaxieschicht und dem Halbleiterbereich durch ein Abschirmdielektrikum isoliert ist; Bilden einer Gate-Dielektrikumschicht entlang Seitenwänden des oberen Grabenabschnitts; und Bilden einer Gate-Elektrode in dem oberen Grabenabschnitt, die jedoch gegenüber der Abschirmelektrode isoliert ist.
  20. Verfahren nach Anspruch 15, ferner umfassend: Bilden von Source-Bereichen von dem ersten Leitfähigkeitstyp in der Epitaxieschicht; Bilden von Heavy-Body-Bereichen von dem zweiten Leitfähigkeitstyp in der Epitaxieschicht; und Bilden einer Source-Verbindungsschicht, die die Source-Bereiche und die Heavy-Body-Bereiche kontaktiert.
  21. Verfahren nach Anspruch 15, wobei der erste Leitfähigkeitstyp der n-Typ ist und der zweite Leitfähigkeitstyp der p-Typ ist.
  22. Verfahren nach Anspruch 15, wobei der Halbleiterbereich ein hoch dotiertes Substrat ist.
  23. Verfahren zum Bilden eines MOSFET, umfassend: Vorsehen eines Substrats von einem ersten Leitfähigkeitstyp mit einer Epitaxieschicht von einem zweiten Leitfähigkeitstyp, die sich über dem Substrat erstreckt; Durchführen eines ersten Siliziumätzens, um einen oberen Grabenabschnitt zu bilden, der sich in die Epitaxieschicht erstreckt und in dieser endet; Bilden eines Schutzmaterials, das sich entlang Seitenwänden des oberen Grabenabschnitts und über Mesa-Bereichen benachbart zu dem oberen Grabenabschnitt aber nicht entlang einer Bodenoberfläche des oberen Grabenabschnitts erstreckt; Durchführen eines zweiten Siliziumätzens, um einen unteren Grabenabschnitt zu bilden, der sich von der Bodenoberfläche des oberen Grabenabschnitts durch die Epitaxieschicht erstreckt und in dem Substrat endet, wobei der untere Grabenabschnitt schmaler als der obere Grabenabschnitt ist; Durchführen einer schrägen Implantation mit zwei Durchgängen von Dotiermitteln von dem ersten Leitfähigkeitstyp, um einen Siliziumbereich von einem ersten Leitfähigkeitstyp entlang Seitenwänden des unteren Grabenabschnitts zu bilden, wobei das Schutzmaterial verhindert, dass die Implantationsdotiermittel in die Seitenwände des oberen Grabenabschnitts und den Mesa-Bereich benachbart zu dem oberen Grabenabschnitt eintreten; Bilden eines Abschirmdielektrikums, das Seitenwände und eine Bodenoberfläche des unteren Grabenabschnitts auskleidet; Bilden einer Abschirmelektrode in dem unteren Grabenabschnitt; Bilden einer Gate-Dielektrikumschicht entlang Seitenwänden des oberen Grabenabschnitts; und Bilden einer Gate-Elektrode in dem oberen Grabenabschnitt, die jedoch gegenüber der Abschirmelektrode isoliert ist.
  24. Verfahren nach Anspruch 23, wobei der Schritt des Bildens eines Schutzmaterials umfasst: Bilden einer Schutzdielektrikumschicht, die sich entlang Seitenwänden und einer Bodenoberfläche des oberen Grabenabschnitts und über Mesa-Bereichen benachbart zu dem oberen Grabenabschnitt erstreckt; Bilden von Dielektrikum-Spacern entlang Seitenwänden des oberen Grabenabschnitts; und Entfernen eines Abschnittes der Schutzdielektrikumschicht, der sich entlang der Bodenoberfläche des oberen Grabenabschnitts erstreckt, um eine Oberfläche der Epitaxieschicht freizulegen.
  25. Verfahren nach Anspruch 24, wobei die Schutzdielektrikumschicht Oxid umfasst und die Dielektrikum-Spacer Nitrid umfassen.
  26. Verfahren nach Anspruch 24, wobei die Schutzdielektrikumschicht gebildet wird, so dass ein Abschnitt der Schutzdielektrikumschicht, der sich über den Mesa-Bereichen erstreckt, dicker ist als ein Abschnitt der Schutzdielektrikumschicht, der sich innerhalb des Grabens erstreckt.
  27. Verfahren nach Anspruch 23, ferner umfassend. Bilden von Source-Bereichen von dem ersten Leitfähigkeitstyp in der Epitaxieschicht; Bilden von Heavy-Body-Bereichen von dem zweiten Leitfähigkeitstyp in der Epitaxieschicht; und Bilden einer Source-Verbindungsschicht, die die Source-Bereiche und die Heavy-Body-Bereiche kontaktiert.
  28. Verfahren nach Anspruch 23, wobei der erste Leitfähigkeitstyp der n-Typ ist und der zweite Leitfähigkeitstyp der p-Typ ist.
  29. MOSFET, umfassend: einen Graben, der einen unteren Abschnitt und einen oberen Abschnitt aufweist, wobei der untere Abschnitt schmaler als der obere Abschnitt ist, wobei sich der Graben in einen Halbleiterbereich erstreckt; eine Abschirmelektrode in dem unteren Abschnitt des Grabens, wobei die Abschirmelektrode gegenüber dem Halbleiterbereich durch ein Abschirmdielektrikum isoliert ist; eine Gate-Elektrode in einem oberen Abschnitt des Grabens, wobei die Gate-Elektrode sich über der Abschirmelektrode befindet, jedoch gegenüber dieser isoliert ist; wobei der Halbleiterbereich umfasst: ein Substrat von einem ersten Leitfähigkeitstyp; einen ersten Siliziumbereich von einem zweiten Leitfähigkeitstyp über dem Substrat, wobei der erste Siliziumbereich einen ersten Abschnitt aufweist, der sich bis zu einer Tiefe zwischen einer oberen Oberfläche und einer unteren Oberfläche der Gate- Elektrode erstreckt, wobei der erste Siliziumbereich einen zweiten Abschnitt aufweist, der sich bis zu einer Tiefe zwischen einer oberen Oberfläche und einer unteren Oberfläche der Abschirmelektrode erstreckt, einen zweiten Siliziumbereich von dem ersten Leitfähigkeitstyp zwischen dem unteren Grabenabschnitt und dem zweiten Abschnitt von dem ersten Siliziumbereich, wobei der zweite Siliziumbereich eine lateral abgestufte Dotierungskonzentration aufweist, die in einer Richtung von den Seitenwänden des unteren Grabenabschnitts weg abnimmt; und einen Source-Bereich von dem ersten Leitfähigkeitstyp in dem ersten Siliziumbereich, wobei sich der Source-Bereich benachbart zu dem oberen Grabenabschnitt befindet.
  30. MOSFET nach Anspruch 29, wobei der Graben in dem Substrat endet.
  31. MOSFET nach Anspruch 29, wobei der erste Abschnitt des ersten Siliziumbereichs einen sich vertikal erstreckenden Kanalbereich umfasst, der durch einen Abstand zwischen dem Source-Bereich und dem zweiten Siliziumbereich definiert ist.
  32. MOSFET nach Anspruch 29, ferner umfassend: einen Heavy-Body-Bereich von dem zweiten Leitfähigkeitstyp in dem ersten Siliziumbereich; und eine Source-Verbindungsschicht, die den Source-Bereich und den Heavy-Body-Bereich elektrisch kontaktiert, aber gegenüber der Gate-Elektrode isoliert ist.
  33. Verfahren zum Bilden eines FET, umfassend: Vorsehen eines Halbleiterbereichs von einem ersten Leitfähigkeitstyp mit einer Epitaxieschicht von dem ersten Leitfähigkeitstyp, die sich über dem Halbleiterbereich erstreckt; Durchführen eines ersten Siliziumätzens, um einen oberen Grabenabschnitt zu bilden, der sich in die Epitaxieschicht erstreckt und in dieser endet; Bilden eines Schutzmaterials, das sich entlang Seitenwänden des oberen Grabenabschnitts und über Mesa-Bereichen benachbart zu dem oberen Grabenabschnitt aber nicht entlang einer Bodenoberfläche des oberen Grabenabschnitts erstreckt; Durchführen eines zweiten Siliziumätzens, um einen unteren Grabenabschnitt zu bilden, der sich von der Bodenoberfläche des oberen Grabenabschnitts durch die Epitaxieschicht erstreckt und in dem Halbleiterbereich endet, wobei der untere Grabenabschnitt schmaler als der obere Grabenabschnitt ist; und Durchführen einer schrägen Implantation mit zwei Durchgängen von Dotiermitteln von dem ersten Leitfähigkeitstyp, um einen Siliziumbereich von dem ersten Leitfähigkeitstyp entlang Seitenwänden des unteren Grabenabschnitts zu bilden, wobei das Schutzmaterial verhindert, dass die Implantationsdotiermittel in die Seitenwände des oberen Grabenabschnitts und den Mesa-Bereich benachbart zu dem oberen Grabenabschnitt eintreten.
  34. Verfahren nach Anspruch 33, wobei der Schritt des Bildens des Schutzmaterials umfasst: Bilden einer Dielektrikumschicht, die sich entlang Seitenwänden und einer Bodenoberfläche des oberen Grabenabschnitts und über Mesa-Bereichen benachbart zu dem oberen Grabenabschnitt erstreckt; Bilden von Dielektrikum-Spacern entlang Seitenwänden des oberen Grabenabschnitts; und Entfernen eines Abschnitts der Dielektrikumschicht, der sich entlang der Bodenoberfläche des oberen Grabenabschnitts erstreckt, um eine Oberfläche der Epitaxieschicht freizulegen.
  35. Verfahren nach Anspruch 34, wobei die Dielektrikumschicht Oxid umfasst und die Dielektrikum-Spacer Nitrid umfassen.
  36. Verfahren nach Anspruch 34, wobei die Dielektrikumschicht derart gebildet wird, dass ein Abschnitt der Dielektrikumschicht, der sich über den Mesa-Bereichen erstreckt, dicker ist als ein Abschnitt der Dielektrikumschicht, der sich innerhalb des Grabens erstreckt.
  37. Verfahren nach Anspruch 33, ferner umfassend: Bilden einer Abschirmelektrode in dem unteren Grabenabschnitt, wobei die Abschirmelektrode gegenüber der Epitaxieschicht und dem Halbleiterbereich durch ein Abschirmdielektrikum isoliert ist; Bilden einer Gate-Dielektrikumschicht entlang Seitenwänden des oberen Grabenabschnitts; und Bilden einer Gate-Elektrode in dem oberen Grabenabschnitt, die jedoch gegenüber der Abschirmelektrode isoliert ist.
  38. Verfahren nach Anspruch 33, das ferner umfasst, dass ein Body-Bereich von einem zweiten Leitfähigkeitstyp in der Epitaxieschicht gebildet wird.
  39. Verfahren nach Anspruch 38, ferner umfassend: Bilden von Source-Bereichen von dem ersten Leitfähigkeitstyp in dem Body-Bereich; Bilden von Heavy-Body-Bereichen von dem zweiten Leitfähigkeitstyp in dem Bodybereich; und Bilden einer Source-Verbindungsschicht, die die Source-Bereiche und die Heavy-Body-Bereiche kontaktiert.
  40. Verfahren nach Anspruch 39, wobei der erste Leitfähigkeitstyp der n-Typ ist und der zweite Leitfähigkeitstyp der p-Typ ist.
  41. Verfahren nach Anspruch 33, wobei der Halbleiterbereich ein hoch dotiertes Substrat ist.
  42. Verfahren zum Bilden eines MOSFET, umfassend: Vorsehen eines Substrats von einem ersten Leitfähigkeitstyp mit einer Epitaxieschicht von einer ersten Leitfähigkeit, die sich über dem Substrat erstreckt; Durchführen eines ersten Siliziumätzens, um einen oberen Grabenabschnitt zu bilden, der sich in die Epitaxieschicht erstreckt und in dieser endet; Bilden eines Schutzmaterials, das sich entlang Seitenwänden des oberen Grabenabschnitts und über Mesa-Bereichen benachbart zu dem oberen Grabenabschnitt aber nicht entlang einer Bodenoberfläche des oberen Grabenabschnitts erstreckt; Durchführen eines zweiten Siliziumätzens, um einen unteren Grabenabschnitt zu bilden, der sich von der Bodenoberfläche des oberen Grabenabschnitts durch die Epitaxieschicht erstreckt und in dem Substrat endet, wobei der untere Grabenabschnitt schmaler als der obere Grabenabschnitt ist; Durchführen einer schrägen Implantation mit zwei Durchgängen von Dotiermitteln von dem ersten Leitfähigkeitstyp, um einen Siliziumbereich von dem ersten Leitfähigkeitstyp entlang Seitenwänden des unteren Grabenabschnitts zu bilden, wobei das Schutzmaterial verhindert, dass die Implantationsdotiermittel in die Seitenwände des oberen Grabenabschnitts und den Mesa-Bereich benachbart zu dem oberen Grabenabschnitt eintreten; Bilden eines Abschirmdielektrikums, das Seitenwände und eine Bodenoberfläche des unteren Grabenabschnitts auskleidet; Bilden einer Abschirmelektrode in dem unteren Grabenabschnitt; Bilden einer Gate-Dielektrikumschicht entlang Seitenwänden des oberen Grabenabschnitts; und Bilden einer Gate-Elektrode in dem oberen Grabenabschnitt, die jedoch gegenüber der Abschirmelektrode isoliert ist.
  43. Verfahren nach Anspruch 42, wobei der Schritt des Bildens eines Schutzmaterials umfasst: Bilden einer Schutzdielektrikumschicht, die sich entlang Seitenwänden und einer Bodenoberfläche des oberen Grabenabschnitts und über Mesa-Bereichen benachbart zu dem oberen Grabenabschnitt erstreckt; Bilden von Dielektrikum-Spacern entlang Seitenwänden des oberen Grabenabschnitts; und Entfernen eines Abschnitts der Schutzdielektrikumschicht, der sich entlang der Bodenoberfläche des oberen Grabenabschnitts erstreckt, um eine Oberfläche der Epitaxieschicht freizulegen.
  44. Verfahren nach Anspruch 43, wobei die Schutzdielektrikumschicht Oxid umfasst und die Dielektrikum-Spacer Nitrid umfassen.
  45. Verfahren nach Anspruch 43, wobei die Schutzdielektrikumschicht so gebildet wird, dass ein Abschnitt der Schutzdielektrikumschicht, der sich über den Mesa-Bereichen erstreckt, dicker ist als ein Abschnitt der Schutzdielektrikumschicht, der sich innerhalb des Grabens erstreckt.
  46. Verfahren nach Anspruch 42, ferner umfassend: Bilden eines Body-Bereichs von einem zweiten Leitfähigkeitstyp in der Epitaxieschicht; Bilden von Source-Bereichen von dem ersten Leitfähigkeitstyp in dem Body-Bereich; Bilden von Heavy-Body-Bereichen von dem zweiten Leitfähigkeitstyp in dem Body-Bereich; und Bilden einer Source-Verbindungsschicht, die die Source-Bereiche und die Heavy-Body-Bereiche kontaktiert.
  47. Verfahren nach Anspruch 46, wobei der erste Leitfähigkeitstyp der n-Typ ist und der zweite Leitfähigkeitstyp der p-Typ ist.
  48. MOSFET, umfassend: einen Graben, der einen unteren Abschnitt und einen oberen Abschnitt aufweist, wobei der untere Abschnitt schmaler als der obere Abschnitt ist, wobei sich der Graben in einen Halbleiterbereich erstreckt; eine Abschirmelektrode in dem unteren Abschnitt des Grabens, wobei die Abschirmelektrode gegenüber dem Halbleiterbereich durch ein Abschirmdielektrikum isoliert ist; eine Gate-Elektrode in dem oberen Abschnitt des Grabens, wobei die Gate-Elektrode sich über der Abschirmelektrode befindet, aber gegenüber dieser isoliert ist; wobei der Halbleiterbereich umfasst: ein Substrat von einem ersten Leitfähigkeitstyp; eine Epitaxieschicht von dem ersten Leitfähigkeitstyp über dem Substrat; einen Body-Bereich von einem zweiten Leitfähigkeitstyp in der Epitaxieschicht; einen Source-Bereich von dem ersten Leitfähigkeitstyp in dem Body-Bereich, wobei der Source-Bereich und eine Grenzfläche zwischen dem Body-Bereich und dem Substrat einen Kanalbereich definieren; und einen Siliziumbereich von dem ersten Leitfähigkeitstyp, der sich entlang Seitenwänden des unteren Abschnitts des Grabens und in einen unteren Abschnitt des Kanalbereichs erstreckt, wobei der Siliziumbereich eine lateral abgestufte Dotierungskonzentration aufweist, die in einer Richtung von den Seitenwänden des Grabens weg abnimmt.
  49. MOSFET nach Anspruch 48, wobei der untere Abschnitt des Grabens in dem Substrat endet.
  50. MOSFET nach Anspruch 48, ferner umfassend: einen Heavy-Body-Bereich von dem zweiten Leitfähigkeitstyp in dem Body-Bereich; und eine Source-Verbindungsschicht, die den Source-Bereich und den Heavy-Body-Bereich elektrisch kontaktiert, aber gegenüber der Gate-Elektrode isoliert ist.
  51. Verfahren zum Bilden eines MOSFET mit Ladungsgleichgewicht, umfassend: Vorsehen eines Substrats von einem ersten Leitfähigkeitstyp mit einer Epitaxieschicht von dem ersten Leitfähigkeitstyp, die sich über dem Substrat erstreckt; Bilden eines Gate-Grabens, der sich durch die Epitaxieschicht erstreckt und in dem Substrat endet; Bilden eines Abschirmdielektrikums, das Seitenwände und eine Bodenoberfläche des Gate-Grabens auskleidet; Bilden einer Abschirmelektrode in dem Gate-Graben; Bilden einer Gate-Dielektrikumschicht entlang oberen Seitenwänden des Gate-Grabens; Bilden einer Gate-Elektrode in dem Gate-Graben, wobei sich die Gate-Elektrode über der Abschirmelektrode befindet, jedoch gegenüber dieser isoliert ist; Bilden einer tiefen Vertiefung, die sich durch die Epitaxieschicht erstreckt und in dem Substrat endet, wobei die tiefe Vertiefung lateral von dem Gate-Graben beabstandet ist; und Füllen der tiefen Vertiefung mit Siliziummaterial von dem zweiten Leitfähigkeitstyp.
  52. Verfahren nach Anspruch 51, ferner umfassend: Bilden eines Body-Bereichs von dem zweiten Leitfähigkeitstyp in der Epitaxieschicht; Bilden von Source-Bereichen von dem ersten Leitfähigkeitstyp in dem Body-Bereich, wobei die Source-Bereiche den Gate-Graben flankieren; Bilden von Heavy-Body-Bereichen von dem zweiten Leitfähigkeitstyp in dem Body-Bereich; und Bilden einer Source-Verbindungsschicht, die die Source-Bereiche und die Heavy-Body-Bereiche kontaktiert.
  53. MOSFET, umfassend: ein Substrat von einem ersten Leitfähigkeitstyp; eine Epitaxieschicht von dem ersten Leitfähigkeitstyp über dem Substrat; einen Gate-Graben, der sich durch die Epitaxieschicht erstreckt und in dem Substrat endet; ein Abschirmdielektrikum, das Seitenwände und eine Bodenoberfläche des Gate-Grabens auskleidet; eine Abschirmelektrode in einem unteren Abschnitt des Gate-Grabens; eine Gate-Dielektrikumschicht entlang oberen Seitenwänden des Gate-Grabens; eine Gate-Elektrode in dem Gate-Graben, wobei sich die Gate-Elektrode über der Abschirmelektrode befindet, jedoch gegenüber dieser isoliert ist; und eine tiefe Vertiefung, die sich durch die Epitaxieschicht erstreckt und in dem Substrat endet, wobei die tiefe Vertiefung lateral von dem Gate-Graben beabstandet ist, wobei die tiefe Vertiefung mit Siliziummaterial von dem zweiten Leitfähigkeitstyp gefüllt ist.
  54. MOSFET nach Anspruch 53, ferner umfassend: einen Body-Bereich von dem zweiten Leitfähigkeitstyp in einem oberen Abschnitt der Epitaxieschicht; Source-Bereiche von dem ersten Leitfähigkeitstyp in dem Body-Bereich, wobei die Source-Bereiche den Gate-Graben flankieren; und Heavy-Body-Bereiche von dem zweiten Leitfähigkeitstyp in dem Body-Bereich.
  55. Verfahren zum Bilden eines MOSFET mit Ladungsgleichgewicht, umfassend: Vorsehen eines Substrats von einem ersten Leitfähigkeitstyp; Bilden einer Epitaxieschicht von dem ersten Leitfähigkeitstyp über dem Substrat; Bilden einer Vielzahl von Gate-Gräben, die sich durch die Epitaxieschicht erstrecken und in dem Substrat enden; Bilden eines Abschirmdielektrikums, das Seitenwände und eine Bodenoberfläche jedes Gate-Grabens auskleidet; Bilden einer Abschirmelektrode in jedem Gate-Graben; Bilden einer Gate-Dielektrikumschicht entlang oberen Seitenwänden jedes Gate-Grabens; Bilden einer Gate-Elektrode in jedem Gate-Graben, wobei sich die Gate-Elektrode über der Abschirmelektrode befindet, jedoch gegenüber dieser isoliert ist; und Durchführen einer Vielzahl von Ionenimplantationen von Dotiermitteln von dem zweiten Leitfähigkeitstyp in Mesa-Bereiche zwischen benachbarten Gate-Gräben, um dadurch eine Vielzahl von Säulen von einem zweiten Leitfähigkeitstyp zu bilden, die sich durch die Epitaxieschicht erstrecken und in dem Substrat enden, wobei jede Säule von dem zweiten Leitfähigkeitstyp zwischen jeweils zwei Gate-Gräben angeordnet ist.
  56. Verfahren nach Anspruch 55, ferner umfassend: Bilden eines Body-Bereichs von dem zweiten Leitfähigkeitstyp in der Epitaxieschicht; Bilden von Source-Bereichen von dem ersten Leitfähigkeitstyp in dem Body-Bereich, wobei die Source-Bereiche die Vielzahl von Gate-Gräben flankieren; Bilden von Heavy-Body-Bereichen von dem zweiten Leitfähigkeitstyp in dem Body-Bereich; und Bilden einer Source-Verbindungsschicht, die die Source-Bereiche und die Heavy-Body-Bereiche kontaktiert.
  57. Verfahren nach Anspruch 55, ferner umfassend: vor dem Durchführen der Vielzahl von Ionenimplantationen, Bilden einer flachen Vertiefung in einem Mesa-Bereich benachbart zu dem Gate-Graben, wobei die Vielzahl von Ionenimplantationen durch die flache Vertiefung durchgeführt wird.
  58. Verfahren nach Anspruch 55, ferner umfassend: vor dem Durchführen der Vielzahl von Ionenimplantationen: Bilden eines Body-Bereichs von dem zweiten Leitfähigkeitstyp in einem oberen Abschnitt der Epitaxieschicht; Bilden eines Siliziumbereichs von dem ersten Leitfähigkeitstyp in einem oberen Abschnitt des Body-Bereichs; und Durchführen eines Siliziumätzens, um eine flache Vertiefung zu bilden, die sich durch den Siliziumbereich erstreckt, um den Siliziumbereich in zwei Bereiche zu unterteilen, die jeweils einen Source-Bereich bilden, wobei die Vielzahl von Ionenimplantationen durch die flache Vertiefung durchgeführt wird.
  59. Verfahren zum Bilden eines FET, umfassend: Bilden einer Vielzahl von Gräben in einem Halbleiterbereich von einem ersten Leitfähigkeitstyp, wobei die Vielzahl von Gräben eine Vielzahl von mit einem Gate versehenen Gräben und eine Vielzahl von nicht mit einem Gate versehenen Gräben umfasst; Bilden eines Body-Bereichs von einer zweiten Leitfähigkeit in dem Halbleiterbereich zwischen benachbarten Gräben; Füllen eines Bodenabschnitts von jedem der mit einem Gate versehenen und nicht mit einem Gate versehenen Gräben mit Dielektrikummaterial; Bilden einer Gate-Elektrode in jedem mit einem Gate versehenen Graben über dem Dielektrikummaterial; und Bilden eines leitfähigen Materials von dem zweiten Leitfähigkeitstyp in jedem nicht mit einem Gate versehenen Graben über dem Dielektrikummaterial, so dass das leitfähige Material den Body-Bereich entlang Seitenwänden von jedem nicht mit einem Gate versehenen Graben kontaktiert.
  60. Verfahren nach Anspruch 59, ferner umfassend: Bilden eines Source-Bereichs von dem ersten Leitfähigkeitstyp in jedem Body-Bereich, wobei das leitfähige Material in jedem nicht mit einem Gate versehenen Graben entsprechende Source-Bereiche entlang Seitenwänden des nicht mit einem Gate versehenen Grabens kontaktiert; und Bilden einer Source-Verbindungsschicht, die jeden Source-Bereich und jedes leitfähige Material kontaktiert.
  61. Verfahren nach Anspruch 59, wobei der Füllschritt umfasst: Füllen jedes mit einem Gate versehenen Grabens und jedes nicht mit einem Gate versehenen Grabens mit Dielektrikummaterial, so dass eine obere Oberfläche des Dielektrikummaterials in den mit einem Gate versehenen und nicht mit einem Gate versehenen Gräben im Wesentlichen koplanar mit einer oberen Oberfläche eines Mesa-Bereichs benachbart zu den mit einem Gate versehenen und nicht mit einem Gate versehenen Gräben ist; Vertiefen des Dielektrikummaterials in jedem mit einem Gate versehenen Graben, um dadurch ein dickes Bodendielektrikum entlang einem Bodenabschnitt des mit einem Gate versehenen Grabens zu bilden; und Vertiefen des Dielektrikummaterials in jedem nicht mit einem Gate versehenen Graben bis zu einer Tiefe über einer Tiefe des Body-Bereichs.
  62. Verfahren nach Anspruch 59, wobei der Schritt des Bildens eines Body-Bereichs umfasst: Durchführen einer Deckschichtimplantation von Dotiermitteln von dem zweiten Leitfähigkeitstyp in einem aktiven Bereich des FET.
  63. Verfahren nach Anspruch 60, wobei der Schritt des Bildens eines Source-Bereichs umfasst: Durchführen einer Deckschichtimplantation von Dotiermitteln von dem ersten Leitfähigkeitstyp in einem aktiven Bereich des FET.
  64. Verfahren nach Anspruch 59, wobei der Halbleiterbereich ein hoch dotiertes Substrat und eine darüberliegende Epitaxieschicht umfasst, und der Body-Bereich in einem oberen Abschnitt der Epitaxieschicht gebildet wird.
  65. Verfahren nach Anspruch 59, wobei der Schritt des Bildens eines leitfähigen Materials in jedem nicht mit einem Gate versehenen Graben umfasst: Bilden einer Polysiliziumschicht, um jeden nicht mit einem Gate versehenen Graben im Wesentlichen zu füllen.
  66. Verfahren nach Anspruch 59, wobei ein nicht mit einem Gate versehener Graben zwischen jeweils zwei benachbarten mit einem Gate versehenen Gräben gebildet wird.
  67. Verfahren nach Anspruch 59, wobei zwei oder mehr nicht mit einem Gate versehene Gräben zwischen jeweils zwei benachbarten mit einem Gate versehenen Gräben gebildet werden.
  68. FET, umfassend: eine Vielzahl von Gräben, die sich in einen Halbleiterbereich von einem ersten Leitfähigkeitstyp erstrecken, wobei die Vielzahl von Gräben eine Vielzahl von mit einem Gate versehenen Gräben und eine Vielzahl von nicht mit einem Gate versehenen Gräben umfasst; einen Body-Bereich von einer zweiten Leitfähigkeit in dem Halbleiterbereich zwischen benachbarten Gräben; ein Dielektrikummaterial, das einen Bodenabschnitt von jedem der mit einem Gate versehenen und nicht mit einem Gate versehenen Gräben füllt; eine Gate-Elektrode in jedem mit einem Gate versehenen Graben; und ein leitfähiges Material von dem zweiten Leitfähigkeitstyp in jedem nicht mit einem Gate versehenen Graben, so dass das leitfä hige Material entsprechende Body-Bereiche entlang Seitenwänden des nicht mit einem Gate versehenen Grabens kontaktiert.
  69. FET nach Anspruch 68, ferner umfassend: eine Source-Bereich von dem ersten Leitfähigkeitstyp in jedem Body-Bereich, wobei das leitfähige Material in jedem nicht mit einem Gate versehenen Graben entsprechende Source-Bereiche entlang Seitenwänden des nicht mit einem Gate versehenen Grabens kontaktiert; und eine Source-Verbindungsschicht, die jeden Source-Bereich und jedes leitfähige Material kontaktiert.
  70. FET nach Anspruch 68, wobei das Dielektrikummaterial in jedem nicht mit einem Gate versehenen Graben eine obere Oberfläche über einer unteren Oberfläche des Body-Bereichs aufweist.
  71. FET nach Anspruch 69, wobei sich jeder Source-Bereich über eine gesamte Breite eines Mesa-Bereichs erstreckt, der entlang einer lateralen Abmessung durch zwei benachbarte Gräben begrenzt ist.
  72. FET nach Anspruch 68, wobei der Halbleiterbereich ein hoch dotiertes Substrat und eine darüberliegende Epitaxieschicht umfasst, und der Body-Bereich in einem oberen Abschnitt der Epitaxieschicht gebildet ist.
  73. FET nach Anspruch 68, wobei das leitfähige Material Polysilizium von dem zweiten Leitfähigkeitstyp umfasst.
  74. FET nach Anspruch 68, wobei ein nicht mit einem Gate versehener Graben zwischen jeweils zwei benachbarten mit einem Gate versehenen Gräben angeordnet ist.
  75. FET nach Anspruch 68, wobei zwei oder mehr nicht mit einem Gate versehene Gräben zwischen jeweils zwei benachbarten mit einem Gate versehenen Gräben gebildet sind.
  76. Verfahren zum Bilden eines FET, umfassend: Bilden einer Vielzahl von Gräben in einem Halbleiterbereich von einem ersten Leitfähigkeitstyp, wobei die Vielzahl von Gräben eine Vielzahl von mit einem Gate versehenen Gräben und eine Vielzahl von nicht mit einem Gate versehenen Gräben umfasst; Bilden einer Abschirmelektrode in einem Bodenabschnitt jedes mit einem Gate versehenen und nicht mit einem Gate versehenen Grabens; Bilden eines Body-Bereichs von einer zweiten Leitfähigkeit in dem Halbleiterbereich zwischen benachbarten Gräben; Bilden einer Dielektrikumschicht über der Abschirmelektrode in jedem nicht mit einem Gate versehenen Graben; und Bilden eines leitfähigen Materials von dem zweiten Leitfähigkeitstyp in jedem nicht mit einem Gate versehenen Graben über der Dielektrikumschicht, so dass das leitfähige Material Body-Bereiche entlang Seitenwänden des nicht mit einem Gate versehenen Grabens kontaktiert.
  77. Verfahren nach Anspruch 76, ferner umfassend: Bilden eines Source-Bereichs von dem ersten Leitfähigkeitstyp in jedem Body-Bereich, wobei das leitfähige Material in jedem nicht mit einem Gate versehenen Graben entsprechende Source-Bereiche entlang Seitenwänden des nicht mit einem Gate versehenen Grabens kontaktiert; und Bilden einer Source-Verbindungsschicht, die jeden Source-Bereich und jedes leitfähige Material kontaktiert.
  78. Verfahren nach Anspruch 76, ferner umfassend: vor dem Schritt des Bildens einer Abschirmelektrode, Bilden einer Abschirmdielektrikumschicht, die untere Seitenwände und eine Bodenoberfläche jedes mit einem Gate versehenen und nicht mit einem Gate versehenen Grabens auskleidet; Bilden einer Zwischenelektroden-Dielektrikumschicht über der Abschirmelektrode in jedem mit einem Gate versehenen Graben, wobei die Zwischenelektroden-Dielektrikumschicht aus einem abgeschiedenen Dielektrikum gebildet wird; und Bilden einer Gate-Elektrode über der Zwischenelektroden-Dielektrikumschicht in jedem mit einem Gate versehenen Graben.
  79. Verfahren nach Anspruch 76, wobei der Schritt des Bildens einer Dielektrikumschicht umfasst: nach dem Schritt des Bildens einer Abschirmelektrode, Füllen jedes nicht mit einem Gate versehenen Grabens mit Dielektrikummaterial, so dass eine obere Oberfläche des Dielektrikummaterials in dem nicht mit einem Gate versehenen Graben im Wesentlichen koplanar mit einer oberen Oberfläche eines Mesa-Bereichs benachbart zu den mit einem Gate versehenen Graben ist; und das Dielektrikummaterial in jedem nicht mit einem Gate versehenen Graben bis zu einer Tiefe über einer Tiefe des Body-Bereichs vertieft wird.
  80. Verfahren nach Anspruch 76, wobei der Schritt des Bildens eines Body-Bereichs umfasst: Durchführen einer Deckschichtimplantation von Dotiermitteln von dem zweiten Leitfähigkeitstyp in einem aktiven Bereich des FET.
  81. Verfahren nach Anspruch 77, wobei der Schritt des Bildens eines Source-Bereichs umfasst: Durchführen einer Deckschichtimplantation von Dotiermitteln von dem ersten Leitfähigkeitstyp in einem aktiven Bereich des FET.
  82. Verfahren nach Anspruch 76, wobei der Halbleiterbereich ein hoch dotiertes Substrat und eine darüberliegende Epitaxieschicht umfasst, und der Body-Bereich in einem oberen Abschnitt der Epitaxieschicht gebildet wird, wobei die mit einem Gate versehenen und nicht mit einem Gate versehenen Gräben in dem Substrat enden.
  83. Verfahren nach Anspruch 76, wobei der Halbleiterbereich ein hoch dotiertes Substrat und eine darüberliegende Epitaxieschicht umfasst, und der Body-Bereich in einem oberen Abschnitt der Epitaxieschicht gebildet wird, wobei die mit einem Gate versehenen und nicht mit einem Gate versehenen Gräben in der Epitaxieschicht enden.
  84. Verfahren nach Anspruch 76, wobei der Schritt des Bildens eines leitfähigen Materials in jedem nicht mit einem Gate versehenen Graben umfasst: Bilden einer Polysiliziumschicht, um jeden nicht mit einem Gate versehenen Graben im Wesentlichen zu füllen.
  85. Verfahren nach Anspruch 76, wobei ein nicht mit einem Gate versehener Graben zwischen jeweils zwei benachbarten mit einem Gate versehenen Gräben gebildet wird.
  86. Verfahren nach Anspruch 76, wobei zwei oder mehr nicht mit einem Gate versehene Gräben zwischen jeweils zwei benachbarten mit einem Gate versehenen Gräben gebildet werden.
  87. FET, umfassend: eine Vielzahl von Gräben in einem Halbleiterbereich von einem ersten Leitfähigkeitstyp, wobei die Vielzahl von Gräben eine Vielzahl von mit einem Gate versehenen Gräben und eine Vielzahl von nicht mit einem Gate versehenen Gräben umfasst; eine Abschirmelektrode in einem Bodenabschnitt jedes mit einem Gate versehenen und nicht mit einem Gate versehenen Grabens; einen Body-Bereich von einem zweiten Leitfähigkeitstyp in dem Halbleiterbereich zwischen benachbarten Gräben; eine Dielektrikumschicht über der Abschirmelektrode in jedem nicht mit einem Gate versehenen Graben; und ein leitfähiges Material von dem zweiten Leitfähigkeitstyp in jedem nicht mit einem Gate versehenen Graben über der Dielektrikumschicht, wobei das leitfähige Material Body-Bereiche entlang Seitenwänden des nicht mit einem Gate versehenen Grabens kontaktiert.
  88. FET nach Anspruch 87, ferner umfassend: einen Source-Bereich von dem ersten Leitfähigkeitstyp in jedem Body-Bereich, wobei das leitfähige Material in jedem nicht mit einem Gate versehenen Graben entsprechende Source-Bereiche entlang Seitenwänden des nicht mit einem Gate versehenen Grabens kontaktiert; und eine Source-Verbindungsschicht, die jeden Source-Bereich und jedes leitfähige Material kontaktiert.
  89. FET nach Anspruch 88, wobei sich jeder Source-Bereich über eine gesamte Breite eines Mesa-Bereichs erstreckt, der entlang einer lateralen Abmessung durch zwei benachbarte Gräben begrenzt ist.
  90. FET nach Anspruch 88, wobei die Abschirmelektrode in jedem mit einem Gate versehenen und nicht mit einem Gate versehenen Graben elektrisch mit der Source-Verbindungsschicht verbunden ist.
  91. FET nach Anspruch 87, ferner umfassend: eine Abschirmdielektrikumschicht, die untere Seitenwände und eine Bodenoberfläche jedes mit einem Gate versehenen und nicht mit einem Gate versehenen Grabens auskleidet; eine Zwischenelektroden-Dielektrikumschicht über der Abschirmelektrode in jedem mit einem Gate versehenen Graben, die Zwischenelektroden-Dielektrikumschicht; und eine Gate-Elektrode über der Zwischenelektroden-Dielektrikumschicht in jedem mit einem Gate versehenen Graben.
  92. FET nach Anspruch 87, wobei sich das leitfähige Material in jedem nicht mit einem Gate versehenen Graben bis zu einer flacheren Tiefe als eine Tiefe des Body-Bereichs erstreckt.
  93. FET nach Anspruch 87, wobei der Halbleiterbereich ein hoch dotiertes Substrat und eine darüberliegende Epitaxieschicht umfasst, und der Body-Bereich in einem oberen Abschnitt der Epitaxieschicht gebildet ist, wobei die mit einem Gate versehenen und nicht mit einem Gate versehenen Gräben in dem Substrat enden.
  94. FET nach Anspruch 87, wobei der Halbleiterbereich ein hoch dotiertes Substrat und eine darüberliegende Epitaxieschicht umfasst, und der Body-Bereich in einem oberen Abschnitt der Epitaxieschicht gebildet ist, wobei die mit einem Gate versehenen und nicht mit einem Gate versehenen Gräben in der Epitaxieschicht enden.
  95. FET nach Anspruch 87, wobei das leitfähige Material eine Polysiliziumschicht von dem zweiten Leitfähigkeitstyp umfasst.
  96. FET nach Anspruch 87, wobei ein nicht mit einem Gate versehener Graben zwischen jeweils zwei benachbarten mit einem Gate versehenen Gräben gebildet ist.
  97. FET nach Anspruch 87, wobei zwei oder mehr nicht mit einem Gate versehene Gräben zwischen jeweils zwei benachbarten mit einem Gate versehenen Gräben gebildet sind.
  98. Verfahren zum Bilden eines FET, umfassend: Bilden einer Vielzahl von Gräben in einem Halbleiterbereich von einem ersten Leitfähigkeitstyp, wobei die Vielzahl von Gräben eine Vielzahl von mit einem Gate versehenen Gräben und eine Vielzahl von nicht mit einem Gate versehenen Gräben umfasst; Bilden eines Body-Bereichs von einem zweiten Leitfähigkeitstyp in dem Halbleiterbereich zwischen benachbarten Gräben; Bilden einer Abschirmelektrode in einem Bodenabschnitt jedes mit einem Gate versehenen Grabens; Bilden einer Abschirmelektrode in jedem nicht mit einem Gate versehenen Graben, wobei die Abschirmelektrode in jedem nicht mit einem Gate versehenen Graben eine obere Oberfläche über einer unteren Oberfläche des Body-Bereichs aufweist; und Bilden eines leitfähigen Materials von dem zweiten Leitfähigkeitstyp in jedem nicht mit einem Gate versehenen Graben, so dass das leitfähige Material Body-Bereiche entlang Seitenwänden des nicht mit einem Gate versehenen Grabens kontaktiert, wobei das leitfähige Material auch mit der Abschirmelektrode in jedem nicht mit einem Gate versehenen Graben in Kontakt steht.
  99. Verfahren nach Anspruch 98, ferner umfassend: Bilden eines Source-Bereichs von dem ersten Leitfähigkeitstyp in jedem Body-Bereich, wobei das leitfähige Material in jedem nicht mit einem Gate versehenen Graben entsprechende Source-Bereiche entlang Seitenwänden des nicht mit einem Gate versehenen Grabens kontaktiert; und Bilden einer Source-Verbindungsschicht, die jeden Source-Bereich und jedes leitfähige Material kontaktiert.
  100. Verfahren nach Anspruch 98, ferner umfassend: vor dem Bilden der Abschirmelektrode in jedem mit einem Gate versehenen Graben, Bilden einer Abschirmdielektrikumschicht, die untere Seitenwände und eine Bodenoberfläche jedes mit einem Gate versehenen Grabens auskleidet; Bilden einer Gate-Dielektrikumschicht, die obere Seitenwände jedes mit einem Gate versehenen Grabens auskleidet und sich über der Abschirmelektrode in jedem mit einem Gate versehenen Graben erstreckt, wobei die Gate-Dielektrikumschicht aus einem aufgewachsenen Dielektrikum gebildet wird; und Bilden einer Gate-Elektrode über der Gate-Dielektrikumschicht in jedem mit einem Gate versehenen Graben.
  101. Verfahren nach Anspruch 98, wobei der Schritt des Bildens eines Body-Bereichs umfasst: Durchführen einer Deckschichtimplantation von Dotiermitteln von dem zweiten Leitfähigkeitstyp in einem aktiven Bereich des FET.
  102. Verfahren nach Anspruch 99, wobei der Schritt des Bildens eines Source-Bereichs umfasst: Durchführen einer Deckschichtimplantation von Dotiermitteln von dem ersten Leitfähigkeitstyp in einem aktiven Bereich des FET.
  103. Verfahren nach Anspruch 98, wobei der Halbleiterbereich ein hoch dotiertes Substrat und eine darüberliegende Epitaxieschicht umfasst, und der Body-Bereich in einem oberen Abschnitt der Epitaxieschicht gebildet wird, wobei die mit einem Gate versehenen und nicht mit einem Gate versehenen Gräben in dem Substrat enden.
  104. Verfahren nach Anspruch 98, wobei der Halbleiterbereich ein hoch dotiertes Substrat und eine darüberliegende Epitaxieschicht umfasst, und der Body-Bereich in einem oberen Abschnitt der Epitaxieschicht gebildet wird, wobei die mit einem Gate versehenen und nicht mit einem Gate versehenen Gräben in der Epitaxieschicht enden.
  105. Verfahren nach Anspruch 98, wobei der Schritt des Bildens eines leitfähigen Materials in jedem nicht mit einem Gate versehenen Graben umfasst: Bilden einer Polysiliziumschicht, um jeden nicht mit einem Gate versehenen Graben im Wesentlichen zu füllen.
  106. Verfahren nach Anspruch 98, wobei ein nicht mit einem Gate versehener Graben zwischen jeweils zwei benachbarten mit einem Gate versehenen Gräben gebildet wird.
  107. Verfahren nach Anspruch 98, wobei zwei oder mehr nicht mit einem Gate versehene Gräben zwischen jeweils zwei benachbarten mit einem Gate versehenen Gräben gebildet werden.
  108. FET, umfassend: eine Vielzahl von Gräben in einem Halbleiterbereich von einem ersten Leitfähigkeitstyp, wobei die Vielzahl von Gräben eine Vielzahl von mit einem Gate versehenen Gräben und eine Vielzahl von nicht mit einem Gate versehenen Gräben umfasst; einen Body-Bereich von einer zweiten Leitfähigkeit in dem Halbleiterbereich zwischen benachbarten Gräben; einer Abschirmelektrode in einem Bodenabschnitt jedes mit einem Gate versehenen Grabens; eine Abschirmelektrode in jedem nicht mit einem Gate versehenen Graben, wobei die Abschirmelektrode in jedem nicht mit einem Gate versehenen Graben eine obere Oberfläche über einer unteren Oberfläche des Body-Bereichs aufweist; und ein leitfähiges Material von dem zweiten Leitfähigkeitstyp in jedem nicht mit einem Gate versehenen Graben, so dass das leitfähige Material Body-Bereiche entlang Seitenwänden des nicht mit einem Gate versehenen Grabens kontaktiert, wobei das leitfähige Material auch mit der Abschirmelektrode in jedem nicht mit einen Gate versehenen Graben in Kontakt steht.
  109. FET nach Anspruch 98, ferner umfassend: einen Source-Bereich von dem ersten Leitfähigkeitstyp in jedem Body-Bereich, wobei das leitfähige Material in jedem nicht mit einem Gate versehenen Graben entsprechende Source-Bereiche entlang Seitenwänden des nicht mit einem Gate versehenen Grabens kontaktiert; und eine Source-Verbindungsschicht, die jeden Source-Bereich und jedes leitfähige Material kontaktiert.
  110. FET nach Anspruch 88, wobei sich jeder Source-Bereich über eine gesamte Breite eines Mesa-Bereichs erstreckt, der entlang der lateralen Abmessung durch zwei benachbarte Gräben begrenzt ist.
  111. FET nach Anspruch 88, wobei die Abschirmelektrode in jedem mit einem Gate versehenen und nicht mit einem Gate versehenen Graben elektrisch mit der Source-Verbindungsschicht verbunden ist.
  112. FET nach Anspruch 98, ferner umfassend: eine Abschirmdielektrikumschicht, die untere Seitenwände und eine Bodenoberfläche jedes mit einem Gate versehenen Grabens auskleidet; eine Gate-Dielektrikumschicht, die obere Seitenwände jedes mit einem Gate versehenen Grabens auskleidet und sich über der Abschirmelektrode in jedem mit einem Gate versehenen Graben erstreckt; und eine Gate-Elektrode über der Gate-Dielektrikumschicht in jedem mit einem Gate versehenen Graben.
  113. FET nach Anspruch 87, wobei sich das leitfähige Material in jedem nicht mit einem Gate versehenen Graben bis zu einer flacheren Tiefe als eine Tiefe des Body-Bereichs erstreckt.
  114. FET nach Anspruch 87, wobei der Halbleiterbereich ein hoch dotiertes Substrat und eine darüberliegende Epitaxieschicht umfasst, und der Body-Bereich in einem oberen Abschnitt der Epitaxieschicht gebildet ist, wobei die mit einem Gate versehenen und nicht mit einem Gate versehenen Gräben in dem Substrat enden.
  115. FET nach Anspruch 87, wobei der Halbleiterbereich ein hoch dotiertes Substrat und eine darüberliegende Epitaxieschicht umfasst, und der Body-Bereich in einem oberen Abschnitt der Epitaxieschicht gebildet ist, wobei die mit einem Gate versehenen und nicht mit einem Gate versehenen Gräben in der Epitaxieschicht enden.
  116. FET nach Anspruch 87, wobei das leitfähige Material eine Polysiliziumschicht von dem zweiten Leitfähigkeitstyp umfasst.
  117. FET nach Anspruch 87, wobei ein nicht mit einem Gate versehener Graben zwischen jeweils zwei benachbarten mit einem Gate versehenen Gräben gebildet ist.
  118. FET nach Anspruch 87, wobei zwei oder mehr nicht mit einem Gate versehene Gräben zwischen jeweils zwei benachbarten mit einem Gate versehenen Gräben gebildet sind.
  119. Verfahren zum Bilden eines FET, umfassend: Bilden einer Vielzahl von Gräben in einem Halbleiterbereich von einem ersten Leitfähigkeitstyp, wobei die Vielzahl von Gräben eine Vielzahl von mit einem Gate versehenen Gräben und eine Vielzahl von nicht mit einem Gate versehenen Gräben umfasst; Bilden einer Abschirmelektrode in einem Bodenabschnitt jedes mit einem Gate versehenen und nicht mit einem Gate versehenen Grabens; Bilden eines Body-Bereichs von einer zweiten Leitfähigkeit in dem Halbleiterbereich zwischen benachbarten Gräben; Bilden einer Dielektrikumschicht über der Abschirmelektrode in jedem nicht mit einem Gate versehenen Graben; und Durchführen einer schrägen Implantation mit zwei Durchgängen von Dotiermitteln von dem zweiten Leitfähigkeitstyp in freigelegte obere Seitenwände jedes nicht mit einem Gate versehenen Grabens, um dadurch einen Heavy-Body-Bereich in jedem Body-Bereich zu bilden.
  120. Verfahren nach Anspruch 119, ferner umfassend: Bilden eines Source-Bereichs von dem ersten Leitfähigkeitstyp in jedem Body-Bereich; und Bilden einer Source-Verbindungsschicht, die eine obere Oberfläche jedes Source-Bereichs kontaktiert, wobei die Source-Verbindungsschicht einen oberen Abschnitt jedes nicht mit einem Gate versehenen Grabens füllt, um dadurch jeden Source-Bereich und jeden Heavy-Body-Bereich entlang oberen Seitenwänden jedes nicht mit einem Gate versehenen Grabens zu kontaktieren.
  121. Verfahren nach Anspruch 119, ferner umfassend: vor dem Schritt des Bildens einer Abschirmelektrode, Bilden einer Abschirmdielektrikumschicht, die untere Seitenwände und eine Bodenoberfläche jedes mit einem Gate versehenen und nicht mit einem Gate versehenen Grabens auskleidet; Bilden einer Zwischenelektroden-Dielektrikumschicht über der Abschirmelektrode in jedem mit einem Gate versehenen Graben, wobei die Zwischenelektroden-Dielektrikumschicht aus einem abgeschiedenen Dielektrikum gebildet wird; und Bilden einer Gate-Elektrode über der Zwischenelektroden-Dielektrikumschicht in jedem mit einem Gate versehenen Graben.
  122. Verfahren nach Anspruch 119, wobei der Schritt des Bildens einer Dielektrikumschicht umfasst: nach dem Schritt des Bildens einer Abschirmelektrode, Füllen jedes nicht mit einem Gate versehenen Grabens mit Dielektrikummaterial, so dass eine obere Oberfläche des Dielektrikummaterials in dem nicht mit einem Gate versehenen Graben im Wesentlichen koplanar mit einer oberen Oberfläche eines Mesa-Bereichs benachbart zu dem nicht mit einem Gate versehenen Graben ist; und Vertiefen des Dielektrikummaterials in jedem nicht mit einem Gate versehenen Graben bis zu einer Tiefe über einer Tiefe des Body-Bereichs.
  123. Verfahren nach Anspruch 119, wobei der Schritt des Bildens eines Body-Bereichs umfasst: Durchführen einer Deckschichtimplantation von Dotiermitteln von dem zweiten Leitfähigkeitstyp in einem aktiven Bereich des FET.
  124. Verfahren nach Anspruch 120, wobei der Schritt des Bildens eines Source-Bereichs umfasst: Durchführen einer Deckschichtimplantation von Dotiermitteln von dem ersten Leitfähigkeitstyp in einem aktiven Bereich des FET.
  125. Verfahren nach Anspruch 119, wobei der Halbleiterbereich ein hoch dotiertes Substrat und eine darüberliegende Epitaxieschicht umfasst, und der Body-Bereich in einem oberen Abschnitt der Epitaxieschicht gebildet wird, wobei die mit einem Gate versehenen und nicht mit einem Gate versehenen Gräben in dem Substrat enden.
  126. Verfahren nach Anspruch 119, wobei der Halbleiterbereich ein hoch dotiertes Substrat und eine darüberliegende Epitaxieschicht umfasst, und der Body-Bereich in einem oberen Abschnitt der Epitaxieschicht gebildet wird, wobei die mit einem Gate versehenen und nicht mit einem Gate versehenen Gräben in der Epitaxieschicht enden.
  127. Verfahren nach Anspruch 119, wobei ein nicht mit einem Gate versehener Graben zwischen jeweils zwei benachbarten mit einem Gate versehenen Gräben gebildet wird.
  128. Verfahren nach Anspruch 119, wobei zwei oder mehr nicht mit einem Gate versehene Gräben zwischen jeweils zwei benachbarten mit einem Gate versehenen Gräben gebildet werden.
  129. FET, umfassend: eine Vielzahl von Gräben in einem Halbleiterbereich von einem ersten Leitfähigkeitstyp, wobei die Vielzahl von Gräben eine Vielzahl von mit einem Gate versehenen Gräben und eine Vielzahl von nicht mit einem Gate versehenen Gräben umfasst; eine Abschirmelektrode in einem Bodenabschnitt jedes mit einem Gate versehenen und nicht mit einem Gate versehenen Grabens; einen Body-Bereich von einer zweiten Leitfähigkeit in dem Halbleiterbereich zwischen benachbarten Gräben; eine Dielektrikumschicht über der Abschirmelektrode in jedem nicht mit einem Gate versehenen Graben; und einen Heavy-Body-Bereich in jedem Body-Bereich, wobei sich jeder Heavy-Body-Bereich benachbart zu einer Seitenwand jedes nicht mit einem Gate versehenen Grabens befindet.
  130. FET nach Anspruch 129, ferner umfassend: einen Source-Bereich von dem ersten Leitfähigkeitstyp in jedem Body-Bereich; und eine Source-Verbindungsschicht, die eine obere Oberfläche jedes Source-Bereichs kontaktiert, wobei die Source-Verbindungsschicht einen oberen Abschnitt jedes nicht mit einem Gate versehenen Grabens füllt, um dadurch jeden Source-Bereiche und jeden Heavy-Body-Bereich entlang oberen Seitenwänden jedes nicht mit einem Gate versehenen Grabens zu kontaktieren.
  131. FET nach Anspruch 130, wobei sich jeder Source-Bereich über eine gesamte Breite eines Mesa-Bereichs erstreckt, der entlang der lateralen Abmessung durch zwei benachbarte Gräben begrenzt ist.
  132. FET nach Anspruch 130, wobei die Abschirmelektrode in jedem mit einem Gate versehenen und nicht mit einem Gate versehenen Graben elektrisch mit der Source-Verbindungsschicht verbunden ist.
  133. FET nach Anspruch 130, wobei sich die Source-Verbindungsschicht in jeden nicht mit einem Gate versehenen Graben bis zu einer flacheren Tiefe als eine Tiefe des Body-Bereichs erstreckt.
  134. FET nach Anspruch 129, ferner umfassend: eine Abschirmdielektrikumschicht, die untere Seitenwände und eine Bodenoberfläche jedes mit einem Gate versehenen und nicht mit einem Gate versehenen Grabens auskleidet; eine Zwischenelektroden-Dielektrikumschicht über der Abschirmelektrode in jedem mit einem Gate versehenen Graben, die Zwischenelektroden-Dielektrikumschicht; und eine Gate-Elektrode über der Zwischenelektroden-Dielektrikumschicht in jedem mit einem Gate versehenen Graben.
  135. FET nach Anspruch 129, wobei der Halbleiterbereich ein hoch dotiertes Substrat und eine darüberliegende Epitaxieschicht umfasst, und der Body-Bereich in einem oberen Abschnitt der Epitaxieschicht gebildet ist, wobei die mit einem Gate versehenen und nicht mit einem Gate versehenen Gräben in dem Substrat enden.
  136. FET nach Anspruch 129, wobei der Halbleiterbereich ein hoch dotiertes Substrat und eine darüberliegende Epitaxieschicht umfasst, und der Body-Bereich in einem oberen Abschnitt der Epitaxieschicht gebildet ist, wobei die mit einem Gate versehenen und nicht mit einem Gate versehenen Gräben in der Epitaxieschicht enden.
  137. FET nach Anspruch 129, wobei ein nicht mit einem Gate versehener Graben zwischen jeweils zwei benachbarten mit einem Gate versehenen Gräben gebildet ist.
  138. FET nach Anspruch 129, wobei zwei oder mehr nicht mit einem Gate versehene Gräben zwischen jeweils zwei benachbarten mit einem Gate versehenen Gräben gebildet sind.
  139. Verfahren zum Bilden eines FET, umfassend: Bilden einer Vielzahl von Gräben in einem Halbleiterbereich von einem ersten Leitfähigkeitstyp, wobei die Vielzahl von Gräben eine Vielzahl von mit einen Gate versehenen Gräben und eine Vielzahl von nicht mit einem Gate versehenen Gräben umfasst; Bilden eines Body-Bereichs von einer zweiten Leitfähigkeit in dem Halbleiterbereich zwischen benachbarten Gräben; Füllen eines Bodenabschnitts eines jeden der mit einem Gate versehenen und nicht mit einem Gate versehenen Gräben mit Dielektrikummaterial; Bilden einer Gate-Elektrode über dem Dielektrikummaterial in jedem mit einem Gate versehenen Graben; und Durchführen einer schrägen Implantation mit zwei Durchgängen von Dotiermitteln von dem zweiten Leitfähigkeitstyp in freigelegte obere Seitenwände jedes nicht mit einem Gate versehenen Grabens, um dadurch einen Heavy-Body-Bereich in jedem Body-Bereich zu bilden.
  140. Verfahren nach Anspruch 139, ferner umfassend: Bilden eines Source-Bereichs von dem ersten Leitfähigkeitstyp in jedem Body-Bereich; und Bilden einer Source-Verbindungsschicht, die eine obere Oberfläche jedes Source-Bereichs kontaktiert, wobei die Source-Verbindungsschicht einen oberen Abschnitt jedes nicht mit einem Gate versehenen Grabens füllt, um dadurch jeden Source-Bereich und jeden Heavy-Body-Bereich entlang oberen Seitenwänden jedes nicht mit einem Gate versehenen Grabens zu kontaktieren.
  141. Verfahren nach Anspruch 139, wobei der Füllschritt umfasst: Füllen jedes mit einem Gate versehenen Grabens und jedes nicht mit einem Gate versehenen Grabens mit Dielektrikummaterial, so dass eine obere Oberfläche des Dielektrikummaterials in den mit einem Gate versehenen und nicht mit einem Gate versehenen Gräben im Wesentlichen koplanar mit einer oberen Oberfläche eines Mesa-Bereichs benachbart zu den mit einem Gate versehenen und nicht mit einem Gate versehenen Gräben ist; Vertiefen des Dielektrikummaterials in jedem mit einem Gate versehenen Graben, um dadurch ein dickes Bodendielektrikum entlang einem Bodenabschnitt des mit einem Gate versehenen Grabens zu bilden; und Vertiefen des Dielektrikummaterials in jedem nicht mit einem Gate versehenen Graben bis zu einer Tiefe über einer Tiefe des Body-Bereichs.
  142. Verfahren nach Anspruch 139, wobei der Schritt des Bildens eines Body-Bereichs umfasst: Durchführen einer Deckschichtimplantation von Dotiermitteln von dem zweiten Leitfähigkeitstyp in einem aktiven Bereich des FET.
  143. Verfahren nach Anspruch 140, wobei der Schritt des Bildens eines Source-Bereichs umfasst: Durchführen einer Deckschichtimplantation von Dotiermitteln von dem ersten Leitfähigkeitstyp in einem aktiven Bereich des FET.
  144. Verfahren nach Anspruch 139, wobei der Halbleiterbereich ein hoch dotiertes Substrat und eine darüberliegende Epitaxieschicht umfasst, und der Body-Bereich in einem oberen Abschnitt der Epitaxieschicht gebildet wird.
  145. Verfahren nach Anspruch 139, wobei ein nicht mit einem Gate versehener Graben zwischen jeweils zwei benachbarten mit einem Gate versehenen Gräben gebildet wird.
  146. Verfahren nach Anspruch 139, wobei zwei oder mehr nicht mit einem Gate versehene Gräben zwischen jeweils zwei benachbarten mit einem Gate versehenen Gräben gebildet werden.
  147. FET, umfassend: eine Vielzahl von Gräben in einem Halbleiterbereich von einem ersten Leitfähigkeitstyp, wobei die Vielzahl von Gräben eine Vielzahl von mit einem Gate versehenen Gräben und eine Vielzahl von nicht mit einem Gate versehenen Gräben umfasst; einen Body-Bereich von einer zweiten Leitfähigkeit in dem Halbleiterbereich zwischen benachbarten Gräben; Dielektrikummaterial, das einen Bodenabschnitt eines jeden der mit einen Gate versehenen und nicht mit einem Gate versehenen Gräben mit Dielektrikummaterial füllt; eine Gate-Elektrode über dem Dielektrikummaterial in jedem mit einem Gate versehenen Graben; und einen Heavy-Body-Bereich in jedem Body-Bereich, wobei sich jeder Heavy-Body-Bereich benachbart zu einer Seitenwand jedes nicht mit einem Gate versehenen Grabens befindet.
  148. FET nach Anspruch 147, ferner umfassend: einen Source-Bereich von dem ersten Leitfähigkeitstyp in jedem Body-Bereich; und eine Source-Verbindungsschicht, die eine obere Oberfläche jedes Source-Bereichs kontaktiert, wobei die Source-Verbindungsschicht einen oberen Abschnitt jedes nicht mit einem Gate versehenen Grabens füllt, um dadurch jeden Source-Bereich und jeden Heavy-Body-Bereich entlang oberen Seitenwänden jedes nicht mit einem Gate versehenen Grabens zu kontaktieren.
  149. FET nach Anspruch 148, wobei sich jeder Source-Bereich über eine gesamte Breite eines Mesa-Bereichs erstreckt, der entlang der lateralen Abmessung durch zwei benachbarte Gräben begrenzt ist.
  150. FET nach Anspruch 148, wobei sich die Source-Verbindungsschicht in jeden nicht mit einem Gate versehenen Graben bis zu einer flacheren Tiefe als eine Tiefe des Body-Bereichs erstreckt.
  151. FET nach Anspruch 147, wobei das Dielektrikummaterial in jedem nicht mit einem Gate versehenen Graben eine obere Oberfläche über einer unteren Oberfläche des Body-Bereichs aufweist.
  152. FET nach Anspruch 147, wobei der Halbleiterbereich ein hoch dotiertes Substrat und eine darüberliegende Epitaxieschicht umfasst, und der Body-Bereich in einem oberen Abschnitt der Epitaxieschicht gebildet ist.
  153. FET nach Anspruch 147, wobei ein nicht mit einem Gate versehener Graben zwischen jeweils zwei benachbarten mit einem Gate versehenen Gräben gebildet ist.
  154. FET nach Anspruch 147, wobei zwei oder mehr nicht mit einem Gate versehene Gräben zwischen jeweils zwei benachbarten mit einem Gate versehenen Gräben gebildet sind.
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