DE112006003206B4 - Method for forming a semiconductor device - Google Patents

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Abstract

Verfahren zum Ausbilden einer Halbleiteranordnung mit den Schritten:
Ausbilden einer Isolierschicht (16) über einem leitenden Gebiet;
Ausbilden einer Siliziumschicht (40) über der Isolierschicht;
Ausbilden einer Strukturübertragungsschicht (42) über der Siliziumschicht (40);
Entfernen von Teilbereichen der Strukturübertragungsschicht (42) zum Freilegen von Teilbereichen der Siliziumschicht (40), wobei die verbleibenden Teilbereiche der Strukturübertragungsschicht (42) über Teilbereichen der Isolierschicht (16) liegen, in welchen Kontaktlöcher ausgebildet werden;
Ändern der freiliegenden Teilbereiche (52) der Siliziumschicht (40), so dass die freiliegenden Teilbereiche (52) der Siliziumschicht (40) von nicht freiliegenden Teilbereichen der Maskierungsschicht (40) verschieden sind;
Entfernen der verbleibenden Teilbereiche der Strukturübertragungsschicht (42);
Entfernen von Teilbereichen der Siliziumschicht (40), die unter der Strukturübertragungsschicht (42) lagen und während des Veränderungsschrittes nicht verändert wurden, durch ein HF-Ätzen, wobei Teilbereiche der Isolierschicht (16) freigelegt sind, nachdem die nicht reagierten Teilbereiche der Siliziumschicht (40) entfernt worden sind; und
Ätzen der freiliegenden Teilbereiche der Isolierschicht (16).Method for forming a semiconductor device with the steps:
Forming an insulating layer (16) over a conductive region;
Forming a silicon layer (40) over the insulating layer;
Forming a pattern transfer layer (42) over the silicon layer (40);
Removing portions of the pattern transfer layer (42) to expose portions of the silicon layer (40), the remaining portions of the pattern transfer layer (42) overlying portions of the insulating layer (16) in which contact holes are formed;
Changing the exposed portions (52) of the silicon layer (40) so that the exposed portions (52) of the silicon layer (40) are different from non-exposed portions of the mask layer (40);
Removing the remaining portions of the pattern transfer layer (42);
Removing portions of the silicon layer (40) underlying the pattern transfer layer (42) and unaltered during the modifying step by RF etching, exposing portions of the insulating layer (16) after the unreacted portions of the silicon layer (40 ) have been removed; and
Etching the exposed portions of the insulating layer (16).

Figure DE112006003206B4_0001
Figure DE112006003206B4_0001

Description

Die Erfindung bezieht sich allgemein auf Halbleiteranordnungen und insbesondere auf ein Verfahren zum Ausbilden einer Halbleiteranordnung.The invention relates generally to semiconductor devices, and more particularly to a method of forming a semiconductor device.

Halbleiter sind in integrierten Schaltungen für elektronische Anwendungen weit verbreitet, die beispielsweise Computer, Radios und Fernseher beinhalten. Solche integrierten Schaltungen verwenden typischerweise mehrere Transistoren, die in einkristallinem Silizium hergestellt sind. Es ist üblich, dass dort Millionen von Halbleiteranordnungen auf einem einzelnen Halbleiterprodukt sind. Um die notwendigen Signal- und Leistungsverbindungen für die Vielzahl von Halbleiteranordnungen bereitzustellen, beinhalten viele integrierte Schaltungen nun mehrere Metallisierungsniveaus.Semiconductors are widely used in integrated circuits for electronic applications including, for example, computers, radios, and televisions. Such integrated circuits typically use multiple transistors fabricated in single crystal silicon. It is common that there are millions of semiconductor devices on a single semiconductor product. In order to provide the necessary signal and power connections for the plurality of semiconductor devices, many integrated circuits now involve multiple metallization levels.

Die Halbleiterindustrie strebt kontinuierlich danach, die Größe der Halbleiteranordnungen zu verringern, die sich auf integrierten Schaltungen befinden. Miniaturisierung ist allgemein notwendig, um der steigenden Dichte der Schaltungen Rechnung zu tragen, die für heutige fortgeschrittene Halbleiterprodukte notwendig ist. Eines der Gebiete, wo Miniaturisierung gebraucht wird, ist beim Ausbilden der Kontakte zwischen Leitern in einer integrierten Schaltung.The semiconductor industry is continually striving to reduce the size of semiconductor devices located on integrated circuits. Miniaturization is generally needed to account for the increasing density of circuits necessary for today's advanced semiconductor products. One of the areas where miniaturization is needed is in forming the contacts between conductors in an integrated circuit.

In der derzeitigen Technologie werden Kontaktlöcher in einem Dielektrikum hergestellt, das über dem Halbleitersubstrat liegt. Diese Kontaktlöcher werden unter Verwendung eines fotolithografischen Prozesses hergestellt. Beispielsweise wird, nachdem die Transistoren ausgebildet sind, ein Vor-Metall-Dielektrikum (PMD, pre-metal dielectric) über dem Substrat abgeschieden. Eine antireflektierende Beschichtung (ARC, antireflective coating) kann dann über dem Vor-Metall-Dielektrikum und einem aufgebrachten Fotoresist abgeschieden werden. Strahlung wird in Richtung des Fotoresists durch eine Maske gerichtet, so dass ausgewählte Teilbereiche des Fotoresists bestrahlt werden. Teilbereiche des Resists und der darunter liegende ARC können dann zum Freilegen von Teilbereichen des Zwischenschichtdielektrikums entfernt werden. Diese Teilbereiche können anisotropisch geätzt werden, um die Kontaktlöcher zu erzeugen.In current technology, via holes are made in a dielectric that overlies the semiconductor substrate. These vias are made using a photolithographic process. For example, after the transistors are formed, a pre-metal dielectric (PMD) is deposited over the substrate. An antireflective coating (ARC) may then be deposited over the pre-metal dielectric and an applied photoresist. Radiation is directed in the direction of the photoresist through a mask, so that selected portions of the photoresist are irradiated. Portions of the resist and underlying ARC may then be removed to expose portions of the interlayer dielectric. These portions may be anisotropically etched to create the vias.

Die Kontaktlöcher werden mit einem Leiter zum Erzeugen eines Stopfens gefüllt. Beispielsweise wird ein Liner, wie z. B. Titan, gefolgt von Titannitrid entlang von Seitenwänden des Kontaktlochs ausgebildet. Das Loch kann dann mit einem Leiter, wie z. B. Wolfram, gefüllt werden. Das Wolfram kann dann bis auf das Niveau des Vor-Metall-Dielektrikums unter Verwendung eines chemisch-mechanischen Polier- oder Rückätzprozesses entfernt werden.The contact holes are filled with a conductor to produce a plug. For example, a liner, such as. Titanium, followed by titanium nitride along sidewalls of the contact hole. The hole can then with a conductor, such as. As tungsten, are filled. The tungsten may then be removed to the level of the pre-metal dielectric using a chemical mechanical polishing or etch back process.

Aus der Druckschrift US 5 525 542 A ist beispielsweise ein Verfahren zum Ausbilden von Strukturen in einer Halbleiteranordnung bekannt, bei dem eine antireflektierende Beschichtung (ARC) eingesetzt wird. Die ARC-Schicht wird zwischen Fotoresist und dem darunterliegenden Material ausgebildet.From the publication US 5 525 542 A For example, a method for forming structures in a semiconductor device using an antireflective coating (ARC) is known. The ARC layer is formed between the photoresist and the underlying material.

Weiterhin ist aus der Druckschrift US 4 884 123 A ein Verfahren zum Füllen von Kontaktlöchern bekannt, bei dem zunächst ein Liner aus Titan, sowie eine Barriereschicht, z. B. Titannitrid, entlang der Seitenwände des Kontaktlochs ausgebildet werden. Das Kontaktloch wird dann mit einem leitenden Material, wie z. B. Wolfram gefüllt.Furthermore, from the document US 4,884,123 a method for filling contact holes, in which initially a liner made of titanium, as well as a barrier layer, for. As titanium nitride, are formed along the side walls of the contact hole. The contact hole is then coated with a conductive material, such. B. tungsten filled.

Aus der Druckschrift US 6 221 777 B1 ist ein Verfahren zur Ausbildung einer Halbleiteranordnung bekannt, bei dem eine Photoresistschicht als Strukturübertragungsschicht über einer Isolierschicht ausgebildet und in einem Umkehrtonverfahren strukturiert wird. Hierbei verbleibt der Resist über den Bereichen der Isolierschicht, an denen später Vias ausgebildet werden sollen. Eine Polymerschicht wird als Maskierungsschicht ganzflächig abgeschieden und mittels CMP auf die Höhe der Resistschicht zurückpoliert. Dann wird die Strukturübertragungsschicht entfernt und unter Verwendung der verbleibenden Polymerschicht werden Viastrukturen in die Isolierschicht geätzt.From the publication US Pat. No. 6,221,777 B1 For example, a method of forming a semiconductor device is known in which a photoresist layer is formed as a pattern transfer layer over an insulating layer and patterned in a reverse tone method. In this case, the resist remains over the regions of the insulating layer at which vias are to be formed later. A polymer layer is deposited over the entire area as a masking layer and polished back to the height of the resist layer by means of CMP. Then, the pattern transfer layer is removed, and using the remaining polymer layer, vias are etched into the insulating layer.

Ferner zeigt die Druckschrift US 6 867 116 B1 ein Verfahren zum Ausbilden von sublithographischen Gate-Kontakten, wobei ein Polymer-Maskenmaterial über einer Strukturübertragungsschicht ausgebildet wird. Das Maskenmaterial wird mittels CMP oder durch ein Ätzverfahren planarisiert, um die Strukturübertragungsschicht freizulegen.Furthermore, the document shows US Pat. No. 6,867,116 B1 a method of forming sublithographic gate contacts wherein a polymer masking material is formed over a pattern transfer layer. The mask material is planarized by CMP or by an etching method to expose the pattern transfer layer.

Weiterhin ist aus der Druckschrift US 5 834 159 A ein Verfahren zum Ausbilden eines Kontaktlochs bekannt, bei dem ein Dielektrikum zunächst so zurückgeätzt wird, dass das Dielektrikum in dem Bereich des späteren Kontaktlochs stufenförmig erhöht verbleibt. Dann wird das Dielektrikum vollständig mit einer Poly-Si-Maskenschicht bedeckt. In einem Rückätzverfahren wird die Poly-Si-Maskenschicht soweit entfernt, dass die stufenförmige Erhöhung des Dielektrikums freiliegt und die Kontaktlochätzung erfolgen kann.Furthermore, from the document US 5,834,159 A a method for forming a contact hole, in which a dielectric is first etched back so that the dielectric in the region of the subsequent contact hole remains stepped increased. Then, the dielectric is completely covered with a poly-Si mask layer. In an etch-back process, the poly-Si mask layer is removed to the extent that the stepwise increase of the dielectric is exposed and the contact hole etching can take place.

Die Druckschrift US 5 024 971 A offenbart ferner ein Verfahren zum Ausbilden von Öffnungen in einem Halbleitermaterial im Submikrometerbereich, wobei eine Siliziumnitridschicht 50 auf einer Polysiliziumschicht 94 abgeschieden und strukturiert wird. Anschließend werden SiO2-Spacer 54 an der Siliziumnitridschicht 50 ausgebildet und die Siliziumnitridschicht 50 wieder entfernt. Nunmehr wird eine Cobalt-Schicht ganzflächig über dem undotierten Silizium 36 und den Spacern 54 abgeschieden sowie eine thermische Behandlung ausgeführt, wodurch eine Cobalt-Silizidschicht an den freiliegenden Teilbereichen des Siliziums entsteht. Anschließend werden die nicht-reagierten Cobalt-Bereiche 62 sowie die SiO2-Spacer 54 mit einer wässrigen Salpetersäure (dilute nitric acid) entfernt. Abschließend wird ein anisotropes Ätzen des der Polysiliziumschicht 94 durchgeführt.The publication US 5 024 971 A further discloses a method of forming openings in a submicron semiconductor material, wherein a silicon nitride layer 50 on a polysilicon layer 94 is separated and structured. Subsequently, SiO 2 spacers 54 at the silicon nitride layer 50 formed and the silicon nitride layer 50 removed again. Now, a cobalt layer over the entire surface of the undoped silicon 36 and the spacers 54 isolated as well carried out a thermal treatment, whereby a cobalt silicide layer is formed on the exposed portions of the silicon. Subsequently, the unreacted cobalt areas 62 as well as the SiO 2 spacers 54 removed with an aqueous nitric acid (dilute nitric acid). Finally, an anisotropic etching of the polysilicon layer 94 carried out.

Die Druckschrift US 2005/0098091 A1 zeigt ein Verfahren zur Steigerung der Ätzselektivität unter Verwendung einer neuartigen antireflektierenden Beschichtung. Durch Oxidation dieses neuartigen Materials kann die Ätzselektivität gegenüber darunterliegenden Materialien erhöht werden.The publication US 2005/0098091 A1 shows a method of enhancing etch selectivity using a novel antireflective coating. By oxidation of this novel material, the etch selectivity to underlying materials can be increased.

Schließlich ist aus der Druckschrift US 2005/0 221 612 A1 ein Verfahren zur Ausbildung von Kontaktstrukturen in einer Halbleiteranordnung bekannt, wobei die Kontaktstrukturen einen Liner mit niedrigem thermischem Budget umfassen und mit Wolfram gefüllt sind. Eine Silizidierung findet nur in der üblichen Form zur Verbesserung einer Source-/Drain-Kontaktierung statt, jedoch nicht zur gezielten Veränderung eines Maskenmaterials.Finally, from the publication US 2005/0 221 612 A1 a method for forming contact structures in a semiconductor device is known, wherein the contact structures comprise a liner with a low thermal budget and are filled with tungsten. Silicidation takes place only in the usual form for improving a source / drain contact, but not for the targeted modification of a mask material.

Der Erfindung liegt demgegenüber die Aufgabe zugrunde, ein vereinfachtes Verfahren zum Ausbilden einer Halbleiteranordnung bereitzustellen, welches einfach in bestehende Prozessabläufe eingebunden werden kann.The invention is the object of the invention to provide a simplified method for forming a semiconductor device, which can be easily integrated into existing processes.

Diese Aufgabe wird durch die Maßnahmen des Patentanspruchs 1 gelöst.This object is achieved by the measures of claim 1.

Insbesondere durch das Verwenden einer Siliziumschicht als Maskierungsschicht, dem gezielten Ändern von freiliegenden Bereichen der Siliziumschicht und dem Entfernen der unveränderten Teilbereiche der Siliziumschicht mittels HF-Ätzen können auf sehr einfache Art und Weise und unter Verwendung von Standard-Prozessen Halbleiteranordnungen und insbesondere Kontaktlöcher mit sehr feinen Strukturen ausgebildet werden.In particular, by using a silicon layer as a masking layer, the targeted changing of exposed areas of the silicon layer and the removal of the unchanged portions of the silicon layer by means of RF etching can very easily and using standard processes semiconductor devices and in particular contact holes with very fine Structures are formed.

In den Unteransprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.In the subclaims further advantageous embodiments of the invention are characterized.

Die Details von einem oder mehreren Ausführungsbeispielen der Erfindung sind in den begleitenden Zeichnungen und der nachstehenden Beschreibung dargelegt. Verschiedene Merkmale und Vorteile der Erfindung sind aus der Beschreibung und den Zeichnungen und aus den Ansprüchen ersichtlich.The details of one or more embodiments of the invention are set forth in the accompanying drawings and the description below. Various features and advantages of the invention will be apparent from the description and drawings, and from the claims.

Für ein vollständiges Verständnis der vorliegenden Erfindung und ihrer zugehörigen Vorteile wird nunmehr auf die nachfolgende Beschreibung in Verbindung mit den begleitenden Zeichnungen Bezug genommen, in denen:For a complete understanding of the present invention and its attendant advantages, reference is now made to the following description, taken in conjunction with the accompanying drawings, in which:

1–5, 6a und 7–13 Schnittansichten sind, die verschiedene Stadien der Herstellung einer Halbleiteranordnung unter Verwendung eines Verfahrens gemäß eines Ausführungsbeispiels zeigen; 1 - 5 . 6a and 7 - 13 Are sectional views showing various stages of manufacturing a semiconductor device using a method according to an embodiment;

6b eine Draufsicht der Struktur gemäß 6a zeigt; und 6b a plan view of the structure according to 6a shows; and

14 bis 20 Schnittansichten sind, die verschiedene Stadien der Herstellung einer Halbleiteranordnung unter Verwendung eines Prozesses gemäß eines Beispiels der Erfindung zeigen. 14 to 20 Are sectional views showing various stages of manufacturing a semiconductor device using a process according to an example of the invention.

Die Herstellung und Verwendung der derzeitig bevorzugten Ausführungsbeispiele wird nachstehend im Detail erläutert. Allerdings sollte wahrgenommen werden, dass die vorliegende Erfindung viele anwendbare erfindungsgemäße Ideen bereitstellt, die in breit gefächerten spezifischen Zusammenhängen ausgeführt werden können. Die vorgestellten spezifischen Ausführungsbeispiele dienen lediglich der Veranschaulichung typischer Methoden, die Erfindung herzustellen und zu benutzen und beschränken nicht den Umfang der Erfindung.The manufacture and use of the presently preferred embodiments will be described in detail below. However, it should be appreciated that the present invention provides many applicable inventive ideas that can be embodied in a wide variety of specific contexts. The specific embodiments presented are merely illustrative of typical methods of making and using the invention and do not limit the scope of the invention.

Die vorliegende Erfindung wird mit Bezug auf bevorzugte Ausführungsbeispiele in einem spezifischen Zusammenhang beschrieben, nämlich einem Kontaktloch für einen Stopfen (plug) in einer integrierten Schaltung. Die Erfindung kann jedoch ebenso für andere Prozesse angewandt werden, die ein Kontaktloch erfordern. Beispielsweise können Ideen der Erfindung ebenso zum Ausbilden von Vialöchern in den Metallisierungsschichten angewandt werden. Die vorliegende Erfindung kann ebenso zum Ausbilden anderer Vertiefungen, wie z. B. Gräben in einem Damasceneprozess, verwendet werden.The present invention will be described with respect to preferred embodiments in a specific context, namely a contact hole for a plug in an integrated circuit. However, the invention can also be applied to other processes requiring a contact hole. For example, ideas of the invention may also be applied to forming vias in the metallization layers. The present invention may also be used to form other depressions, such as e.g. Trenches in a damascene process.

In verschiedenen Ausführungsbeispielen stellt die vorliegende Erfindung ein Verfahren zum Ausbilden kleiner Kontaktlöcher bereit. Weil die Technologieknoten kleiner werden, wird es zunehmend schwieriger, derzeitige Prozesse zu implementieren. Während die Abmessungen beispielsweise auf 45 nm und darunter sinken, werden die Lithografiefähigkeiten zum Drucken der erforderlichen winzigen Kontaktlöcher limitiert sein. Es ist gezeigt worden, dass es möglich ist, Linien und Resistinseln mit einem ausreichenden Prozessfenster zu drucken, die kleiner als 50 nm sind.In various embodiments, the present invention provides a method of forming small vias. As technology nodes become smaller, it becomes increasingly difficult to implement current processes. For example, while the dimensions decrease to 45 nm and below, lithography capabilities for printing the required minute vias will be limited. It has been shown that it is possible to print lines and resist islands with a sufficient process window smaller than 50 nm.

In einem Aspekt geht die vorliegende Erfindung den vorteilhaften Schritt, den Lithografie- und Maskenprozess zu invertieren, um nicht die Löcher, sondern vielmehr den Platz zwischen den Löchern zu drucken. In einem anderen Aspekt stellt die vorliegende Erfindung neue Integrationsschemen bereit, um die lithografisch gedruckte Struktur zurück zu invertieren.In one aspect, the present invention takes the advantageous step of inverting the lithography and masking process to print not the holes but rather the space between the holes. In another aspect, the The present invention provides new integration schemes for inverting the lithographically printed structure.

Zunächst auf 1 Bezug nehmend, beinhaltet eine Halbleiterstruktur 10 ein leitendes Gebiet, in diesem Fall einen Transistor 12 und eine Verbindungsbahn (interconnect line) 14, die durch eine Isolierschicht 16 bedeckt sind. Diese bestimmte Struktur stellt lediglich eine Struktur dar, die Aspekte der vorliegenden Erfindung verwenden kann. Wie mit Bezug auf die nachfolgenden Figuren erläutert wird, werden Kontakte (als 54 und 56 in 13 bezeichnet) zu einem ersten Source/Drain-Gebiet 18 und der Verbindungsbahn 14 ausgebildet. Ein einseitig stufenförmig verjüngter (butted) Kontakt (als 58 in 13 bezeichnet) wird ebenso zwischen einem Gate 22 und einem zweiten Source/Drain-Gebiet 20 ausgebildet werden.First up 1 Referring to FIG. 1, a semiconductor structure includes 10 a conducting region, in this case a transistor 12 and a connection line 14 passing through an insulating layer 16 are covered. This particular structure is merely a structure that may use aspects of the present invention. As will be explained with reference to the following figures, contacts (as 54 and 56 in 13 designated) to a first source / drain region 18 and the connecting track 14 educated. A unilaterally tapered (butted) contact (as 58 in 13 is also called between a gate 22 and a second source / drain region 20 be formed.

In der Figur wird der Transistor 12 in einem Halbleiterkörper 24 ausgebildet. Der Halbleiterkörper 24 kann aus einem Bulkhalbleitersubstrat, einer Schicht (z. B. einer epitaktischen Schicht), die über einem Substrat liegt, oder einem innerhalb eines Substrats oder einer Schicht ausgebildeten Gebiet ausgebildet werden. Beispielsweise sind Konzepte der vorliegenden Erfindung sehr gut für Silizium-auf-Isolator-Anwendungen geeignet, wo Transistoren in einer Schicht von Halbleitermaterial angeordnet werden, die über einer Isolierschicht (z. B. einem vergrabenen Oxid) liegt. Das bevorzugte Halbleitermaterial ist Silizium. Dennoch ist es selbstverständlich, dass Anordnungen, die in anderen elementaren Halbleitern (z. B. Germanium), Legierungshalbleitern (z. B. Siliziumgermanium) oder Verbundhalbleitern (z. B. Galliumarsenid) ausgebildet werden, ebenso von Aspekten der vorliegenden Erfindung profitieren können.In the figure, the transistor 12 in a semiconductor body 24 educated. The semiconductor body 24 may be formed of a bulk semiconductor substrate, a layer (eg, an epitaxial layer) overlying a substrate, or a region formed within a substrate or layer. For example, concepts of the present invention are very well suited for silicon-on-insulator applications where transistors are placed in a layer of semiconductor material overlying an insulating layer (eg, a buried oxide). The preferred semiconductor material is silicon. Nevertheless, it will be understood that arrangements formed in other elemental semiconductors (eg germanium), alloy semiconductors (eg silicon germanium) or compound semiconductors (eg gallium arsenide) may also benefit from aspects of the present invention.

In dem dargestellten Ausführungsbeispiel wird der Transistor 12 in einem aktiven Bereich ausgebildet, der durch Isoliergebiete 26 definiert ist. In dem bevorzugten Ausführungsbeispiel sind die Isoliergebiete flache Grabenisolations-(STI, shallow trench isolation)Gebiete. In anderen Ausführungsbeispielen kann die Isolation unter Verwendung anderer Techniken bereitgestellt werden, wie z. B. Feldisolation oder tiefe Graben-Isolation. In dem bevorzugten Ausführungsbeispiel erstrecken sich die STI-Gebiete 26 um weniger als ungefähr 1.000 nm in den Halbleiterkörper 24 hinein.In the illustrated embodiment, the transistor 12 formed in an active area by insulating areas 26 is defined. In the preferred embodiment, the isolation regions are shallow trench isolation (STI) regions. In other embodiments, the isolation may be provided using other techniques, such as: B. field isolation or deep trench isolation. In the preferred embodiment, the STI regions extend 26 less than about 1000 nm in the semiconductor body 24 into it.

Ein Wannengebiet 28 wird in dem aktiven Bereich ausgebildet. In einem beispielhaften Ausführungsbeispiel kann der Halbleiterkörper 24 ein p-dotiertes Substrat sein. In diesem Fall würden p-Kanal-Transistoren in einer n-Wanne 28 ausgebildet. In dem Beispiel eines p-dotierten Substrats können die n-Kanal-Transistoren in dem Substrat (ohne eine Wanne) oder vorzugsweise in einer in dem Substrat ausgebildeten p-Wanne 28 ausgebildet werden. In anderen Ausführungsbeispielen kann ein n-dotierter Halbleiterkörper 24 mit p-Wannen und optionalen n-Wannen verwendet werden. Das Wannengebiet 24 erstreckt sich typischerweise bis in eine Tiefe von ungefähr 1.000 nm bis 3.000 nm.A tub area 28 is formed in the active area. In an exemplary embodiment, the semiconductor body 24 a p-doped substrate. In this case, p-channel transistors would be in an n-well 28 educated. In the example of a p-doped substrate, the n-channel transistors may be in the substrate (without a well) or, preferably, in a p-well formed in the substrate 28 be formed. In other embodiments, an n-doped semiconductor body 24 can be used with p-wells and optional n-wells. The tub area 24 typically extends to a depth of about 1,000 nm to 3,000 nm.

Das Gate 22 wird aus einem Gatestapel ausgebildet, der über dem Halbleiterkörper 24 liegt. In dem beispielhaften Ausführungsbeispiel beinhaltet der Gatestapel ein Gatedielektrikum 29, einen Verbundschicht-Gateleiter, der Polysilizium 30 und Silizid 32 beinhaltet. Eine Hartmaske, welche nicht gezeigt ist, könnte ebenso beinhaltet sein. Zum Ausbilden des Gatestapels wird eine Gatedielektrikumsschicht abgeschieden. Eine Gateleiterschicht(-schichten) wird über der Gatedielektrikumsschicht abgeschieden und eine Hartmaskenschicht wird über der Gateleiterschicht abgeschieden. Eine (nicht gezeigte) Fotoresistschicht wird über der Hartmaskenschicht ausgebildet und wird unter Verwendung von Fotolithografietechniken zum Bedecken des Gatestapels strukturiert. Die Hartmaskenschicht, welche Siliziumnitrid sein kann, kann dann zum Ausbilden der (nicht gezeigten) Hartmaske geätzt werden. Die Hartmaske als eine Maske verwendend werden die Gateschicht(en) 30 (32) und möglicherweise die dielektrische Schicht 29 zum Erzeugen der gewünschten Gatestruktur geätzt.The gate 22 is formed of a gate stack which overlies the semiconductor body 24 lies. In the exemplary embodiment, the gate stack includes a gate dielectric 29 , a compound layer gate conductor, the polysilicon 30 and silicide 32 includes. A hard mask, not shown, could also be included. A gate dielectric layer is deposited to form the gate stack. A gate conductor layer is deposited over the gate dielectric layer and a hard mask layer is deposited over the gate conductor layer. A photoresist layer (not shown) is formed over the hard mask layer and is patterned using photolithography techniques to cover the gate stack. The hardmask layer, which may be silicon nitride, may then be etched to form the hardmask (not shown). Using the hard mask as a mask will make the gate layer (s) 30 ( 32 ) and possibly the dielectric layer 29 etched to produce the desired gate structure.

Die Gatedielektrikumschicht 29 kann eine Oxidschicht sein, wie z. B. Siliziumdioxid, eine Nitridschicht, wie z. B. Siliziumnitrid (Si3N4) oder eine Kombination von Oxid und Nitrid, wie z. B. Siliziumoxynitrid oder mehrere Schichten von Oxiden und Nitriden. In anderen Ausführungsbeispielen kann das Gatedielektrikum 29 ein Dielektrikum mit hohem k sein (d. h. ein Dielektrikum mit einer dielektrischen Konstante, die größer ist als die dielektrische Konstante von Si3N4). Beispiele von Dielektrika mit hohem k, die als ein Gatedielektrikum verwendet werden können, beinhalten HfO2, (nitridiertes) Hf-Silikat, Al2O3, ZrO2, Zr-Al-O, Zr-Silikat.The gate dielectric layer 29 may be an oxide layer, such as. As silicon dioxide, a nitride layer, such as. As silicon nitride (Si 3 N 4 ) or a combination of oxide and nitride, such as. As silicon oxynitride or multiple layers of oxides and nitrides. In other embodiments, the gate dielectric 29 is a high-k dielectric (ie, a dielectric having a dielectric constant greater than the dielectric constant of Si 3 N 4 ). Examples of high-k dielectrics that can be used as a gate dielectric include HfO 2 , (nitrided) Hf silicate, Al 2 O 3 , ZrO 2 , Zr-Al-O, Zr silicate.

In dem bevorzugten Ausführungsbeispiel beinhaltet der Gateleiter 30 zwei Schichten. Beispielsweise kann eine Silizidschicht 32 über einer Polysiliziumschicht 30 liegen. Wenn ein Polysiliziumgate 30 verwendet wird, ist es oft wünschenswert, dass es darüber hinaus ein Metall beinhaltet, um den Widerstand des Gebiets zu verringern. Beispiele von Siliziden, die für die Schicht verwendet werden können, beinhalten Titansilizid, Wolframsilizid, Cobaltsilizid, Platinsilizid und Nickelsilizid. In anderen Ausführungsbeispielen kann ein Metallgate verwendet werden (z. B. eine einzige oder mehrere Schichten von Metall). Das Metallgate kann ein Metall sein (z. B. Ir, Ru, RuTa, HfN, Ti, TiN, TaSiN, Mo), ein Metallsilizid (z. B. ein vollständig silizidiertes Gate), ein Metallnitrid oder anderes.In the preferred embodiment, the gate conductor includes 30 two layers. For example, a silicide layer 32 over a polysilicon layer 30 lie. When a polysilicon gate 30 In addition, it is often desirable that it also contain a metal to reduce the resistance of the area. Examples of silicides which can be used for the layer include titanium silicide, tungsten silicide, cobalt silicide, platinum silicide and nickel silicide. In other embodiments, a metal gate may be used (eg, a single or multiple layers of metal). The metal gate may be a metal (eg, Ir, Ru, RuTa, HfN, Ti, TiN, TaSiN, Mo), a metal silicide (eg, a fully silicided gate), a metal nitride, or otherwise.

Schwach dotierte Source- und Draingebiete 36 werden in einer selbstjustierten Art und Weise mit Bezug auf den Gatestapel ausgebildet. In dem dargestellten Ausführungsbeispiel werden die schwach dotierten Source- and Draingebiete 36, manchmal als Erweiterungsgebiete bezeichnet, unter Verwendung von zwei Implantationsschritten ausgebildet. Eine erste Implantation kann durchgeführt werden, gefolgt von einer Ausbildung eines Seitenwandliners oder -spacers. Dann kann eine zweite Implantation durchgeführt werden. In anderen Ausführungsbeispielen können eine einzige Implantation oder mehr als zwei Implantationen durchgeführt werden. Beispielsweise kann eine Haloimplantierung durchgeführt werden. Weakly doped source and drain areas 36 are formed in a self-aligned manner with respect to the gate stack. In the illustrated embodiment, the lightly doped source and drain regions become 36 , sometimes referred to as extension regions, formed using two implantation steps. A first implantation may be performed, followed by formation of a sidewall liner or spacer. Then a second implantation can be performed. In other embodiments, a single implant or more than two implants may be performed. For example, a halo implantation can be performed.

Seitenwandspacer 34 werden entlang von Seitenwänden des Gatestapels 22 ausgebildet. Die Seitenwandspacer 34 können ausgebildet werden durch Abscheiden einer konformen Schicht von Dielektrikum, wie z. B. Siliziumoxid oder Siliziumnitrid, und anisotropes Ätzen der konformen Schicht, um die Spacer 34 entlang der Seitenwände zurückzulassen. Die vereinfachte Ansicht von 1 zeigt nur einen einzigen Liner und Spacer.sidewall 34 be along sidewalls of the gate stack 22 educated. The sidewall spacer 34 can be formed by depositing a conformal layer of dielectric, such as. Silicon oxide or silicon nitride, and anisotropic etching of the conformal layer around the spacers 34 leave behind along the side walls. The simplified view of 1 shows only a single liner and spacer.

Jedoch versteht es sich, dass dieser Prozess mehr als einmal wiederholt werden kann, um einen Spacer der gewünschten Dicke zu bekommen.However, it should be understood that this process can be repeated more than once to get a spacer of the desired thickness.

Nach dem Ausbilden der Seitenwandspacer 34, können die Source/Draingebiete 18 und 20 ausgebildet werden. Diese Gebiete können durch die Implantation von Dotierstoffen in einer Art und Weise ausgebildet werden, die selbstjustiert mit den Seitenwandspacern 34 ist. In einem Ausführungsbeispiel werden diese Gebiete vorzugsweise unter Verwendung eines Zwei-Implantationsschrittes ausgebildet, obwohl mehr oder weniger Implantationsschritte verwendet werden können. In dem Fall eines 45 nm Transistors (45 nm node transistor) werden die zwei Implantationen vorzugsweise ein Dotiergebiet mit einer Übergangstiefe von ungefähr 50 nm bis ungefähr 70 nm ausbilden. Diese Abmessungen können bei anderen Technologien variieren.After forming the sidewall spacer 34 , the source / drain areas can 18 and 20 be formed. These regions may be formed by the implantation of dopants in a manner self-aligned with the sidewall spacers 34 is. In one embodiment, these regions are preferably formed using a two-implantation step, although more or fewer implantation steps may be used. In the case of a 45nm transistor, the two implants will preferably form a doping region with a junction depth of about 50nm to about 70nm. These dimensions may vary with other technologies.

In dem bevorzugten Ausführungsbeispiel werden die Source/Drain-Gebiete 18 und 20 ebenfalls silizidiert. Tatsächlich können in einem Ausführungsbeispiel die Source/Drain-Gebiete 18 und 20 und das Gatepolysilizium 30 zur gleichen Zeit silizidiert werden. In dem Fall, wo die Verbindungsbahn 14 eine Polysiliziumbahn ist, kann dieses Merkmal zu dieser Zeit ebenfalls silizidiert werden. (Wenn die Polysiliziumbahnen vor dem Gatestrukturieren silizidiert wurden, brauchen diese Schichten nicht erneut silizidiert zu werden.) In einem bevorzugten Ausführungsbeispiel wird ein selbstjustierter Silizid(manchmal als ein Salizid bezeichnet)-Prozess verwendet. Eine Metallschicht kann auf dem Wafer abgeschieden und erhitzt werden, so dass sie mit dem Silizium der Source/Drain-Gebiete 18 und 20 und den Polysiliziumbahnen 30 und 14 eine Reaktion eingeht. Nicht-reagiertes Metall kann dann entfernt werden.In the preferred embodiment, the source / drain regions become 18 and 20 also silicided. In fact, in one embodiment, the source / drain regions 18 and 20 and the gate polysilicon 30 be silicided at the same time. In the case where the connecting line 14 is a polysilicon track, this feature can also be silicided at this time. (If the polysilicon lanes have been silicided prior to gate patterning, these layers need not be re-silicided.) In a preferred embodiment, a self-aligned silicide (sometimes referred to as a salicide) process is used. A metal layer may be deposited on the wafer and heated so that it contacts the silicon of the source / drain regions 18 and 20 and the polysilicon tracks 30 and 14 a reaction is received. Unreacted metal can then be removed.

In dem dargestellten Ausführungsbeispiel liegt die Verbindungsbahn 14 über einem der Isoliergebiete 26. Diese Bahn wird zur gleichen Zeit ausgebildet, zu der der Gateleiter ausgebildet wird. Als Ergebnis werden die Seitenwandspacer 34 entlang der Seitenwände der Verbindungsbahn 14 ausgebildet. Während diese Spacer für die Herstellung der Anordnung notwendigerweise benötigt werden, ist es typischerweise zweckdienlicher, sie dort zu belassen. Die Verbindungsbahn 14 könnte Teil eines Gates eines Transistors sein, das entweder über oder unter der Zeichenebene liegt. In einem Ausführungsbeispiel kann die Halbleiterstruktur 10 eine Speicheranordnung sein und das Gate 22 und die Verbindungsbahn 14 können eine Zahl von Speicherzellen entlang einer Reihe eines Feldes koppeln (z. B. als ein Wortleitungsleiter dienen).In the illustrated embodiment, the connecting track is located 14 over one of the isolation areas 26 , This web is formed at the same time as the gate conductor is formed. As a result, the sidewall spacers become 34 along the side walls of the connecting track 14 educated. While these spacers are necessarily needed to make the assembly, it is typically more convenient to leave them there. The connecting track 14 could be part of a gate of a transistor that is either above or below the drawing plane. In one embodiment, the semiconductor structure 10 a memory array and the gate 22 and the connecting track 14 For example, a number of memory cells may couple along a row of a field (eg, serve as a wordline conductor).

Eine Isolierschicht 38 wird über einem Transistor 12 und der Verbindungsbahn 14 ausgebildet. In einem Beispiel kann die Isolierschicht 38 als ein Kontaktätzstopp dienen. In einem Ausführungsbeispiel kann diese Schicht 38 in einer Art und Weise ausgebildet werden, die eine Beanspruchung (entweder Druck- oder Zug-) auf den Transistor 12 zum Erzeugen eines verspannten Kanaltransistors auferlegt. Die Spannung (strain) wird dabei helfen, die Mobilität von Ladungsträgern zu erhöhen. In einem bevorzugten Ausführungsbeispiel wird die Schicht 38 aus einem Nitrid, wie z. B. Siliziumnitrid (z. B. Si3N4) ausgebildet. In anderen Ausführungsbeispielen können andere Materialien verwendet werden.An insulating layer 38 is over a transistor 12 and the connecting track 14 educated. In one example, the insulating layer 38 serve as a contact etch stop. In one embodiment, this layer may 38 be formed in a manner that allows a stress (either push or pull) on the transistor 12 for generating a strained channel transistor. The strain will help to increase the mobility of charge carriers. In a preferred embodiment, the layer 38 from a nitride, such as. Silicon nitride (eg, Si 3 N 4 ). In other embodiments, other materials may be used.

Eine Isolierschicht 16 wird über der Isolierschicht 38 ausgebildet. In einem Ausführungsbeispiel wird die Isolierschicht 16 aus einem Oxid, wie z. B. Siliziumdioxid, ausgebildet. Beispielsweise kann eine Oxidschicht, manchmal als eine TEOS-Schicht bezeichnet, durch die Zersetzung von Tetraethyloxysilan (TEOS) ausgebildet werden. In anderen Ausführungsbeispielen können andere Abscheideverfahren (z. B. Hochtemperaturoxid) verwendet werden. Die Isolierschicht kann eine dotierte Glasschicht sein, wie z. B. Bor-Phosphor-Silikatglas (BPSG), Phosphor-Silikat-Glas (PSG), Fluor-Silikat-Glas (FSG) oder andere.An insulating layer 16 gets over the insulating layer 38 educated. In one embodiment, the insulating layer 16 from an oxide, such as. For example, silicon dioxide formed. For example, an oxide layer, sometimes referred to as a TEOS layer, may be formed by the decomposition of tetraethyloxysilane (TEOS). In other embodiments, other deposition methods (eg, high temperature oxide) may be used. The insulating layer may be a doped glass layer, such as. As boron-phosphorus-silicate glass (BPSG), phosphorus-silicate glass (PSG), fluoro-silicate glass (FSG) or others.

2 zeigt die ersten Prozessschritte in dem bevorzugten Ausführungsbeispiel zum Ausbilden eines Kontakts. Eine Maskierungsschicht 40 wird über der Isolierschicht 16 ausgebildet. In dem bevorzugten Ausführungsbeispiel ist die Maskierungsschicht 40 Silizium, z. B. Polysilizium oder amorphes Silizium. Die Schicht kann dotiert oder undotiert sein. Beispielsweise kann die Maskierungsschicht 40 jedes Si-Material sein, das den Zustand oder die physikalischen Eigenschaften verändern kann (in einer Art und Weise, die ein selektives Ätzen von dem Originalzustand erlaubt), wenn es einem Prozess ausgesetzt wird. Wie nachfolgend erläutert werden wird, kann das Silizium den Zustand durch Eingehen einer Reaktion mit einem Metall zum Ausbilden eines Silizids ändern. 2 shows the first process steps in the preferred embodiment for forming a contact. A masking layer 40 gets over the insulating layer 16 educated. In the preferred embodiment, the masking layer is 40 Silicon, z. As polysilicon or amorphous silicon. The layer may be doped or undoped. For example, the masking layer 40 each Si material that can change state or physical properties (in a manner that allows selective etching from the original state) when exposed to a process. As will be explained below, the silicon may change state by undergoing reaction with a metal to form a silicide.

Eine Strukturübertragungsschicht 42 wird über der Si-Maskierungsschicht 40 ausgebildet. Die Strukturübertragungsschicht 42 wird mit den Kontaktstrukturen (im Umkehrton (reverse tone)) strukturiert und verhindert, dass darunter liegende Teilbereiche der Si-Maskierungsschicht 40 während des Selektivitäts-Erzeugungsprozesses reagieren. In dem bevorzugten Ausführungsbeispiel ist die Strukturübertragungsschicht 42 eine Siliziumdioxidschicht, die durch chemische Gasphasenabscheidung abgeschieden wird. In einem anderen Ausführungsbeispiel kann die darunter liegende Siliziumschicht 40 thermisch oxidiert sein. In diesem Fall sollte die Siliziumschicht 40 dick genug sein, um sicherzustellen, dass sie nicht vollständig oxidiert ist. In anderen Ausführungsbeispielen kann die Strukturübertragungsschicht 42 ein anderes Material sein, wie z. B. Siliziumnitrid, Siliziumoxynitrid.A structural transfer layer 42 becomes over the Si masking layer 40 educated. The structural transfer layer 42 is patterned with the contact structures (in reverse tone) and prevents underlying subregions of the Si masking layer 40 during the selectivity generation process. In the preferred embodiment, the pattern transfer layer is 42 a silicon dioxide layer deposited by chemical vapor deposition. In another embodiment, the underlying silicon layer 40 be thermally oxidized. In this case, the silicon layer should be 40 thick enough to make sure it is not completely oxidized. In other embodiments, the pattern transfer layer 42 be another material, such. For example, silicon nitride, silicon oxynitride.

Als Nächstes auf 3 Bezug nehmend kann der Lithografieprozess beginnen. Wie in 3 gezeigt, wird eine optionale antireflektierende Beschichtung (ARC) 44 über der Strukturübertragungsschicht 42 ausgebildet. Die ARC 44 kann beispielsweise ein organisches Material sein, entweder Polyimid- oder nicht Polyimid-basiert, oder ein anorganisches Material, wie z. B. SiOxNy, TiN, TaSi2, TiW oder amorphes Silizium. Diese Schicht dient der Verbesserung des Lithografieprozesses.Next up 3 Referring to this, the lithography process can begin. As in 3 an optional antireflective coating (ARC) is shown. 44 over the structural transfer layer 42 educated. The ARC 44 For example, it may be an organic material, either polyimide or non-polyimide based, or an inorganic material, such as, for example. As SiO x N y , TiN, TaSi 2 , TiW or amorphous silicon. This layer serves to improve the lithography process.

Eine Resistschicht 46 wird über der ARC 44 ausgebildet. Die Resistschicht 46 kann jeder Fotoresist sein, der in einem Lithografiesystem der geeigneten Abmessung verwendet wird. Das Resistmaterial ist typischerweise darauf zugeschnitten mit einer vorgegebenen Wellenlänge von Strahlung zu arbeiten. Diese Strahlung wird durch eine Maske 48 auf den Resist aufgebracht. Auf diese Art und Weise kann die Struktur der Kontaktlöcher ausgebildet werden.A resist layer 46 will be over the ARC 44 educated. The resist layer 46 may be any photoresist used in a lithography system of the appropriate size. The resist material is typically tailored to operate at a given wavelength of radiation. This radiation is through a mask 48 applied to the resist. In this way, the structure of the contact holes can be formed.

In dem bevorzugten Ausführungsbeispiel wird der Fotoresist in einer Umkehrstruktur (reverse pattern) strukturiert. In anderen Worten verbleiben Inseln von Fotoresist an den Stellen, wo die Kontaktlöcher ausgebildet werden. Dies ist entgegengesetzt zu herkömmlichen Lithografieschritten, wo der Resist entfernt wird, wo immer darunter liegendes Material entfernt werden wird. Ein Vorteil des Verwendens der Umkehrstruktur ist, dass der Platz zwischen Kontaktlöchern typischerweise größer (häufig viel größer) als die Kontaktlöcher selbst ist. Folglich ist die Umkehrstruktur leichter abzubilden.In the preferred embodiment, the photoresist is patterned in a reverse pattern. In other words, islands of photoresist remain at the locations where the contact holes are formed. This is opposite to conventional lithography steps, where the resist is removed wherever underlying material will be removed. An advantage of using the inverse structure is that the space between vias is typically larger (often much larger) than the vias themselves. Consequently, the reverse structure is easier to image.

Mit Bezug auf 4 werden freiliegende Teilbereiche der ARC 44 entfernt. Zu diesem Zeitpunkt können die verbleibenden Resistinseln 46 getrimmt werden. Trimmen ist ein Prozess, bei dem die lateralen Abmessungen des Resists verkürzt werden, um eine Struktur zu erzeugen, die kleiner ist als das, was mittels der Maske hätte gedruckt werden können. Der Trimmprozess ist optional und nicht immer notwendig.Regarding 4 become exposed parts of the ARC 44 away. At this time, the remaining Resist Islands can 46 be trimmed. Trimming is a process in which the lateral dimensions of the resist are shortened to produce a structure that is smaller than what could have been printed by means of the mask. The trim process is optional and not always necessary.

Wie in 5 gezeigt, wird die Strukturübertragungsschicht 42 fluchtend mit den Resistinseln 46 geätzt. Während dieses Prozesses werden Teilbereiche der Strukturübertragungsschicht 42 zum Freilegen von Teilbereichen der Maskierungsschicht 40 entfernt. Andere Teilbereiche der Strukturübertragungsschicht 42 verbleiben, um über Teilbereichen der Isolierschicht 16 zu liegen, in denen Kontaktlöcher ausgebildet werden. In dem bevorzugten Ausführungsbeispiel können die freiliegenden Teilbereiche der Maskierungsschicht 40 prozessiert werden, um selektiv ätzbar mit Bezug auf die nicht freiliegenden Teilbereiche zu sein.As in 5 is shown, the pattern transfer layer 42 in alignment with the resist islands 46 etched. During this process, subregions of the structure transfer layer become 42 to expose portions of the masking layer 40 away. Other subregions of the structural transfer layer 42 remain over part of the insulating layer 16 lie in which contact holes are formed. In the preferred embodiment, the exposed portions of the masking layer 40 are processed to be selectively etchable with respect to the non-exposed portions.

6a stellt eine Schnittansicht der Struktur nach dem Entfernen des Resists 46 und der ARC 44 dar. 6b ist bereitgestellt, um eine vereinfachte Draufsicht der resultierenden Struktur zu zeigen. In dieser Ansicht werden die Inseln der verbleibenden Teilbereiche der Strukturübertragungsschicht 42 über verschiedenen Teilbereichen der darunter liegenden Struktur gezeigt, und zwar den Source/Drain-Gebieten 18 und 20, dem Gateleiter 30 und der Verbindungsbahn 14. Der Einfachheit halber ist die dazwischen liegende Maskierungsschicht 40 nicht gezeigt. Wie vorstehend erläutert, verbleiben die Inseln 42, wo die Kontakte ausgebildet werden. 6a Fig. 12 is a sectional view of the structure after removal of the resist 46 and the ARC 44 represents. 6b is provided to show a simplified plan view of the resulting structure. In this view, the islands become the remaining subregions of the pattern transfer layer 42 are shown over different subregions of the underlying structure, the source / drain regions 18 and 20 , the gate leader 30 and the connecting track 14 , For the sake of simplicity, the intermediate masking layer is 40 Not shown. As explained above, the islands remain 42 where the contacts are formed.

Die freiliegenden Teilbereiche der Si-Maskierungsschicht 40 können nun eine Reaktion eingehen, so dass die freiliegenden Teilbereiche von nicht freiliegenden Teilbereichen der Si-Maskierungsschicht verschieden sind. 7 und 8 stellen das bevorzugte Verfahren zum Ausführen dieser Aufgabe dar. In 7 wird eine Metallschicht 50 über der Struktur abgeschieden. Das Metall ist vorzugsweise ein Metall, das fähig ist mit Silizium eine Reaktion einzugehen, z. B. zum Erzeugen eines Silizids. In dem bevorzugten Ausführungsbeispiel ist die Metallschicht 50 eine Nickelschicht. In anderen Ausführungsbeispielen können andere Metalle, wie beispielsweise Titan, Wolfram, Kobalt oder Platin, verwendet werden. Obwohl nicht notwendig, kann es zweckdienlich sein, das gleiche Material zu verwenden, das verwendet wurde, um die Source/Drain-Gebiete 18 und 20 und/oder die Leiter 30 und 14 zu silizidieren.The exposed portions of the Si masking layer 40 can now undergo a reaction, so that the exposed portions of unexposed portions of the Si masking layer are different. 7 and 8th illustrate the preferred method for performing this task 7 becomes a metal layer 50 deposited over the structure. The metal is preferably a metal capable of reacting with silicon, e.g. To produce a silicide. In the preferred embodiment, the metal layer is 50 a nickel layer. In other embodiments, other metals such as titanium, tungsten, cobalt, or platinum may be used. Although not necessary, it may be convenient to use the same material that was used to control the source / drain regions 18 and 20 and / or the ladder 30 and 14 to silicidate.

Die angrenzenden Teilbereiche von Metall 50 und Silizium 40 können dann, wie in 8 gezeigt, eine Reaktion eingehen. In dem bevorzugten Ausführungsbeispiel wird die Struktur ausgeheilt, so dass das Silizium 40 und Metall 50 zum Ausbilden eines Silizids reagieren. Das Metall 50, das über den Inseln 42 liegt, wird keine Reaktion eingehen und kann abgelöst werden. Wie in 9 gezeigt, können die verbleibenden Teilbereiche der Strukturübertragungsschicht 42 dann entfernt werden. Was zurückbleibt, ist eine Anzahl von Siliziuminseln 40, die durch Silizid 52 umgeben sind. (Die Lage der Siliziuminseln 40 ist die gleiche wie die der in 6a gezeigten Inseln 42.) The adjacent sections of metal 50 and silicon 40 can then, as in 8th shown a reaction. In the preferred embodiment, the structure is annealed so that the silicon 40 and metal 50 react to form a silicide. The metal 50 that over the islands 42 there will be no reaction and can be replaced. As in 9 shown, the remaining portions of the structure transfer layer 42 then be removed. What remains is a number of silicon islands 40 by silicide 52 are surrounded. (The location of the silicon islands 40 is the same as the one in 6a shown islands 42 .)

Nun auf 10 Bezug nehmend können die keine Reaktion eingegangenen Teilbereiche der Si-Maskierungsschicht 40 dann entfernt werden. In einem Ausführungsbeispiel werden diese Teilbereiche durch ein HF-Ätzen entfernt. Nach dem Entfernen der keine Reaktion eingegangenen Teilbereiche werden die Teilbereiche der Isolierschicht 16 freigelegt. Diese freiliegenden Teilbereiche können zusammen mit darunter liegenden Teilbereichen der Ätzstoppschicht 38 zum Ausbilden der Kontaktlöcher entfernt werden. Beispielsweise kann ein anisotropes reaktives Ionenätzen unter Verwendung der Silizidschicht 52 als eine Hartmaske durchgeführt werden. Als nur zwei Beispiele kann das Ätzen der Si-Maskierungsschicht 40, des Isolators 16 und der Ätzstoppschicht 38 in einem einzigen Ätzschritt (wo z. B. die Chemikalien für die verschiedenen Schicht angepasst sind) oder in drei verschiedenen Ätzschritten durchgeführt werden.Now up 10 Referring to FIG. 1, the unreacted portions of the Si masking layer may be used 40 then be removed. In one embodiment, these portions are removed by RF etching. After removing the unreacted subregions, the subregions of the insulating layer 16 exposed. These exposed portions may be combined with underlying portions of the etch stop layer 38 be removed to form the contact holes. For example, anisotropic reactive ion etching using the silicide layer 52 be performed as a hard mask. As only two examples, the etching of the Si masking layer 40 , the insulator 16 and the etch stop layer 38 in a single etching step (where, for example, the chemicals are adapted for the different layer) or in three different etching steps.

Die Kontaktlöcher können dann mit einem Leiter zum Erzeugen der leitenden Stopfen gefüllt werden. In dem bevorzugten Ausführungsbeispiel wird zunächst ein (nicht ausdrücklich gezeigter) Liner entlang der Seitenwände der Kontaktlöcher und entlang des Bodens des Kontaktlochs ausgebildet. Der Liner kann aus einer Schicht von Titan, gefolgt von einer Schicht von Titannitrid ausgebildet werden. In anderen Ausführungsbeispielen können andere Liner verwendet werden.The contact holes may then be filled with a conductor to create the conductive plugs. In the preferred embodiment, first, a liner (not expressly shown) is formed along the sidewalls of the contact holes and along the bottom of the contact hole. The liner may be formed of a layer of titanium followed by a layer of titanium nitride. In other embodiments, other liners may be used.

Der Leiter 54 ist vorzugsweise Wolfram, was durch chemische Gasphasenabscheidung abgeschieden werden kann. Wie in 11 gezeigt, wird das Wolfram vorzugsweise über der gesamten Struktur ausgebildet und dann, wie in 12 gezeigt, von der oberen Oberfläche der Anordnung entfernt. Die verbleibenden Teilbereiche von Wolfram bilden die Kontakte oder Stopfen. In dem bevorzugten Ausführungsbeispiel wird das Wolfram unter Verwendung eines chemisch mechanischen Polierprozesses planarisiert. In einem alternierenden Ausführungsbeispiel wird das Wolfram z. B. durch Durchführen eines reaktiven Ionenätzens (RIE, reactive ion etch) zurückgeätzt.The leader 54 is preferably tungsten, which can be deposited by chemical vapor deposition. As in 11 The tungsten is preferably formed over the entire structure and then, as shown in FIG 12 shown removed from the upper surface of the assembly. The remaining portions of tungsten form the contacts or plugs. In the preferred embodiment, the tungsten is planarized using a chemical mechanical polishing process. In an alternate embodiment, the tungsten z. B. etched by performing a reactive ion etching (RIE, reactive ion etch).

In diesem bestimmten Beispiel sind drei Kontakte dargestellt. Ein Kontakt 54 ist elektrisch an das Source/Drain-Gebiet 18 angeschlossen und ein Kontakt 56 ist elektrisch an die Verbindung 14 angeschlossen. Ein einseitig stufenförmig verjüngter Kontakt 58 ist elektrisch sowohl an das Gate 30 als auch an das Source/Drain-Gebiet 20 angeschlossen.In this particular example, three contacts are shown. A contact 54 is electrically connected to the source / drain region 18 connected and a contact 56 is electrical to the connection 14 connected. A unilaterally stepped tapered contact 58 is electrically connected both to the gate 30 as well as to the source / drain region 20 connected.

In der in 12 gezeigten Struktur verbleibt die Silizidhartmaske 52 und wird die drei Kontakte 54, 56 und 58 elektrisch kurzschließen. Deshalb zeigt 13, dass diese Schicht beispielsweise durch ein zusätzliches Ätzen (z. B. RIE) entfernt werden kann.In the in 12 the structure shown, the Silizidhartmaske remains 52 and becomes the three contacts 54 . 56 and 58 short circuit electrically. That's why shows 13 in that this layer can be removed, for example, by an additional etching (eg RIE).

Alternativ kann der Polierschritt von 12 fortgesetzt werden, um ebenso durch die Silizidhartmaske 52 hindurch zu polieren. In anderen Ausführungsbeispielen könnte die Silizidhartmaske strukturiert werden und zusammen mit der (nicht gezeigten) ersten Metallisierungsebene geätzt werden. In dem bevorzugten Ausführungsbeispiel wird die erste Metallschicht durch einen Damasceneprozess ausgebildet (z. B. Kupferdamascene) und die Silizidhartmaske müsste als Folge dessen entfernt werden, bevor das erste (nicht gezeigte) Zwischendielektrikum ausgebildet wird.Alternatively, the polishing step of 12 be continued, as well through the Silizidhartmaske 52 through to polish. In other embodiments, the silicide hardmask could be patterned and etched along with the first metallization level (not shown). In the preferred embodiment, the first metal layer is formed by a damascene process (eg, copper damascene) and, as a result, the silicide hard mask would have to be removed before the first intermediate dielectric (not shown) is formed.

Ein weiteres Beispiel der Erfindung wird nun mit Bezug auf die 14–20 beschrieben. Viele der voranstehend erläuterten Details beziehen sich ebenso auf dieses Beispiel und werden der Einfachheit halber hierin nicht wiederholt.Another example of the invention will now be described with reference to FIGS 14 - 20 described. Many of the details discussed above also refer to this example and are not repeated herein for the sake of simplicity.

Desgleichen können sich Details, die mit Bezug auf dieses Beispiel erläutert werden, ebenso auf das Ausführungsbeispiel beziehen.Likewise, details discussed with reference to this example may also refer to the embodiment.

14 beginnt mit der Ausbildung von Transistorstrukturen, wie in 1 dargestellt und vorstehend beschrieben. In diesem Beispiel wird eine Strukturübertragungsschicht 41 über der Zwischendielektrikumsschicht 16 abgeschieden. In dem bevorzugten Beispiel ist die Strukturübertragungsschicht 41 ein Nitrid, wie z. B. Siliziumnitrid (z. B. Si3N4). In anderen Beispielen können andere Materialien verwendet werden. 14 begins with the formation of transistor structures, as in 1 shown and described above. In this example, a structure transfer layer becomes 41 above the interlevel dielectric layer 16 deposited. In the preferred example, the structural transfer layer is 41 a nitride, such as. Silicon nitride (eg, Si 3 N 4 ). In other examples, other materials may be used.

Der Lithografieprozess ist in 15 dargestellt. Wie in 3 gezeigt, kann eine optionale antireflektierende Beschichtung (ARC) 44 über der Strukturübertragungsschicht 42 ausgebildet werden und eine Resistschicht 46 wird über der ARC 44 ausgebildet. Strahlung wird auf den Resist durch eine Maske 48 in der Struktur der auszubildenden Kontaktlöcher aufgebracht. Wie zuvor wird der Fotoresist in eine Umkehrstruktur strukturiert.The lithography process is in 15 shown. As in 3 shown, an optional antireflective coating (ARC) 44 over the structural transfer layer 42 be formed and a resist layer 46 will be over the ARC 44 educated. Radiation is applied to the resist through a mask 48 applied in the structure of the contact holes to be formed. As before, the photoresist is patterned into a reverse structure.

Mit Bezug auf 16 werden freiliegende Teilbereiche der ARC 44 entfernt und die verbleibenden Resistinseln 46 können getrimmt werden. Wie in 17 gezeigt wird die Strukturübertragungsschicht 41 fluchtend mit den Resistinseln 46 geätzt. Während dieses Prozesses werden Teilbereiche der Übertragungsschicht 41 zum Freilegen der darunter liegenden dielektrischen Schicht 16 entfernt. In anderen Beispielen könnte eine Zwischenschicht (intervening layer) beinhaltet sein. In weiteren Beispielen könnte die Strukturübertragungsschicht eliminiert werden und die Struktur könnte in den oberen Teil der dielektrischen Schicht 16 mit einer bestimmten Ätztiefe übertragen werden (z. B. 100 nm mit einem zeitlich festgelegten anisotropen Ätzprozess). Die verbleibenden Teilbereiche der Strukturübertragungsschicht 41 verbleiben, um über Teilbereichen der Isolierschicht 16 zu liegen, in denen die Kontaktlöcher ausgebildet werden.Regarding 16 become exposed parts of the ARC 44 away and the remaining resist islands 46 can be trimmed. As in 17 the structural transfer layer is shown 41 in alignment with the resist islands 46 etched. During this process, portions of the transfer layer become 41 to expose the underlying dielectric layer 16 away. In other examples, an intervening layer could be included. In further examples, the pattern transfer layer could be eliminated and the structure could be placed in the upper part of the dielectric layer 16 at a certain etch depth (eg, 100 nm with a timed anisotropic etch process). The remaining subregions of the structure transfer layer 41 remain over part of the insulating layer 16 lie in which the contact holes are formed.

18 stellt eine Schnittansicht der Struktur nach dem Entfernen des Resists 46 und der ARC 44 dar. Die Draufsicht von 6b kann ebenso verwendet werden, um ein Beispiel der resultierenden Struktur darzustellen. 18 Fig. 12 is a sectional view of the structure after removal of the resist 46 and the ARC 44 The top view of 6b may also be used to illustrate an example of the resulting structure.

Nun auf 19 Bezug nehmend, wird eine Maskierungsschicht 60 über der Struktur abgeschieden. Die Maskierungsschicht 60 füllt im Wesentlichen die Öffnungen zwischen den verbleibenden Teilbereichen der Strukturübertragungsschicht 41 und liegt in diesem Beispiel ebenso über den Teilbereichen von Schicht 41. In einem alternierenden Beispiel kann die Maskierungsschicht 60 selektiv abgeschieden werden, so dass Material die Öffnungen nur füllt, ohne die Inseln zu bedecken. Dieser selektive Abscheidungsprozess würde den Polierschritt eliminieren, der nachstehend mit Bezug auf 20 beschrieben wird.Now up 19 Referring to Fig. 12, a masking layer is used 60 deposited over the structure. The masking layer 60 essentially fills the openings between the remaining portions of the pattern transfer layer 41 and in this example is also above the subregions of layer 41 , In an alternate example, the masking layer 60 are selectively deposited so that material only fills the openings without covering the islands. This selective deposition process would eliminate the polishing step described below with reference to FIG 20 is described.

In dem bevorzugten Beispiel wird die Maskierungsschicht 60 aus Wolfram ausgebildet. Beispielsweise kann Wolfram unter Verwendung eines chemischen Gasphasenabscheidungsprozesses abgeschieden werden. Obwohl nicht gezeigt, kann eine Adhäsionsschicht, wie z. B. Ti, TiN, TiW, Ta, TaN oder Kombinationen davon, vor dem Abscheiden des Wolframs ausgebildet werden. Langzeitzuverlässigkeit ist kein Thema, weil die Maskierungsschicht 60 eine Opfermaske ist (zumindest in dem Beispiel, wo ein Leiter verwendet wird) und entfernt wird. Andere Materialien können ebenso als die Maskierungsschicht verwendet werden. Beispielsweise könnte die Maskierungsschicht Si, Cu, Ti, TiN, Ti/TiN, TiW, Ta, TaN oder Kombinationen davon sein. Im Allgemeinen kann jedes Material verwendet werden, solange wie die Strukturübertragungsschicht 41 und die dielektrische Schicht 16 selektiv mit Bezug auf dieses Material geätzt werden können.In the preferred example, the masking layer becomes 60 made of tungsten. For example, tungsten may be deposited using a chemical vapor deposition process. Although not shown, an adhesion layer, such as. Ti, TiN, TiW, Ta, TaN or combinations thereof, are formed prior to the deposition of the tungsten. Long-term reliability is not an issue, because the masking layer 60 a victim mask is (at least in the example where a conductor is used) and removed. Other materials may also be used as the masking layer. For example, the masking layer could be Si, Cu, Ti, TiN, Ti / TiN, TiW, Ta, TaN or combinations thereof. In general, any material can be used as long as the pattern transfer layer 41 and the dielectric layer 16 can be selectively etched with respect to this material.

20 stellt die Struktur von 19 nach der Durchführung eines chemisch-mechanischen Polier(CMP, chemical mechanical polish)-Prozesses dar. Während dieses Prozesses werden jedwede Teilbereiche der Maskierungsschicht 60, die über der Strukturübertragungsschicht 41 liegen, entfernt. Die resultierende Struktur ist ähnlich zu der in 9 gezeigten, wobei das Silizid 50 durch das Maskierungsmaterial 60 ersetzt ist. Als solches kann der Prozess von diesem Punkt wie voranstehend beschrieben fortgesetzt werden. 20 represents the structure of 19 after performing a chemical-mechanical polishing (CMP) process. During this process, any portions of the masking layer become 60 that over the structural transfer layer 41 lie, away. The resulting structure is similar to that in 9 shown, wherein the silicide 50 through the masking material 60 is replaced. As such, the process may continue from this point as described above.

Die vorliegende Erfindung ist vorstehend mit Bezug auf das Ausbilden von Kontaktlöchern für das Verbinden von Transistoren und anderen darunter liegenden Strukturen beschrieben worden. Ideen der Erfindung können ebenso für back-end-of-line(BEOL)-Prozesse angewandt werden. Beispielsweise könnten die Kontaktlöcher 54–58 Vias zwischen Metallisierungsbahnen (z. B. in einem Einzeldamascene-Prozess) sein. Alternativ könnte der Prozess verwendet werden, um die Gräben in Metallisierungsschichten zu definieren, z. B. in einem Damasceneprozess. Beispielsweise könnte die Erfindung nützlich sein, wenn der Platz zwischen Leitern größer ist als die Breite der Leiter.The present invention has been described above with reference to forming vias for connecting transistors and other underlying structures. Ideas of the invention can also be applied to back-end-of-line (BEOL) processes. For example, the contact holes 54 - 58 Vias between metallization paths (eg in a single-delta process). Alternatively, the process could be used to define the trenches in metallization layers, e.g. In a damascene process. For example, the invention could be useful if the space between conductors is greater than the width of the conductors.

Verschiedene Ausführungsbeispiele der Erfindung haben eine Anzahl von Vorteilen. Beispielsweise ist das Lithografieprozessfenster nicht durch die Notwendigkeit zum Drucken von Löchern limitiert. Zusätzlich werden herkömmliche PMD-Füllungen aufrechterhalten, weil das Zurückinvertieren durch eine Hartmaske über dem PMD ausgeführt wird. Als ein weiterer Vorteil erfordert die vorliegende Erfindung nicht die Integration von irgendwelchen ”exotischen” Materialien (obwohl solche Materialien verwendet werden können). Die Übertragungsschicht und die Hartmaske können aus Materialien ausgebildet werden, die in herkömmlichen Kontaktmodulen verwendet werden.Various embodiments of the invention have a number of advantages. For example, the lithography process window is not limited by the need to print holes. In addition, conventional PMD fillings are maintained because back-inversion is performed by a hard mask over the PMD. As a further advantage, the present invention does not require the integration of any "exotic" materials (although such materials may be used). The transfer layer and the hard mask may be formed of materials used in conventional contact modules.

Als ein weiterer Vorteil stellen Ausführungsbeispiele der Erfindung eine Option bereit, die Lithografiemerkmale mit einem ARC- und/oder Hartmaskenätzprozess zu trimmen. Als eine Folge können die Lithografieanforderungen weiter gelockert werden. In einem anderen Ausführungsbeispiel können die Lithografiemerkmale durch Salizidwachstum getrimmt werden.As a further advantage, embodiments of the invention provide an option to trim the lithography features with an ARC and / or hardmask etch process. As a result, the lithography requirements can be further relaxed. In another embodiment, the lithography features may be trimmed by salicide growth.

In verschiedenen Ausführungsbeispielen können die Hartmasken und Übertragungsschichten sehr dünn gemacht werden, weil keine zusätzlichen CMP-Schritte erforderlich sind. Darüber hinaus kann die Hartmaske durch herkömmliche Prozessschritte entfernt werden. Diese Merkmale dienen dazu, den Prozess zu vereinfachen und folglich die Kosten zu reduzieren.In various embodiments, the hard masks and transfer layers can be made very thin because no additional CMP steps are required. In addition, the hardmask can be removed by conventional process steps. These features serve to simplify the process and consequently reduce costs.

Claims (15)

Verfahren zum Ausbilden einer Halbleiteranordnung mit den Schritten: Ausbilden einer Isolierschicht (16) über einem leitenden Gebiet; Ausbilden einer Siliziumschicht (40) über der Isolierschicht; Ausbilden einer Strukturübertragungsschicht (42) über der Siliziumschicht (40); Entfernen von Teilbereichen der Strukturübertragungsschicht (42) zum Freilegen von Teilbereichen der Siliziumschicht (40), wobei die verbleibenden Teilbereiche der Strukturübertragungsschicht (42) über Teilbereichen der Isolierschicht (16) liegen, in welchen Kontaktlöcher ausgebildet werden; Ändern der freiliegenden Teilbereiche (52) der Siliziumschicht (40), so dass die freiliegenden Teilbereiche (52) der Siliziumschicht (40) von nicht freiliegenden Teilbereichen der Maskierungsschicht (40) verschieden sind; Entfernen der verbleibenden Teilbereiche der Strukturübertragungsschicht (42); Entfernen von Teilbereichen der Siliziumschicht (40), die unter der Strukturübertragungsschicht (42) lagen und während des Veränderungsschrittes nicht verändert wurden, durch ein HF-Ätzen, wobei Teilbereiche der Isolierschicht (16) freigelegt sind, nachdem die nicht reagierten Teilbereiche der Siliziumschicht (40) entfernt worden sind; und Ätzen der freiliegenden Teilbereiche der Isolierschicht (16).Method for forming a semiconductor device, comprising the steps of: forming an insulating layer ( 16 ) over a conductive area; Forming a silicon layer ( 40 ) over the insulating layer; Forming a Structure Transfer Layer ( 42 ) over the silicon layer ( 40 ); Removing subregions of the structure transfer layer ( 42 ) to expose portions of the silicon layer ( 40 ), wherein the remaining subregions of the structure transfer layer ( 42 ) over portions of the insulating layer ( 16 ), in which contact holes are formed; Changing the exposed sections ( 52 ) of the silicon layer ( 40 ), so that the exposed parts ( 52 ) of the silicon layer ( 40 ) of unexposed parts of the masking layer ( 40 ) are different; Removing the remaining subregions of the structural transfer layer ( 42 ); Removing partial areas of the silicon layer ( 40 ), which under the structure transfer layer ( 42 ) and were not changed during the modification step, by an HF-etching, whereby partial regions of the insulating layer ( 16 ) are exposed after the unreacted portions of the silicon layer ( 40 ) have been removed; and etching the exposed portions of the insulating layer ( 16 ). Verfahren nach Patentanspruch 1, wobei das Ausbilden der Strukturübertragungsschicht (42) ein Ausbilden einer Oxidschicht umfasst.The method of claim 1, wherein forming the pattern transfer layer ( 42 ) comprises forming an oxide layer. Verfahren nach Patentanspruch 1 oder 2, wobei das Entfernen von Teilbereichen der Strukturübertragungsschicht (42) umfasst: Ausbilden einer Resistschicht (46) über der Strukturübertragungsschicht (42); Strukturieren der Resistschicht (46) zum Freilegen der Teilbereiche der Strukturübertragungsschicht (42), die entfernt werden; und Entfernen der freiliegenden Teilbereiche der Strukturübertragungsschicht (42).Method according to claim 1 or 2, wherein the removal of portions of the pattern transfer layer ( 42 ) comprises: forming a resist layer ( 46 ) over the structural transfer layer ( 42 ); Structuring the resist layer ( 46 ) for exposing the subregions of the structure transfer layer ( 42 ), which are removed; and removing the exposed portions of the pattern transfer layer ( 42 ). Verfahren nach Patentanspruch 3 mit dem weiteren Schritt: Ausbilden einer antireflektierenden Beschichtung (44) über der Strukturübertragungsschicht (42), wobei die Resistschicht (46) über der antireflektierenden Beschichtung (44) ausgebildet wird.Method according to claim 3, comprising the further step of: forming an antireflective coating ( 44 ) over the structural transfer layer ( 42 ), wherein the resist layer ( 46 ) over the anti-reflective coating ( 44 ) is formed. Verfahren nach Patentanspruch 3 oder 4 mit dem weiteren Schritt: Trimmen der Strukturübertragungsschicht (42) nach dem Entfernen der freiliegenden Teilbereiche der Strukturübertragungsschicht (42).Method according to claim 3 or 4, comprising the further step of: trimming the structure transfer layer ( 42 ) after removal of the exposed portions of the pattern transfer layer ( 42 ). Verfahren nach einem der Patentansprüche 1 bis 5, wobei das Ändern freiliegender Teilbereiche der Siliziumschicht (40) umfasst: Ausbilden eines Metalls (50) über den freiliegenden Teilbereichen der Siliziumschicht (40); und Erhitzen der Siliziumschicht (40) und des Metalls (50) zum Ausbilden eines Metallsilizids (52).Method according to one of claims 1 to 5, wherein the changing of exposed portions of the silicon layer ( 40 ) comprises: forming a metal ( 50 ) over the exposed portions of the silicon layer ( 40 ); and heating the silicon layer ( 40 ) and the metal ( 50 ) for forming a metal silicide ( 52 ). Verfahren nach Patentanspruch 6, wobei das Metall (50) Nickel umfasst.Method according to claim 6, wherein the metal ( 50 ) Comprises nickel. Verfahren nach Patentanspruch 1, wobei: das Ausbilden der Isolierschicht (16) über dem leitenden Gebiet ein Ausbilden eines Transistors (12) in einem Halbleiterkörper (24) und ein Ausbilden einer Isolierschicht (16) über dem Halbleiterkörper (24) einschließlich über dem Transistor (12) umfasst; wobei das Ausbilden der Siliziumschicht ein Abscheiden der Siliziumschicht (40) über der Isolierschicht (16) ist; wobei das Ausbilden der Strukturübertragungsschicht (42) ein Abscheiden der Strukturübertragungsschicht (42) über der Siliziumschicht (40) ist; wobei das Entfernen von Teilbereichen der Strukturübertragungsschicht die Schritte umfasst: Ausbilden einer Resistschicht (46) über der Strukturübertragungsschicht (42); Strukturieren der Resistschicht (42) zum Freilegen von Teilbereichen der Strukturübertragungsschicht (42); und Entfernen der freiliegenden Teilbereiche der Strukturübertragungsschicht (42), wobei Teilbereiche der Siliziumschicht (40) freigelegt werden, nachdem die freiliegenden Teilbereiche der Strukturübertragungsschicht (42) entfernt sind; wobei das Ändern der freiliegenden Teilbereiche der Siliziumschicht (40) die Schritte umfasst: Abscheiden eines Metalls (50) über den freiliegenden Teilbereichen der Siliziumschicht (40); und Eingehen einer Reaktion des Metalls (50) mit den freiliegenden Teilbereichen der Siliziumschicht (40) zum Ausbilden einer Silizidmaskierungsschicht (52); wobei das Entfernen von Teilbereichen der Siliziumschicht (40) das Entfernen nicht reagierter Teilbereiche der Siliziumschicht (40) umfasst; wobei das Ätzen der freiliegenden Teilbereiche der Isolierschicht (16) ein Ätzen eines Kontaktlochs in die Isolierschicht (16) unter Verwendung der Silizidmaskierungsschicht (52) als eine Maske umfasst; mit den weiteren Schritten: Ausbilden eines Leiters (55) innerhalb des Kontaktlochs, wobei der Leiter (55) elektrisch an den Transistor (12) gekoppelt ist; und Entfernen der Silizidmaskierungsschicht (52).The method of claim 1, wherein: forming the insulating layer ( 16 ) over the conductive region forming a transistor ( 12 ) in a semiconductor body ( 24 ) and forming an insulating layer ( 16 ) over the semiconductor body ( 24 ) including above the transistor ( 12 ); wherein forming the silicon layer comprises depositing the silicon layer ( 40 ) over the insulating layer ( 16 ); wherein the formation of the structure transfer layer ( 42 ) depositing the structure transfer layer ( 42 ) over the silicon layer ( 40 ); wherein the removal of portions of the pattern transfer layer comprises the steps of: forming a resist layer (16); 46 ) over the structural transfer layer ( 42 ); Structuring the resist layer ( 42 ) to expose portions of the structure transfer layer ( 42 ); and removing the exposed portions of the pattern transfer layer ( 42 ), wherein portions of the silicon layer ( 40 ) are exposed after the exposed portions of the pattern transfer layer ( 42 ) are removed; wherein changing the exposed portions of the silicon layer ( 40 ) comprises the steps of: depositing a metal ( 50 ) over the exposed portions of the silicon layer ( 40 ); and entering a reaction of the metal ( 50 ) with the exposed portions of the silicon layer ( 40 ) for forming a silicide masking layer ( 52 ); wherein the removal of partial regions of the silicon layer ( 40 ) removing unreacted portions of the silicon layer ( 40 ); wherein the etching of the exposed portions of the insulating layer ( 16 ) etching a contact hole in the insulating layer ( 16 ) using the silicide masking layer ( 52 ) as a mask; with the further steps: forming a conductor ( 55 ) within the contact hole, the conductor ( 55 ) electrically to the transistor ( 12 ) is coupled; and removing the silicide masking layer ( 52 ). Verfahren nach Patentanspruch 8, wobei das Abscheiden der Strukturübertragungsschicht (42) ein Abscheiden einer Siliziumoxidschicht umfasst.Method according to claim 8, wherein the deposition of the structure transfer layer ( 42 ) comprises depositing a silicon oxide layer. Verfahren nach einem der Patentansprüche 8 oder 9, wobei das Abscheiden des Metalls (50) ein Abscheiden von Nickel umfasst. Method according to one of the claims 8 or 9, wherein the deposition of the metal ( 50 ) comprises a deposition of nickel. Verfahren nach einem der Patentansprüche 8 bis 10, wobei das Entfernen der Silizidmaskierungsschicht (52) ein Durchführen eines chemisch-mechanischen Polierens umfasst.A method according to any of claims 8 to 10, wherein removing the silicide masking layer (10) 52 ) comprises performing a chemical mechanical polishing. Verfahren nach einem der Patentansprüche 8 bis 10, wobei das Entfernen der Silizidmaskierungsschicht (52) ein Durchführen eines reaktiven Ionenätzens umfasst.A method according to any of claims 8 to 10, wherein removing the silicide masking layer (10) 52 ) comprises performing a reactive ion etch. Verfahren nach einem der Patentansprüche 8 bis 12, wobei die Silizidmaskierungsschicht (52) vor dem Ausbilden des Leiters (55) in dem Kontaktloch entfernt wird.Method according to one of the claims 8 to 12, wherein the silicide masking layer ( 52 ) before forming the conductor ( 55 ) is removed in the contact hole. Verfahren nach einem der Patentansprüche 8 bis 12, wobei die Silizidmaskierungsschicht (52) nach dem Ausbilden des Leiters (55) in dem Kontaktloch entfernt wird.Method according to one of the claims 8 to 12, wherein the silicide masking layer ( 52 ) after forming the conductor ( 55 ) is removed in the contact hole. Verfahren nach einem der Patentansprüche 8 bis 14, wobei das Ausbilden des Leiters (55) in dem Kontaktloch ein Ausbilden eines einseitig stufenförmig verjüngten Kontakts (58) umfasst, der sowohl ein Gate (32, 30) als auch ein Source/Drain-Gebiet (20) des Transistors (12) elektrisch koppelt.Method according to one of the claims 8 to 14, wherein the forming of the conductor ( 55 ) in the contact hole forming a one-sided stepped tapered contact ( 58 ), which has both a gate ( 32 . 30 ) as well as a source / drain region ( 20 ) of the transistor ( 12 ) is electrically coupled.
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