DE112008002338T5 - Thermisch verbessertes dünnes Halbleiter-Package - Google Patents

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leadframe
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DE112008002338T
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Ruben P. Madrid
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Fairchild Semiconductor Corp
Original Assignee
Fairchild Semiconductor Corp
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Abstract

Halbleiter-Chip-Package, umfassend:
einen Halbleiter-Chip, umfassend einen Eingang an einer ersten oberen Halbleiter-Chip-Fläche und einen Ausgang an einer zweiten unteren Halbleiter-Chip-Fläche;
einen Leiterrahmen mit einer ersten Leiterrahmenfläche und einer zweiten Leiterrahmenfläche gegenüberliegend der ersten Leiterrahmenfläche, wobei die zweite Leiterrahmenfläche mit der ersten oberen Halbleiter-Chip-Fläche gekoppelt ist;
eine Klemme mit einer ersten Klemmenfläche und einer zweiten Klemmenfläche, wobei die zweite Klemmenfläche mit der zweiten unteren Halbleiter-Chip-Fläche gekoppelt ist; und
ein Vergussmaterial mit äußeren Vergussmaterialflächen, das zumindest einen Abschnitt des Leiterrahmens, der Klemme und des Halbleiter-Chips bedeckt,
wobei die erste Leiterrahmenfläche und die erste Klemmenfläche durch das Vergussmaterial freigelegt sind, und wobei die erste Leiterrahmenfläche, die erste Klemmenfläche und die äußeren Vergussmaterialflächen des Vergussmaterials äußere Flächen des Halbleiter-Chip-Package ausbilden.

Description

  • QUERVERWEISE AUF VERWANDTE ANMELDUNGEN
  • NICHT ANWENDBAR
  • HINTERGRUND
  • Halbleiter-Chip-Packages sind in der Halbleiterindustrie bekannt, könnten jedoch verbessert werden. Beispielsweise werden elektronische Vorrichtungen, wie beispielsweise Mobiltelefone und dergleichen, immer kleiner. Es ist erwünscht, dünnere Halbleiter-Chip-Packages herzustellen, sodass sie in solchen elektronischen Vorrichtungen umfasst sein können. Es wäre auch erwünscht, die Wärmedissipationseigenschaften herkömmlicher Halbleiter-Chip-Packages zu verbessern.
  • Eine weitere bestehende technische Herausforderung ist die Ausbildung solcher Halbleiter-Chip-Packages. Bei einem beispielhaften Halbleiter-Chip-Package können eine Klemme und ein Leiterrahmen einen Halbleiter-Chip sandwich-artig umgeben. Wenn die Klemme und der Leiterrahmen nicht korrekt miteinander und mit dem Halbleiter-Chip ausgerichtet sind, könnte das hergestellte Halbleiter-Chip-Packages fehlerhaft sein und kann eine Nachbesserung erforderlich sein.
  • Die Ausführungsformen der Erfindung gehen diese und andere Probleme einzeln und zusammen an.
  • KURZZUSAMMENFASSUNG
  • Die Ausführungsformen der Erfindung richten sich auf Halbleiter-Chip-Packages, Verfahren zum Herstellen von Halbleiter-Chip-Packages und Anordnungen und Systeme, die solche Halbleiter-Chip-Packages verwenden.
  • Eine Ausführungsform der Erfindung richtet sich auf ein Halbleiter-Chip-Package. Das Halbleiter-Chip-Package umfasst einen Halbleiter-Chip, der einen Eingang an einer ersten oberen Halbleiter-Chip-Fläche und einen Ausgang an einer zweiten unteren Halbleiter-Chip-Fläche umfasst. Ein Leiterrahmen mit einer ersten Leiterrahmenfläche und einer zweiten Leiterrahmenfläche gegenüberliegend der ersten Leiterrahmenfläche befindet sich in dem Halbleiter-Chip-Package und ist mit der ersten oberen Halbleiter-Chip-Fläche gekoppelt. Eine Klemme mit einer ersten Klemmenfläche und einer zweiten Klemmenfläche ist mit der zweiten unteren Halbleiter-Chip-Fläche gekoppelt. Ein Vergussmaterial mit äußeren Vergussmaterialflächen bedeckt zumindest einen Abschnitt des Leiterrahmens, der Klemme und des Halbleiter-Chips. Die erste Leiterrahmenfläche und die erste Klemmenfläche sind durch das Vergussmaterial freigelegt, und die erste Leiterrahmenfläche, die erste Klemmenfläche und die äußeren Vergussmaterialflächen des Vergussmaterials bilden äußere Flächen des Halbleiter-Chip-Package.
  • Eine weitere Ausführungsform der Erfindung richtet sich auf ein Verfahren zum Ausbilden eines Halbleiter-Chip-Package. Das Verfahren umfasst, dass ein Halbleiter-Chip erhalten wird, der einen Eingang an einer ersten oberen Halbleiter-Chip-Fläche und einen Ausgang an einer zweiten unteren Halbleiter-Chip-Fläche umfasst, und ein Leiterrahmen mit einer ersten Leiterrahmenfläche und einer zweiten Leiterrahmenfläche gegenüber liegend der ersten Leiterrahmenfläche an dem Halbleiter-Chip angebracht wird. Die zweite Leiterrahmenfläche wird mit der ersten oberen Halbleiter-Chip-Fläche gekoppelt. An der zweiten unteren Halbleiter-Chip-Fläche wird eine Klemme angebracht. Die Klemme weist eine erste Klemmenfläche und eine zweite Klemmenfläche auf. Um zumindest einen Abschnitt des Leiterrahmens, der Klemme und des Halbleiter-Chips wird Vergussmaterial vergossen. Nach dem Vergießen sind die erste Leiterrahmenfläche und die erste Klemmenfläche durch das Vergussmaterial freigelegt. Die erste Leiterrahmenfläche, die erste Klemmenfläche und die äußeren Vergussmaterialflächen des Vergussmaterials bilden die äußeren Flächen des Halbleiter-Chip-Package.
  • Diese und andere Ausführungsformen der Erfindung werden nachstehend ausführlich beschrieben.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 zeigt eine perspektivische Draufsicht eines Halbleiter-Chip-Package gemäß einer Ausführungsform der Erfindung.
  • 2 zeigt eine perspektivische Unteransicht des Halbleiter-Chip-Package, das in 1 gezeigt ist.
  • 3 zeigt eine perspektivische Draufsicht eines Halbleiter-Chip-Package gemäß einer Ausführungsform der Erfindung, wobei der Umriss des Vergussmaterials gezeigt ist.
  • 4 zeigt eine perspektivische Unteransicht eines Halbleiter-Chip-Package gemäß einer Ausführungsform der Erfindung, wobei der Umriss des Vergussmaterials gezeigt ist.
  • 5 zeigt eine perspektivische Draufsicht eines Halbleiter-Chip-Package gemäß einer Ausführungsform der Erfindung, wobei ein Abschnitt des Vergussmaterials entfernt wurde.
  • 6 zeigt eine perspektivische Unteransicht eines Halbleiter-Chip-Package gemäß einer Ausführungsform der Erfindung, wobei ein Abschnitt des Vergussmaterials entfernt wurde.
  • 7 zeigt eine Seitenquerschnittsansicht eines Halbleiter-Chip-Package gemäß einer Ausführungsform der Erfindung.
  • 8 zeigt eine Frontansicht-Querschnittsansicht eines Halbleiter-Chip-Package gemäß einer Ausführungsform der Erfindung.
  • 9 zeigt eine auseinanderangezogene Ansicht eines Halbleiter-Chip-Package gemäß einer Ausführungsform der Erfindung.
  • 10 zeigt eine Draufsicht eines Halbleiter-Chip-Package gemäß einer Ausführungsform der Erfindung.
  • 11 zeigt eine perspektivische Draufsicht eines an einem Rahmen angebrachten Leiterrahmenaufbaus.
  • 12 zeigt eine perspektivische Unteransicht einer thermischen Drain-Klemme.
  • 13 zeigt eine perspektivische Unteransicht eines inneren Rahmen-Chip-Anbringungs-Pad-Bereichs.
  • 14 zeigt eine perspektivische Unteransicht eines zusammengebauten Rahmens mit einer angebrachten thermischen Drain-Klemme.
  • 15 ist eine perspektivische Draufsicht eines zusammengebauten Rahmens mit einer angebrachten thermischen Drain-Klemme.
  • 16 ist eine perspektivische Draufsicht eines zusammengebauten Rahmens mit einer angebrachten thermischen Drain-Klemme nach dem Vergießen.
  • 17 ist eine perspektivische Unteransicht eines zusammengebauten Rahmens mit einer angebrachten thermischen Drain-Klemme nach dem Vergießen.
  • 18 ist eine Seitenquerschnittsansicht einer Ausführungsform der Erfindung nach dem Zusammenbau und Vergießen.
  • 19(a) u. 19(c) zeigen ein Chip-Bonding und Entwürfe.
  • 20(a)–20(k) zeigen Abschnitte eines Halbleiter-Chip-Package, das ausgebildet wird.
  • 21 zeigt einen Halbleiter-Chip mit einem vertikalen MOSFET mit einem Trench-Gate.
  • In den Figuren bezeichnen gleiche Bezugszeichen gleiche Elemente und sind die Beschreibungen gleicher Elemente in einigen Fällen möglicherweise nicht wiederholt.
  • DETAILLIERTE BESCHREIBUNG
  • Eine Ausführungsform der Erfindung richtet sich auf ein Halbleiter-Chip-Package. Das Halbleiter-Chip-Package umfasst einen Halbleiter-Chip mit einem Eingang (z. B. einem Source-Gebiet) an einer ersten oberen Halbleiter-Chip-Fläche und einem Ausgang (z. B. einem Drain-Gebiet) an einer zweiten unteren Halbleiter-Chip-Fläche. Ein Leiterrahmen mit einer ersten Leiterrahmenfläche und einer zweiten Leiterrahmenfläche gegenüberliegend der ersten Leiterrahmenfläche befindet sich in dem Halbleiter-Chip-Package und ist mit der ersten oberen Halbleiter-Chip-Fläche gekoppelt. Eine Klemme (z. B. eine Drain-Klemme) mit einer ersten Klemmenfläche und einer zweiten Klemmenfläche ist mit der zweiten unteren Halbleiter-Chip-Fläche gekoppelt. Ein Vergussmaterial mit äußeren Vergussmaterialflächen bedeckt zumindest einen Abschnitt des Leiterrahmens, der Klemme und des Halbleiter-Chips. Die erste Leiterrahmenfläche und die erste Klemmenfläche sind durch das Vergussmaterial freigelegt, und die erste Leiterrahmenfläche, die erste Klemmenfläche und die äußeren Verguss materialflächen des Vergussmaterials können äußere Flächen des Halbleiter-Chip-Package ausbilden.
  • 1 zeigt eine perspektivische Draufsicht eines Halbleiter-Chip-Package 10 gemäß einer Ausführungsform der Erfindung. Das Halbleiter-Chip-Package 10 umfasst einen Leiterrahmen 214 mit einem Source-Leiteraufbau 214(a) und einem Gate-Leiteraufbau 214(b). Der Source-Leiteraufbau 214(a) umfasst ein Source-Pad 14, eine freigelegte Source-Fläche 14(a) (die ein Beispiel zumindest eines Teils einer ersten Leiterrahmenfläche sein kann) und Source-Leiter 12. Der Leiterrahmen 214 kann auch einen Gate-Leiteraufbau mit einem Gate-Leiter 11 umfassen. Es ist auch eine freigelegte thermische Klemme 15 gezeigt, die nachstehend in Bezug auf 2 ausführlicher beschrieben wird. An zumindest einem Abschnitt des Leiterrahmens 214, der Klemme 215 und eines Halbleiter-Chips (nicht gezeigt), der zwischen dem Leiterrahmen 214 und der Klemme 15 liegt, kann ein Vergussmaterial 13 ausgebildet sein. Das Vergussmaterial 13 kann unter Verwendung eines beliebigen geeigneten Materials ausgebildet werden, das ein epoxidharzbasiertes Vergussmaterial umfasst. Wenn es gewünscht ist, könnte eine Wärmesenke (nicht gezeigt) auf der Fläche 14(a) angeordnet werden, um die Wärmedissipationseigenschaften zu verbessern.
  • Wie es in 1 gezeigt ist, ist eine obere äußere Fläche des Vergussmaterials 13 des Halbleiter-Chip-Package 10 im Wesentlichen koplanar mit der freigelegten Source-Pad-Fläche 14(a) und legt sie diese frei. Die Erstreckungen der Source-Leiter 12 (sowie des Gate-Leiters 11) sind bei diesem Beispiel auch durch das Vergussmaterial 13 freigelegt. Somit kann die oberste Fläche des Package zumindest teilweise durch die freigelegte Source-Fläche 14(a) und die obere äußere Fläche des Vergussmaterials 13 ausgebildet sein. Diese bestimmte Ausgestaltung führt zu einem sehr dünnen Halbleiter-Chip-Package mit guten Wärmedissipationseigenschaften. Die Wärme kann durch den Gate-Leiter 11, den Source-Leiter 12 und die freigelegte thermische Klemme 15 dissipieren.
  • 2 zeigt eine Unteransicht des Halbleiter-Chip-Package 10, das in 1 gezeigt ist. Wie es gezeigt ist, kann eine untere Klemmenfläche 15(a) (die ein Beispiel einer ersten Klemmenfläche sein kann) der thermischen Klemme 15 durch das Vergussmaterial 13 freigelegt sein. Die untere Klemmenfläche 15(a) kann im Wesentlichen koplanar mit der unteren Fläche des Vergussmaterials 13 sein. Die Enden der Leiter 11, 12 können auch im Wesentlichen koplanar mit der unteren Klemmenfläche 15(a) sein, sodass das Halbleiter-Chip-Package 10 an einer Platine oder dergleichen befestigt werden kann.
  • Bei der in 2 gezeigten Ausführungsform können sich die Leiter 11, 12 von einem Ende des Halbleiter-Chip-Package 10 aus dem Vergussmaterial 13 heraus erstrecken, während sich ein Abschnitt der Klemme 15 von dem gegenüberliegenden Ende des Halbleiter-Chip-Package 10 aus dem Vergussmaterial 13 heraus erstrecken kann. Somit ist das in 2 gezeigte Package 10 ein Package mit Leiter. Bei anderen Ausführungsformen der Erfindung könnten jedoch ”leiterlose” Packages erzeugt werden. Ein leiterloses Package kann immer noch Leiter umfassen, wobei sie sich jedoch überhaupt nicht oder zu einem beliebigen nennenswerten Grad nicht an den lateralen Flächen des Vergussmaterials 13 vorbei erstrecken können.
  • 3 ist eine perspektivische Draufsicht des in 1 gezeigten Halbleiter-Chip-Package, wobei der Umriss des Vergussmaterials durch gestrichelte Linien gezeigt ist. 4 zeigt eine perspektivische Unteransicht des in 1 gezeigten Halbleiter-Chip-Package, wobei der Umriss des Vergussmaterials durch gestrichelte Linien gezeigt ist. 3 und 4 zeigen einen Leiter rahmen, der einen Gate-Leiteraufbau 11 und einen Source-Leiteraufbau 12 umfasst, deutlicher. Der Gate-Leiteraufbau 11 und der Source-Leiteraufbau 12 sind elektrisch voneinander isoliert.
  • Ein Halbleiter-Chip (z. B. Silizium-Chip) 32 ist sandwich-artig zwischen dem Leiterrahmen und einer thermischen Drain-Klemme 15 angeordnet. Die thermische Klemme 15 und der Leiterrahmen können elektrisch mit einem Ausgangsgebiet in dem Halbleiter-Chip 32 in dem Halbleiter-Chip-Package 10 gekoppelt sein.
  • Der Leiterrahmen 214 und die thermische Drain-Klemme 15 können aus einem beliebigen geeigneten elektrisch leitenden Material ausgebildet sein, das Kupfer, Aluminium, Edelmetalle und Legierungen hiervon umfasst. Der Leiterrahmen und die thermische Drain-Klemme 15 können auch mit lötbaren Schichten (z. B. Underbump-Metallurgieschichten) plattiert sein.
  • Die Halbleiter-Chips, die bei den Halbleiter-Packages gemäß bevorzugten Ausführungsformen der Erfindung verwendet werden, umfassen vertikale Leistungstransistoren. Vertikale Leistungstransistoren umfassen VDMOS-Transistoren. Ein VDMOS-Transistor ist ein MOSFET, der zwei oder mehr durch Diffusion ausgebildete Halbleitergebiete aufweist. Er weist ein Source-Gebiet, ein Drain-Gebiet und ein Gate auf. Die Vorrichtung ist in der Hinsicht vertikal, dass sich das Source-Gebiet und das Drain-Gebiet an gegenüberliegenden Flächen des Halbleiter-Chips befinden. Das Gate kann ein Trench-Gate-Aufbau oder ein Aufbau eines Planaren Gates sein und wird an der gleichen Fläche wie das Source-Gebiet ausgebildet. Trench-Gate-Aufbauten sind bevorzugt, da Trench-Gate-Aufbauten schmaler sind und weniger Raum einnehmen als Aufbauten eines Planaren Gates. Während des Betriebs ist der Stromfluss von dem Source-Gebiet zu dem Drain-Gebiet in einer VDMOS-Vorrichtung im Wesentlichen senkrecht zu den Chip-Flächen. In 21 ist ein Beispiel eines Halbleiter-Chips 800 gezeigt, der einen vertikalen MOSFET mit einem Trench-Gate umfasst. Andere Vorrichtungen, die in einem Halbleiter-Chip vorhanden sein können, können Dioden, BJT (Transistoren mit bipolarem Übergang) und andere Typen von elektrischen Vorrichtungen umfassen.
  • Wieder auf 3 Bezug nehmend kann ein Teil des Leiterrahmens 214 geätzt werden, um ein Arretieren des Vergussmaterials 13 an dem Leiterrahmen zu ermöglichen. Wie es in 3 gezeigt ist, weist der Gate-Leiteraufbau 11 ein Gate-Pad 31 und ein teilweise geätztes Gebiet 31(a) zur Arretierung auf. Der Source-Leiteraufbau 214(a) weist ein freigelegtes Source-Pad 14 mit einer freigelegten Source-Pad-Fläche 14(a) auf. Die Source-Pad-Fläche 14(a) ist auch durch ein teilweise geätztes Gebiet 34 zur Vergussarretierung definiert. Die Source-Pad-Fläche 14(a) kann Teil eines vorstehenden Gebiets sein, das von den anderen Abschnitten des Source-Pads 14 hervorsteht.
  • Wie es in 4 gezeigt ist, kann die Drain-Klemme 15 auch teilweise geätzt sein und kann sie ein teilweise geätztes Gebiet 311 aufweisen, um dem Vergussmaterial 13 ein Arretieren an der Drain-Klemme 15 zu ermöglichen. Die Drain-Pad-Fläche 15(a) kann Teil eines vorstehenden Gebiets sein, das von dem anderen Abschnitt des Source-Pads hervorsteht.
  • Es kann jeder geeignete Ätzprozess verwendet werden, um den Leiterrahmen und/oder die Klemme 15 zu ätzen, und das Ätzen kann bis zu jeder geeigneten Tiefe stattfinden. Geeignete Ätzprozesse können Nass- oder Trockenätzprozesse umfassen. Bei einigen Ausführungsformen kann der Leiterrahmen bis zu etwa der Hälfte der Strecke durch die Dicke des Leiterrahmens geätzt werden. Der geätzte Leiterrahmen kann unter solchen Umständen als halbgeätzt bezeichnet werden.
  • 5 zeigt eine perspektivische Draufsicht des Halbleiter-Chip-Package 10, wobei ein Abschnitt des Vergussmaterials 13 entfernt wurde. Wie es gezeigt ist, kann das Vergussmaterial 13 Absätze bedecken, die die teilweise geätzten Gebiete 31(a), 34 des Leiterrahmens 214 ausbilden, ohne die Source-Pad-Fläche 14(a) zu bedecken. Die obere äußere Fläche des Vergussmaterials 13 kann im Wesentlichen koplanar mit der Source-Pad-Fläche 14(a) sein. Wie es in 1 gezeigt ist, kann das Vergussmaterial 13 die obere Fläche 31(b) des Gate-Pad 31 bedecken. Bei anderen Ausführungsformen der Erfindung kann die obere Fläche 31(b) des Gate-Pad 31 jedoch freigelegt sein.
  • 6 zeigt eine perspektivische Unteransicht des Halbleiter-Chip-Package, wobei ein Abschnitt des Vergussmaterials 13 entfernt wurde. 6 zeigt das teilweise geätzte Gebiet 311 der Klemme 15 deutlicher. Das Vergussmaterial 13 kann die Flächen des teilweise geätzten Gebiets 311 bedecken, bedeckt jedoch die Drain-Fläche 15(a) nicht. Die Drain-Fläche 15(a) kann im Wesentlichen koplanar mit der unteren äußeren Fläche des Vergussmaterials 13 sein. Wie es gezeigt ist, kann die Klemme 15 auch seitliche Nuten 127 aufweisen, die das Arretieren des Vergussmaterials 13 an der Klemme 15 verbessern.
  • 7 ist eine Querschnittsansicht des Halbleiter-Chip-Package. 7 zeigt Lot-Bumps 76 deutlicher, die eine erste Fläche 32(a) des Halbleiter-Chips 32 mit dem Source-Pad 14 koppeln. Eine Lotpaste 99 kann mit den Lot-Bumps 76 und dem Source-Pad 14 in Kontakt stehen. Der Halbleiter-Chip 32 kann auch eine zweite Fläche 32(b) umfassen, die mit der Drain-Klemme 15 gekoppelt ist. Das Lot kann auch verwendet werden, um eine zweite Fläche 15(b) der Drain-Klemme 15 mit der zweiten Fläche 32(b) des Halbleiter-Chips 32 zu koppeln. Das Vergussmaterial 13 bedeckt die obere erste Fläche 14(a) des Source-Pad 14 und die untere Fläche der Klemme 15 nicht und füllt ferner das teilweise geätzte Gebiet 311, um das Arretieren des Vergussmaterials 13 an der Drain-Klemme 15 zu ermöglichen. Wie es in 7 gezeigt ist, ist die untere Fläche 15(a) der Klemme 15 auch im Wesentlichen koplanar mit der unteren Fläche des Vergussmaterials 13. Bei diesem Beispiel erstrecken sich die Source-Leiter 12 von einer Seite des Halbleiter-Chip-Package, während sich die Drain-Klemme 15 von der gegenüberliegenden Seite des Halbleiter-Chip-Package erstreckt.
  • Die Lot-Bumps 76 und die Lotpaste 99 können bei einigen Ausführungsformen der Erfindung unterschiedliche Schmelztemperaturen aufweisen, und es kann ein beliebiges geeignetes Lotmaterial verwendet werden, das Pb-basiertes Lot und bleifreie Lotmaterialien umfasst. Es können auch andere Typen von leitenden Haftmitteln, wie beispielsweise leitende Epoxidharze, verwendet werden, um Teile in dem Package 10 elektrisch und mechanisch miteinander zu koppeln.
  • 8 zeigt eine Frontansicht-Querschnittsansicht des Halbleiter-Chip-Package 10 in 7. 8 zeigt ferner ein teilweise geätztes Gebiet 34 des Source-Pads 14, wobei das Vergussmaterial 13 das teilweise geätzte Gebiet 34 füllt, um für eine Vergussarretierung zu sorgen.
  • 9 zeigt eine auseinandergezogene Ansicht des Leiterrahmens 214, des Vergussmaterials 13, des Halbleiter-Chips 32 und der Klemme 15, die zuvor beschrieben wurden.
  • 10 zeigt eine Draufsicht des Halbleiter-Chip-Package 10.
  • Nachstehend kann ein Verfahren zum Ausbilden des oben beschriebenen Halbleiter-Chip-Package beschrieben werden. Bei einer Ausführungsform kann das Verfahren umfassen, dass ein Halbleiter-Chip mit einem Eingang an einer ersten oberen Halbleiter-Chip-Fläche und einem Ausgang an einer zweiten unteren Halbleiter-Chip-Fläche erhalten wird und ein Leiterrahmen mit einer ersten Leiterrahmenfläche und einer zweiten Leiterrahmenfläche gegenüberliegend der ersten Leiterrahmenfläche an dem Halbleiter-Chip angebracht wird. Die zweite Leiterrahmenfläche wird mit der ersten oberen Halbleiter-Chip-Fläche gekoppelt. Eine Klemme mit einer ersten Klemmenfläche und einer zweiten Klemmenfläche wird an dem Halbleiter-Chip angebracht, bevor oder nachdem der Halbleiter-Chip an der zweiten Leiterrahmenfläche angebracht wird. In jedem Fall wird die zweite Klemmenfläche mit der zweiten unteren Halbleiter-Chip-Fläche gekoppelt und wird ein Vergussmaterial um zumindest einen Abschnitt des Leiterrahmens, der Klemme und des Halbleiter-Chips vergossen, wobei die erste Leiterrahmenfläche und die erste Klemmenfläche nach dem Vergießen durch das Vergussmaterial freigelegt sind und wobei die erste Leiterrahmenfläche, die erste Klemmenfläche und die äußeren Vergussmaterialflächen des Vergussmaterials äußere Flächen des Halbleiter-Chip-Package ausbilden.
  • Ein Leiterrahmen kann aus einem beliebigen geeigneten Vorstufenaufbau erhalten werden, der durch einen beliebigen geeigneten Prozess, der Stanzen, Ätzen, oder eine beliebige geeignete Kombination solcher Prozesse umfasst, ausgebildet werden kann. 11 zeigt eine perspektivische Draufsicht eines Leiterrahmenvorstufenaufbaus 111 gemäß einer Ausführungsform der Erfindung. Er umfasst einen erhöhten Amboss 113 an einem ersten Ende des Leiterrahmenvorstufenaufbaus 111, der an einem Rahmen 112 angebracht ist. Der Rahmen 112 kann ein Rahmenfenster 1111 zum Vergießen definieren. Die obere Fläche des Ambosses 113 kann in einer anderen Ebene liegen und kann in Bezug auf die obere Fläche des Rahmens 112 nach unten versetzt sein. Ein horizontaler Schlitz 1112 ist parallel zur Ausrichtung des Ambosses 113 und zweier vertikaler Lokalisiererschlitze 1113 an gegenüberliegenden Enden des horizontalen Schlitzes 1112. Die vertikalen Schlitze 1113 werden zur Positionierung eines Hakens der thermischen Drain-Klemme verwendet.
  • Der Leiterrahmenvorstufenaufbau 1111 umfasst auch einen Source-Leiteraufbau mit einem Source-Pad 14 und einstückigen Source-Leitern 12 und einen Gate-Leiteraufbau mit einem Gate-Pad 31 und einem einstückigen Gate-Leiter 11, die an dem Rahmen 112 über Stege 118 an einem zweiten Ende gegenüberliegend dem ersten Ende angebracht sind. Wie bei den vorherigen Figuren sind die teilweise geätzten Gebiete 34 und 31(a) an dem Source-Pad 14 bzw. dem Gate-Pad 31 gezeigt.
  • 12 zeigt eine perspektivische Ansicht der Drain-Klemme 15. Sie umfasst eine Drain-Klemmenfläche 15(a) und Gebiete 127 mit Schlitz für eine Vergussarretierung sowie einen Aussparungsschlitz 126 zum Schneiden in einem Vereinzelungsprozess. Sie umfasst auch einen Lokalisiererhaken 125 der thermischen Klemme, der sich von einem Pad 124 der thermischen Klemme erstreckt. Die Drain-Klemme 15 kann durch einen beliebigen geeigneten Prozess, der Ätzen und Stanzen umfasst, ausgebildet werden.
  • 13 zeigt den Leiterrahmenvorstufenaufbau 111 in 11 umgedreht. 13 zeigt einen Trägerbereich 1216 für die Klemme 15 an dem Amboss 113. An dem Trägerbereich 1216 befindet sich Lotpaste 1215. An den inneren Flächen des Gate-Pad und des Source-Pad wird auch Lotpaste 99 abgeschieden. An dem Leiterrahmenvorstufenaufbau 111 befindet sich auch eine flache Rahmenfläche 1213.
  • 14 zeigt eine perspektivische Unteransicht eines zusammengebauten Rahmens mit einer angebrachten thermischen Drain-Klemme. 15 zeigt eine perspektivische Draufsicht des zusammengebauten Rahmens mit einer angebrachten Drain-Klemme. 15 zeigt auch ein thermisches Chip-Anbringungsklemmen-Pad 159. 18 zeigt eine Querschnittsansicht der in 16–17 gezeigten Anordnung. 18 zeigt ferner ein leitendes Haftmittel (z. B. Lot) 186, das den Chip 32 mit der Drain-Klemme 15 koppelt, und einen Einstellpunkt 1710 zwischen der Klemme 15 und dem Amboss 113.
  • Wie es in 14 gezeigt ist, kann die Klemme 15 derart an dem Source- und Gate-Pad angeordnet werden, dass der Haken 125 in den horizontalen Schlitz 1112 passt. Die gegenüberliegenden Ränder, die die vertikalen Schlitze 1113 definieren, beschränken die laterale Bewegung des Hakens 125, wodurch die laterale und vertikale Positionierung der Klemme 15 relativ zu dem Source- und Gate-Pad 14, 31 stabilisiert wird (siehe 15). Wie es in den vorherigen Figuren gezeigt ist, ist ein Halbleiter-Chip 32 sandwich-artig zwischen dem Source- und Gate-Pad 14, 31 und der Drain-Klemme 15 angeordnet. Der Halbleiter-Chip 32 kann unter Verwendung von herkömmlichen Lot-Abscheidungsprozessen mit Lot-Bumps versehen worden sein.
  • Wie es in 16 und 17 gezeigt ist, kann nach dem Anbringen eines Halbleiter-Chips 32 an der Vorstufeneinrichtung 111 und der Klemme 15 ein Vergussmaterial 113 derart ausgebildet werden, dass es zumindest einen Abschnitt des Halbleiter-Chips 32, des Rahmens 214 an der Vorstufeneinrichtung 111 und der Klemme 15 bedeckt. Wie es in 16 gezeigt ist, sind die oberen Flächen des Source-Pad 14, des Gate-Leiters 11 und der Source-Leiter 12 durch das Vergussmaterial 13 freigelegt und können sie im Wesentlichen koplanar mit der oberen äußeren Fläche des Ver gussmaterials 13 sein. Wie es in 17 gezeigt ist, ist die untere Fläche der Drain-Klemme 15 im Wesentlichen koplanar mit der unteren Fläche des Vergussmaterials 13. Das Vergussmaterial 13 liegt in einem durch die Leiterrahmenvorstufeneinrichtung 111 ausgebildeten Rahmenfenster 179.
  • Das Vergießen kann unter Verwendung eines beliebigen geeigneten Vergusswerkzeugs oder Vergussprozesses stattfinden. Bei einer beispielhaften Ausführungsform kann das Vergusswerkzeug zwei Vergussformen aufweisen, wobei Flächen der Vergussformen mit Flächen des Leiterrahmens und der Klemme derart in Kontakt stehen, dass sie während des Vergussprozesses nicht mit Vergussmaterial bedeckt werden. Bei den Ausführungsformen der Erfindung können beliebige geeignete Vergusstemperaturen und Drücke verwendet werden.
  • Nach dem Vergießen können die Leiter 11, 12 sowie der Abschnitt der Klemme 15 mit dem Schlitz 124 in Bezug auf 16–17 mit einer Säge oder dergleichen geschnitten werden. Die Leiter 11, 12 können dann gebogen werden (wenn sie noch nicht gebogen sind), um das Halbleiter-Chip-Package auszubilden.
  • Obwohl ein Halbleiter-Chip-Package gezeigt ist, kann das Halbleiter-Chip-Package in einem Array ausgebildet werden.
  • 19(a)–19(b) zeigen Draufsichten von Anordnungen wie denen, die in 16–18 gezeigt sind, mit zwei verschiedenen Chip-Größen. 19(a) zeigt eine Chip-Größe von 2,66 mm × 3,66 mm. 19(b) zeigt eine Chip-Größe von 4 mm × 4 mm. Dementsprechend können die Ausführungsformen der Erfindung wie in 19(a)–19(b) gezeigt eine beliebige geeignete Chip-Größe oder einen beliebigen geeigneten Typ von Chip umfassen.
  • 20(a)–20(k) zeigen Abschnitte eines Halbleiter-Chip-Package, das ausgebildet wird. Viele der Schritte in 20(a)–20(k) wurden oben beschrieben, und die Beschreibungen sind hier anwendbar.
  • 20(a)–20(k) zeigen folgendes: 20(a) zeigt eine thermische Drain-Klemme 15; 20(b) zeigt einen unter Verwendung eines Weichlots und eines Chip-Anbringungsprozesses (unter Verwendung von Reflow) an der thermischen Drain-Klemme 15 angebrachten Chip 32; 20(c)–20(d) zeigen einen nach einer Vereinzelung und nachfolgenden Anordnung (durch Umdrehen) der Kombination aus Klemme 15 und Chip 32 auf einer Leiterrahmenvorstufeneinrichtung 111 ausgebildeten Aufbau; 20(e) zeigt einen nach dem Durchführen eines Reflow-Prozesses ausgebildeten Aufbau, wobei der Chip 32, die Klemme 15 und die Vorstufeneinrichtung 111 zusammengefügt sind; 20(f) zeigt einen nach dem Durchführen eines filmunterstützten Vergussprozesses ausgebildeten Aufbau, wobei ein Vergussmaterial 13 um ausgewählte Teile des Package ausgebildet ist; 20(g) zeigt einen nach dem Durchführen eines Wasserstrahlentgratungsprozesses ausgebildeten Aufbau; 20(h) zeigt einen nach dem Durchführen eines Lasermarkierungsprozesses ausgebildeten Aufbau, wobei das Chip-Package zu Identifikationszwecken mit einem Laser markiert werden kann; 20(i) zeigt einen nach der Durchführung eines Vereinzelungsprozesses ausgebildeten Aufbau, wobei das Package von anderen Packages in einem Array getrennt werden kann; 20(j) zeigt einen nach dem Durchführen eines Einheitstestschritts ausgebildeten Aufbau; und 20(k) zeigt einen kurz vor einem Verpackungs- und Auslieferungsschritt ausgebildeten Aufbau.
  • Die Ausführungsformen der Erfindung weisen eine Anzahl von Vorteilen auf. Die Ausführungsformen der Erfindung können einige, keine oder alle der folgenden Vorteile aufweisen. Erstens sind die Packages durch Freile gen von Abschnitten des Leiterrahmens und der Klemme durch das Vergussmaterial ziemlich dünn und können sie in dünnen Vorrichtungen, wie beispielsweise Mobiltelefonen, PDAs etc., verwendet werden. Zweitens kann, da größere Flächen der Klemme und des Leiterrahmens freigelegt sind, Wärme leicht von einem Halbleiter-Chip in einem Halbleiter-Chip-Package gemäß einer Ausführungsform der Erfindung dissipieren. Drittens können unter Verwendung des gleichen Standardprofils größere Chip-Größen befestigt werden. Viertens kann, wie oben erwähnt, eine Klemme unter Verwendung eines Hakens korrekt mit einem Chip und einem Leiterrahmen ausgerichtet werden, wodurch während des Herstellens potentielle Ausrichtungsfehler reduziert werden. Fünftens ist kein Entgratungsprozess und sind keine Plattierungsprozesse notwendig, wenn ein vorplattierter Rahmen verwendet wird. Sechstens sind die Ausführungsformen der Erfindung flexibel und können sie sowohl Kupfer-Stud-Bumps als auch Stromlos-NiAu-Bumps verwenden. Solche Bumps können an den zuvor beschriebenen Chips vorhanden sein. Siebtens sind die Ausführungsformen der Erfindung stabil und können sie in Anwendungen, wie beispielsweise Kraftfahrzeuganwendungen, verwendet werden. Achtens besteht keine Notwendigkeit, einen filmgestützten Vergussprozess zu verwenden, da beide Seiten des Package in Metall-Metall-Kontakt mit den Flächen eines Formhohlraums stehen können.
  • Wie hierin verwendet werden ”obere” und ”untere” Flächen im Kontext einer Relativität in Bezug auf eine Platine verwendet, an der die Halbleiter-Chip-Packages gemäß Ausführungsformen der Erfindung befestigt sind. Solche Positionsbegriffe können sich oder müssen sich nicht auf absolute Positionen solcher Packages beziehen.
  • Die oben beschriebenen Halbleiter-Chip-Packages können bei elektrischen Anordnungen, die Platinen mit daran befestigten Packages umfassen, verwendet werden. Sie können auch in Systemen, wie beispielsweise Telefonen, Computern etc., verwendet werden.
  • Eine Angabe von ”ein(e)” und ”der/die/das” soll ein(e) oder mehrere bedeuten, wenn dies nicht ausdrücklich gegenteilig angegeben ist.
  • Die Begriffe und Ausdrücke, die hierin verwendet wurden, werden als Begriffe der Beschreibung und nicht der Einschränkung verwendet, und es besteht bei der Verwendung solcher Begriffe und Ausdrücke nicht die Absicht, Äquivalente der gezeigten und beschriebenen Merkmale auszuschließen, da zu erkennen ist, dass innerhalb des Umfangs der beanspruchten Erfindung verschiedene Abwandlungen möglich sind.
  • Ferner kann oder können ein oder mehrere Merkmal(e) einer oder mehrerer Ausführungsform(en) der Erfindung mit einem oder mehreren Merkmal(en) anderer Ausführungsformen der Erfindung kombiniert werden, ohne von dem Schutzumfang der Erfindung abzuweichen.
  • Der Offenbarungsgehalt aller oben erwähnten Patente, Patentanmeldungen, Veröffentlichungen und Beschreibungen ist hierin durch Bezugnahme vollständig mit eingeschlossen. Keine(s) wird als Stand der Technik anerkannt.
  • Zusammenfassung
  • Es wird ein Halbleiter-Chip-Package offenbart. Das Halbleiter-Chip-Package umfasst einen Halbleiter-Chip mit einem Eingang an einer ersten oberen Halbleiter-Chip-Fläche und einem Ausgang an einer zweiten unteren Halbleiter-Chip-Fläche. Ein Leiterrahmen mit einer ersten Leiterrahmenfläche und einer zweiten Leiterrahmenfläche gegenüberliegend der ersten Leiterrahmenfläche befindet sich in dem Halbleiter-Chip-Package und ist mit der ersten oberen Halbleiter-Chip-Fläche gekoppelt. Eine Klemme mit einer ersten Klemmenfläche und einer zweiten Klemmenfläche ist mit der zweiten unteren Halbleiter-Chip-Fläche gekoppelt. Ein Vergussmaterial mit äußeren Vergussmaterialflächen bedeckt zumindest einen Abschnitt des Leiterrahmens, der Klemme und des Halbleiter-Chips. Die erste Leiterrahmenfläche und die erste Klemmenfläche sind durch das Vergussmaterial freigelegt, und die erste Leiterrahmenfläche, die erste Klemmenfläche und die äußeren Vergussmaterialflächen des Vergussmaterials bilden äußere Flächen des Halbleiter-Chip-Package.

Claims (20)

  1. Halbleiter-Chip-Package, umfassend: einen Halbleiter-Chip, umfassend einen Eingang an einer ersten oberen Halbleiter-Chip-Fläche und einen Ausgang an einer zweiten unteren Halbleiter-Chip-Fläche; einen Leiterrahmen mit einer ersten Leiterrahmenfläche und einer zweiten Leiterrahmenfläche gegenüberliegend der ersten Leiterrahmenfläche, wobei die zweite Leiterrahmenfläche mit der ersten oberen Halbleiter-Chip-Fläche gekoppelt ist; eine Klemme mit einer ersten Klemmenfläche und einer zweiten Klemmenfläche, wobei die zweite Klemmenfläche mit der zweiten unteren Halbleiter-Chip-Fläche gekoppelt ist; und ein Vergussmaterial mit äußeren Vergussmaterialflächen, das zumindest einen Abschnitt des Leiterrahmens, der Klemme und des Halbleiter-Chips bedeckt, wobei die erste Leiterrahmenfläche und die erste Klemmenfläche durch das Vergussmaterial freigelegt sind, und wobei die erste Leiterrahmenfläche, die erste Klemmenfläche und die äußeren Vergussmaterialflächen des Vergussmaterials äußere Flächen des Halbleiter-Chip-Package ausbilden.
  2. Halbleiter-Chip-Package nach Anspruch 1, wobei der Halbleiter-Chip eine vertikale Vorrichtung umfasst.
  3. Halbleiter-Chip-Package nach Anspruch 1, wobei die erste Leiterrahmenfläche einen vorstehenden Leiterrahmenabschnitt des Leiterrahmens definiert.
  4. Halbleiter-Chip-Package nach Anspruch 3, wobei die erste Klemmenfläche einen vorstehenden Klemmenabschnitt der Klemme definiert.
  5. Halbleiter-Chip-Package nach Anspruch 3, wobei die äußeren Flächen des Vergussmaterials im Wesentlichen koplanar mit der ersten Klemmenfläche und der ersten Leiterrahmenfläche sind, und wobei das Vergussmaterial die Ränder des vorstehenden Leiterrahmenabschnitts und des vorstehenden Klemmenabschnitts bedeckt.
  6. Halbleiter-Chip-Package nach Anspruch 1, wobei der Halbleiter-Chip mit dem Leiterrahmen unter Verwendung von Lot gekoppelt ist.
  7. Halbleiter-Chip-Package nach Anspruch 1, wobei das Lot ein Hochtemperatur-Lotmaterial und ein Niedrigtemperatur-Lotmaterial umfasst.
  8. Halbleiter-Chip-Package nach Anspruch 1, wobei der Halbleiter-Chip ein Trench-Gate umfasst.
  9. Halbleiter-Chip-Package nach Anspruch 1, wobei der Leiterrahmen Kupfer oder eine Kupferlegierung umfasst.
  10. System, umfassend das Halbleiter-Chip-Package nach Anspruch 1.
  11. Verfahren zum Ausbilden eines Halbleiter-Chip-Package, wobei das Verfahren umfasst, dass ein Halbleiter-Chip mit einem Eingang an einer ersten oberen Halbleiter-Chip-Fläche und einem Ausgang an einer zweiten unteren Halbleiter-Chip-Fläche erhalten wird; ein Leiterrahmen mit einer ersten Leiterrahmenfläche und einer zweiten Leiterrahmenfläche gegenüberliegend der ersten Leiterrahmenfläche an dem Halbleiter-Chip angebracht wird, wobei die zweite Leiterrahmenfläche mit der ersten oberen Halbleiter-Chip-Fläche gekoppelt wird; eine Klemme mit einer ersten Klemmenfläche und einer zweiten Klemmenfläche angebracht wird, wobei die zweite Klemmenfläche mit der zweiten unteren Halbleiter-Chip-Fläche gekoppelt wird; und ein Vergussmaterial um zumindest einen Abschnitt des Leiterrahmens, der Klemme und des Halbleiter-Chips vergossen wird, wobei die erste Leiterrahmenfläche und die erste Klemmenfläche nach dem Vergießen durch das Vergussmaterial freigelegt sind, und wobei die erste Leiterrahmenfläche, die erste Klemmenfläche und die äußeren Vergussmaterialflächen des Vergussmaterials äußere Flächen des Halbleiter-Chip-Package ausbilden.
  12. Verfahren nach Anspruch 11, wobei das Anbringen des Leiterrahmens an dem Halbleiter-Chip umfasst, dass Lot verwendet wird, um den Leiterrahmen an dem Halbleiter-Chip anzubringen.
  13. Verfahren nach Anspruch 11, wobei das Anbringen der Klemme an dem Halbleiter-Chip umfasst, dass Lot verwendet wird, um die Klemme an dem Halbleiter-Chip anzubringen.
  14. Verfahren nach Anspruch 11, das ferner umfasst, dass vor dem Abringen des Leiterrahmens an dem Halbleiter-Chip der Leiterrahmen teilweise geätzt wird, um einen vorstehenden Abschnitt auszubilden, der die erste Leiterrahmenfläche umfasst.
  15. Verfahren nach Anspruch 14, das ferner umfasst, dass die Klemme vor dem Anbringen der Klemme an dem Halbleiter-Chip teilweise geätzt wird, um einen vorstehenden Abschnitt auszubilden, der die erste Klemmenfläche umfasst.
  16. Verfahren nach Anspruch 14, wobei das Vergießen umfasst, dass ein Vergusswerkzeug mit Vergussformen verwendet wird, die mit Flächen der Klemme und des Leiterrahmens in Kontakt stehen.
  17. Verfahren nach Anspruch 14, wobei der Halbleiter-Chip einen vertikalen MOSFET umfasst.
  18. Verfahren nach Anspruch 14, wobei der Leiterrahmen Kupfer umfasst.
  19. Verfahren nach Anspruch 14, wobei das Anbringen des Leiterrahmens an dem Halbleiter-Chip nach dem Anbringen der Klemme an dem Halbleiter-Chip stattfindet.
  20. Verfahren nach Anspruch 14, wobei sich das Halbleiter-Chip-Package in einem Array von Halbleiter-Chip-Packages befindet, wenn das Halbleiter-Chip-Package ausgebildet wird.
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