DE19507573A1 - Leiterstruktur und Halbleitergehäuse mit dieser Leiterstruktur - Google Patents
Leiterstruktur und Halbleitergehäuse mit dieser LeiterstrukturInfo
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Description
Die vorliegende Erfindung bezieht sich allgemein auf
eine Leiterstruktur und ein Halbleitergehäuse mit dieser
Leiterstruktur und besonders auf eine strukturelle Verbes
serung in einer derartigen Leiterstruktur, um eine Chip
platte von der Leiterstruktur zu entfernen, aber unter
Verwendung unterschiedlicher Metalle sowohl innere Leiter
als auch äußere Leiter der Leiterstruktur zu formen, und
dadurch die Betriebszuverlässigkeit eines Halbleiter
gehäuses zu verbessern, und auf ein unter Verwendung einer
derartigen Leiterstruktur hergestelltes Halbleitergehäuse.
In Fig. 1 ist eine typische Leiterstruktur für ein
Halbleitergehäuse gezeigt. In der Zeichnung bezeichnet die
Bezugsziffer 2 eine Chipplatte, die sich in der Mitte der
Leiterstruktur zwischen einem Paar von Seitenschienen 1 und
Ia befindet und von einem Paar von Stegen 3 gehalten wird.
Wie in Fig. 2 gezeigt, hält die Platte 2 in einem Halb
leitergehäuse einen Halbleiterchip 10 darauf. Die Leiter
struktur enthält auch eine Vielzahl innerer Leiter 4, die
radial um die Platte 2 verlaufen, diese inneren Leiter 4
werden mittels einer Vielzahl von Metalldrähten jeweils
elektrisch mit einer Vielzahl von Anschlußflächen des
Halbleiterchips 10 verbunden, die Metalldrähte 13 werden an
die Anschlußflächen des Chips 10 und an die gegenüberlie
genden Enden der inneren Leiter 4 gebondet. Von den inneren
Leitern 4 aus erstreckt sich eine Vielzahl äußerer Leiter
5, die äußeren Leiter 5 werden mittels Dämmstäben 6, welche
die äußeren Leiter 5 kreuzen, miteinander verbunden und
werden auf der Oberfläche einer PCB bzw. gedruckten Leiter
platte (nicht gezeigt) befestigt, wenn das Gehäuse auf der
gedruckten Leiterplatte befestigt wird. Die obige Leiter
struktur arbeitet als Chiphalter zum Halten des Halbleiter
chips 10 darauf, als ein elektrischer Übergang zur Übertra
gung von Signalen, die sich auf den Chip 10 beziehen, und
als thermischer Übergang zum Abstrahlen der vom Halbleiter
chip 10 entwickelten Wärme zur Außenseite des Gehäuses.
Fig. 2 ist eine Querschnittsansicht eines unter Ver
wendung der obigen Leiterstruktur hergestellten Halbleiter
gehäuses. Wie in dieser Zeichnung gezeigt, wird der Halb
leiterchip 10 unter Verwendung eines Epoxidharzes zur Chip-
Befestigung wie beispielsweise eines hitzehärtbaren Binders
15 fest an der oberen Oberfläche der Platte 2 der aus Kup
fer bestehenden Leiterstruktur 11 angebracht. Die Anschluß
felder des Chips 10 werden mittels der Metalldrähte 13
jeweils elektrisch mit den inneren Leitern 4 der Leiter
struktur 11 verbunden. Ein vorherbestimmtes Volumen, das
den Chip 10, die inneren Leiter 4 und die Metalldrähte 13
enthält, wird unter Verwendung einer Epoxid-Formmasse
hermetisch verschlossen, um so einen Gehäusekörper 14 zu
formen. In diesem Fall verlaufen die äußeren Leiter 5 der
Leiterstruktur 11 an gegenüberliegenden Seiten des Körpers
14 zur Außenseite des Gehäusekörpers 14. Das obige Halb
leitergehäuse wird an der Oberfläche der gedruckten Leiter
platte (nicht gezeigt) angebracht, indem die äußeren Leiter
5 an der Oberfläche der gedruckten Leiterplatte befestigt
werden.
Um das obige Halbleitergehäuse herzustellen, wird als
erstes ein Sägeschritt zum Aufteilen eines Halbleiterwafers
(nicht gezeigt) in eine Vielzahl von Halbleiterchips 10
ausgeführt. Der Sägeschritt wird von einem Chip-Befesti
gungsschritt gefolgt, in dem einer der Halbleiterchips 10
unter Verwendung des hitzehärtbaren Binders 15 fest an der
Platte 2 der Leiterstruktur 11 aus Kupfer befestigt wird.
Die Leiterstruktur 11 mit dem Halbleiterchip 10 wird danach
vor einem Draht-Bondingschritt für eine vorherbestimmte
Zeit vulkanisiert. Im Draht-Bondingschritt werden die
Anschlußflächen des Chips 10 auf der Platte 2 mittels der
Vielzahl von Metalldrähten 13 jeweils elektrisch mit den
inneren Leitern 4 der Leiterstruktur 11 verbunden. Der
Draht-Bondingschritt wird von einem Gehäuse-Formschritt
gefolgt. Im Gehäuse-Formschritt wird das vorherbestimmte
Volumen, das den Halbleiterchip 10, die inneren Leiter 4
und die Metalldrähte 13 enthält, unter Verwendung der
Epoxid-Formmasse hermetisch verschlossen, um so den Gehäu
sekörper 14 zu bilden. Nach dem Formen des Gehäusekörpers
14 wird die vom Gehäusekörper 14 umgebene Leiterstruktur
für eine vorherbestimmte Zeit einer Vulkanisierung unter
zogen, um den Gehäusekörper 14 zu vulkanisieren. Danach
wird ein Beschneideschritt zum Abschneiden der Stege 3 der
Leiterstruktur 11 und zum Abschneiden der Dämmstäbe 6 aus
geführt, wobei die Dämmstäbe 6 die inneren und äußeren
Leiter 4 und 5 der Leiterstruktur 11 relativ zu den Seiten
schienen 1 und 1a an ihrem Platz gehalten haben, um so
jeden inneren Leiter 4 und einen zugehörigen äußeren Leiter
5 elektrisch von den anderen inneren und äußeren Leitern 4
und 5 zu trennen. Der Beschneideschritt wird von einem
Formschritt zum Formen der äußeren Leiter 5 in eine vorher
bestimmte Anordnung gefolgt. Der Prozeß zur Herstellung des
obigen Gehäuses von Fig. 2 wird mit einem Plattierungs
schritt beendet. Das mit dem obigen Prozeß hergestellte
Halbleitergehäuse wird danach einem Leistungstest unter
zogen, bevor es auf der Oberfläche einer gedruckten Leiter
platte angebracht wird. Das auf der Oberfläche der gedruck
ten Leiterplatte angebrachte Gehäuse gibt durch die Leiter
struktur 11 elektrische Signale vom und zum Halbleiterchip
10 aus und ein.
Wie oben beschrieben besitzt die typische Leiterstruk
tur 11 des Halbleitergehäuses die Chipplatte 2 zum Halten
des Halbleiterchips 10 darauf, so daß das Gehäuse das
Problem hat, daß es wegen des Unterschieds im thermischen
Ausdehnungskoeffizienten zwischen der Platte 2, dem Chip 10
und der Epoxid-Formmasse des Gehäusekörpers 14 sowohl zu
einem Bruch des Chips als auch zu einer Trennung der Ver
bindungen kommen kann. Da zusätzlich das Verhältnis des
Volumens des Halbleiterchips 10 zu dem durch den Gehäuse
körper 14 definierten Volumen wegen der jüngsten Tendenz,
die Größe der Halbleiterchips mehr und mehr zu vergrößern,
erhöht wurde, wurde das Volumenverhältnis des Gehäusekör
pers 14 verringert. In dieser Hinsicht kann der Beschneide
schritt sowohl einen Bruch des aus der Formmasse bestehen
den Gehäusekörpers 14 als auch einen Bruch des Chips
bewirken.
Die typische Leiterstruktur 11 des Gehäuses besteht
außerdem aus einem einzigen Material oder Kupfer, so daß
das Gehäuse verursacht durch das einzelne Material der
Leiterstruktur zwangsläufig unter einer Verschlechterung
leidet. Ein weiteres Problem des obigen Gehäuses liegt
darin, daß eine Vielzahl von Gehäusen nicht vertikal
gestapelt werden kann, auch wenn die Gehäuse gestapelt
werden müssen, um die Speicherkapazität zu vergrößern. Die
äußeren Leiter 5 der Leiterstruktur 11 des Gehäuses haben
wie in Fig. 2 gezeigt eine nach unten gerichtete Anordnung,
so daß das Gehäuse zwangsläufig Platz verschwendet, wenn
das Gehäuse auf der Oberfläche der gedruckten Leiterplatte
angebracht wird.
Es ist deshalb ein Ziel der vorliegenden Erfindung,
eine Leiterstruktur bereitzustellen, bei der die obigen
Probleme überwunden werden können und die keine Chipplatte
besitzt, sondern mehrschichtige innere und äußere Leiter
umfaßt, bei der jeder dieser inneren Leiter durch Verbinden
unterschiedlicher Metallschichten, das heißt, wenigstens
zweier Metall schichten mit unterschiedlichen thermischen
Ausdehnungskoeffizienten, miteinander durch ein Kaltroll
verfahren geformt wird, und jeder dieser äußeren Leiter
durch einen Fortsetzungsteil wenigstens einer der unter
schiedlichen Metallschichten der inneren Leiter gebildet
wird, so daß die Leiterstruktur die Betriebszuverlässigkeit
eines Halbleitergehäuses erhöht.
Es ist ein weiteres Ziel der vorliegenden Erfindung,
ein unter Verwendung der obigen Leiterstruktur hergestell
tes Halbleitergehäuse bereitzustellen, das leicht in seiner
Speicherkapazität zu vergrößern ist und auf verschiedene
Arten auf der Oberfläche einer gedruckten Leiterplatte
angebracht werden kann, um so die Art der Anbringung des
Gehäuses auf der gedruckten Leiterplatte veränderlich zu
machen.
In einem Gesichtspunkt stellt die vorliegende Erfin
dung eine Leiterstruktur für ein Halbleitergehäuse bereit,
die folgendes umfaßt: eine Vielzahl von mehrschichtigen
inneren Leitern, wobei jeder der mehrschichtigen inneren
Leiter wenigstens zwei miteinander verbundene unterschied
liche Metallschichten beinhaltet; und einen äußeren Leiter,
der durch einen Fortsetzungsteil wenigstens einer der
unterschiedlichen Metallschichten jedes der mehrschichtigen
inneren Leiter geformt wird.
In einem anderen Gesichtspunkt stellt die vorliegende
Erfindung ein Halbleitergehäuse bereit, das folgendes
umfaßt: einen Halbleiterchip, eine Leiterstruktur, die den
Halbleiterchip darauf hält und als ein Signale übertragen
der Übergang für den Chip arbeitet, wobei die Leiterstruk
tur folgendes enthält: eine Vielzahl von mehrschichtigen
inneren Leitern, wobei jeder der mehrschichtigen inneren
Leiter wenigstens zwei miteinander verbundene unterschied
liche Metallschichten beinhaltet; und einen durch einen
Fortsetzungsteil wenigstens einer der unterschiedlichen
Metallschichten jedes der mehrschichtigen inneren Leiter
gebildeten äußeren Leiter; und einen Gehäusekörper, der ein
vorherbestimmtes Volumen, das den Halbleiterchip und die
mehrschichtigen inneren Leiter der Leiterstruktur enthält,
hermetisch verschließt.
Andere Ziele und Gesichtspunkte der vorliegenden
Erfindung werden aus der folgenden Beschreibung von Ausfüh
rungsformen mit Bezug auf die beigefügten Zeichnungen
ersichtlich, worin:
Fig. 1 eine Draufsicht einer typischen Leiterstruktur
für ein Halbleitergehäuse ist;
Fig. 2 eine Querschnittsansicht eines unter Verwendung
der Leiterstruktur von Fig. 1 hergestellten Halbleiter
gehäuses ist;
Fig. 3A eine perspektivische Ansicht einer Leiter
struktur gemäß einer ersten Ausführungsform der Erfindung
ist;
Fig. 3B eine vergrößerte Querschnittsansicht des
eingekreisten Teils A von Fig. 3A ist, die den Aufbau
innerer und äußerer Leiter der Leiterstruktur zeigt;
Fig. 4A eine perspektivische Ansicht einer Leiter
struktur gemäß einer zweiten Ausführungsform der Erfindung
ist;
Fig. 4B eine vergrößerte Querschnittsansicht des
eingekreisten Teils B von Fig. 4A ist, die den Aufbau
innerer und äußerer Leiter der Leiterstruktur zeigt;
Fig. 5 bis 7 Querschnittsansichten von Halbleiter
gehäusen sind, die jeweils unter Verwendung der Leiter
strukturen der ersten Ausführungsform der Erfindung
hergestellt wurden; und
Fig. 8 bis 10 Querschnittsansichten von Halbleiter
gehäusen sind, die jeweils unter Verwendung der Leiter
strukturen der zweiten Ausführungsform der Erfindung
hergestellt wurden.
Fig. 3A ist eine perspektivische Ansicht einer Leiter
struktur gemäß einer ersten Ausführungsform der Erfindung
und Fig. 3B ist eine vergrößerte Querschnittsansicht des
eingekreisten Teils A von Fig. 3A, welche den Aufbau
innerer und äußerer Leiter der Leiterstruktur zeigt.
Wie in den Zeichnungen gezeigt, beinhaltet die Leiter
struktur der ersten Ausführungsform eine Vielzahl mehr
schichtiger oder doppelschichtiger innerer Leiter 21, von
denen jeder eine erste Metallschicht 21a und eine zweite
Metallschicht 21b umfaßt, die miteinander verbunden sind.
Die Leiterstruktur enthält auch eine Vielzahl von äußeren
Leitern 22, die jeweils durch Fortsetzungsteile der zweiten
Metallschichten 21b der inneren Leiter 21 gebildet werden
und miteinander durch Dämmstäbe 24 verbunden sind, welche
die äußeren Leiter 22 kreuzen. Die ersten und zweiten
Metallschichten 21a und 21b jedes inneren Leiters 21 beste
hen aus unterschiedlichen Metallen mit unterschiedlichen
thermischen Ausdehnungskoeffizienten und sind miteinander
verbunden, um so jeden mehrschichtigen inneren Leiter 21
mit wenigstens zwei Metallschichten zu bilden.
Wie am besten aus Fig. 3B ersichtlich ist, bildet der
innere Abschnitt der ersten Metallschicht 21a jedes inneren
Leiters 21 einen Verbindungsteil 27, an dem jeder innere
Leiter 21 elektrisch mit einem zugehörigen Anschlußfeld
eines Halbleitergehäuses (nicht gezeigt) verbunden wird.
Der äußere Abschnitt der ersten Metallschicht 21a jedes
inneren Leiters 21 formt einen Austrittsteil 26, welcher
auf der Außenseite eines Gehäusekörpers (nicht gezeigt)
eines Halbleitergehäuses liegt, wenn die Leiterstruktur mit
dem Halbleiterchip unter Verwendung von Epoxid-Formmasse in
das Gehäuse eingebaut wird. Der Austrittsteil 26 wird
elektrisch mit einen äußeren Anschluß, zum Beispiel einem
äußeren Leiter eines anderen Gehäuses verbunden, wenn eine
Vielzahl von Gehäusen gestapelt wird, um wie in Fig. 7
gezeigt die Speicherkapazität zu vergrößern. Der innere
Endabschnitt der zweiten Metallschicht 21b jedes inneren
Leiters 21 bildet einen Chip-Befestigungsteil 28 zum
Befestigen und Halten des Halbleiterchips darauf. Wie in
Fig. 3B gezeigt, wird zwischen dem Verbindungsteil 27 der
ersten Metallschicht 21a jedes inneren Leiters 21 und dem
Chip-Befestigungsteil 28 der zweiten Metallschicht 21b
jedes inneren Leiters 21 eine Stufe bereitgestellt. In der
ersten Ausführungsform der Erfindung bestehen die ersten
Metallschichten 21a der inneren Leiter 21 aus einem Metall,
zum Beispiel Alloy-42 (42% Ni) mit einem niedrigeren
thermischen Ausdehnungskoeffizienten als Kupfer, während
sowohl die zweiten Metallschichten 21b der inneren Leiter
als auch die äußeren Leiter 22 aus Kupfer bestehen. Es
sollte natürlich verstanden werden, daß die obigen Metalle
für die Leiterstruktur untereinander ausgetauscht werden
können, ohne die Funktionalität der Erfindung zu beein
flussen.
Wie in Fig. 3B gezeigt, wird jeder innere Leiter 21 in
eine vorherbestimmte Biegeform gebogen, in der die Position
des Austrittsteils 26 jedes inneren Leiters 21 höher als
die des Chip-Befestigungsteils 28 des inneren Leiters 21
ist. Die inneren und äußeren Leiter 21 und 22 werden durch
die Dämmstäbe 24, die wie in Fig. 3A gezeigt zwischen einem
Paar von Seitenschienen 23 verlaufen, an ihren Plätzen in
der Leiterstruktur gehalten.
In Fig. 4A und Fig. 4B ist eine Leiterstruktur gemäß
einer zweiten Ausführungsform der Erfindung gezeigt. Fig.
4A ist eine perspektivische Ansicht der Leiterstruktur und
Fig. 4B ist eine vergrößerte Querschnittsansicht des ein
gekreisten Teils B von Fig. 4A, welche den Aufbau innerer
und äußerer Leiter der Leiterstruktur zeigt.
Wie in Fig. 4A gezeigt, ähnelt die Leiterstruktur der
zweiten Ausführungsform der Leiterstruktur der ersten Aus
führungsform darin, daß die ersten Leiter 21 durch Verbin
den von unterschiedlichen Metallen mit unterschiedlichen
thermischen Ausdehnungskoeffizienten miteinander geformt
werden und die äußeren Leiter 22 durch nach außen gerich
tete Fortsetzungsteile der inneren Leiter 21 geformt
werden. Die Leiterstruktur der zweiten Ausführungsform
unterscheidet sich jedoch in der Art der Schichtung der
Leiter oder der Anzahl der Metallschichten von der Leiter
struktur der ersten Ausführungsform, wie im folgenden mit
Bezug auf Fig. 4B beschrieben wird.
Wie in Fig. 4B gezeigt, besitzt die Leiterstruktur der
zweiten Erfindung dreischichtige innere Leiter 21. In jedem
dreischichtigen inneren Leiter 21 bildet eine erste Metall
schicht 21a die obere Schicht jedes inneren Leiters 21. Auf
dieselbe Weise wie für die erste Ausführungsform beschrie
ben bildet der innere Abschnitt der ersten Metallschicht
21a einen Verbindungsteil 27, an dem jeder innere Leiter 21
elektrisch mit einer zugehörigen Anschlußfläche eines Halb
leitergehäuses (nicht gezeigt) verbunden wird. Der äußere
Abschnitt der ersten Metallschicht 21a bildet einen Aus
trittsteil 26, der auf der Außenseite eines Gehäusekörpers
(nicht gezeigt) eines Halbleitergehäuses liegt, wenn die
Leiterstruktur mit dem Halbleiterchip unter Verwendung von
Epoxid-Formmasse in das Gehäuse eingebaut wird. Der Aus
trittsteil 26 wird elektrisch mit einem äußeren Anschluß,
zum Beispiel einem äußeren Leiter eines anderen Gehäuses
verbunden, wenn eine Vielzahl von Gehäusen vertikal gesta
pelt wird, um wie in Fig. 10 gezeigt die Speicherkapazität
zu vergrößern. In jedem dreischichtigen inneren Leiter 21
bildet eine zweite Metallschicht 21b die mittlere Schicht
jedes inneren Leiters 21. Der innere Endabschnitt der
zweiten Metallschicht 21b jedes inneren Leiters 21 bildet
einen Chip-Befestigungsteil 28 zum Befestigen und Halten
des Halbleiterchips darauf. Die untere Schicht jedes drei
schichtigen inneren Leiters 21 ist eine dritte Metall
schicht 21c. Das bedeutet, die dritte Metallschicht 21c ist
mit der unteren Oberfläche der zweiten Metallschicht 21b
verbunden.
In der zweiten Ausführungsform sind die ersten
Metallschichten 21a der inneren Leiter 21 ausschließlich
innerhalb der Dämmstäbe 24 angeordnet, währen die zweiten
und dritten Metallschichten 21b und 21c der inneren Leiter
21 über die Dämmstäbe 24 hinausragen. Zusätzlich werden die
ersten und zweiten Metallschichten 22b und 22c jedes
doppelschichtigen äußeren Leiters 22 durch Fortsetzungs
teile der zweiten und dritten Metallschichten 21b und 21c
eines zugehörigen dreischichtigen inneren Leiters 21
gebildet. Zu beachten ist, daß sowohl die Größe und die
Länge der Verbindungsteile 27 der ersten Metallschichten
21a der inneren Leiter 21 als auch die Größe und die Länge
der Chip-Befestigungsteile 28 der zweiten Metallschichten
21b der inneren Leiter 21 entsprechend der Größe und dem
Aufbau des Halbleiterchips verändert werden können, der mit
der Leiterstruktur verwendet wird.
In der zweiten Ausführungsform der Erfindung bestehen
sowohl die ersten Metallschichten 21a und die dritten
Metallschichten 21c der inneren Leiter 21 als auch die
zweiten Metallschichten 22c der äußeren Leiter 22 aus einem
Metall, zum Beispiel Alloy-42 (42% Ni) mit einem niedrige
ren thermischen Ausdehnungskoeffizienten als Kupfer, wäh
rend die zweiten Metallschichten 21b der inneren Leiter 21
und die ersten Metallschichten 22b der äußeren Leiter 22
aus Kupfer bestehen. Es sollte natürlich verstanden werden,
daß die Metalle für die Leiterstruktur nicht auf die oben
erwähnten Metalle beschränkt sind, sondern daß die obigen
Metalle zum Beispiel untereinander ausgetauscht werden
können, ohne die Funktionalität der Erfindung zu beein
flussen.
Jede der Leiterstrukturen gemäß der ersten und zweiten
Ausführungsformen der Erfindung besitzt keine Chipplatte
zum Befestigen des Halbleiterchips darauf, so daß jede
Leiterstruktur einen einfachen Aufbau hat. Beim Formen der
mehrschichtigen inneren Leiter wird jeder innere Leiter
nicht aus einem einzelnen Material geformt, sondern durch
Verbinden unterschiedlicher Metalle mit unterschiedlichen
thermischen Ausdehnungskoeffizienten, zum Beispiel Kupfer
mit guter elektrischer Leitfähigkeit und Alloy-42 (42% Ni)
mit einem thermischen Ausdehnungskoeffizienten ähnlich dem
der Epoxid-Formmasse für den Gehäusekörper, mit einem
herkömmlichen Kaltrollverfahren geformt. Nach dem Verbinden
der beiden Metalle miteinander wird die aus Alloy-42
bestehende Metallschicht unter Verwendung einer auf die
Alloy-42-Schicht aufgebrachten Fotolackmaske teilweise
geätzt. Nach dem teilweisen Ätzen der Alloy-42-Schicht ist
die Leiterstruktur fertig. Deshalb stellt die vorliegende
Erfindung eine Leiterstruktur ohne Unterschied im thermi
schen Ausdehnungskoeffizienten zwischen der Leiterstruktur
und der Formmasse des Gehäusekörpers aber mit guter elek
trischer Leitfähigkeit bereit. Da zwischen der Leiterstruk
tur und der Formmasse kein Unterschied im thermischen Aus
dehnungskoeffizienten besteht, tritt beim Gehäuse der
Erfindung weder ein Bruch des Chips noch eine Trennung an
der Grenzfläche auf.
In Fig. 5 bis 7 sind jeweils unter Verwendung der
Leiterstrukturen der ersten Ausführungsform der Erfindung
hergestellte Halbleitergehäuse gezeigt.
Um das Gehäuse von Fig. 5 herzustellen, wird ein
Halbleiterchip 20 unter Verwendung einer Chip-Befestigungs
einrichtung 60 wie Chip-Befestigungspaste oder isolierendem
doppelseitigem Band an den oberen Oberflächen der Chip-
Befestigungsteile 28 der zweiten Metallschichten 21b der
doppelschichtigen inneren Leiter 21 befestigt. Danach
werden die Anschlußflächen des Halbleiterchips 20 unter
Verwendung einer Vielzahl von Metalldrähten 50 elektrisch
mit den Verbindungsteilen 27 der ersten Metallschichten 21a
der inneren Leiter 21 verbunden. Ein den Halbleiterchip 20,
die ersten und zweiten Metallschichten 21a und 21b der
inneren Leiter 21 und die Metalldrähte 50 enthaltendes
vorherbestimmtes Volumen wird unter Verwendung der Epoxid-
Formmasse eingeschlossen, um so einen Gehäusekörper zu
formen. Zu diesem Zeitpunkt liegen sowohl die Austritts
teile 26 der inneren Leiter 21 als auch die äußeren Leiter
22 der Leiterstruktur 30 an den gegenüberliegenden Obersei
ten des Gehäusekörpers 40. Nach dem Formen des Gehäusekör
pers 40 werden die auf der Außenseite des Gehäusekörpers 40
liegenden äußeren Leiter 22 in eine vorherbestimmte Biege
form gebracht, die zum Befestigen des Gehäuses auf der
gedruckten Leiterplatte (nicht gezeigt) geeignet ist.
Die auf den äußeren Abschnitten der ersten Metall
schichten 21a der inneren Leiter 21 geformten Austritts
teile 26 liegen auf der Außenseite des Gehäusekörpers 40
des Halbleitergehäuses. Die Austrittsteile 26 werden als
elektrische Verbindungsanschlüsse verwendet, wenn eine
Vielzahl von Gehäusen vertikal gestapelt werden, um wie in
Fig. 7 gezeigt die Speicherkapazität zu vergrößern. Das
bedeutet, die Austrittsteile 26 der Leiterstruktur 30
werden elektrisch mit ihren zugehörigen äußeren Anschlüs
sen, zum Beispiel den äußeren Leitern 22 eines weiteren
Gehäuses verbunden, wenn die Gehäuse zur Vergrößerung der
Speicherkapazität vertikal gestapelt werden.
Im Halbleitergehäuse von Fig. 6 werden eine Vielzahl
von oder zwei Halbleiterchips 20 und 20a unter Verwendung
von Chip-Befestigungsbändern 60a und Vorsprüngen 70 jeweils
an den oberen Oberflächen und den unteren Oberflächen der
Chip-Befestigungsteile 28 (siehe Fig. 3B) der inneren
Leiter 21 befestigt.
Um das Gehäuse von Fig. 6 herzustellen, werden die
Chip-Befestigungsteile 28 der zweiten Metallschichten 21b
der inneren Leiter 21 der Leiterstruktur 30 abgelängt und
an deren oberen und unteren Oberflächen jeweils mit doppel
seitigen Bändern 60a versehen. Zusätzlich wird die Vielzahl
von Vorsprüngen 70 zum elektrischen Verbinden der Halb
leiterchips 20 und 20a mit den inneren Leitern 21 jeweils
auf den oberen und unteren Oberflächen der Chip-Befesti
gungsteile 28 der zweiten Metallschichten 21b geformt, so
daß die Vorsprünge 70 in einem Abstand von ihren zugehö
rigen doppelseitigen Bändern 60a liegen. Nach dem Formen
der Vorsprünge 70 werden die beiden Halbleiterchips 20 und
20a jeweils an den oberen und unteren Oberflächen der Chip-
Befestigungsteile 28 der inneren Leiter 21 befestigt. Kurz
gesagt wird das Halbleitergehäuse von Fig. 6 mit zwei Halb
leiterchips 20 und 20a ausgestattet, die unter Verwendung
sowohl der doppelseitigen Bänder 60a als auch der Vor
sprünge 70 an den oberen und unteren Oberflächen der Chip-
Befestigungsteile 28 der inneren Leiter 21 befestigt wer
den, um die Speicherkapazität des Gehäuses zu vergrößern.
Abgesehen von den obigen Schritten bleiben die anderen
Schritte des Prozesses zur Herstellung des Gehäuses von
Fig. 6 dieselben wie die für das Gehäuse von Fig. 5
beschriebenen und eine weitere Erläuterung der anderen
Schritte wird deshalb nicht als nötig erachtet.
Fig. 7 zeigt eine Vielzahl oder zwei unter Verwendung
der Leiterstrukturen der ersten Ausführungsform herge
stellte Halbleitergehäuse, die zur Vergrößerung der Spei
cherkapazität vertikal gestapelt sind. Wie beim Gehäuse von
Fig. 5 schematisch beschrieben, werden die äußeren Leiter
22 der Gehäuse von Fig. 7 in die vorherbestimmte Form
gebracht. Beim vertikalen Stapeln der Gehäuse werden die
Gehäuse nicht mit zusätzlichen Anschlüssen zum elektrischen
Verbinden der Gehäuse miteinander versehen, sondern verwen
den die Austrittsteile 26 zum elektrischen Verbinden der
Gehäuse miteinander. Das bedeutet, die äußeren Leiter 22
des oberen Gehäuses werden elektrisch mit den zugehörigen
Austrittsteilen 26 des unteren Gehäuses verbunden.
Fig. 8 bis 10 sind Querschnittsansichten von jeweils
unter Verwendung der Leiterstrukturen der zweiten Ausfüh
rungsform hergestellten Halbleitergehäusen.
Um das Gehäuse von Fig. 8 herzustellen, wird ein
Halbleiterchip 20 unter Verwendung einer Chip-Befestigungs
einrichtung 60 wie beispielsweise Chip-Befestigungspaste
oder isolierendem doppelseitigem Band an den oberen Ober
flächen der Chip-Befestigungsteile 28 der zweiten Metall
schichten 21b der dreischichtigen inneren Leiter 21 befe
stigt. Danach werden die Anschlußflächen des Halbleiter
chips 20 mittels einer Vielzahl von Metalldrähten 50 elek
trisch mit den Verbindungsteilen 27 der ersten Metall
schichten 21a der inneren Leiter 21 verbunden. Ein vorher
bestimmtes Volumen, das den Halbleiterchip 20, die ersten
bis dritten Metallschichten 21a bis 21c der inneren Leiter
21 und die Metalldrähte 50 beinhaltet, wird unter Verwen
dung der Epoxid-Formmasse eingeschlossen, um so einen
Gehäusekörper 40 zu formen. Zu diesem Zeitpunkt liegen die
Austrittsteile 26 der ersten Metallschichten 21a der inne
ren Leiter 21 und die ersten und zweiten äußeren Leiter 22b
und 22c der äußeren Leiter 22 auf den gegenüberliegenden
Oberseiten des Gehäusekörpers 40. Nach dem Formen des
Gehäusekörpers 40 werden die äußeren Leiter 22 mit den
ersten und zweiten Metallschichten 22b und 22c in eine
vorherbestimmte Biegeform gebracht, die zum Anbringen des
Gehäuses auf der Oberfläche der gedruckten Leiterplatte
(nicht gezeigt) geeignet ist.
Die an den äußeren Abschnitten der ersten Metall
schichten 21a geformten Austrittsteile 26 liegen auf der
Außenseite des Gehäusekörpers 40 des Halbleitergehäuses.
Die Austrittsteile 26 werden als elektrische Verbindungs
anschlüsse verwendet, wenn eine Vielzahl von Gehäusen
vertikal gestapelt wird, um wie in Fig. 10 gezeigt die
Speicherkapazität zu vergrößern. Das bedeutet, die Aus
trittsteile 26 der Leiterstruktur 30 werden elektrisch mit
den zugehörigen äußeren Anschlüssen, zum Beispiel den
ersten Metallschichten 22b der äußeren Leiter 22 eines
anderen Gehäuses verbunden, wenn die Gehäuse zur Vergröße
rung der Speicherkapazität vertikal gestapelt werden.
Beim Halbleitergehäuse von Fig. 9 werden eine Vielzahl
oder zwei Halbleiterchips 20 und 20a unter Verwendung von
Chip-Befestigungsbändern 60a und Vorsprüngen 70 jeweils an
den oberen Oberflächen und den unteren Oberflächen der
Chip-Befestigungsteile 28 (siehe Fig. 4B) der zweiten
Metallschichten 21b der inneren Leiter 21 befestigt.
Um das Gehäuse von Fig. 9 herzustellen, werden die
Chip-Befestigungsteile 28 der zweiten Metallschichten 21b
der inneren Leiter 21 der Leiterstruktur 30 abgelängt und
auf deren oberen und unteren Oberflächen jeweils mit
doppelseitigen Bändern 60a versehen. Zusätzlich wird
jeweils auf den oberen und unteren Oberflächen der Chip-
Befestigungsteile 28 die Vielzahl von Vorsprüngen 70 zum
elektrischen Verbinden der Halbleiterchips 20 und 20a mit
den inneren Leitern 21 so geformt, daß die Vorsprünge 70
von den zugehörigen doppelseitigen Bändern 60a um einen
Abstand entfernt sind. Nach dem Formen der Vorsprünge 70
werden die beiden Halbleiterchips 20 und 20a jeweils an den
oberen und unteren Oberflächen der Chip-Befestigungsteile
28 der inneren Leiter 21 angebracht. Kurz gesagt wird das
Halbleitergehäuse von Fig. 9 mit zwei Halbleiterchips 20
und 20a ausgestattet, die unter Verwendung sowohl der
doppelseitigen Bänder 60a als auch der Vorsprünge 70 an den
oberen und unteren Oberflächen der Chip-Befestigungsteile
28 der inneren Leiter 21 befestigt werden, um die Speicher
kapazität des Gehäuses zu vergrößern.
Abgesehen von den obigen Schritten bleiben die anderen
Schritte des Prozesses zur Herstellung des Gehäuses von
Fig. 9 dieselben wie die für das Gehäuse von Fig. 8
beschriebenen und eine weitere Erläuterung der anderen
Schritte wird somit nicht als nötig erachtet.
Fig. 10 zeigt eine Vielzahl oder zwei unter Verwendung
der Leiterstrukturen der zweiten Ausführungsform herge
stellte Halbleitergehäuse, die vertikal gestapelt sind, um
die Speicherkapazität zu vergrößern. Wie beim Gehäuse von
Fig. 8 schematisch beschrieben, werden die äußeren Leiter
22 der Gehäuse von Fig. 10 in die vorherbestimmte Form
gebogen. Beim vertikalen Stapeln der Gehäuse werden die
Gehäuse nicht mit zusätzlichen Anschlüssen zum elektrischen
Verbinden der Gehäuse miteinander versehen, sondern verwen
den die Austrittsteile 26 zum elektrischen Verbinden der
Gehäuse miteinander. Das bedeutet, die äußeren Leiter 22
des oberen Gehäuses werden elektrisch mit den zugehörigen
Austrittsteilen 26 des unteren Gehäuses verbunden.
Wie oben beschrieben, besitzt eine Leiterstruktur der
vorliegenden Erfindung keine Chipplatte, um so das Volumen
verhältnis der Formmasse zu dem durch den Gehäusekörper
definierten gesamten Volumen zu erhöhen und einen mögliche
Bruch des Gehäusekörpers und einen Bruch des Chips zu
verhindern. Außerdem besitzen die inneren und äußeren
Leiter der Leiterstruktur einen mehrschichtigen Aufbau, der
durch Verbinden von aus unterschiedlichen Metallen mit
unterschiedlichen thermischen Ausdehnungskoeffizienten
bestehenden Leitern miteinander geformt wird, um so die
elektrische Leitfähigkeit der Leiterstruktur zu erhöhen und
die Betriebszuverlässigkeit eines Halbleitergehäuses zu
verbessern.
Bei dem unter Verwendung der Leiterstruktur der
Erfindung hergestellten Halbleitergehäuse wird auf einem
Fortsetzungsteil einer ersten Metallschicht jedes der
mehrschichtigen inneren Leiter der Leiterstruktur ein als
äußerer Leiter arbeitender Austrittsteil geformt. Die
Austrittsteile der ersten Metallschichten der inneren
Leiter werden als elektrische Anschlüsse verwendet, wenn
eine Vielzahl von Gehäusen vertikal gestapelt wird, so daß
die Gehäuse der Erfindung leicht vertikal zu stapeln sind,
um die Speicherkapazität zu vergrößern. Außerdem wird das
Gehäuse der Erfindung auf verschiedene Arten auf der
Oberfläche einer gedruckten Leiterplatte angebracht, um so
die Art der Anbringung auf der gedruckten Leiterplatte
veränderlich zu machen.
Obwohl die bevorzugten Ausführungsformen der vor
liegenden Erfindung zu beispielhaften Zwecken beschrieben
wurden, werden Fachleute für den Stand der Technik erken
nen, daß verschiedene Modifikationen, Zusätze und Ersetzun
gen möglich sind, ohne vom Bereich und vom Geist der Erfin
dung abzuweichen, wie sie in den beigefügten Patentansprü
chen beschrieben ist.
Claims (14)
1. Eine Leiterstruktur für ein Halbleitergehäuse, die
folgendes umfaßt:
eine Vielzahl von mehrschichtigen inneren Leitern (21), wobei jeder dieser mehrschichtigen inneren Leiter (21) wenigstens zwei unterschiedliche miteinander verbundene Metallschichten (21a) und (21b) enthält; und
einen äußeren Leiter (22), der durch einen Fortsetzungs teil wenigstens einer der unterschiedlichen Metallschichten jedes der mehrschichtigen inneren Leiter (21) gebildet wird.
eine Vielzahl von mehrschichtigen inneren Leitern (21), wobei jeder dieser mehrschichtigen inneren Leiter (21) wenigstens zwei unterschiedliche miteinander verbundene Metallschichten (21a) und (21b) enthält; und
einen äußeren Leiter (22), der durch einen Fortsetzungs teil wenigstens einer der unterschiedlichen Metallschichten jedes der mehrschichtigen inneren Leiter (21) gebildet wird.
2. Die Leiterstruktur gemäß Anspruch 1, in welcher
jeder der mehrschichtigen inneren Leiter (21) folgendes
umfaßt:
eine erste Metallschicht (21a), die in ihrem inneren Abschnitt mit einem Chip-Verbindungsteil (27) zum elektri schen Verbinden jedes inneren Leiters (21) mit einem Halb leiterchip ausgestattet ist und in ihrem äußeren Abschnitt mit einem Austrittsteil (26) ausgestattet ist, der als ein elektrischer Verbindungsanschluß verwendet wird, wenn eine Vielzahl von Gehäusen vertikal gestapelt wird; und
eine zweite Metallschicht (21b), die mit der unteren Oberfläche der ersten Metallschicht (21a) so verbunden ist, daß zwischen einem inneren Ende der ersten Metallschicht (21a) und einem inneren Ende der zweiten Metallschicht (21b) eine Stufe geformt wird, wobei die zweite Metallschicht (21b) an ihrem inneren Endabschnitt mit einem Chip-Befestigungs teil (28) zum Anbringen des Halbleiterchips darauf ausge stattet ist.
eine erste Metallschicht (21a), die in ihrem inneren Abschnitt mit einem Chip-Verbindungsteil (27) zum elektri schen Verbinden jedes inneren Leiters (21) mit einem Halb leiterchip ausgestattet ist und in ihrem äußeren Abschnitt mit einem Austrittsteil (26) ausgestattet ist, der als ein elektrischer Verbindungsanschluß verwendet wird, wenn eine Vielzahl von Gehäusen vertikal gestapelt wird; und
eine zweite Metallschicht (21b), die mit der unteren Oberfläche der ersten Metallschicht (21a) so verbunden ist, daß zwischen einem inneren Ende der ersten Metallschicht (21a) und einem inneren Ende der zweiten Metallschicht (21b) eine Stufe geformt wird, wobei die zweite Metallschicht (21b) an ihrem inneren Endabschnitt mit einem Chip-Befestigungs teil (28) zum Anbringen des Halbleiterchips darauf ausge stattet ist.
3. Die Leiterstruktur gemäß Anspruch 2, in welcher die
erste Metallschicht (21a) aus Alloy-42 (42% Ni) besteht,
während die zweite Metallschicht (21b) aus Kupfer besteht.
4. Die Leiterstruktur gemäß Anspruch 2, in welcher die
erste Metallschicht (21a) aus Kupfer besteht, während die
zweite Metallschicht (21b) aus Alloy-42 (42% Ni) besteht.
5. Die Leiterstruktur gemäß Anspruch 1, in welcher
jeder der mehrschichtigen inneren Leiter (21) folgendes
umfaßt:
eine erste Metallschicht (21a), die in ihrem inneren Abschnitt mit einem Chip-Verbindungsteil (27) zum elektri schen Verbinden jedes der inneren Leiter (21) mit einem Halbleiterchip ausgestattet ist und in ihrem äußeren Abschnitt mit einem Austrittsteil (26) ausgestattet ist, der als ein elektrischer Verbindungsanschluß verwendet wird, wenn eine Vielzahl von Gehäusen vertikal gestapelt wird;
eine zweite Metallschicht (21b), die mit der unteren Oberfläche der ersten Metallschicht (21a) so verbunden ist, daß zwischen einem inneren Ende der ersten Metallschicht (21a) und einem inneren Ende der zweiten Metallschicht (21b) eine Stufe geformt wird, wobei die zweite Metallschicht (21b) an ihrem inneren Endabschnitt mit einem Chip-Befestigungs teil 28 zum Anbringen des Halbleiterchips darauf ausge stattet ist; und
eine mit der unteren Oberfläche der zweiten Metall schicht (21b) verbundene dritte Metallschicht (21c).
eine erste Metallschicht (21a), die in ihrem inneren Abschnitt mit einem Chip-Verbindungsteil (27) zum elektri schen Verbinden jedes der inneren Leiter (21) mit einem Halbleiterchip ausgestattet ist und in ihrem äußeren Abschnitt mit einem Austrittsteil (26) ausgestattet ist, der als ein elektrischer Verbindungsanschluß verwendet wird, wenn eine Vielzahl von Gehäusen vertikal gestapelt wird;
eine zweite Metallschicht (21b), die mit der unteren Oberfläche der ersten Metallschicht (21a) so verbunden ist, daß zwischen einem inneren Ende der ersten Metallschicht (21a) und einem inneren Ende der zweiten Metallschicht (21b) eine Stufe geformt wird, wobei die zweite Metallschicht (21b) an ihrem inneren Endabschnitt mit einem Chip-Befestigungs teil 28 zum Anbringen des Halbleiterchips darauf ausge stattet ist; und
eine mit der unteren Oberfläche der zweiten Metall schicht (21b) verbundene dritte Metallschicht (21c).
6. Die Leiterstruktur gemäß Anspruch 5, in welcher die
erste und dritte Metallschicht (21a) und (21c) aus Alloy-42
(42% Ni) bestehen, während die zweite Metallschicht (21b) aus
Kupfer besteht.
7. Die Leiterstruktur gemäß Anspruch 5, in welcher die
erste und dritte Metallschicht (21a) und (21c) aus Kupfer
bestehen, während die zweite Metallschicht (21b) aus Alloy-42
(42% Ni) besteht.
8. Ein Halbleitergehäuse, das folgendes umfaßt:
einen Halbleiterchip (20);
eine Leiterstruktur (30), die den Halbleiterchip (20) darauf hält und als Signale übertragender Übergang für den Chip arbeitet, wobei die Leiterstruktur (30):
eine Vielzahl von mehrschichtigen inneren Leitern (21) besitzt, wobei jeder der inneren Leiter (21) wenigstens zwei unterschiedliche miteinander verbundene Metallschichten (21a) und (21b) enthält; und
einen durch einen Austrittsteil (26) wenigstens einer der unterschiedlichen Metallschichten (21aund (21b) jedes der mehrschichtigen inneren Leiter (21) geformten äußeren Leiter (22) besitzt; und
einen Gehäusekörper (40) besitzt, der ein vorherbestimm tes, den Halbleiterchip (20) und die mehrschichtigen inneren Leiter (21) der Leiterstruktur (30) einschließendes Volumen hermetisch verschließt.
einen Halbleiterchip (20);
eine Leiterstruktur (30), die den Halbleiterchip (20) darauf hält und als Signale übertragender Übergang für den Chip arbeitet, wobei die Leiterstruktur (30):
eine Vielzahl von mehrschichtigen inneren Leitern (21) besitzt, wobei jeder der inneren Leiter (21) wenigstens zwei unterschiedliche miteinander verbundene Metallschichten (21a) und (21b) enthält; und
einen durch einen Austrittsteil (26) wenigstens einer der unterschiedlichen Metallschichten (21aund (21b) jedes der mehrschichtigen inneren Leiter (21) geformten äußeren Leiter (22) besitzt; und
einen Gehäusekörper (40) besitzt, der ein vorherbestimm tes, den Halbleiterchip (20) und die mehrschichtigen inneren Leiter (21) der Leiterstruktur (30) einschließendes Volumen hermetisch verschließt.
9. Das Halbleitergehäuse gemäß Anspruch 8, in welchem
jeder der mehrschichtigen inneren Leiter (21) folgendes
umfaßt:
eine erste Metallschicht (21a), die in ihrem inneren Abschnitt mit einem Chip-Verbindungsteil (27) zum elek trischen Verbinden jedes inneren Leiters (21) mit dem Halbleiterchip (20) ausgestattet ist und in ihrem äußeren Abschnitt mit einem Austrittsteil (26) ausgestattet ist, der als elektrischer Verbindungsanschluß verwendet wird, wenn eine Vielzahl von Gehäusen vertikal gestapelt wird; und
eine zweite Metallschicht (21b), die mit der unteren Oberfläche der ersten Metallschicht (21a) so verbunden ist, daß zwischen einem inneren Ende der ersten Metallschicht (21a) und einem inneren Ende der zweiten Metallschicht (21b) eine Stufe geformt wird, wobei die zweite Metallschicht (21b) an ihrem inneren Endabschnitt mit einem Chip-Befestigungs teil (28) zum Anbringen des Halbleiterchips (20) darauf ausge stattet ist.
eine erste Metallschicht (21a), die in ihrem inneren Abschnitt mit einem Chip-Verbindungsteil (27) zum elek trischen Verbinden jedes inneren Leiters (21) mit dem Halbleiterchip (20) ausgestattet ist und in ihrem äußeren Abschnitt mit einem Austrittsteil (26) ausgestattet ist, der als elektrischer Verbindungsanschluß verwendet wird, wenn eine Vielzahl von Gehäusen vertikal gestapelt wird; und
eine zweite Metallschicht (21b), die mit der unteren Oberfläche der ersten Metallschicht (21a) so verbunden ist, daß zwischen einem inneren Ende der ersten Metallschicht (21a) und einem inneren Ende der zweiten Metallschicht (21b) eine Stufe geformt wird, wobei die zweite Metallschicht (21b) an ihrem inneren Endabschnitt mit einem Chip-Befestigungs teil (28) zum Anbringen des Halbleiterchips (20) darauf ausge stattet ist.
10. Die Leiterstruktur gemäß Anspruch 9, in welcher
die erste Metallschicht (21a) aus Alloy-42 (42% Ni) besteht,
während die zweite Metallschicht (21b) aus Kupfer besteht.
11. Die Leiterstruktur gemäß Anspruch 9, in welcher
die erste Metallschicht (21a) aus Kupfer besteht, während die
zweite Metallschicht (21b) aus Alloy-42 (42% Ni) besteht.
12. Die Leiterstruktur gemäß Anspruch 8, in welcher
jeder der mehrschichtigen inneren Leiter (21) folgendes
umfaßt:
eine erste Metallschicht (21a), die in ihrem inneren Abschnitt mit einem Chip-Verbindungsteil (27) zum elek trischen Verbinden jedes inneren Leiters (21) mit dem Halbleiterchip (20) ausgestattet ist und in ihrem äußeren Abschnitt mit einem Austrittsteil (26) ausgestattet ist, der als elektrischer Verbindungsanschluß verwendet wird, wenn eine Vielzahl von Gehäusen vertikal gestapelt wird;
eine zweite Metallschicht (21b), die mit der unteren Oberfläche der ersten Metallschicht (21a) so verbunden ist, daß zwischen einem inneren Ende der ersten Metallschicht (21a) und einem inneren Ende der zweiten Metallschicht (21b) eine Stufe geformt wird, wobei die zweite Metallschicht (21b) an ihrem inneren Endabschnitt mit einem Chip-Befestigungs teil (28) zum Anbringen des Halbleiterchips (20) darauf ausge stattet ist; und
eine mit der unteren Oberfläche der zweiten Metall schicht (21b) verbundene dritte Metallschicht (21c).
eine erste Metallschicht (21a), die in ihrem inneren Abschnitt mit einem Chip-Verbindungsteil (27) zum elek trischen Verbinden jedes inneren Leiters (21) mit dem Halbleiterchip (20) ausgestattet ist und in ihrem äußeren Abschnitt mit einem Austrittsteil (26) ausgestattet ist, der als elektrischer Verbindungsanschluß verwendet wird, wenn eine Vielzahl von Gehäusen vertikal gestapelt wird;
eine zweite Metallschicht (21b), die mit der unteren Oberfläche der ersten Metallschicht (21a) so verbunden ist, daß zwischen einem inneren Ende der ersten Metallschicht (21a) und einem inneren Ende der zweiten Metallschicht (21b) eine Stufe geformt wird, wobei die zweite Metallschicht (21b) an ihrem inneren Endabschnitt mit einem Chip-Befestigungs teil (28) zum Anbringen des Halbleiterchips (20) darauf ausge stattet ist; und
eine mit der unteren Oberfläche der zweiten Metall schicht (21b) verbundene dritte Metallschicht (21c).
13. Die Leiterstruktur gemäß Anspruch 12, in welcher
die erste und dritte Metallschicht (21a) und (21c) aus Alloy-42
(42% Ni) bestehen, während die zweite Metallschicht (21b) aus
Kupfer besteht.
14. Die Leiterstruktur gemäß Anspruch 12, in welcher
die erste und dritte Metallschicht (21a) und (21c) aus Kupfer
bestehen, während die zweite Metallschicht (21b) aus Alloy-42
(42% Ni) besteht.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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KR1019940006579A KR970010678B1 (ko) | 1994-03-30 | 1994-03-30 | 리드 프레임 및 이를 이용한 반도체 패키지 |
Publications (2)
Publication Number | Publication Date |
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DE19507573A1 true DE19507573A1 (de) | 1995-10-05 |
DE19507573C2 DE19507573C2 (de) | 2002-11-21 |
Family
ID=19380012
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE1995107573 Expired - Fee Related DE19507573C2 (de) | 1994-03-30 | 1995-03-03 | Leiterstruktur für ein Halbleitergehäuse und Halbleitergehäuse mit einer solchen Leiterstruktur |
Country Status (4)
Country | Link |
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US (1) | US5554886A (de) |
JP (1) | JP3526944B2 (de) |
KR (1) | KR970010678B1 (de) |
DE (1) | DE19507573C2 (de) |
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-
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- 1995-02-07 JP JP01893195A patent/JP3526944B2/ja not_active Expired - Fee Related
- 1995-02-07 US US08/384,988 patent/US5554886A/en not_active Expired - Lifetime
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |
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