DE19511259C2 - Video-RAM - Google Patents

Video-RAM

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DE19511259C2 DE19511259A DE19511259A DE19511259C2 DE 19511259 C2 DE19511259 C2 DE 19511259C2 DE 19511259 A DE19511259 A DE 19511259A DE 19511259 A DE19511259 A DE 19511259A DE 19511259 C2 DE19511259 C2 DE 19511259C2
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Description

Die vorliegende Erfindung bezieht sich auf ein Video-RAM der im Oberbegriff des Pa­ tentanspruchs genannten Art.
Mit der Zunahme der Zahl von tragbaren Computern, wie etwa von Notebooks, finden Video-RAMs heutzutage weite Verbreitung in Computern. Das Video-RAM ist ein Spei­ cher mit zwei Anschlüssen, die asynchron verwendet werden können, indem die Funkti­ on eines Datenregisters, das in der Lage ist, Daten mit einer hohen Geschwindigkeit zu übertragen, zur Funktion eines normalen dynamischen RAMs hinzugefügt wird. Ein sol­ ches Video-RAM und seine Arbeitsweise sind aus der US-PS 4,498,155 bekannt. Die­ ses Video-RAM kann einen dynamischen RAM-Anschluss mit einer CPU und einen sehr schnellen SAM-(Speicher mit seriellem Zugriff)-Anschluss mit einem externen Sys­ tem, wie etwa einer Kathodenstrahlröhre oder einer Videokamera, verbinden, so dass es eine hervorragende Systemverwendbarkeit und einen großen Anwendungsbereich hat. Um seine Funktionen zu diversifizieren und mehr Information zu speichern, wird ein hoch integriertes Video-RAM entwickelt.
In Hochleistungs-Graphiksystemen muss jede Vorrichtung in Antwort auf eine hohe Fre­ quenz arbeiten können, um die Graphikschnittstelle zwischen dem Computer und sei­ nem Benutzer wirkungsvoll ausführen zu können. Somit sollten auch die internen Schalt­ kreise in dem Video-RAM im Ansprechen auf den von dem System angelegten, sehr schnellen Takt arbeiten. Dies hängt davon ab, ob die durch eine Daten-I/O- (Eingabe/Ausgabe) Leitung innerhalb des Video-RAMs übertragenen Daten auf den Systemtakt reagieren können.
Fig. 3 zeigt den Teil in einem herkömmlichen Video-RAM, der mit der Daten-I/O-Leitung verbunden ist. Fig. 4 ist ein Zeitablaufdiagramm für den Betrieb der Anordnung der Fig. 3. In Fig. 3 ist ein serielles Spaltengatter 4 zum Übertragen von Daten zwischen einem Datenregister 2 und einer seriellen Daten-I/O-Leitung SIO angeordnet. Das serielle Spaltengatter 4 besitzt vier serielle Spaltengatter, die gemeinsam über eine serielle Spaltenauswahlleitung SCSLi gesteuert werden, und vier serielle Spaltengatter, die ge­ meinsam über eine serielle Spaltenauswahlleitung SCSLj ausgewählt werden. Die se­ rielle Daten-I/O-Leitung SIO besteht aus vier Leitungen, um in Abhängigkeit auf eine ein­ zige Freigabe eines seriellen Spaltenauswahlsignals von vier seriellen Spaltengattern übertragene Daten aufzunehmen. Die Daten in der seriellen Daten-I/O-Leitung SIO wer­ den durch einen Multiplexer 6 gemultiplext und über einen Leseverstärker 8 verstärkt. Der Ausgang des Leseverstärkers wird an eine Latch-Einheit 10 angelegt, die von dem Steuerungssignal ϕPSOT gesteuert wird, und der Ausgang der Latch-Einheit 10 wird an eine Latch-Ausgabeeinheit 12 angelegt, die von dem Steuerungssignal ϕSOT gesteuert wird und dann Daten nach außen gibt. Unter Bezugnahme auf das Zeitablaufdiagramm der Fig. 4 wird nun die Betriebscharakteristik beschrieben. Die serielle Adresse wird bei fallender Flanke des seriellen Takts SC erhöht. Die entsprechende serielle Spaltenaus­ wahlleitung wird auf der Basis der seriellen Adresse freigegeben. Mit der Freigabe der seriellen Spaltenauswahlleitung werden in dem Datenregister 2 gespeicherte Daten zur seriellen Daten-I/O-Leitung SIO ausgegeben, und der Leseverstärker 8 gibt somit das verstärkte Signal SDO aus. Wie in Fig. 4 gezeigt, wird das bei der fallenden Flanke des n-ten seriellen Takts SC erzeugte Signal SDO durch das Steuerungssignal ϕPSOT bei der fallenden Flanke des (n + 1)-ten seriellen Takts SC festgehalten und dann als ein gül­ tiger Datenwert bei der ansteigenden Flanke des (n + 2)-ten seriellen Takts zur Außen­ seite des Chips ausgegeben. Ein solcher Aufbau mit der in Fig. 3 gezeigten Daten-I/O- Leitung ist entworfen, Daten von der Speicherzelle durch eine einzige Daten-/O-Leitung auszulegen. Dies führt zu folgendem Zeitverbrauch. Es ist eine ausreichende Zeit zum Lesen der Daten durch die Daten-I/O-Leitung erforderlich, die von der minimalen Zeit abhängt, die erforderlich ist, um die Daten-I/O-Leitung von der Aktivierung der seriellen Spaltenauswahlleitung SCSL zu entwickeln. Außerdem ist Zeit zum Vorspannen und Ausgleichen der Daten-I/O-Leitung erforderlich, um den nächsten Lesezyklus vorzube­ reiten. In diesem Fall hängt die Vorspannungszeit von der Zeit ab, die erforderlich ist, um die verstärkte Daten-I/O-Leitung auszugleichen. Zusätzlich ist Zeit zum Festhalten der gültigen Daten erforderlich, welche Zeit von der Zeit abhängt, die erforderlich ist, um das Signal SDO zu erzeugen, das von dem Steuerungssignal ϕPSOT festzuhalten ist. Die Vorrichtung der Fig. 3 ist unter Berücksichtigung dieses oben erwähnten Zeitverbrauchs konstruiert, so dass das Zeitintervall zwischen den jeweiligen seriellen Takten und dem Betriebszyklus erhöht werden kann. Dieser Zeitverbrauch beeinflusst den Betriebszyklus des ganzen Chips. Dies bewirkt ein weiteres Problem, da es schwierig ist, Daten mit ei­ ner hohen Geschwindigkeit von dem Datenregister zu einer externen Anzeigevorrichtung zu übertragen.
Aus der US-PS 4,930,108 ist ein Video-RAM bekannt, bei dem ebenfalls erste und zweite Daten-I/O-Leitungen vorgesehen sind, die über einen Multiplexer nach Maßgabe eines Taktes alternierend über einen Puffer mit einer seriellen Ausgabeleitung verbun­ den werden, um zuvor in Speicherzellen gespeicherte und aus dem Datenregister aus­ gelesene Bitpaare abzurufen. Die Speicherzellen sind dabei in solche mit gerader Ad­ resse und solche mit ungerader Adresse unterteilt. Die ersten und zweiten Daten-I/O- Leitungen bestehen dabei jeweils aus einem Paar von Datenleitungen, die jeweils das in einer Speicherzelle gespeicherte Bitpaar abrufen können. Das alternative Verbinden der ersten und zweiten Leitungen über den Multiplexer ermöglicht ein Auslesen der in den Speicherzellen gespeicherten Daten über eine der Leitungen, während die jeweils ande­ re Leitung gleichzeitig zurückgesetzt bzw. vorgespannt werden kann. Die Wort- und Bit­ leitungen des Datenregisters werden mit Hilfe einer Dekodieranordnung adressiert bzw. ausgewählt.
Aufgabe der Erfindung ist es, ein Video-RAM der im Oberbegriff des Patentanspruchs genannten Art so weiterzubilden, dass es zur Erhöhung der Datenausgabegeschwindig­ keit das Auslesen von Daten aus dem Datenregister und gleichzeitig eine Vorspannung der Daten-I/O-Leitung ermöglicht.
Bei einem Video-RAM der genannten Art ist diese Aufgabe durch die im kennzeichnen­ den Teil des Patentanspruchs angegebenen Merkmale gelöst.
Das erfindungsgemäße Video-RAM zeichnet sich dadurch aus, dass die serielle Daten- I/O-Leitung in erste und zweite serielle Leitungen unterteilt ist, die jeweils dem ersten und dem zweiten Spaltengatter individuell zugeordnet sind, um nacheinander nach Maß­ gabe einer ungeraden und einer geraden Adresse Daten über die jeweiligen Spalten­ gatter aus dem Datenregister auslesen zu können. Diesen ersten und zweiten Leitungen sind dann je ein Multiplexer, ein I/O-Leitungs-Leseverstärker und je eine Verriegelungs­ vorrichtung individuell zugeordnet, um jeweils eine der ersten und der zweiten Leitung zum Auslesen von Daten zu benutzen, während gleichzeitig die jeweils andere der ersten und der zweiten Leitung zur Vorbereitung eines nächsten Auslesevorganges vorge­ spannt werden kann.
In der nachfolgenden Beschreibung eines bevorzugten Ausführungsbeispiels der Erfin­ dung wird auf die Zeichnungen Bezug genommen, in denen
Fig. 1 einen seriellen Ausgabepfad des Video-RAMs nach der Erfindung,
Fig. 2 ein Zeitablaufdiagramm für Fig. 1,
Fig. 3 einen seriellen Ausgabepfad eines herkömmlichen Video-RAMs und
Fig. 4 ein Zeitablaufdiagramm für Fig. 3 zeigen.
Die Vorrichtung nach Fig. 1 umfasst: ein Datenregister 2, eine serielle Daten-I/O-Leitung SIO mit 8 Leitungen zum Übertragen von aus dem Datenregister 2 ausgelesenen Daten, vier Spaltengatter 4A, die zwischen der seriellen Daten-I/O-Leitung SIO und dem Daten­ register 2 angeordnet sind und von seriellen Spaltenauswahlleitungen SCSL-ungerade, die durch die ungeraden Adressen ausgewählt werden, durch Schalten gesteuert wer­ den, um Daten von dem Datenregister 2 zu vier seriellen Daten-I/O-Leitungen zu über­ tragen, die von den ungeraden Adressen ausgewählt werden, und vier Spaltengatter 4B, die zwischen der seriellen Daten-I/O-Leitung SIO und dem Datenregister 2 angeordnet sind und von seriellen Spaltenauswahlleitungen SCSL-gerade, die durch die geraden Adressen ausgewählt werden, durch Schalten gesteuert werden, um Daten von dem Datenregister 2 zu vier seriellen Daten-I/O-Leitungen zu übertragen, die von den gera­ den Adressen ausgewählt werden, Multiplexer 14 und 16 zum Multiplexen der acht se­ riellen Daten-I/O-Leitungen in Abhängigkeit von dem logischen Zustand ("hoch/niedrig") von CA8, einen I/O-Leitungs-Leseverstärker S/A 18 zum Verstärken des Ausgangssig­ nals des Multiplexers 14, der mit den vier seriellen Daten-I/O-Leitungen, die von den ge­ raden Adressen ausgewählt werden, verbunden ist, einen I/O-Leitungs-Leseverstärker S/A 20 zum Verstärken des Ausgangssignals des Multiplexers 16, der mit den vier se­ riellen Daten-I/O-Leitungen, die von den ungeraden Adressen ausgewählt werden, ver­ bunden ist, eine gerade Latch-Einheit 22 zum Festhalten des Ausgangssignals SDO- gerade des I/O-Leitungs-Leseverstärkers S/A 18 unter der Steuerung des Signals fPSOT-gerade, eine ungerade Latch-Einheit 24 zum Festhalten des Ausgangssignals SDO-ungerade des I/O-Leitungs-Leseverstärkers S/A 20 unter der Steuerung des Sig­ nals ϕPSOT-ungerade, und eine Latch-Ausgabeeinheit 26 zum Festhalten und Ausge­ ben in Abhängigkeit von dem Steuerungssignal ϕSOT der Ausgabesignale von der gera­ den Latch-Einheit 22 bzw. der ungeraden Latch-Einheit 24 nach außen. Wie in Fig. 1 gezeigt, besteht die serielle Daten-I/O-Leitung SIO aus acht Leitungen, von denen vier von der Adresse 8 und die anderen vier von der Adresse 8 ausgewählt werden. Zwei der vier seriellen Daten-I/O-Leitungen, die von der Adresse 8 ausgewählt werden, und zwei der anderen vier seriellen Daten-I/O-Leitungen, die von der Adresse 8 ausgewählt wer­ den, werden an den ungeraden Multiplexer 16 angelegt, und die verbleibenden vier se­ riellen Daten-I/O-Leitungen SIO werden an den ungeraden Multiplexer 16 angelegt. In Fig. 1 besitzt ein einziges Datenregister 2 zwei unabhängige, serielle Daten-I/O- Leitungen, die von verschiedenen Adressen ausgewählt werden. Aufgrund der selektiven Arbeitsweise kann die Betriebszykluszeit verringert werden, wie hiernach beschrieben wird.
Fig. 2 ist ein Zeitablaufdiagramm, das die zeitlichen Beziehungen zwischen den jeweili­ gen Steuerungssignalen der Fig. 1 zeigt. Unter Bezugnahme der Fig. 2 wird im Folgen­ den die Arbeitsweise der Vorrichtung nach Fig. 1 beschrieben.
Das Video-RAM ist in der Lage, mit einem sehr schnellen, seriellen Takt synchronisiert zu werden und somit serielle Daten auszugeben, indem es unabhängige Lesevorgänge für Daten mit ungerader bzw. gerader Adresse durchführt. Wie in den Fig. 1 und 2 ge­ zeigt, werden die gerade Latch-Einheit 22 und die ungerade Latch-Einheit 24 von den Signalen ϕPSOT-ungerade gesteuert, die abwechselnd alle zwei Perioden des seriellen Takt SC freigegeben werden, und jeweilige Ausgangssignale derselben werden in Ab­ hängigkeit von der Steuerung durch die Signale ϕPSOT-gerade bzw. ϕPSOT-ungerade an die Latch-Ausgabeeinheit 26 angelegt. Mit der Freigabe des Steuerungssignals ϕSOT, das mit der ansteigenden Flanke jeder Periode des seriellen Takts SC zu syn­ chronisieren ist, werden die Daten von der Latch-Ausgabeeinheit 26 nach außen ausge­ geben. Auf der Basis eines solchen Vorgangs führen, während vier der acht seriellen Daten-I/O-Leitungen SIO einen Lesevorgang durchführen, um Daten nach außen an­ zugeben, die verbleibenden vier seriellen Daten-I/O-Leitungen SIO einen Lesevorgang durch, um Daten nach außen auszugeben, die verbleibenden vier seriellen Daten-I/O- Leitungen die Vorspannung und den Ausgleich durch, und, während die vier verbleiben­ den, seriellen Daten-I/O-Leitungen SIO einen Lesevorgang durchführen, um Daten nach außen auszugeben, führen die vier ersten seriellen Daten-I/O-Leitungen die Vorspan­ nung und den Ausgleich durch. Als Ergebnis ist es möglich, jede Periode mit dem se­ riellen Takt SC zu synchronisieren und dann serielle Daten auszugeben.
Das Ausgabeverfahren für serielle Daten wird nun im Vergleich mit dem herkömmlichen Verfahren beschrieben. Wie in Fig. 4 gezeigt, die das Zeitablaufdiagramm eines her­ kömmlichen Video-RAMs zeigt, muss bei jedem Zyklus die serielle Spaltenauswahllei­ tung SCSL für eine einzige serielle Adresse vorgespannt und ausgeglichen werden, da während jedes Zyklus auf die entsprechende serielle Daten-I/O-Leitung zugegriffen wird. Demgegenüber spannt, wie in Fig. 2 gezeigt, die das Zeitablaufdiagramm des Video- RAMs nach der Erfindung zeigt, die entsprechende serielle I/O-Leitung SIO, da auf die serielle I/O-Leitung SIO selektiv entsprechend den geraden oder ungeraden Adressen zugegriffen wird, die serielle Spaltenauswahlleitung SCSL nur in dem entsprechenden Zyklus vor und gleicht sie aus. In Fig. 4 muss die serielle Spaltenauswahlleitung SCSL mit dem Eigenimpuls gesteuert werden, um die Vorspannung und den Ausgleich durch­ zuführen, jedoch in Fig. 2 die serielle Spaltenauswahlleitung SCSL nur durch die Adres­ se umgewandelt. Die Multiplexer 14 und 16 arbeiten zum Verbinden der entsprechenden seriellen I/O-Leitung mit den I/O-Leseverstärkers, und zwar in Abhängigkeit von dem logischen Zustand der seriellen CA8. Alle einer geraden Adresse entsprechenden Steue­ rungssignale werden durchgeführt, wenn sich CA8 im logisch "niedrigen" Zustand befin­ det, und alle einer ungeraden Adresse entsprechenden Steuerungssignale werden durchgeführt, wenn sich CA8 im logisch "hohen" Zustand befindet.
Wie oben beschrieben, besitzt das Video-RAM nach der Erfindung unabhängige serielle Datenausgabepfade für gerade Adressen bzw. ungerade Adressen, so dass serielle Daten bei jeder Periode des seriellen Taktes ausgegeben werden. Folglich ist es mög­ lich, die Betriebszykluszeit des Video-RAMs zu reduzieren und Daten mit hoher Ge­ schwindigkeit zur Kathodenstrahlröhre zu übertragen. Zusätzlich ist es möglich, das Zeitintervall zwischen der jeweiligen Periode des Systemtakts zu verringern.

Claims (1)

1. Video-RAM mit einem Datenregister (2) zur Ausgabe von seriellen Daten im Ansprechen auf die Eingabe einer seriellen Adresse, die mit einem seriellen Takt synchronisiert ist, mit:
einer seriellen Daten-I/O-Leitung (8, 8);
einem ersten Spaltengatter (4A) zum Übertragen von Daten, die durch ein erstes serielles Spaltenauswahl-Leitungssignal, das in Abhängigkeit von der Eingabe einer seriellen Adresse freige­ geben wird, von dem Datenregister (2) zur seriellen Daten-I/O- Leitung (8, 8) ausgegeben werden;
einem zweiten Spaltengatter (4B) zum Übertragen von Daten, die durch ein zweites serielles Spaltenauswahl-Leitungssignal, das in Abhängigkeit von der Eingabe einer seriellen Adresse freige­ geben wird, von dem Datenregister (2) zur seriellen Daten-I/O- Leitung (8, 8) ausgegeben werden;
einem Multiplexer (14, 16), der in dem Pfad der seriellen Da­ ten-I/O-Leitung (8, 8) angeordnet ist;
einem ersten I/O-Leitungs-Leseverstärker (18, 20) zum Verstär­ ken des Ausgangssignals des Multiplexers (14, 16);
einer Verriegelungs-Vorrichtung (22, 24), die von einem Steuer­ signal gesteuert und geschaltet wird, das im Ansprechen auf die Eingabe der seriellen Adresse freigegeben wird, um das Aus­ gangssignal des I/O-Leitungs-Leseverstärkers (18, 20) zu ver­ riegeln, und
einer Verriegelungs-Ausgabevorrichtung (26) zum Synchronisieren der jeweiligen Ausgangssignale der Verriegelungs-Vorrichtung (22, 24) mit der Eingabe des seriellen Takts und zum an­ schließenden Ausgeben des synchronisierten Signals;
dadurch gekennzeichnet, daß
die serielle Daten-I/O-Leitung (8, 8) erste und zweite serielle Daten-I/O-Leitungen (8, 8) umfaßt, die dem ersten Spaltengatter (4A) zugeordnet sind, um Daten an die erste Leitung (8, 8) im Ansprechen auf eine ungerade serielle Adresse zu übertragen, und dem zweiten Spaltengatter (4B) zugeordnet sind, um Daten an die zweite Leitung (8, 8) im Ansprechen auf eine gerade serielle Adresse zu übertragen;
der Multiplexer (14, 16) einen ersten Multiplexer (14), der in dem Pfad der ersten Leitung (8, 8) angeordnet ist, und einen zweiten Multiplexer (16) aufweist, der in dem Pfad der zweiten Leitung (8, 8) angeordnet ist;
der I/O-Leitungs-Leseverstärker (18, 20) einen ersten Verstär­ ker (18) zum Verstärken des Ausgangssignals des ersten Multi­ plexers (14) und einen zweiten I/O-Leitungs-Leseverstärker (20) zum Verstärken des Ausgangssignals des zweiten Multiplexers um­ faßt, und die Verriegelungs-Vorrichtung (22, 24) eine erste Verriegelungs-Vorrichtung (22), die von einem ersten Steuersi­ gnal gesteuert wird, das im Ansprechen auf die ungerade Adresse zum Verriegeln des Ausgangssignals des ersten Verstärkers (18) freigegeben wird, und
eine zweite Verriegelungs-Vorrichtung (24) umfaßt, die von einem zweiten Steuersignal gesteuert wird, das im Ansprechen auf die Eingabe der geraden Adresse freigegeben wird, um das Ausgangssignal des zweiten Verstärkers (20) zu verriegeln, wo­ bei
die Ausgangssignale der ersten und der zweiten Verriegelungs- Vorrichtung (22, 24) durch die Verriegelungs-Ausgabevorrichtung (26) synchronisiert werden.
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