DE19519160C1 - DRAM-Zellenanordnung und Verfahren zu deren Herstellung - Google Patents

Description

In DRAM-Zellenanordnungen, das heißt, Speicherzellenanordnun­ gen mit dynamischem, wahlfreiem Zugriff, werden fast aus­ schließlich sogenannte Eintransistor-Speicherzellen einge­ setzt. Eine Eintransistorspeicherzelle umfaßt einen Auslese­ transistor und einen Speicherkondensator. In dem Speicherkon­ densator ist die Information in Form einer elektrischen La­ dung gespeichert, die eine logische Größe, Null oder Eins, darstellt. Durch Ansteuerung des Auslesetransistors über eine Wortleitung kann diese Information über eine Bitleitung aus­ gelesen werden.

Da von Speichergeneration zu Speichergeneration die Speicher­ dichte zunimmt, muß die benötigte Fläche der Eintransistor­ speicherzelle von Generation zu Generation reduziert werden. Da der Reduktion der Strukturgrößen durch die minimale in der jeweiligen Technologie herstellbare Strukturgröße F Grenzen gesetzt sind, ist dies auch mit einer Veränderung der Ein­ transistorspeicherzelle verbunden. So wurden bis zur 1MBit- Generation sowohl der Auslesetransistor als auch der Spei­ cherkondensator als planare Bauelemente realisiert. Ab der 4MBit-Speichergeneration mußte eine weitere Flächenreduzierung durch eine dreidimensionale Anordnung von Auslesetransi­ stor und Speicherkondensator erfolgen. Eine Möglichkeit be­ steht darin, den Speicherkondensator in einem Graben zu rea­ lisieren (siehe zum Beispiel K. Yamada et al. "A deep trenched apacitor technology for 4 Mbit DRAMs", Proc. Intern. Electro­ nic Devices and Materials IEDM 85, Seite 702).

Ferner ist vorgeschlagen worden (siehe zum Beispiel Y. Kawa­ moto et al., "A 1,28 µm² Bit-Line Shielded Memory Cell Techno­ logy for 64 Mbit DRAMs", Techn. Digest of VLSI Symposium 1990, Seite 13) den Speicherkondensator als Stapelkondensator, den sogenannten stacked capacitor, auszuführen. Dabei wird über den Wortleitungen eine Struktur aus Polysilizium, zum Bei­ spiel eine Kronenstruktur oder ein Zylinder gebildet, der mit dem Substrat kontaktiert wird. Diese Polysiliziumstruktur bildet den Speicherknoten. Er wird mit Kondensatordielektri­ kum und Kondensatorplatte versehen. Dieses Konzept hat den Vorzug, daß es weitgehend mit einem Logikprozeß kompatibel ist.

Die Fläche für eine Speicherzelle eines DRAM in der 1GBit- Generation soll nur etwa 0,2 µm² betragen. Der Speicherkon­ densator muß dabei eine Kapazität von 20 bis 30 fF aufweisen. Eine derartige Kapazität ist bei einer Zellfläche, wie sie bei der 1GBit-Generation zur Verfügung steht, in einem Sta­ pelkondensator nur mit einer relativ komplizierten Struktur der Polysiliziumstruktur machbar. Diese komplizierten Struk­ turen sind zusätzlich durch ihre Topologie immer schwieriger herstellbar.

In US-PS 5 376 575 ist ein Verfahren zur Herstellung einer DRAM-Anordnung mit vertikalen MOS-Transistoren vorgeschlagen worden. Jeder vertikale MOS-Transistor umfaßt dabei zwei ge­ genüberliegende Flanken eines Grabens, wobei im unteren Be­ reich der Flanken eine vergrabene Bitleitung aus dotiertem Polysilizium vorgesehen ist, aus der in den Flanken dotierte Gebiete ausdiffundiert werden. Im oberen Bereich der Flanken sind dotierte Gebiete vorgesehen, die als Draingebiet der MOS-Transistoren wirken. Die Oberfläche der Flanken ist mit Gateoxid versehen. Es ist eine Gateelektrode vorgesehen, die die gegenüberliegenden Oberflächen des Gateoxids bedeckt. Die Gateelektrode ist gegen die darunter angeordnete vergrabene Bitleitung und gegen einen darüber angeordneten Speicherkno­ ten jeweils durch eine isolierende Schicht isoliert. In der Oberfläche des Substrats sind flache Gräben vorgesehen, die quer zu den Bitleitungen verlaufen und in denen quer zu den Bitleitungen verlaufende Wortleitungen angeordnet sind. Die Wortleitungen grenzen seitlich an die Gateelektrode an und sind so mit dieser verbunden.

Aus US-PS 4 630 088 ist eine Halbleiterspeicheranordnung be­ kannt, in der die Speicherzellen jeweils einen vertikalen MOS-Transistor und einen MOS-Kondensator umfassen. Der MOS- Kondensator wird aus dem Sourcegebiet des MOS-Transistors und einer Kondensatorelektrode gebildet, die das Sourcegebiet des MOS-Transistors überlappt. Die Gateelektrode der MOS- Transistoren ist als Spacer im Graben ausgebildet und dient als Wortleitung. Die Kondensatorelektrode dient als Bitlei­ tung.

Aus DE 38 44 120 A1 ist eine DRAM-Anordnung bekannt, in der in einem Halbleitersubstrat Gräben vorgesehen sind. Ein Draingebiet ist am Boden des Grabens vorgesehen. An der Ober­ fläche des Substrats ist ein Sourcegebiet vorgesehen. Die Seitenwände des Grabens sind mit Gateoxid und Gateelektrode versehen und wirken als Kanalgebiet. Die Gateelektroden sind in eine Isolationsschicht eingebettet, in der ein Kontaktloch bis auf die Oberfläche des am Boden des Grabens befindlichen Draingebietes reicht und mit einer Elektrode versehen ist. Seitlich des Grabens ist an der Oberfläche des Halbleiter­ substrats ein Kondensator vorgesehen.

In der nachveröffentlichten DE 44 18 325 A1 ist eine DRAM- Anordnung vorgeschlagen worden, die als Speicherzellen einen vertikalen MOS-Transistor und einen Kondensator aufweist. Der vertikale Transistor ist in einer Siliziumsäule realisiert, die von einer ringförmigen Gatestruktur umgeben ist. Der Raum zwischen benachbarten Gatestrukturen ist von einer planari­ sierenden Schicht aus Isolationsmaterial aufgefüllt.

Der Erfindung liegt das Problem zugrunde, eine DRAM- Zellenanordnung anzugeben, die als Speicherzellen Eintransi­ storspeicherzellen umfaßt und die in der für die 1GBit- Generation erforderlichen Packungsdichte herstellbar ist. Ferner soll ein Herstellverfahren für eine solche DRAM- Zellenanordnung angegeben werden.

Dieses Problem wird gelöst durch eine DRAM-Zellenanordnung gemäß Anspruch 1 sowie ein Verfahren zu deren Herstellung ge­ mäß Anspruch 7. Weitere Ausgestaltungen der Erfindung gehen aus den übrigen Ansprüchen hervor.

In der erfindungsgemäßen DRAM-Zellenanordnung sind Eintransi­ storspeicherzellen vorgesehen, in denen der Auslesetransistor als vertikaler MOS-Transistor ausgebildet ist. Dabei grenzt ein erstes Source/Drain-Gebiet des vertikalen MOS-Transistors an eine Hauptfläche eines Halbleitersubstrats, in dem die DRAM-Zellenanordnung realisiert ist, an. Das zweite Sour­ ce/Drain-Gebiet grenzt an eine vergrabene Bitleitung an.

Der Speicherkondensator ist oberhalb der Hauptfläche angeord­ net. Er umfaßt einen Speicherknoten, der mit dem ersten Sour­ ce/Drain-Gebiet elektrisch verbunden ist. Der Speicherknoten kann sowohl planar als auch als mehr oder weniger komplizier­ te Polysiliziumstruktur, wie es von den Stapelkondensatoren her bekannt ist, ausgebildet sein.

Auf der Hauptfläche ist gemäß einer Ausführungsform an der Oberfläche des dort angrenzenden, ersten Source/Drain- Gebietes ein Kondensatordielektrikum und darüber eine Konden­ satorplatte angeordnet. Das an die Hauptfläche angrenzende erste Source/Drain-Gebiet wird in dieser Ausführungsform zu­ sätzlich als Speicherknoten für den aus Kondensatorplatte, Kondensatordielektrikum und Source/Drain-Gebiet gebildeten Speicherkondensator verwendet. Um bei einer kleinen Fläche des Speicherknotens eine ausreichende Kapazität zu erzielen, ist es dabei vorteilhaft, als Kondensatordielektrikum ein Ma­ terial mit einer relativen Dielektrizitätskonstante im Be­ reich zwischen 100 und 1000 zu verwenden.

Zwischen dem ersten Source/Drain-Gebiet und dem zweiten Sour­ ce/Drain-Gebiet ist im Halbleitersubstrat ein Kanalgebiet an­ geordnet, das von einem Gateoxid und einer Gateelektrode ringförmig umgeben wird. Die Gateelektroden von entlang einer Wortleitung benachbarten vertikalen MOS-Transistoren grenzen aneinander an.

Die DRAM-Zellenanordnung wird vorzugsweise in einem Halblei­ tersubstrat realisiert, das mindestens in dem Bereich für die DRAM-Zellenanordnung monokristallines Silizium umfaßt. Das kann sowohl eine Scheibe durchgehend aus monokristallinem Si­ lizium als auch ein SOI-Substrat, das auf einer Silizium­ scheibe eine isolierende Schicht und darauf eine dünne mono­ kristalline Siliziumschicht umfaßt, sein.

Die erfindungsgemäße DRAM-Zellenanordnung kann bei Verwendung des ersten Source/Drain-Gebietes als Speicherknoten mit einer planaren Oberfläche oder mit einer Oberfläche mit einer fla­ chen Topologie hergestellt werden, so daß als Kondensatordie­ lektrikum eine ferroelektrische Schicht oder paraelektrische Schicht verwendet werden kann. Ferroelektrische und paraelek­ trische Schichten weisen eine hohe relative Dielektrizitäts­ konstante ε_r im Bereich von 500 bis 1000 auf. Wenn diese Schichten durch Sputtern abgeschieden werden, sind sie nur auf ebenen Oberflächen oder Oberflächen mit einer flachen To­ pologie einsetzbar. Auch bei CVD- oder Sol-Gel-Verfahren mit besserer Kantenbedeckung können durch die benötigte Dicke der Schichten keine komplizierten 3D-Strukturen hergestellt wer­ den. Als Kondensatordielektrikum wird vorzugsweise Barium- Strontium-Titanat, Y1, Strontium-Titanat oder Blei-Zirkon- Titanat verwendet. Mit diesen Dielektrika mit hoher relativer Dielektrizitätskonstante kann die erforderliche Kapazität von 20 bis 30 fF auch auf einer Fläche von etwa 0,1 bis 0,4 µm² erzielt werden.

Es liegt im Rahmen der Erfindung, daß die Wortleitungen je­ weils aus den aneinandergrenzenden Gateelektroden gebildet werden.

Die Herstellung der erfindungsgemäßen DRAM-Zellenanordnung erfolgt vorzugsweise in einem selbstjustierenden Verfahren. Dabei werden in dem Halbleitersubstrat sich über den Bereich für die DRAM-Zellenanordnung erstreckende Gebiete mit ent­ sprechenden Dotierungen für die Source/Drain-Gebiete und das dazwischen angeordnete Kanalgebiet erzeugt. Anschließend wer­ den erste Gräben erzeugt, die die Gebiete für die Sour­ ce/Drain-Gebiete, das Kanalgebiet und die Bitleitungen durch­ trennen. Bei der Ätzung der ersten Gräben werden somit die Bitleitungen definiert. Nach Auffüllen der ersten Gräben mit einer Isolationsstruktur werden dazu quer verlaufende zweite Graben geätzt, die die Gebiete für die Source/Drain-Gebiete und die Kanalgebiete durchtrennen, die Bitleitungen jedoch nicht durchtrennen. Die zweiten Gräben werden mit einer zwei­ ten Isolationsstruktur versehen. Anschließend werden die er­ ste Isolationsstruktur und die zweite Isolationsstruktur se­ lektiv zu dem Halbleitermaterial geätzt, bis an den Flanken der ersten Gräben und der zweiten Gräben die Oberfläche der dotierten Gebiete für die Kanalgebiete und die ersten Sour­ ce/Drain-Gebiete freigelegt sind. Es wird ein Gateoxid gebil­ det. Anschließend wird zur Bildung der Gateelektroden eine dotierte Polysiliziumschicht mit im wesentlichen konformer Kantenbedeckung erzeugt.

Die ersten Gräben werden mit einer kleineren Weite als die zweiten Gräben erzeugt. Die Dicke der Polysiliziumschicht wird so bemessen, daß die Polysiliziumschicht die ersten Grä­ ben auffüllt, die zweiten Gräben jedoch nicht auffüllt. Durch anisotropes Rückätzen der Polysiliziumschicht wird in den zweiten Gräben die Oberfläche der zweiten Isolationsstruktur teilweise freigelegt. An den Flanken der zweiten Gräben ver­ bleiben dabei dotierte Polysiliziumspacer. Bei diesem ani­ sotropen Rückätzen wird das in den ersten Gräben verbliebene Polysilizium zwar ebenfalls angegriffen, die Oberfläche der ersten Isolationsstrukturen in den ersten Gräben bleiben je­ doch mit dotiertem Polysilizium bedeckt. Auf diese Weise er­ geben sich die Gateelektroden als ringförmige Strukturen aus dotiertem Polysilizium, wobei der jeweils in den ersten Grä­ ben angeordnete Teil der Struktur zwei benachbarten Gateelek­ troden angehört und diese herstellungsgemäß miteinander ver­ bindet.

Die Gateelektroden werden schließlich mit einer dritten Iso­ lationsstruktur abgedeckt. Die dritte Isolationsstruktur füllt die ersten Gräben und die zweiten Gräben oberhalb der Gateelektroden im wesentlich vollständig auf. In den zweiten Gräben isoliert die dritte Isolationsstruktur an gegenüber­ liegenden Flanken angeordnete Gateelektroden. Anschließend wird das Kondensatordielektrikum und die Kondensatorplatte aufgebracht. Die dritte Isolationsstruktur wird vorzugsweise ebenfalls durch Abscheidung einer Schicht mit im wesentlichen konformer Kantenbedeckung und Rückätzen der Schicht erzeugt.

Zur selbstjustierenden Herstellung ist es wesentlich, daß sich die Weiten der ersten Gräben und der zweiten Gräben un­ terscheiden, so daß die Polysiliziumschicht die ersten Gräben auffüllt, die zweiten Gräben jedoch nicht. Dadurch wird die Strukturierung der Gateelektroden, die gleichzeitig die Wort­ leitungen bilden, ohne photolithographische Schritte ermög­ licht. In diesem Verfahren werden nur zwei photolithographi­ sche Schritte benötigt: die Ätzung der ersten Gräben und die Ätzung der zweiten Gräben erfolgt jeweils mit einer Graben­ maske. Diese Grabenmasken sind bezüglich ihrer Justierung je­ doch völlig unkritisch.

Es ist besonders vorteilhaft, zur Ätzung der ersten Gräben eine erste Grabenmaske zu verwenden, die folgendermaßen her­ gestellt wird: Es wird eine erste SiO₂-Schicht abgeschieden und mit Hilfe photolithographischer Verfahren strukturiert. Darauf wird eine zweite SiO₂-Schicht mit im wesentlichen kon­ former Kantenbedeckung abgeschieden und anisotrop geätzt, so daß an Flanken der strukturierten ersten SiO₂-Schicht SiO₂- Spacer entstehen, durch die die Weite der ersten Gräben defi­ niert wird. Auf diese Weise ist es möglich, die ersten Gräben mit einer Weite herzustellen, die geringer ist, als es der minimal herstellbaren Strukturgröße F in der jeweiligen Tech­ nologie entspricht. Auf diese Weise kann die Weite der zwei­ ten Gräben eine minimale Strukturgröße F, zum Beispiel 0,25 µm, in der jeweiligen Technologie betragen, die Weite der er­ sten Gräben kann um zwei mal die Spacerbreite geringer sein, da die in der ersten SiO₂-Schicht erzeugten Strukturen eben­ falls durch die minimale Strukturbreite F begrenzt sind. Da­ durch läßt sich die DRAM-Zellenanordnung mit einem Platzbe­ darf pro Speicherzelle von 4F² herstellen.

Es liegt im Rahmen der Erfindung, die Gebiete für die Sour­ ce/Drain-Gebiete und das Kanalgebiet sowie die Bitleitungen als ganzflächige Schichten epitaktisch aufzuwachsen. Dabei kann, bei Verwendung eines Substrats, das im Bereich der DRAM-Zellenanordnung monokristallines Silizium umfaßt, zur Verbesserung der Leitfähigkeit der Bitleitungen unter den zweiten Source/Drain-Gebieten eine leitfähige Schicht aus epitaktisch aufgewachsenem CoSi₂ erzeugt werden. Diese leit­ fähige Schicht wird bei der Ätzung der ersten Gräben eben­ falls durchtrennt und ist Bestandteil der Bitleitungen.

Im folgenden wird die Erfindung anhand der Figuren und eines Ausführungsbeispiels näher erläutert.

Fig. 1 zeigt ein Halbleitersubstrat mit einer ersten, struk­ turierten SiO₂-Schicht,

Fig. 2 zeigt das Halbleitersubstrat nach Bildung einer er­ sten Grabenmaske und Ätzung erster Gräben,

Fig. 3 zeigt einen Schnitt senkrecht zu dem in Fig. 2 ge­ zeigten Schnitt durch das Halbleitersubstrat nach der Ätzung zweiter Gräben und Auffüllung der zweiten Grä­ ben,

Fig. 4 zeigt den in Fig. 3 gezeigten Schnitt durch das Halbleitersubstrat nach der Bildung eines Gateoxids und der Abscheidung einer dotierten Polysilizium­ schicht,

Fig. 5 zeigt den in Fig. 4 gezeigten Schnitt durch das Halbleitersubstrat nach Bildung der Gateelektrode und Fertigstellung der Speicherkondensatoren,

Fig. 6 zeigt den in Fig. 5 mit VI-VI bezeichneten Schnitt durch das Halbleitersubstrat,

Fig. 7 zeigt den in Fig. 6 mit VII-VII bezeichneten Schnitt durch das Halbleitersubstrat.

Ausgangsmaterial ist ein Substrat mit einem Bereich 1 aus zum Beispiel p-dotiertem, monokristallinem Silizium mit einer Do­ tierstoffkonzentration von zum Beispiel 10¹⁷ cm^-3, das mit ei­ ner ersten Schicht 2 aus n⁺-dotiertem Silizium mit einer Do­ tierstoffkonzentration von zum Beispiel 10²⁰ cm^-3, mit einer zweiten Schicht 3 aus p-dotiertem Silizium mit einer Dotier­ stoffkonzentration von zum Beispiel 3 × 10¹⁷ cm^-3 und einer dritten Schicht 4 aus n⁺-dotiertem Silizium mit einer Dotier­ stoffkonzentration von zum Beispiel 10²¹ cm^-3 versehen ist (siehe Fig. 1). Die erste Schicht 2, die zweite Schicht 3 und die dritte Schicht 4 werden vorzugsweise durch epitakti­ sches Aufwachsen erzeugt. Die dritte Schicht 4 bildet eine Hauptfläche 5 des Substrats. Die erste Schicht 2 weist eine Dicke von zum Beispiel 500 nm, die zweite Schicht 3 eine Dic­ ke von zum Beispiel 200 nm und die dritte Schicht 4 eine Dic­ ke von zum Beispiel 100 nm auf.

Auf die Hauptfläche 5 wird eine erste SiO₂-Schicht 6 aufge­ bracht und strukturiert. Die erste SiO₂-Schicht 6 wird zum Beispiel in einem TEOS-Verfahren in einer Dicke von 150 um abgeschieden. Zur Strukturierung der ersten SiO₂-Schicht 6 wird eine Photolackmaske (nicht dargestellt) verwendet. Die Strukturierung erfolgt in einem Trockenätzprozeß. Dabei wird die Hauptfläche 5 freigelegt.

Nach Entfernen der Photolackmaske werden an senkrechten Flan­ ken der strukturierten ersten SiO₂-Schicht 6 SiO₂-Spacer 7 gebildet. Dazu wird eine zweite SiO₂-Schicht in einem TEOS- Verfahren in einer Schichtdicke von zum Beispiel 80 nm abge­ schieden. Durch anisotropes Trockenätzen selektiv zu Silizium werden aus der zweiten SiO₂-Schicht die Spacer 7 gebildet (siehe Fig. 2).

Unter Verwendung der strukturierten ersten SiO₂-Schicht 6 und der SiO₂-Spacer 7 werden in einem anisotropen Trockenätzpro­ zeß erste Gräben 8 geätzt. Als Ätzprozeß ist zum Beispiel HBr, NF₃, He, O₂ geeignet. Die ersten Gräben 8 werden mit ei­ ner Tiefe von zum Beispiel 1000 nm erzeugt. Damit reichen die ersten Gräben 8 bis in den p-dotierten Bereich 1 des Halblei­ tersubstrats. Die ersten Gräben 8 durchtrennen die erste Schicht 2, die zweite Schicht 3 und die dritte Schicht 4. Parallel zur Hauptfläche 5 weisen die ersten Gräben 8 einen streifenförmigen Querschnitt auf. Die ersten Gräben 8 verlau­ fen im wesentlichen parallel über das gesamte Zellenfeld. Die ersten Graben 8 weisen eine Weite von zum Beispiel 90 nm und eine Länge von 64 µm auf. Der Abstand zwischen den Mitten be­ nachbarter erster Gräben 8 beträgt zum Beispiel 500 nm, das entspricht zweimal der minimalen Strukturgröße F = 250 nm in der verwendeten Technologie.

Durch naßchemisches Ätzen zum Beispiel mit NH₄F (30%)/HF (6%) werden anschließend die strukturierte erste SiO₂-Schicht 6 und die SiO₂-Spacer 7 entfernt.

Durch Abscheidung einer weiteren SiO₂-Schicht in einem TEOS- Verfahren mit einer Schichtdicke von 100 nm werden die ersten Gräben 8 mit einer ersten Isolationsstruktur 9 aufgefüllt. Zur Bildung der ersten Isolationsstruktur 9 wird die SiO₂- Schicht rückgeätzt und planarisiert, bis außerhalb der Gräben 8 die Hauptfläche 5 freigelegt wird. Das Rückätzen erfolgt in einem Trockenätzprozeß, zum Beispiel mit CHF₃, O₂.

Anschließend wird eine weitere Grabenmaske mit Hilfe photoli­ thographischer Verfahren erzeugt, die als Ätzmaske zum Ätzen zweiter Gräben 10 verwendet wird (siehe Fig. 3). Zur Bildung der zweiten Gräben 10 muß ein Ätzverfahren verwendet werden, das Silizium selektiv zu SiO₂ angreift. Insbesondere ist dazu HBr, Cl₂, He, O₂ geeignet. Die zweiten Gräben 10 verlaufen zum Beispiel senkrecht zu den ersten Gräben 8 (Fig. 3 zeigt einen zu Fig. 2 senkrechten Schnitt durch die Anordnung). Um später Kurzschlüsse zu vermeiden, ist es wesentlich, daß bei der Ätzung der zweiten Gräben 10 das Silizium an Seitenwänden der ersten Isolationsstruktur 9 rückstandsfrei entfernt wird. Um dieses sicherzustellen kann nach dem anisotropen Troc­ kenätzen noch ein Naßätzschritt mit zum Beispiel Cholin ange­ fügt werden. Die zweiten Gräben 10 werden in einer Tiefe von zum Beispiel 500 nm geätzt. Die zweiten Gräben 10 reichen bis in die erste Schicht 2 hinein, ohne diese jedoch zu durch­ trennen. In der fertigen DRAM-Zellenanordnung wirkt der durchgehende Teil der ersten Schicht 2 jeweils als Bitlei­ tung. Parallel zur Hauptfläche 5 weisen die zweiten Gräben 10 einen streifenförmigen Querschnitt auf. Sie verlaufen im we­ sentlichen parallel und weisen eine Weite von 250 nm und eine Länge von 128 µm auf. Der Abstand der Mitten benachbarter zweiter Gräben 10 beträgt zum Beispiel 500 nm, das heißt 2F.

Nach Entfernen der Grabenmaske werden die zweiten Gräben 10 durch Abscheidung einer SiO₂-Schicht 11′ in einem TEOS- Verfahren in einer Schichtdicke von zum Beispiel 300 nm auf­ gefüllt.

Durch anisotropes Trockenätzen, zum Beispiel mit CHF₃, O₂ wird die SiO₂-Schicht 11′ rückgeätzt. Dabei werden in den zweiten Gräben 10 zweite Isolationsstrukturen 11 gebildet. Der anisotrope Trockenätzprozeß greift SiO₂ selektiv zu Sili­ zium an. Der Ätzprozeß wird fortgesetzt, bis die Oberfläche der zweiten Isolationsstrukturen 11 400 nm unter der Hauptfläche 5 liegt. In diesem Trockenätzprozeß werden auch die ersten Isolationsstrukturen 9 angegriffen, deren Oberflä­ che nach dem Trockenätzprozeß in der gleichen Höhe wie die der zweiten Isolationsstruktur 11 liegt. Bei dem Rückätzen werden in den ersten Gräben 8 und in den zweiten Gräben 10 die an die Flanken des jeweiligen Grabens angrenzenden Ober­ flächen der dritten Schicht 4 und der zweiten Schicht 3 voll­ ständig freigelegt. Falls erforderlich kann dieses durch ei­ nen zusätzlichen Naßätzschritt, zum Beispiel mit HF (1%) si­ chergestellt werden.

Zur Bildung eines Gateoxids 12 an der Oberfläche der zweiten Schicht 3 wird anschließend eine thermische Oxidation bei zum Beispiel 800°C durchgeführt. Das Gateoxid 12 wird in einer Dicke von zum Beispiel 5 nm gebildet. Bei der thermischen Oxidation bildet sich an allen frei liegenden Siliziumoberflä­ chen eine 5 nm dicke SiO₂-Schicht. Schließlich wird eine in situ dotierte Polysiliziumschicht 13′ abgeschieden. Die do­ tierte Polysiliziumschicht, die zum Beispiel durch Phosphor n-dotiert ist mit einer Dotierstoffkonzentration von 10²¹ cm^-3, wird in einer Dicke von 80 nm abgeschieden (siehe Fig. 4). Die dotierte Polysiliziumschicht 13′ wird mit konformer Kantenbedeckung abgeschieden. Dadurch werden die zweiten Grä­ ben 10 nicht aufgefüllt. Die ersten Gräben 8, die eine gerin­ gere Weite als die zweiten Gräben 10 aufweisen, werden dabei jedoch aufgefüllt.

Zur Bildung von Gateelektroden 13 wird die dotierte Polysili­ ziumschicht 13′ in einem anisotropen Trockenätzprozeß rückge­ ätzt. Dabei wird in den zweiten Gräben 10 die Oberfläche der zweiten Isolationsstruktur 11 freigelegt. Der in den zweiten Gräben 10 angeordnete Teil der Gateelektroden 13 entsteht als Spacer entlang der Flanken der zweiten Gräben 10. Die ani­ sotrope Ätzung erfolgt zum Beispiel mit HBr, Cl₂, He, O₂, wo­ bei eine Polysiliziumdicke von 150 nm geätzt wird. Das heißt, die Ätzung ist stark überzogen, so daß die mit Gateoxid be­ deckten Flanken der dritten Schicht 4 im Bereich der zweiten Gräben 10 freigelegt werden (siehe Fig. 5). Die bei der Ga­ teoxidation gebildete dünne SiO₂-Schicht an der Oberfläche der dritten Schicht 4 im Bereich der Hauptfläche 5 wirkt bei dem anisotropen Ätzen als Ätzstop.

Bei der anisotropen Ätzung zur Bildung der Gateelektroden 13 wird die dotierte Polysiliziumschicht 13′ in den ersten Grä­ ben 8, die von der dotierten Polysiliziumschicht 13′ aufge­ füllt sind, bis unterhalb der Höhe der Hauptfläche 5 rückge­ ätzt (siehe Fig. 7). Die Gateelektroden 13 umgeben jeweils ein durch zwei benachbarte erste Gräben und zwei benachbarte zweite Gräben begrenztes Teil der zweiten Schicht 3 ringför­ mig (siehe Fig. 6). Wegen der geringen Weite der ersten Grä­ ben 8 sind benachbarte Gateelektroden 13 über den im jeweili­ gen ersten Graben 8 angeordneten Teil miteinander verbunden.

Es wird eine weitere SiO₂-Schicht in einem TEOS-Verfahren in einer Schichtdicke von zum Beispiel 150 nm abgeschieden und in einem Trockenätzverfahren anisotrop rückgeätzt. Dadurch werden dritte Isolationsstrukturen 14 erzeugt. Die dritten Isolationsstrukturen 14 isolieren Gateelektroden 13, die an gegenüberliegenden Flanken ein- und desselben zweiten Grabens 10 angeordnet sind, gegeneinander (siehe Fig. 5). In den er­ sten Gräben decken die dritten Isolationsstrukturen 14 die Gateelektroden 13 ab. Die zweiten Gräben 10 werden ebenfalls durch die dritten Isolationsstrukturen 14 im wesentlichen aufgefüllt. Es verbleibt lediglich eine geringe Unebenheit, die durch Abscheidung der SiO₂-Schicht in größerer Dicke ver­ mieden werden kann.

Anschließend wird ein Kondensatordielektrikum 15 aufgebracht. Das Kondensatordielektrikum 15 wird aus einem Material mit hoher relativer Dielektrizitätskonstante Cr erzeugt. Vorzugs­ weise wird das Kondensatordielektrikum 15 aus Barium- Strontium-Titanat, Y1, Strontium-Titanat oder Blei-Zirkon- Titanat gebildet. Diese ferroelektrischen und paraelektri­ schen Schichten werden zum Beispiel durch Sputtern, im CVD- Verfahren oder Sol-Gel-Verfahren aufgebracht. Das Kondensa­ tordielektrikum 15 wird in einer Schichtdicke von zum Bei­ spiel 50 nm erzeugt.

In Fällen, in denen eine Beeinträchtigung des Siliziums der dritten Schicht 4 durch das Material des Kondensatordielek­ trikums 15 zu befürchten ist, liegt es im Rahmen der Erfin­ dung, zwischen der dritten Schicht 4 und dem Kondensatordie­ lektrikum 15 eine Zwischenschicht aus zum Beispiel TiN, Pt, W oder RuO₂ vorzusehen.

Für den Fall, daß Leckströme in dem Kondensatordielektrikum für eine Speicheranwendung nicht hinnehmbar sind, kann das Kondensatordielektrikum strukturiert werden. Dazu ist jedoch eine zusätzliche Maske erforderlich.

Auf das Kondensatordielektrikum wird ganz flächig eine Konden­ satorplatte 16 aufgebracht. Dazu wird eine leitfähige Schicht, zum Beispiel aus TiN, Pt, W, RuO₂ oder n⁺-dotiertem Polysilizium abgeschieden. Die Kondensatorplatte 16 wird in einer Dicke von zum Beispiel 100 nm gebildet.

In der DRAM-Zellenanordnung umfaßt jede Speicherzelle einen Auslesetransistor, der aus dem vertikalen MOS-Transistor, der jeweils durch benachbarte erste Gräben und benachbarte zweite Gräben begrenzt ist und den dort angeordneten Teil der ersten Schicht 2 als Source/Drain-Gebiet, der zweiten Schicht 3 als Kanalgebiet und der dritten Schicht 4 als Source/Drain-Gebiet umfaßt. Der durchgehende Teil der ersten Schicht 2 (siehe Fig. 5) wirkt als Bitleitung. Senkrecht zur Bitleitungsrich­ tung benachbarte Gateelektroden 13, die im Bereich der ersten Gräben 8 miteinander verbunden sind, bilden vergrabene Wort­ leitungen. Benachbarte Wortleitungen sind durch die dritte Isolationsstruktur gegeneinander isoliert. Die Speicherzellen umfassen ferner einen Speicherkondensator, der aus dem jewei­ ligen Teil der dritten Schicht 4 als Speicherknoten, dem Kon­ densatordielektrikum 15 und der Kondensatorplatte 17 gebildet wird.

Zur Herstellung der DRAM-Zellenanordnung sind nur zwei Masken erforderlich: die erste Maske zur Strukturierung der ersten SiO₂-Schicht 6, die zweite Maske zum Ätzen der zweiten Gräben 10. Werden die Strukturen in beiden Masken entsprechend der minimal herstellbaren Strukturgröße F in der jeweiligen Tech­ nologie hergestellt, so ergibt sich pro Speicherzelle ein Platzbedarf von 4F². Bei Zugrundelegen einer Technologie mit F = 0,25 µm ergibt sich ein Platzbedarf pro Speicherzelle von 0,25 µm². Die beiden verwendeten Masken sind bezüglich ihrer Justierung unkritisch. Zur Strukturierung der Gateelektroden und damit der Wortleitung ist keine weitere Maske erforder­ lich.

Claims (14)

1. DRAM-Zellenanordnung

• - mit Speicherzellen, die jeweils einen Auslesetransistor und einen Speicherkondensator umfassen,
• - wobei der Auslesetransistor jeweils als ein in einem Halb­ leitersubstrat integrierter, vertikaler MOS-Transistor, dessen erstes Source/Drain-Gebiet (4) an eine Hauptfläche (5) des Substrats, dessen zweites Source/Drain-Gebiet (2) an eine im Substrat vergrabene Bitleitung (2) angrenzt und dessen Gateoxid (12) und Gateelektrode (13) ein zwischen den beiden Source/Drain-Gebieten (2, 4) angeordnetes Kanal­ gebiet (3) ringförmig umgibt,
• - wobei die Gateelektroden (13) von entlang einer Wortleitung benachbarter vertikaler MOS-Transistoren aneinandergrenzen,
• - wobei die Speicherkondensatoren jeweils einen Speicherkno­ ten aufweisen, der mit einem der an die Hauptfläche (5) an­ grenzenden, ersten Source/Drain-Gebiete (4) verbunden ist.

2. DRAM-Zellenanordnung nach Anspruch 1,

• - bei der die zweiten Source/Drain-Gebiete (2) von entlang einer Bitleitung benachbarten vertikalen MOS-Transistoren über dotierte Gebiete (2) miteinander verbunden sind,
• - bei der die Wortleitung jeweils aus den aneinandergrenzen­ den Gateelektroden (13) gebildet wird.

3. DRAM-Zellenanordnung nach Anspruch 1 oder 2,

• - bei der das Halbleitersubstrat mindestens im Bereich der DRAM-Zellenanordnung monokristallines Silizium umfaßt,
• - bei der die Source/Drain-Gebiete (2, 4) und das Kanalgebiet (3) als dotierte Gebiete im Halbleitersubstrat ausgebildet sind,
• - bei der die Bitleitungen als dotierte Gebiete (2) im Halb­ leitersubstrat und/oder eine Schicht aus epitaktisch ge­ wachsenem CoSi₂ ausgebildet sind,
• - bei der die Gateelektroden (13) dotiertes Polysilizium um­ fassen.

4. DRAM-Zellenanordnung nach einem der Ansprüche 1 bis 3, bei der die Speicherkondensatoren jeweils aus einem der an die Hauptfläche (5) angrenzenden, ersten Source/Drain- Gebieten (4) als Speicherknoten, einem oberhalb des Speicher­ knotens angeordneten Kondensatordielektrikum (15) und einer Kondensatorplatte (16) aufgebaut sind.

5. DRAM-Zellenanordnung nach Anspruch 4, bei der das Kondensatordielektrikum (15) mindestens einen der Stoffe Barium-Strontium-Titanat, Strontium-Titanat oder Blei- Zirkon-Titanat enthält.

6. DRAM-Zellenanordnung nach Anspruch 4 oder 5, bei der das Kondensatordielektrikum (15) als durchgehende Schicht ausgebildet ist.

7. Verfahren zur Herstellung einer DRAM-Zellenanordnung,

• - bei dem Speicherzellen mit jeweils einem Auslesetransistor und einem Speicherkondensator erzeugt werden,
• - bei dem in einem Halbleitersubstrat vergrabene Bitleitungen (2) erzeugt werden,
• - bei dem die Auslesetransistoren als vertikale MOS- Transistoren in dem Halbleitersubstrat gebildet werden, de­ ren erstes Source/Drain-Gebiet (4) jeweils an eine Hauptfläche (5) des Halbleitersubstrats angrenzt und deren zweites Source/Drain-Gebiet (2) jeweils an eine der vergra­ benen Bitleitungen (2) angrenzt und deren Gateoxid (12) und Gateelektrode (13) ein zwischen den beiden Source/Drain- Gebieten (2, 4) angeordnetes Kanalgebiet (3) ringförmig um­ gibt,
• - bei dem entlang einer Wortleitung benachbarte vertikale MOS-Transistoren so angeordnet werden, daß ihre Gateelek­ troden (13) aneinandergrenzen,
• - bei dem die Speicherkondensatoren jeweils mit einem Spei­ cherknoten erzeugt werden, der mit einem der ersten Sour­ ce/Drain-Gebiete (4) elektrisch verbunden wird.

8. Verfahren nach Anspruch 7,

• - bei dem das Halbleitersubstrat eine erste Schicht (2), die von einem ersten Leitfähigkeitstyp dotiert ist, eine zweite Schicht (3), die von einem zweiten, zum ersten entgegenge­ setzten Leitfähigkeitstyp dotiert ist, und eine dritte Schicht (4), die vom ersten Leitfähigkeitstyp dotiert ist und die an die Hauptfläche (5) angrenzt, umfaßt,
• - bei dem erste Gräben (8), die jeweils streifenförmig sind und im wesentlichen parallel verlaufen und die die erste Schicht (2), die zweite Schicht (3) und die dritte Schicht (4) durchtrennen, geätzt werden,
• - bei dem die ersten Gräben (8) mit einer ersten Isolati­ onsstruktur (9) aufgefüllt werden,
• - bei dem zweite Gräben (10), die jeweils streifenförmig sind und im wesentlichen parallel verlaufen, die die ersten Grä­ ben (8) kreuzen und die bis in die erste Schicht (2) hin­ einreichen, ohne die erste Schicht (2) zu durchtrennen, ge­ ätzt werden,
• - bei dem die zweiten Gräben (10) mit einer zweiten Isolati­ onsstruktur (11) versehen werden,
• - bei dem die Weite der zweiten Gräben (10) größer als die Weite der ersten Gräben (8) ist,
• - bei dem die ersten Isolationsstrukturen (9) und die zweiten Isolationsstrukturen (11) selektiv zu dem Halbleitermateri­ al geätzt werden, bis an den Flanken der ersten Gräben (8) und der zweiten Gräben (10) die Oberfläche der strukturier­ ten zweiten Schicht (3) und dritten Schicht (4) freigelegt sind,
• - bei dem ein Gateoxid (12) gebildet wird, das mindestens die freiliegende Oberfläche der zweiten Schicht (3) bedeckt,
• - bei dem zur Bildung der Gateelektroden (13) eine dotierte Polysiliziumschicht (13′) mit im wesentlichen konformer Kantenbedeckung erzeugt wird, deren Dicke so bemessen wird, daß sie die ersten Gräben (8) auffüllt, die zweiten Gräben (10) jedoch nicht auffüllt, und die anisotrop rückgeätzt wird, so daß an den Flanken der zweiten Gräben dotierte Po­ lysiliziumspacer entstehen und in den zweiten Gräben die Oberfläche der zweiten Isolationsstrukturen (11) teilweise freigelegt wird, während die Oberfläche der ersten Isolati­ onsstruktur in den ersten Gräben (8) von dotiertem Polysi­ lizium bedeckt bleibt,
• - bei dem eine dritte Isolationsstruktur (14) erzeugt wird, die die Gateelektroden (13) abdeckt.

9. Verfahren nach Anspruch 8,

• - bei dem zur Ätzung der ersten Gräben (8) eine erste Graben­ maske verwendet wird,
• - bei dem zur Bildung der ersten Grabenmaske eine erste SiO₂- Schicht (6) abgeschieden und mit Hilfe photolithographi­ scher Verfahren strukturiert wird,
• - bei dem eine zweite SiO₂-Schicht mit im wesentlichen kon­ former Kantenbedeckung abgeschieden und anisotrop rückge­ ätzt wird, so daß an Flanken der strukturierten ersten SiO₂-Schicht (6) SiO₂-Spacer (7) entstehen, durch die die Weite der ersten Gräben (8) definiert wird.

10. Verfahren nach einem der Ansprüche 8 oder 9,

• - bei dem das Halbleitersubstrat mindestens im Bereich der DRAM-Zellenanordnung monokristallines Silizium umfaßt,
• - bei dem die erste Schicht (2), die zweite Schicht (3) und die dritte Schicht (4) epitaktisch aufgewachsen werden.

11. Verfahren nach Anspruch 10, bei dem unter der ersten Schicht (2) eine leitfähige Schicht aus epitaktisch aufgewachsenem CoSi₂ erzeugt wird, die bei der Ätzung der ersten Gräben (8) durchtrennt wird.

12. Verfahren nach einem der Ansprüche 7 bis 11, bei dem zur Bildung der Speicherkondensatoren oberhalb der ersten Source/Drain-Gebiete (4) ein Kondensatordielektrikum (15) und eine Kondensatorplatte (16) aufgebracht werden, so daß die ersten Source/Drain-Gebiete (4) gleichzeitig als Speicherknoten wirken.

13. Verfahren nach Anspruch 12, bei dem das Kondensatordielektrikum (15) aus einem der Stoffe Barium-Strontium-Titanat, Strontium-Titanat oder Blei-Zirkon- Titanat gebildet wird.

14. Verfahren nach Anspruch 12 oder 13, bei dem das Kondensatordielektrikum (15) als durchgehende Schicht gebildet wird.