DE19533709A1 - Nicht-flüchtige Halbleiterspeichervorrichtung und Herstellungsverfahren derselben - Google Patents
Nicht-flüchtige Halbleiterspeichervorrichtung und Herstellungsverfahren derselbenInfo
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Description
Die vorliegende Erfindung bezieht sich auf eine
Halbleiterspeichervorrichtung insbesondere auf eine nicht
flüchtige Halbleiterspeichervorrichtung zum elektrischen
Schreiben und Löschen von Informationen, und ein Herstel
lungsverfahren der Speichervorrichtung.
Bislang ist ein EEPROM (Elektrisch löschbarer und beschreib
barer Nur-Lese-Speicher) zum elektrischen Beschreiben und Lö
schen von Informationen als eine von nicht-flüchtigen
Halbleiterspeichervorrichtungen bekannt.
Fig. 19 ist eine Ausschnittsansicht eines bekannten EEPROM.
In Fig. 19 kennzeichnet das Bezugszeichen 100 ein EEPROM, 1
ein Silizium-Substrat, 10 eine Drain-Störstellendiffusions
schicht, die aus einer Verunreinigung mit dem zu dem Sili
zium-Substrat 1 umgekehrten Leitfähigkeitstyp hergestellt
ist, 11 eine Source-Störstellendiffusionsschicht, die aus ei
ner Verunreinigung mit dem zu dem Silizium-Substrat 1 entge
gengesetzten Leitfähigkeitstyp hergestellt ist, 12 eine Kon
taktabschnitt-Störstellendiffusionsschicht, die unterhalb ei
nes (nachstehend beschriebenen) Kontaktlochs 33 ausgebildet
ist, 20 einen Gate-Elektrodenabschnitt, der aus Teilen 21 bis
24 gebildet ist, 21 ein erster Gate-Oxidfilm, der auf dem Si
lizium-Substrat ausgebildet ist, 22 eine Elektrode für ein
schwebendes Gate (nachstehend kurz fg-Elektrode genannt), die
auf dem ersten Gate-Oxidfilm 21 ausgebildet ist, 23 ein zwei
ter Gate-Isolationsfilm, der auf der fg-Elektrode 22 ausge
bildet ist, und 24 eine Gate-Steuerelektrode, die auf dem
zweiten Gate-Isolationsfilm 23 ausgebildet ist. Gekennzeich
net mit 31 ist ein Zwischenschichtunterlags-Oxidfilm, der auf
beiden, dem Silizium-Substrat 1 und dem Gate-Elektrodenab
schnitt 20, ausgebildet ist, 32 ist ein
Zwischenschichtisolationsfilm, der auf dem
Zwischenschichtunterlags-Oxidfilm 31 ausgebildet ist, und 33
ist ein Kontaktloch, das durch Bohrabschnitte des Zwischen
schichtisolationsfilms 33 und des Zwischenschichtunterlags-
Oxidfilms 31 gebildet ist. Des weiteren ist 40 eine Alumini
umverdrahtung, die mit der Drain-Störstellendiffusionsschicht
10 über das Kontaktloch 33 und die Kontaktabschnitt-Störstel
lendiffusionsschicht 12 verbunden ist, und 50 ist ein Passi
vierungsfilm, der vollständig über eine Einrichtung aus
gebildet ist, die einem Bereich auf dem Silizium-Substrat 1
definiert.
Das EEPROM 100 ist so aufgebaut, daß zwei Speichertransisto
ren sich paarweise einen Source-Elektrodenabschnitt (Source-
Störstellendiffusionsschicht 11) teilen und sich ebenfalls
entsprechende Drain-Elektrodenabschnitte (Drain-Störstellen
diffusionsschichten 10) mit einem weiteren Paar von angren
zenden Speichertransistoren teilen.
Die Arbeitsweise des EEPROM 100 wird nachstehend unter Bezug
nahme auf die Fig. 19 beschrieben. Das EEPROM arbeitet in
einer Schreib-/Löschbetriebsart zum elektrischen Schreiben
oder Löschen von Informationen und einer Lesebetriebsart zum
Lesen von Informationen. Die Schreib-/Löschbetriebsart umfaßt
eine Schreibbetriebsart zum elektrischen Schreiben von Infor
mationen und eine Löschbetriebsart zum elektrischen Löschen
von Informationen.
In der Löschbetriebsart wird der Drain-Elektrodenabschnitt,
der aus der Drain-Störstellendiffusionsschicht 10 erstellt
ist, in einen Leerlaufzustand gebracht und die Gate-Steuer
elektrode 24 wird in einen geerdeten Zustand gebracht. Dann
wird eine Hochspannung von beispielsweise ca. 12 Volt an den
Source-Elektrodenabschnitt angelegt, der aus der Source-Stör
stellendiffusionsschicht 11 erstellt ist. Dieses ermöglicht
einem Fauler-Nordheim-Tunnelstrom (nachstehend als FN-Tunnel
strom bezeichnet) von der Source-Störstellendiffusionsschicht
11 zu der fg-Elektrode 22 über einen Abschnitt an der Source-
Seite des ersten Gate-Oxidfilms 21 zu fließen, der unterhalb
eines Endes der fg-Elektrode 22 nahe der Source-Störstellen
diffusionsschicht 11 angeordnet ist. Elektronen in der fg-
Elektrode 22 werden mit dem FN-Tunnelstrom zurückgezogen und
dadurch wird die Information gelöscht.
Dann wird in der Schreibbetriebsart der Source-Elektrodenab
schnitt, der aus der Source-Störstellendiffusionsschicht 11
erstellt ist, in einen geerdeten Zustand gebracht, eine Span
nung von beispielsweise ca. 7 Volt an den Drain-Elektrodenab
schnitt, der aus der Drain-Störstellendiffusionsschicht 10
erstellt ist, und eine Spannung von beispielsweise ca. 12
Volt wird an die Gate-Steuerelektrode 24 angelegt. Unter die
ser Bedingung tritt ein Avalanche-Phänomen in der Nähe der
Drain-Störstellendiffusionsschicht 10 unterhalb eines gegen
überliegenden Endes der fg-Elektrode 22 auf. Spannungsfüh
rende Elektronen, die durch das Avalanche-Phänomen erzeugt
werden, werden von dem Silizium-Substrat 1 in die fg-Elek
trode 22 über einen Abschnitt auf der Drain-Bindestrichseite
des ersten Gate-Oxidfilms 21 injiziert, wodurch die Informa
tion geschrieben wird.
In der Lesebetriebsart wird der Source-Elektrodenabschnitt,
der aus der Source-Störstellendiffusionsschicht 11 erstellt
ist, in einen geerdeten Zustand überführt, eine Spannung von
beispielsweise ca. 1 Volt an den Drain-Elektrodenabschnitt
angelegt, der aus der Drain-Störstellendiffusionsschicht 10
erstellt ist, und eine Spannung von beispielsweise ca. 3 Volt
wird an die Gate-Steuerelektrode 24 angelegt. Unter dieser
Bedingung wird ein Zustand von "1" oder "0" in Abhängigkeit
davon ermittelt, ob ein Strom, der nicht kleiner als ein vor
bestimmter Wert Ids ist, von der Drain-Störstellendiffusions
schicht 10 zu der Source-Störstellendiffusionsschicht 11
fließt oder nicht, wodurch Information gelesen wird.
Fig. 20 ist eine Kurvendarstellung, die das Verhältnis zwi
schen einer Gate-Spannung und einem Drain-Strom darstellt.
Wenn Elektronen in der fg-Elektrode 22 vorhanden sind, fließt
kein Strom von der Drain-Störstellendiffusionsschicht 10 zu
der Source-Störstellendiffusionsschicht 11. Als ein Ergebnis
wird der eingeschriebene Zustand, beispielsweise der Zustand
"0", gelesen. Andererseits fließt, wenn Elektronen von der
fg-Elektrode 22 zurückgezogen werden, ein Strom, der nicht
kleiner als der vorbestimmte Wert Ids ist, von der Drain-
Störstellendiffusionsschicht 10 zu der Source-Störstellendif
fusionsschicht 11. Als ein Ergebnis wird der gelöschte Zu
stand, beispielsweise der Zustand "1", gelesen.
Ein Herstellungsverfahren der bekannten nicht-flüchtigen
Halbleiterspeichervorrichtung wird nun unter Bezugnahme auf
die Fig. 21 bis 28 beschrieben.
Zunächst wird, wie in Fig. 21 gezeigt ist, der erste Gate-
Oxidfilm 21, der ca. 10 nm dick ist, auf Silizium-Substrat 1
unter Verwendung der thermischen Oxidationstechnik ausgebil
det. Dann werden, wie in Fig. 22 gezeigt ist, eine polykri
stalline Siliziumschicht, die ca. 200 nm dick ist, und die
die fg-Elektrode 22 werden wird, der zweite Gate-Isolations
film 23, der ca. 30 nm dick ist, und eine polykristalline Si
liziumschicht, die ca. 300 nm dick ist, und die die Gate-
Steuerelektrode 24 werden wird, nacheinander in dieser Rei
henfolge auf dem ersten Gate-Oxidfilm 21 ausgebildet. Dann
werden, wie in Fig. 23 gezeigt ist, die laminierten Schich
ten unter Verwendung der bekannten Photolitographie- und
Ätztechniken in ein gewünschtes Muster maskiert, um so die
Gate-Elektrodenabschnitte 20 von Speichertransistoren auszu
bilden, von denen jeder den ersten Gate-Oxidfilm 21, die fg-
Elektrode 22, den zweiten Gate-Isolationsfilm 23 und die
Gate-Steuerelektrode 24 umfaßt.
Nachfolgend werden, wie in Fig. 24 gezeigt ist, Arsen-Ionen
in das Silizium-Substrat 1 mit einer Konzentration von ca.
3×10¹⁵/cm² injiziert, wobei die Gate-Elektrodenabschnitte 20
als Masken verwendet werden. Danach werden Verunreinigungen
bzw. Störstellen in Form von Ionen unter Verwendung der ther
mischen Diffusionstechnik eindiffundiert, um die Source-Stör
stellendiffusionsschicht 11 und die Drain-Störstellendiffusi
onsschicht 10 auszubilden.
Dann wird, wie in Fig. 25 gezeigt ist, der
Zwischenschichtunterlags-Oxidfilm 31 auf den Gate-Elektroden
abschnitten 20 und auf dem Silizium-Substrat 1 in den Berei
chen ausgebildet, wo die Gate-Elektrodenabschnitte 20 nicht
vorhanden sind. Danach wird, wie in Fig. 26 gezeigt ist, der
Zwischenschichtisolationsfilm 32 vollständig über einem Vor
richtungsbereich ausgebildet. Dann werden, wie in Fig. 27
gezeigt ist, Teile des Zwischenschichtisolationsfilms 32 und
des Zwischenschichtunterlags-Oxidfilms 31 in einer Position
oberhalb der Drain-Störstellendiffusionsschicht 10 gebohrt,
um das Kontaktloch 33 auszubilden.
Dann wird, wie in Fig. 28 gezeigt ist, eine Verunreinigung
(Störstellen) mit dem zu dem Silizium-Substrat 1 gegensätzli
chen Leitfähigkeitstyp über jedes Kontaktloch 33 unter Ver
wendung der Ionenimplantationstechnik injiziert, um die Kon
taktabschnitt-Störstellendiffusionschicht 12 auszubilden, die
dazu dient, um Aluminium vom Eindringen über das Silizium-
Substrat 1 abzuhalten. Dann wird die Aluminiumverdrahtung 40,
die ca. 1 µm dick ist, und die eine Bit-Leitung werden wird,
ausgebildet, um die Verbindung zu der Drain-Störstellendiffu
sionsschicht 10 aufrecht zu erhalten. Danach wird, wie in
Fig. 19 gezeigt ist, der Passivierungsfilm 50, der ca. 1 µm
dick ist, zum Vorrichtungsschutz ausgebildet, wodurch ein
Speicher-Chip vervollständigt ist.
Da die bekannte nicht-flüchtige Halbleiter-Speichervorrich
tung einen solchen, wie vorstehend beschriebenen Aufbau auf
weist, besteht die Information, die ein Speichertransistor
speichern kann, lediglich aus zwei Typen, beispielsweise dem
Schreibzustand "0", in dem Elektronen in der fg-Elektrode
vorhanden sind, und dem Löschzustand "1", in dem Elektronen
nicht in der fg-Elektrode vorhanden sind. Dieses wirft ein
Problem auf, daß das Ausmaß der speicherbaren Information le
diglich durch Erhöhen der Anzahl der Speichertransistoren er
höht werden kann, und daß demzufolge eine Erhöhung im Ausmaß
der speicherbaren Information zu einer größeren Speichervor
richtungsgröße und insbesondere zu einem größeren Bereich
führt, der durch die Speichervorrichtung belegt ist.
Angesichts der vorstehenden Problematik ist es ein Ziel der
vorliegenden Erfindung eine nicht-flüchtige
Halbleiterspeichervorrichtung und ein entsprechendes Herstel
lungsverfahren bereitzustellen, womit das Ausmaß an speicher
barer Information ohne eine Erhöhung der Anzahl an Speicher
transistoren und des dadurch belegten Bereichs erhöht werden
kann.
Nicht-flüchtige Halbleiterspeichervorrichtung, wobei eine
Vielzahl von Speichertransistoren auf einem Halbleitersub
strat ausgebildet ist, von denen jeder zum elektrischen
Schreiben und Löschen von Information in der Lage ist und
folgende Abschnitte umfaßt:
einen Source-Elektrodenabschnitt und einen Drain- Elektrodenabschnitt, die auf einer primären Oberfläche des Halbleitersubstrats als Bereiche mit zu dem Halbleitersub strat entgegengesetzten Leitfähigkeitstyp ausgebildet sind,
einen Gate-Elektrodenabschnitt, der zwischen dem Source- Elektrodenabschnitt und dem Drain-Elektrodenabschnitt auf dem Halbleitersubstrat ausgebildet ist, und einen Zweischicht- Schwebe-Gate-Aufbau aufweist, der zwei Schwebe-Gate-Elektro den und eine Steuer-Gate-Elektrode aufweist, die einzeln übereinander laminiert sind, und
einen Lösch-Gate-Elektrodenabschnitt, der auf dem Gate- Elektrodenabschnitt lateral ausgebildet ist.
einen Source-Elektrodenabschnitt und einen Drain- Elektrodenabschnitt, die auf einer primären Oberfläche des Halbleitersubstrats als Bereiche mit zu dem Halbleitersub strat entgegengesetzten Leitfähigkeitstyp ausgebildet sind,
einen Gate-Elektrodenabschnitt, der zwischen dem Source- Elektrodenabschnitt und dem Drain-Elektrodenabschnitt auf dem Halbleitersubstrat ausgebildet ist, und einen Zweischicht- Schwebe-Gate-Aufbau aufweist, der zwei Schwebe-Gate-Elektro den und eine Steuer-Gate-Elektrode aufweist, die einzeln übereinander laminiert sind, und
einen Lösch-Gate-Elektrodenabschnitt, der auf dem Gate- Elektrodenabschnitt lateral ausgebildet ist.
Vorrichtung nach Anspruch 1, wobei der Gate-Elektrodenab
schnitt umfaßt: einen ersten Gate-Oxidfilm, eine erste
Schwebe-Gate-Elektrode, einen zweiten Gate-Isolationsfilm,
eine zweite Schwebe-Gate-Elektrode, einen dritten Gate-Oxid
film, eine Steuer-Gate-Elektrode und einen vierten Gate-Oxid
film, die im wesentlichen auf dem Halbleitersubstrat
aufeinanderfolgend vertikal laminiert sind, so daß Elektronen
von der Seite des Halbleitersubstrats über den ersten Gate-
Oxidfilm in die erste Schwebe-Gate-Elektrode injiziert werden
und Elektronen von der Steuer-Gate-Elektrode über den dritten
Gate-Oxidfilm in die zweite Schwebe-Gate-Elektrode injiziert
werden.
Vorrichtung nach Anspruch 1, wobei der Gate-Elektrodenab
schnitt umfaßt: einen ersten Gate-Oxidfilm, eine erste
Schwebe-Gate-Elektroden einen zweiten Gate-Oxidfilm, eine
zweite Schwebe-Gate-Elektrode, einen dritten Gate-Isolations
film, eine Steuer-Gate-Elektrode und einen vierten Gate-Oxid
film, die im wesentlichen aufeinanderfolgend auf dem Halblei
tersubstrat vertikal laminiert sind, so daß Elektronen von
der Seite des Halbleitersubstrats über den ersten Gate-Oxid
film in die erste Schwebe-Gate-Elektrode injiziert werden und
Elektronen von dem ersten Schwebe-Gate über den zweiten Gate-
Oxidfilm in die zweite Schwebe-Gate-Elektrode injiziert wer
den.
Herstellungsverfahren für eine nicht-flüchtige Speichervor
richtung mit den Schritten:
Ausbilden eines Gate-Elektrodenabschnittes, um auf einem Halbleitersubstrat Schichten zu laminieren, die als zwei Schwebe-Gate-Elektroden und eine Steuer-Gate-Elektrode dienen werden, die einer über dem anderen laminiert sind, und um die laminierten Schichten in ein gewünschtes Muster zu maskieren, um einen Gate-Elektrodenabschnitt auszubilden,
Bilden eines Source/Drain-Elektrodenabschnittes, um einen Source-Elektrodenabschnitt und einen Drain-Elektroden abschnitt durch Ionenimplantation an beiden Seiten des Gate- Elektrodenabschnittes auf dem Halbleitersubstrat auszubilden,
Ausbilden eines Lösch-Gate-Elektrodenabschnittes, um einen Lösch-Gate-Elektrodenabschnitt lateral auf dem Gate- Elektrodenabschnitt auszubilden, und
Ausbilden einer Verdrahtung, um eine als elektrische Verdrahtung dienende Aluminiumverdrahtung auszubilden.
Ausbilden eines Gate-Elektrodenabschnittes, um auf einem Halbleitersubstrat Schichten zu laminieren, die als zwei Schwebe-Gate-Elektroden und eine Steuer-Gate-Elektrode dienen werden, die einer über dem anderen laminiert sind, und um die laminierten Schichten in ein gewünschtes Muster zu maskieren, um einen Gate-Elektrodenabschnitt auszubilden,
Bilden eines Source/Drain-Elektrodenabschnittes, um einen Source-Elektrodenabschnitt und einen Drain-Elektroden abschnitt durch Ionenimplantation an beiden Seiten des Gate- Elektrodenabschnittes auf dem Halbleitersubstrat auszubilden,
Ausbilden eines Lösch-Gate-Elektrodenabschnittes, um einen Lösch-Gate-Elektrodenabschnitt lateral auf dem Gate- Elektrodenabschnitt auszubilden, und
Ausbilden einer Verdrahtung, um eine als elektrische Verdrahtung dienende Aluminiumverdrahtung auszubilden.
Gemäß dem ersten Aspekt der vorliegenden Erfindung weist der
Gate-Elektrodenabschnitt den Zweischicht-Schwebe-Gate-Aufbau
mit zwei schwebenden Gate-Elektroden und der Gate-Steuerelek
trode auf, die jeweils übereinander laminiert sind, und die
Speichereinrichtung speichert drei Informationsarten, bei
spielsweise einen Zustand "1", bei dem Elektronen in eine fg-
Elektrode injiziert sind, einen Zustand "0", bei dem Elektro
nen in zwei fg-Elektroden injiziert sind, und einen Zustand
"2", bei dem Elektronen von den zwei fg-Elektroden zurückge
zogen sind.
Gemäß dem zweiten Aspekt der vorliegenden Erfindung sind die
erste und zweite fg-Elektrode, die Gate-Steuerelektrode und
der Isolationsfilm und der Oxidfilm, die zwischen diesen
Elektroden angeordnet sind, welche zusammen den Gate-Elektro
denabschnitt bilden, im wesentlichen vertikal laminiert und
daher ist der Bereich des Speichertransistors nicht erhöht.
Gemäß dem dritten Aspekt der vorliegenden Erfindung ist der
Gate-Elektrodenabschnitt so aufgebaut, daß Elektronen in die
erste und die zweite fg-Elektrode in die gleiche Richtung in
jiziert werden, wodurch die relevante Elektrode und Elektro
denabschnitte, an die Spannungen angelegt werden, und die Po
laritäten der daran angelegten Spannungen in den Schreibbe
triebsarten gleich gemacht werden.
Gemäß dem vierten Aspekt der vorliegenden Erfindung werden
Speichertransistoren, die jeweils den Zweischicht-Schwebe-
Gate-Aufbau aufweisen, durch teilweise Modifizierung des be
kannten Herstellungsprozesses auf einfache Weise ausgebildet.
Fig. 1 ist eine Teilansicht eines EEPROM gemäß einem
Ausführungsbeispiel der vorliegenden Erfindung.
Fig. 2 ist eine Teilansicht zum Erläutern eines ersten
Schrittes des Herstellungsprozesses für das EEPROM gemäß
Fig. 1.
Fig. 3 ist eine Teilansicht zum Erläutern eines zweiten
Schrittes des Herstellungsprozesses für das EEPROM gemäß
Fig. 1.
Fig. 4 ist eine Teilansicht zum Erläutern eines dritten
Schrittes des Herstellungsprozesses für das EEPROM gemäß
Fig. 1.
Fig. 5 ist eine Teilansicht, die eine Modifikation verdeut
licht, bei der Seitenwände für eine Gate-Steuerelektrode des
EEPROM gemäß Fig. 1 ausgebildet sind.
Fig. 6 ist eine Teilansicht zum Erläutern eines vierten
Schrittes des Herstellungsprozesses für das EEPROM gemäß
Fig. 1.
Fig. 7 ist eine Teilansicht zum Erläutern eines fünften
Schrittes des Herstellungsprozesses für das EEPROM gemäß
Fig. 1.
Fig. 8 ist eine Teilansicht zum Erläutern eines sechsten
Schrittes des Herstellungsprozesses für das EEPROM gemäß
Fig. 1.
Fig. 9 ist eine Teilansicht zum Erläutern eines siebten
Schrittes des Herstellungsprozesses für das EEPROM gemäß
Fig. 1.
Fig. 10 ist eine Teilansicht zum Erläutern eines achten
Schrittes des Herstellungsprozesses für das EEPROM gemäß
Fig. 1.
Fig. 11 ist eine Teilansicht zum Erläutern eines neunten
Schrittes des Herstellungsprozesses für das EEPROM gemäß
Fig. 1.
Fig. 12 ist eine Teilansicht zum Erläutern eines zehnten
Schrittes des Herstellungsprozesses für das EEPROM gemäß
Fig. 1.
Fig. 13 ist eine Teilansicht eines EEPROM gemäß einem ande
ren Ausführungsbeispiel der vorliegenden Erfindung.
Fig. 14 ist eine Teilansicht zum Erläutern eines ersten
Schrittes des Herstellungsprozesses für das EEPROM gemäß
Fig. 13.
Fig. 15 ist eine Teilansicht zum Erläutern eines zweiten
Schrittes des Herstellungsprozesses für das EEPROM gemäß
Fig. 13.
Fig. 16 ist eine Teilansicht zum Erläutern eines dritten
Schrittes des Herstellungsprozesses für das EEPROM gemäß
Fig. 13.
Fig. 17 ist eine Teilansicht, die eine Modifikation zeigt,
bei der Seitenwände für eine Gate-Steuerelektrode des EEPROM
gemäß Fig. 13 ausgebildet sind.
Fig. 18 ist eine Kurvendarstellung zum Erläutern einer Art
des Lesens von Information in dem EEPROM gemäß der vorliegen
den Erfindung.
Fig. 19 ist eine Teilansicht eines bekannten EEPROM.
Fig. 20 ist eine Kurvendarstellung zum Erläutern einer Art
des Lesens von Information bei dem bekannten EEPROM.
Fig. 21 ist eine Teilansicht zum Erläutern eines ersten
Schrittes des Herstellungsprozesses für das bekannte EEPROM
gemäß Fig. 19.
Fig. 22 ist eine Teilansicht zum Erläutern eines zweiten
Schrittes des Herstellungsprozesses für das EEPROM gemäß
Fig. 19.
Fig. 23 ist eine Teilansicht zum Erläutern eines dritten
Schrittes des Herstellungsprozesses für das EEPROM gemäß
Fig. 19.
Fig. 24 ist eine Teilansicht zum Erläutern eines vierten
Schrittes des Herstellungsprozesses für das EEPROM gemäß
Fig. 19.
Fig. 25 ist eine Teilansicht zum Erläutern eines fünften
Schrittes des Herstellungsprozesses für das EEPROM gemäß
Fig. 19.
Fig. 26 ist eine Teilansicht zum Erläutern eines sechsten
Schrittes des Herstellungsprozesses für das EEPROM gemäß
Fig. 19.
Fig. 27 ist eine Teilansicht zum Erläutern eines siebten
Schrittes des Herstellungsprozesses für das EEPROM gemäß
Fig. 19.
Fig. 28 ist eine Teilansicht zum Erläutern eines achten
Schrittes des Herstellungsprozesses für das EEPROM gemäß
Fig. 19.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung
werden nachstehend unter Bezugnahme auf die Zeichnung be
schrieben.
Fig. 1 ist eine Teilansicht eines EEPROM als einer nicht
flüchtigen Halbleiterspeichervorrichtung gemäß einem
Ausführungsbeispiel der vorliegenden Erfindung. In Fig. 1
kennzeichnet ein Bezugszeichen 110 ein EEPROM, 1 ein Sili
zium-Substrat als ein Halbleiter-Substrat, 10 eine Drain
störstellendiffusionsschicht aus einer Verunreinigung
(Störstellen) mit dem zu dem Silizium-Substrat 1 entgegenge
setzten Leitfähigkeitstyp, 11 eine Source-Störstellen
diffusionsschicht aus einer Verunreinigung (Störstellen) mit
dem zu dem Silizium-Substrat 1 entgegengesetzten Leitfähig
keitstyp, und 12 eine Kontaktabschnitt-Störstellendiffusions
schicht, die unterhalb eines Kontaktlochs 33 (das nachstehend
beschrieben wird) ausgebildet ist.
Gekennzeichnet mit 20a ist ein Gate-Elektrodenabschnitt, der
einen Zweischicht-Schwebe-Gate-Aufbau aufweist und aus Teilen
gebildet ist, die mit 21, 22a, 22b, 24, 25, 26, 27 und 28 ge
kennzeichnet sind. 21 ist ein erster Gate-Oxidfilm, der auf
dem Silizium-Substrat 1 ausgebildet ist. Auf dem ersten Gate-
Oxidfilm 21 sind eine erste Elektrode 22a für ein schwebendes
Gate (nachstehend kurz fg-Elektrode genannt), ein zweiter
Gate-Isolationsfilm 25, eine zweite fg-Elektrode 22b, ein
dritter Gate-Oxidfilm 26 und eine Gate-Steuerelektrode 24
nacheinander in dieser Reihenfolge laminiert. 27 ist ein
vierter Gate-Oxidfilm, der auf beiden, dem Silizium-Substrat
1 und dem Zweischicht-Schwebe-Gate-Aufbau, ausgebildet ist,
und 28 ist eine Lösch-Gate-Elektrode, die auf dem vierten
Gate-Oxidfilm 27 zwischen den beiden Zweischicht-Schwebe-
Gate-Aufbauten ausgebildet ist.
Gekennzeichnet mit 32 ist ein Zwischenschichtisolationsfilm,
der auf beiden, dem vierten Gate-Oxidfilm 27 und der Lösch-
Gate-Elektrode 28, ausgebildet ist, und 33 ist ein Kontakt
loch, das durch Bohren von Teilen des Zwischenschichtisolati
onsfilms 32 und des vierten Gate-Oxidfilms 27 gebildet ist.
Des weiteren ist 40 eine Aluminiumverdrahtung, die mit der
Drain-Störstellendiffusionsschicht 10 über das Kontaktloch 33
und die Kontaktabschnitt-Störstellendiffusionsschicht 12 ver
bunden ist, und 50 ist ein Passivierungsfilm, der vollständig
über eine Vorrichtung ausgebildet ist, die einen Bereich auf
dem Silizium-Substrat 1 definiert.
Das EEPROM 110 ist so aufgebaut, daß zwei Speichertransisto
ren sich paarweise einen Source-Elektrodenabschnitt (Source-
Störstellendiffusionsschicht 11) und einen Lösch-Gate-
Elektrodenabschnitt (Lösch-Gate-Elektrode 28) teilen und sich
ebenfalls entsprechende Drain-Elektrodenabschnitte (Drain-
Störstellendiffusionschichten 10) mit einem anderen angren
zenden Paar von Speichertransistoren teilen.
Jeder der Speichertransistoren umfaßt den Gate-Elektrodenab
schnitt 20a, den Source-Elektrodenabschnitt (Source-
Störstellendiffusionsschicht 11), den Drain-Elektrodenab
schnitt (Drain-Störstellendiffusionsschicht 10) und den
Lösch-Elektrodenabschnitt (Lösch-Gate-Elektrode 28).
Die Arbeitsweise des EEPROM 110 dieses Ausführungsbeispiels
in Schreib-/Löschbetriebsarten wird nachstehend unter Bezug
nahme auf die Fig. 1 beschrieben.
In der Schreibbetriebsart wird der aus der Source-
Störstellendiffusionsschicht 11 gebildete Source-Elektroden
abschnitt in einen geerdeten Zustand gebracht und eine posi
tive Spannung wird an beide, den aus der Drain-Störstellen
diffusionsschicht 10 gebildeten Drain-Elektrodenabschnitt und
die Gate-Steuerelektrode 24, angelegt. Unter dieser Bedingung
tritt ein Avalanche-Phänomen in der Nachbarschaft der Drain-
Störstellendiffusionsschicht 10 unterhalb eines Endes der er
sten fg-Elektrode 22a auf. Durch das Avalanche-Phänomen ge
ladene Elektronen werden von dem Silizium-Substrat 1 über
einen Abschnitt an der Drain-Seite des ersten Gate-Oxidfilms
21 in die erste fg-Elektrode 22a injiziert, wodurch Informa
tion geschrieben wird. Dieser Zustand, bei dem Elektronen in
die erste fg-Elektrode 22a injiziert werden, wird als "1" an
genommen.
Dann wird unter der vorstehenden Bedingung der Drain-
Elektrodenabschnitt, der aus der Drain-Störstellendiffusions
schicht 10 gebildet ist, in einen geerdeten Zustand überführt
und eine negative Hochspannung wird an die Gate-
Steuerelektrode 24 angelegt. Dieses ermöglicht einem FN-Tun
nelstrom von der zweiten fg-Elektrode 22b über den dritten
Gate-Oxidfilm 26 zu der Gate-Steuerelektrode 24 zu fließen.
Mit dem FN-Tunnelstrom werden in die zweite fg-Elektrode 22b
ebenfalls Elektronen injiziert. Dieser Zustand, bei dem Elek
tronen in beide, die erste fg-Elektrode 22a und die zweite
fg-Elektrode 22b, injiziert sind, wird als "0" angenommen.
Mithin können in der Schreibbetriebsart zwei Arten von Infor
mationen für jeden Speichertransistor (Speicherzelle) kreiert
werden.
In der Löschbetriebsart wird der aus der Drain-
Störstellendiffusionsschicht 10 gebildete Drain-Elektrodenab
schnitt, die Gate-Steuerelektrode 24 und der aus der Source-
Störstellendiffusionsschicht 11 gebildete Source-Elektroden
abschnitt in einen geerdeten Zustand überführt, während eine
positive Hochspannung an die Lösch-Gate-Elektrode 28 angelegt
wird. Dieses ermöglicht einem FN-Tunnelstrom von der Lösch-
Gate-Elektrode 28 zu der ersten fg-Elektrode 22a und der
zweiten fg-Elektrode 22b über den vierten Gate-Oxidfilm 27 zu
fließen. Mit dem FN-Tunnelstrom werden Elektronen in der er
sten und zweiten fg-Elektrode 22a, 22b zurückgezogen, wodurch
Information gelöscht wird. Dieser Zustand wird als "2" ange
nommen.
Wie vorstehend beschrieben stellt die Schreibbetriebsart des
EEPROM gemäß diesem Ausführungsbeispiel den Zustand "1", bei
dem Elektronen in die erste fg-Elektrode 22a injiziert sind,
und den Zustand "0", bei dem Elektronen in beide, die erste
und zweite fg-Elektrode 22a, 22b injiziert sind, bereit und
die Löschbetriebsart stellt den Zustand "2" bereit, bei dem
Elektronen von beiden, der ersten und zweiten fg-Elektrode
22a, 22b zurückgezogen sind. Daher können drei Arten von In
formation, beispielsweise "0", "1" und "2" in jedem Speicher
transistor (Speicherzelle) gespeichert werden.
Demnach kann, da das EEPROM als ein Vielfachwert-Speicher
ausgebildet ist, das Ausmaß an speicherbarer Information im
Vergleich zum Stand der Technik stark gesteigert werden. Da
des weiteren die zwei fg-Elektroden in vertikaler Richtung
laminiert sind, ist die Anzahl bzw. der Bereich der Speicher
transistoren nicht erhöht und mithin ist die Gesamtgröße des
EEPROM (beispielsweise des dadurch belegten Bereichs) nicht
erhöht.
Fig. 2 und 12 sind Teilansichten zum Erläutern des
Herstellungsprozesses des EEPROM 110, das in Fig. 1 gezeigt
ist. Ein Herstellungsverfahren des EEPROM 110 wird nachste
hend unter Bezugnahme auf diese Figuren beschrieben.
Zunächst wird, wie ,in Fig. 2 gezeigt ist, der erste Gate-
Oxidfilm 21, der ungefähr 10 nm dick ist, auf dem Silizium-
Substrat 1 unter Verwendung der Thermal-Oxidationstechnik
ausgebildet. Dann wird, wie in Fig. 3 gezeigt ist, eine po
lykristalline Siliziumschicht, die ungefähr 200 nm dick ist
und die die erste fg-Elektrode 22a werden wird, der zweite
Gate-Isolationsfilm 25, der ca. 30 nm dick ist, eine polykri
stalline Siliziumschicht, die ungefähr 200 nm dick ist und
die die zweite fg-Elektrode 22b werden wird, der dritte Gate-
Oxidfilm 26, der ca. 10 nm dick ist, und eine polykristalline
Siliziumschicht, die ca. 300 nm dick ist und die die Gate-
Steuerelektrode 24 werden wird, nacheinander in dieser Rei
henfolge auf dem ersten Gate-Oxidfilm 21 ausgebildet.
Dann werden, wie in Fig. 4 gezeigt ist, die laminierten
Schichten unter Verwendung der bekannten Photolitographie und
Ätztechniken in ein gewünschtes Muster maskiert, um so die
Gate-Elektrodenabschnitte 20a, die jeweils den Zweischicht-
Schwebe-Gate-Aufbau aufweisen, der den ersten Gate-Oxidfilm
21 aufweist, die erste fg-Elektrode 22a, den zweiten Gate-
Isolationsfilm 25, die zweite fg-Elektrode 22b, den dritten
Gate-Oxidfilm 26 und die Gate-Steuerelektrode 24 auszubilden.
Wenn die Durchschlagsspannung zwischen der Lösch-Gate-Elek
trode 28 und der Gate-Steuerelektrode 24 niedrig ist, sind
auf beiden Seiten der Gate-Steuerelektrode 24, wie in Fig. 5
gezeigt ist, Seitenwände 24a vorgesehen, die aus Silizium-
Oxidfilmen gebildet sind, nachdem die Gate-Steuerelektrode 24
ausmaskiert wurde.
Darauffolgend werden, wie in Fig. 6 gezeigt ist, Arsenionen
in das Silizium-Substrat 1 mit einer Konzentration von ca.
3×10¹⁵/cm² unter Verwendung der Gate-Elektrodenabschnitte 20a
als Masken injiziert. Danach werden Verunreinigungen
(Störstellen) in Ionenform unter Verwendung der thermischen
Diffusionstechnik injiziert, um die Source-Störstellendiffu
sionsschicht 11 und die Drain-Störstellendiffusionsschicht 10
auszubilden.
Dann wird, wie in Fig. 7 gezeigt ist, der vierte Gate-Oxid
film, der ca. 10 nm dick ist, auf den Gate-Elektrodenab
schnitten 20a und da, wo die Gate-Elektrodenabschnitte nicht
existieren, auf dem Silizium-Substrat 1 ausgebildet. Auf dem
vierten Gate-Oxidfilm 27 wird, wie in Fig. 8 gezeigt ist,
eine polykristalline Siliziumschicht ausgebildet, die ca. 200
nm dick ist und die Lösch-Gate-Elektrode 28 werden wird. Da
nach wird, wie in Fig. 9 gezeigt ist, die polykristalline
Siliziumschicht unter Verwendung der Photolitographie und
Ätztechniken gemustert bzw. maskiert, um die Lösch-Gate-Elek
trode 28 auszubilden.
Dann wird, wie in Fig. 10 gezeigt ist, der
Zwischenschichtisolationsfilm 32 vollständig über einen Vor
richtungsbereich gezogen. Dann werden, wie in Fig. 11 ge
zeigt ist, Teile des Zwischenschichtisolationsfilms 32 und
des vierten Gate-Oxidfilms 27 zum Ausbilden des Kontaktlochs
33 in einer Position oberhalb der Drain-Störstellendiffusi
onsschicht 10 gebohrt.
Dann wird, wie in Fig. 12 gezeigt ist, eine Verunreinigung
(Störstelle) mit einem gegenüber dem Silizium-Substrat 1
entgegengesetzten Leitfähigkeitstyp über jedes Kontaktloch 33
unter Verwendung der Ionenimplantationstechnik injiziert, um
die Kontaktabschnitt-Störstellendiffusionsschicht 12 auszu
bilden, die dazu dient, Aluminium der nachstehend beschriebe
nen Aluminiumverdrahtung 40 davon abzuhalten, über das
Silizium-Substrat 1 einzudringen. Dann wird die Aluminiumver
drahtung 40, die ca. 1 µm dick ist und die eine Bit-Leitung
werden wird, ausgebildet, um in Verbindung mit der Drain
störstellendiffusionsschicht 10 zu bleiben. Danach wird, wie
in Fig. 1 gezeigt ist, der Passivierungsfilm 50, der ca. 1
im dick ist, zum Vorrichtungsschutz ausgebildet, wodurch ein
Speicher-Chip vervollständigt ist.
Dabei entsprechen die Fig. 2 bis 5 einem Schritt zum Aus
bilden eines Gate-Elektrodenabschnittes, Fig. 6 einem
Schritt zum Ausbilden eines Source/Drain-Elektrodenabschnit
tes, Fig. 7 bis 9 einem Schritt zum Ausbilden eines
Lösch-Gate-Elektrodenabschnittes und Fig. 10 bis 12 einem
Schritt zum Ausbilden einer Verdrahtung.
Mit dem Herstellungsverfahren gemäß diesem Ausführungsbei
spiel können, wie vorstehend beschrieben ist, Speichertransi
storen, die jeweils den Zweischicht-Schwebe-Gate-Aufbau auf
weisen, einfach durch teilweises Modifizieren des bekannten
Herstellungsprozesses gebildet werden. Als ein Ergebnis kann
das existierende Herstellungseguipment verwendet werden und
damit die Produktionskosten niedrig gehalten werden.
Fig. 13 ist eine Teilansicht eines EEPROM als eine nicht
flüchtige Halbleiterspeichervorrichtung gemäß einem anderen
Ausführungsbeispiel der vorliegenden Erfindung. Ein EEPROM
120 der Fig. 13 unterscheidet sich in großen Teilen von dem
EEPROM 110 des Ausführungsbeispiels 1 hinsichtlich des Teils
des Zweischicht-Schwebe-Gate-Aufbaus eines Gate-Elektrodenab
schnitts 20b.
Bei dem Gate-Elektrodenabschnitt 20a des Ausführungsbeispiels
1 ist der dicke zweite Gate-Isolationsfilm 25, der ein hohes
Ausmaß an Isolation hat, zwischen der ersten fg-Elektrode 22a
und der zweiten fg-Elektrode 22b vorgesehen, und der dünne
dritte Gate-Oxidfilm 26, der ein niedriges Ausmaß an
Isolation aufweist, ist zwischen der zweiten fg-Elektrode 22b
und der Gate-Steuerelektrode 24 vorgesehen. Im Gegensatz dazu
ist in dem Gate-Elektrodenabschnitt 20b des Ausführungsbeil
spiels ein dünner zweiter Gate-Oxidfilm 25a, der ein niedri
ges Ausmaß an Isolation aufweist, zwischen der ersten und
zweiten fg-Elektrode 22a, 22b vorgesehen, und ein dicker,
dritter Gate-Isolationsfilm 26a, der ein hohes Ausmaß an Iso
lation aufweist, ist zwischen der zweiten fg-Elektrode 22b
und der Gate-Steuerelektrode 24 vorgesehen. Dieses hat seinen
Grund darin, daß in den Schreib/Lösch-Betriebsarten Elektro
nen in die fg-Elektroden 22a, 22b injiziert bzw. aus diesen
zurückgezogen werden, und zwar in Richtungen, die zu denen im
Ausführungsbeispiel 1 unterschiedlich sind. Zudem ist dieses
Ausführungsbeispiel unterschiedlich zu dem Ausführungsbei
spiel 1 hinsichtlich der Dicke der Filme. Entsprechende Ein
zelheiten werden nachstehend beschrieben.
Die Arbeitsweise des EEPROM 120 dieses Ausführungsbeispiels
in Schreib/Lösch-Betriebsarten wird nachstehend unter Bezug
nahme auf die Fig. 13 beschrieben.
Zunächst wird in der Schreib-Betriebsart der aus der Source-
Störstellendiffusionsschicht 11 gebildete Source-Elektroden
abschnitt in einen geerdeten Zustand überführt und eine posi
tive Spannung wird an beide, den aus der Drain-Störstellen
diffusionsschicht 10 gebildeten Drain-Elektrodenabschnitt und
die Gate-Steuerelektrode 24, angelegt. Unter dieser Bedingung
tritt ein Avalanche-Phänomen in der Nachbarschaft der Drain-
Störstellendiffusionsschicht 10 unterhalb eines Endes der er
sten fg-Elektrode 22a auf. Geladene Elektroden, die durch
dieses Avalanche-Phänomen erzeugt wurden, werden von dem Si
lizium-Substrat 1 über einen Abschnitt auf der Drain-Seite
des ersten Gate-Oxidfilms 21 in die erste fg-Elektrode 22 in
jiziert, wodurch Information geschrieben wird. Dieser Zu
stand, bei dem Elektronen in die erste fg-Elektrode 22a inji
ziert sind, wird als "1" angenommen.
Dann tritt, bei fortlaufender Beibehaltung der vorstehenden
Spannungsbedingungen, ein FN-Tunnelstrom auf, der von der
zweiten fg-Elektrode 22b über den zweiten Gate-Oxidfilm 25a
in die erste fg-Elektrode 22a fließt. Elektronen werden also
mit dem FN-Tunnelstrom auch in die zweite fg-Elektrode 22b
injiziert. Dieser Zustand, bei dem Elektronen in beide, die
erste fg-Elektrode 22a und die zweite fg-Elektrode 22b, inji
ziert sind, wird als "0" angenommen. Somit können in der
Schreib-Betriebsart zwei Arten von Informationen für jeden
Speichertransistor (Speicherzelle) kreiert werden.
Als nächstes wird in der Lösch-Betriebsart der aus der Drain-
Störstellendiffusionsschicht 10 gebildete Drain-Elektrodenab
schnitt, die Gate-Steuerelektrode 24 und der aus der Source-
Störstellendiffusionsschicht 11 gebildete Source-Elektroden
abschnitt in einen geerdeten Zustand überführt, während eine
positive Hochspannung der Lösch-Gate-Elektrode 28 zugeführt
wird. Dieses ermöglicht einem FN-Tunnelstrom von der Lösch-
Gate-Elektrode 28 über den vierten Gate-Oxidfilm 27 zu der
ersten fg-Elektrode 22a und der zweiten fg-Elektrode 22b zu
fließen. Elektronen in der ersten und zweiten fg-Elektrode
22a, 22b werden mit dem FN-Tunnelstrom zurückgezogen, wodurch
Information gelöscht wird. Dieser Zustand wird als "2" ange
nommen.
Wie vorstehend beschrieben stellt die Schreib-Betriebsart des
EEPROM dieses Ausführungsbeispiels also den Zustand "1", bei
dem Elektronen in eine fg-Elektrode 22a injiziert sind, und
den Zustand "0" bereit, bei dem Elektronen in zwei fg-Elek
troden 22a, 22b injiziert sind, und die Lösch-Betriebsart
stellt den Zustand "2" bereit, bei dem Elektronen von den
zwei fg-Elektroden 22a, 22b zurückgezogen sind. Daher können
drei Arten an Information, beispielsweise "0", "1" und "2",
für jeden Speichertransistor (Speicherzelle) gespeichert wer
den.
Demnach kann, da das EEPROM als ein Multiwertspeicher ausge
bildet ist, das Ausmaß an darin Speicherbarer Information im
Vergleich zum Stand der Technik stark erhöht werden. Auch die
Zahl oder der Bereich der Speichertransistoren ist nicht er
höht und daher ist die Gesamtgröße des EEPROM (beispielsweise
der dadurch belegte Bereich) nicht erhöht.
Des weiteren ist in der Schreib-Betriebsart des EEPROM 110
des Ausführungsbeispiels 1 eine Änderung der Polaritäten der
an die relevante Elektrode und Elektrodenabschnitte, etc.,
angelegten Spannungen zwischen dem Fall des Erzeugens des Zu
stands "1" und dem Fall des Änderns des Zustands von "1" nach
"0" erforderlich. Dem gegenüber kann in der Schreib-Betriebs
art des EEPROM 120 dieses Ausführungsbeispiels, da die rele
vante Elektrode und Elektrodenabschnitte, an die Spannungen
angelegt werden, und die Polaritäten der daran angelegten
Spannungen gleich sind für den Fall des Erzeugens des Zustan
des "1" und des Falls des Erzeugens des Zustandes "0", Infor
mation vereinfacht und beschleunigt geschrieben werden und
die Arbeitsgeschwindigkeit des EEPROM kann erhöht werden.
Fig. 14 bis 16 sind Teilansichten zum Erläutern des
Herstellungsprozesses des EEPROM 120, das in Fig. 13 gezeigt
ist. Ein Herstellungsverfahren des EEPROM 120 wird nachste
hend unter Bezugnahme auf die Zeichnung beschrieben.
Zunächst wird, wie in Fig. 14 gezeigt ist, der erste Gate-
Oxidfilm 21, der ca. 10 nm dick ist, auf dem Silizium-Sub
strat 1 unter Verwendung der thermischen Oxidationstechnik
ausgebildet. Dann werden, wie in Fig. 15 gezeigt ist, eine
polykristalline Siliziumschicht, die ca. 200 nm dick ist und
die die erste fg-Elektrode 22a werden wird, der zweite Gate-
Oxidfilm 25a, der ca. 10 nm dick ist, eine polykristalline
Siliziumschicht, die ca. 200 nm dick ist und die die zweite
fg-Elektrode 22b werden wird, der dritte Gate-Isolationsfilm
26a, der ca. 30 nm dick ist, und eine polykristalline Silizi
umschicht, die ca. 300 nm dick ist und die die Gate-Steuer
elektrode 24 werden wird, nacheinander in dieser Reihenfolge
auf dem ersten Gate-Oxidfilm 21 ausgebildet.
Dann werden, wie in Fig. 16 gezeigt ist, die laminierten
Schichten unter Verwendung der Photolitographie- und Ätztech
niken in ein gewünschtes Muster maskiert, wodurch die Gate-
Elektrodenabschnitte 20b, die jeweils den Zweischicht-
Schwebe-Gate-Aufbau aufweisen, der den ersten Gate-Oxidfilm
21 umfaßt, die erste fg-Elektrode 22a, den zweiten Gate-Oxid
film 25a, die zweite fg-Elektrode 22b, den dritten Gate-Iso
lationsfilm 26a und die Gate-Steuerelektrode 24 auszubilden.
Wenn die Durchbruchsspannung zwischen der Lösch-Gate-Elek
trode 28 und der Gate-Steuerelektrode 24 niedrig ist, werden
aus Siliziumoxidfilmen gebildete Seitenwände 24a auf beiden
Seiten der Gate-Steuerelektrode 24 vorgesehen, wie dies in
Fig. 17 gezeigt ist, nachdem die Gate-Steuerelektrode 24
maskiert ist.
Ein nachfolgender Prozeß ist der gleiche wie der im
Ausführungsbeispiel 1 unter Bezugnahme auf die der Fig. 6
nachfolgenden Zeichnungen beschrieben. Genauer werden Arsen
ionen in das Silizium-Substrat 1 mit einer Konzentration von
ca. 3×10¹⁵/cm² unter Verwendung der Gate-Elektrodenab
schnitte 20b als Masken injiziert. Danach werden Verunreini
gungen (Störstellen) die in Form von Ionen injiziert sind,
unter Verwendung der thermischen Diffusionstechnik eindiffun
diert, um die Source-Störstellendiffusionsschicht 11 und die
Drain-Störstellendiffusionsschicht 10 auszubilden. Dann wird
der vierte Gate-Oxidfilm 27, der ca. 10 nm dick ist, auf den
Gate-Elektrodenabschnitten 20b und in den Bereichen auf dem
Silizium-Substrat 1, in denen keine Gate-Elekrodenabschnitte
20b existieren (siehe Fig. 7), ausgebildet. Auf dem vierten
Gate-Oxidfilm 27 wird eine polykristalline Siliziumschicht,
die ca. 200 nm dick ist und die die Lösch-Gate-Elektrode 28
werden wird, ausgebildet (siehe Fig. 8). Danach wird die po
lykristalline Siliziumschicht unter Verwendung der Photolito
graphie- und Ätztechniken ausmaskiert, um die Lösch-Gate-
Elektrode 28 zu bilden (siehe Fig. 9).
Dann wird der Zwischenschichtisolationsfilm 32 vollständig
über einen Vorrichtungsbereich ausgebildet (siehe Fig. 10).
Dann werden Teile des Zwischenschichtisolationsfilms 32 und
des vierten Gate-Oxidfilms 27 in einer Position oberhalb je
der Drain-Störstellendiffusionsschicht 10, um das Kontaktloch
33 zu bilden (siehe Fig. 11). Danach wird eine Verunreini
gung (Störstellen) vom zu dem Silizium-Substrat 1 entgegenge
setzten Leitfähigkeitstyp über jedes Kontaktloch 33 unter
Verwendung der Ionenimplantationstechnik injiziert, um die
Kontaktabschnitt-Störstellendiffusionsschicht 12 zu bilden,
die dazu dient, Aluminium der nachstehend beschriebenen Alu
miniumverdrahtung 40 von einem Eindringen über das Silizium-
Substrat 1 abzuhalten, woraufhin dann die Aluminium
verdrahtung 40, die ca. 1 µm dick ist und die eine Bit-Lei
tung werden wird, ausgebildet wird, um in Verbindung mit der
Drain-Störstellendiffusionsschicht 10 zu stehen (siehe Fig.
12). Danach wird, wie in Fig. 13 gezeigt ist, der Passivie
rungsfilm 50, der ca. 1 µm dick ist, zum Vorrichtungsschutz
ausgebildet, wodurch ein Speicher-Chip vervollständigt wird.
Die Fig. 14 bis 17 entsprechen einem Schritt zum Ausbilden
eines Gate-Elektrodenabschnitts, wobei die restlichen Ver
hältnisse zwischen den Figuren und entsprechenden Schritten
die gleichen wie beim Ausführungsbeispiel 1 sind.
Mit dem Herstellungsverfahren dieses Ausführungsbeispiels
können, wie vorstehend beschrieben ist, Speichertransistoren,
die jeweils den Zweischicht-Schwebe-Gate-Aufbau aufweisen,
einfach durch teilweises Modifizieren des bekannten Herstel
lungsprozesses ausgebildet werden.
Eine Art zum Lesen von Information bei den EEPROM der
Ausführungsbeispiele 1 und 2 wird nachstehend unter Bezug
nahme auf die Fig. 18 beschrieben. Fig. 18 zeigt das Ver
hältnis zwischen einer Gate-Spannung und einem Drain-Strom
für drei Arten an Informationen "0", "1" und "2", die in dem
Speichertransistor gespeichert sind. Wie sich aus Fig. 18
ersehen läßt, können die drei Arten an Information, die in
dem Speichertransistor gespeichert sind, durch Einstellen ei
nes Bezugs-Drain-Stroms Ids und ebenfalls durch Einstellen
einer hochpegeligen Bezugs-Gate-Spannung VrefL und einer
niedrigpegeligen Bezugs-Gate-Spannung VrefH ausgelesen wer
den, so daß,
- 1) der Drain-Strom größer als der Bezugs-Drain-Strom Ids ist, mit der Gate-Spannung als einer von VrefL und VrefH wenn die in dem Speichertransistor gespeicherte Information "2" ist,
- 2) der Drain-Strom kleiner als der Bezugs-Drain-Strom Ids ist, mit der Gate-Spannung zu VrefL, und größer als der Be zugs-Drain-Strom Ids ist, mit der Gate-Spannung zu VrefH, wenn die in dem Speichertransistor gespeicherte Information "1" ist, und
- 3) der Drain-Strom kleiner als der Bezugs-Drain-Strom Ids ist, mit der Gate-Spannung als einer von VrefL und VrefH, wenn die in dem Speichertransistor gespeicherte Information "0" ist.
Wie vorstehend beschrieben ist, kann gemäß dem ersten Aspekt
der vorliegenden Erfindung, da der Gate-Elektrodenabschnitt
den Zweischicht-Schwebe-Gate-Aufbau aufweist, der zwei fg-
Elektroden und die Gate-Steuerelektroden aufweist, die über
einander laminiert sind, das erfindungsgemäße EEPROM drei Ar
ten an Information speichern, beispielsweise einen Zustand
"1", bei dem Elektronen in eine fg-Elektrode injiziert sind,
einen Zustand "0", bei dem Elektronen in die zwei fg-Elektro
den injiziert sind, und einen Zustand "2", bei dem Elektronen
von den zwei fg-Elektroden weggezogen sind. Demgemäß ist es
möglich, eine nicht-flüchtige Speichervorrichtung zu schaf
fen, die zum Speichern von Information in einem gegenüber dem
Stand der Technik größeren Ausmaß in der Lage ist.
Da gemäß dem zweiten Aspekt der vorliegenden Erfindung die
erste und zweite fg-Elektrode, die Gate-Steuerelektrode und
der Isolationsfilm und der Oxidfilm, die zwischen diesen
Elektroden, die zusammen den Gate-Elektrodenabschnitt bilden,
angeordnet sind, im wesentlichen vertikal laminiert sind,
sind die Anzahl und der Bereich der Speichertransistoren
nicht erhöht, wodurch es möglich ist, eine nicht-flüchtige
Halbleiterspeichervorrichtung zu schaffen, die Information in
einem wesentlich erhöhten Ausmaß speichern kann, während die
Gesamtgröße des EEPROM, insbesondere des dadurch belegten Be
reichs, gegenüber dem, Stand der Technik gleich geblieben ist.
Da gemäß einem dritten Aspekt der vorliegenden Erfindung der
Gate-Elektrodenabschnitt so aufgebaut ist, daß Elektronen in
die erste und zweite fg-Elektrode in die gleiche Richtung in
jiziert werden, und daß die relevante Elektrode und Elektro
denabschnitte, an die Spannungen angelegt werden, und die Po
laritäten der daran angelegten Spannungen in den Schreib-Be
triebsarten gleichgehalten sind, ist es möglich, eine nicht
flüchtige Halbleiterspeichervorrichtung in Form eines Multi
wertspeichers zu schaffen, bei dem zusätzlich zu den vorste
hend beschriebenen Vorteilen vereinfacht und beschleunigt In
formation eingeschrieben und die Verarbeitungsgeschwindigkeit
erhöht werden kann.
Gemäß dem vierten Aspekt der vorliegenden Erfindung kann eine
nicht-flüchtige Halbleiterspeichervorrichtung mit
Speichertransistoren, die jeweils den Zweischicht-Schwebe-
Gate-Aufbau aufweisen, durch teilweises Modifizieren des be
kannten Herstellungsprozesses einfach ausgebildet werden. Es
ist daher möglich, eine nicht-flüchtige Halbleiterspeicher
vorrichtung zu schaffen, die nicht teuer ist und wie ein Mul
tiwertspeicher funktioniert.
Claims (4)
1. Nicht-flüchtige Halbleiterspeichervorrichtung, wobei eine
Vielzahl von Speichertransistoren auf einem Halbleitersub
strat ausgebildet ist, von denen jeder zum elektrischen
Schreiben und Löschen von Information in der Lage ist und
folgende Abschnitte umfaßt:
einen Source-Elektrodenabschnitt und einen Drain- Elektrodenabschnitt, die auf einer primären Oberfläche, des Halbleitersubstrats als Bereiche mit zu dem Halbleitersub strat entgegengesetzten Leitfähigkeitstyp ausgebildet sind,
einen Gate-Elektrodenabschnitt, der zwischen dem Source- Elektrodenabschnitt und dem Drain-Elektrodenabschnitt auf dem Halbleitersubstrat ausgebildet ist, und einen Zweischicht- Schwebe-Gate-Aufbau aufweist, der zwei Schwebe-Gate-Elektro den und eine Steuer-Gate-Elektrode aufweist, die einzeln übereinander laminiert sind, und
einen Lösch-Gate-Elektrodenabschnitt, der auf dem Gate- Elektrodenabschnitt lateral ausgebildet ist.
einen Source-Elektrodenabschnitt und einen Drain- Elektrodenabschnitt, die auf einer primären Oberfläche, des Halbleitersubstrats als Bereiche mit zu dem Halbleitersub strat entgegengesetzten Leitfähigkeitstyp ausgebildet sind,
einen Gate-Elektrodenabschnitt, der zwischen dem Source- Elektrodenabschnitt und dem Drain-Elektrodenabschnitt auf dem Halbleitersubstrat ausgebildet ist, und einen Zweischicht- Schwebe-Gate-Aufbau aufweist, der zwei Schwebe-Gate-Elektro den und eine Steuer-Gate-Elektrode aufweist, die einzeln übereinander laminiert sind, und
einen Lösch-Gate-Elektrodenabschnitt, der auf dem Gate- Elektrodenabschnitt lateral ausgebildet ist.
2. Vorrichtung nach Anspruch 1, wobei der Gate-Elektrodenab
schnitt umfaßt einen ersten Gate-Oxidfilm, eine erste
Schwebe-Gate-Elektrode, einen zweiten Gate-Isolationsfilm,
eine zweiten Schwebe-Gate-Elektrode, einen dritten Gate-Oxid
film, eine Steuer-Gate-Elektrode und einen vierten Gate-Oxid
film, die im wesentlichen auf dem Halbleitersubstrat aufein
anderfolgend vertikal laminiert sind, so daß Elektronen von
der Seite des Halbleitersubstrats über den ersten Gate-Oxid
film in die erste Schwebe-Gate-Elektrode injiziert werden und
Elektronen von der Steuer-Gate-Elektrode über den dritten
Gate-Oxidfilm in die zweite Schwebe-Gate-Elektrode injiziert
werden.
3. Vorrichtung nach Anspruch 1, wobei der Gate-Elektrodenab
schnitt umfaßt: einen ersten Gate-Oxidfilm, eine erste
Schwebe-Gate-Elektrode, einen zweiten Gate-Oxidfilm, eine
zweite Schwebe-Gate-Elektrode, einen dritten Gate-Isolations
film, eine Steuer-Gate-Elektrode und einen vierten Gate-Oxid
film, die im wesentlichen aufeinanderfolgend auf dem Halblei
tersubstrat vertikal laminiert sind, so daß Elektronen von
der Seite des Halbleitersubstrats über den ersten Gate-Oxid
film in die erste Schwebe-Gate-Elektrode injiziert werden und
Elektronen von dem ersten Schwebe-Gate über den zweiten Gate-
Oxidfilm in die zweite Schwebe-Gate-Elektrode injiziert wer
den.
4. Herstellungsverfahren für eine nicht-flüchtige
Speichervorrichtung mit den Schritten:
Ausbilden eines Gate-Elektrodenabschnittes, um auf einem Halbleitersubstrat Schichten zu laminieren, die als zwei Schwebe-Gate-Elektroden und eine Steuer-Gate-Elektrode dienen werden, die einer über dem anderen laminiert sind, und um die laminierten Schichten in ein gewünschtes Muster zu maskieren, um einen Gate-Elektrodenabschnitt auszubilden,
Bilden eines Source/Drain-Elektrodenabschnittes um einen Source-Elektrodenabschnitt und einen Drain-Elektrodenab schnitt durch Ionenimplantation an beiden Seiten des Gate- Elektrodenabschnittes auf dem Halbleitersubstrat auszubilden, Ausbilden eines Lösch-Gate-Elektrodenabschnittes um einen Lösch-Gate-Elektrodenabschnitt lateral auf dem Gate-Elektro denabschnitt auszubilden, und
Ausbilden einer Verdrahtung, um eine als elektrische Verdrah tung dienende Aluminiumverdrahtung auszubilden.
Ausbilden eines Gate-Elektrodenabschnittes, um auf einem Halbleitersubstrat Schichten zu laminieren, die als zwei Schwebe-Gate-Elektroden und eine Steuer-Gate-Elektrode dienen werden, die einer über dem anderen laminiert sind, und um die laminierten Schichten in ein gewünschtes Muster zu maskieren, um einen Gate-Elektrodenabschnitt auszubilden,
Bilden eines Source/Drain-Elektrodenabschnittes um einen Source-Elektrodenabschnitt und einen Drain-Elektrodenab schnitt durch Ionenimplantation an beiden Seiten des Gate- Elektrodenabschnittes auf dem Halbleitersubstrat auszubilden, Ausbilden eines Lösch-Gate-Elektrodenabschnittes um einen Lösch-Gate-Elektrodenabschnitt lateral auf dem Gate-Elektro denabschnitt auszubilden, und
Ausbilden einer Verdrahtung, um eine als elektrische Verdrah tung dienende Aluminiumverdrahtung auszubilden.
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