DE19533709C2 - Nicht-flüchtige Halbleiterspeichervorrichtung mit einem Zweischicht-Schwebe-Gate-Aufbau und Herstellungsverfahren derselben - Google Patents

Nicht-flüchtige Halbleiterspeichervorrichtung mit einem Zweischicht-Schwebe-Gate-Aufbau und Herstellungsverfahren derselben

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Description

GEBIET DER ERFINDUNG
Die vorliegende Erfindung bezieht sich auf eine nicht- flüchtige Halbleiter-Speichervorrichtung mit einem Zweischicht-Schwebe-Gate-Aufbau zum elektrischen Ein­ schreiben und Löschen von Informationen, und ein Verfahren zur Herstellung der Speichervorrichtung.
BESCHREIBUNG DES STANDES DER TECHNIK
Als ein Beispiel für nicht-flüchtige Halbleiter- Speichervorrichtungen zum elektrischen Beschreiben und Löschen von Informationen ist ein EEPROM (Elektrisch löschbarer und beschreibbarer Nur-Lese-Speicher) be­ kannt.
Fig. 19 ist eine Ausschnittsansicht eines bekannten EEPROM. Dabei kennzeichnet in Fig. 19 das Bezugszei­ chen 100 ein EEPROM und 1 ein Silizium-Substrat. Weiter kennzeichnet das Bezugszeichen 10 eine Drain- Störstellendiffusionsschicht, die aus einer Verunreini­ gung (Dotierung) mit dem zu dem Silizium-Substrat 1 umgekehrten Leitfähigkeitstyp hergestellt ist, 11 eine Source-Störstellendiffusionsschicht, die aus einer Verunreinigung (Dotierung) mit dem zu dem Silizium- Substrat 1 entgegengesetzten Leitfähigkeitstyp herge­ stellt ist, und 12 eine Kontaktabschnitt- Störstellendiffusionsschicht, die unterhalb eines (nachstehend beschriebenen) Kontaktlochs 33 ausgebildet ist.
Ferner gekennzeichnet ist mit 20 ein Gate-Elektroden­ abschnitt, der aus Teilen 21 bis 24 gebildet ist, 21 ein erster Gate-Oxidfilm, der auf dem Silizium-Substrat ausgebildet ist, 22 eine Elektrode für ein "schweben­ des" Gate bzw. Gate mit nicht festgelegtem Potential, nachstehend auch kurz (floating gate) FG-Elektrode ge­ nannt, die auf dem ersten Gate-Oxidfilm 21 ausgebildet ist, 23 ein zweiter Gate-Isolationsfilm, der auf der FG-Elektrode 22 ausgebildet ist, und 24 eine Steuer- Gate-Elektrode, die auf dem zweiten Gate-Isolationsfilm 23 ausgebildet ist.
Weiter ist mit 31 gekennzeichnet ein Zwischenschicht- Unterlags-Oxidfilm, der auf beiden, dem Silizium- Substrat 1 und dem Gate-Elektrodenabschnitt 20, ausge­ bildet ist, mit 32 ein Zwischenschicht-Isolationsfilm, der auf dem Zwischenschicht-Unterlags-Oxidfilm 31 aus­ gebildet ist, und mit 33 ein Kontaktloch, das durch Bohrabschnitte des Zwischenschicht-Isolationsfilms 33 und des Zwischenschicht-Unterlags-Oxidfilms 31 gebildet ist.
Des weiteren ist 40 eine Aluminiumverdrahtung, die mit der Drain-Störstellendiffusionsschicht 10 über das Kon­ taktloch 33 und die Kontaktabschnitt-Störstellendiffu­ sionsschicht 12 verbunden ist, und 50 ist ein Passivie­ rungsfilm, der vollständig über eine einen Bereich auf dem Silizium-Substrat 1 definierende Einrichtung ausge­ bildet ist.
Das EEPROM 100 ist so aufgebaut, daß zwei Speichertran­ sistoren sich paarweise einen Source-Elektrodenabschnitt (Source-Störstellendiffusionsschicht 11) teilen und sich ebenfalls entsprechende Drain-Elektrodenab­ schnitte (Drain-Störstellendiffusionsschichten 10) mit einem weiteren Paar von angrenzenden Speichertransisto­ ren teilen.
Die Arbeitsweise des EEPROM 100 wird nachstehend unter Bezugnahme auf die Fig. 19 beschrieben. Das EEPROM arbeitet in einer Schreib/Lösch-Betriebsart zum elekt­ rischen Schreiben oder Löschen von Informationen und einer Lese-Betriebsart zum Lesen von Informationen. Die Schreib/Lösch-Betriebsart umfaßt eine Schreib-Betriebs­ art zum elektrischen Schreiben von Informationen und eine Lösch-Betriebsart zum elektrischen Löschen von Informationen.
Ln der Lösch-Betriebsart wird der Drain-Elektrodenab­ schnitt, der aus der Drain-Störstellendiffusionsschicht 10 gebildet ist, in einen Leerlaufzustand gebracht und die Steuer-Gate-Elektrode 24 wird in einen geerdeten Zustand überführt. Dann wird eine hohe Spannung von beispielsweise ca. 12 Volt an den Source-Elektrodenab­ schnitt angelegt, der aus der Source-Störstellendiffu­ sionsschicht 11 gebildet ist. Dieses ermöglicht einem Fowler-Nordheim-Tunnelstrom (nachstehend als FN-Tunnel­ strom bezeichnet) von der Source-Störstellendiffusions­ schicht 11 zu der FG-Elektrode 22 über einen Abschnitt an der Source-Seite des ersten Gate-Oxidfilms 21 zu fließen, der unterhalb eines Endes der FG-Elektrode 22 nahe der Source-Störstellendiffusionsschicht 11 ange­ ordnet ist. Elektronen in der FG-Elektrode 22 werden mit dem FN-Tunnelstrom abgezogen und dadurch wird die Information gelöscht.
Dann wird in der Schreib-Betriebsart der Source-Elek­ trodenabschnitt, der aus der Source-Störstellendiffu­ sionsschicht 11 gebildet ist, in einen geerdeten Zu­ stand überführt, eine Spannung von beispielsweise ca. 7 Volt wird an den Drain-Elektrodenabschnitt, der aus der Drain-Störstellendiffusionsschicht 10 gebildet ist, und eine Spannung von beispielsweise ca. 12 Volt wird an die Steuer-Gate-Elektrode 24 angelegt. Unter dieser Bedingung tritt ein Avalanche-Phänomen in der Nähe der Drain-Störstellendiffusionsschicht 10 unterhalb eines gegenüberliegenden Endes der FG-Elektrode 22 auf. Spannungsführende Elektronen ("hot electrons"), die durch das Avalanche-Phänomen erzeugt werden, werden von dem Silizium-Substrat 1 in die FG-Elektrode 22 über einen Abschnitt auf der Drain-Bindestrichseite des ersten Gate-Oxidfilms 21 injiziert, wodurch die Infor­ mation geschrieben wird.
In der Lese-Betriebsart wird der Source-Elektrodenab­ schnitt, der aus der Source-Störstellendiffusions­ schicht 11 gebildet ist, in einen geerdeten Zustand überführt, eine Spannung von beispielsweise ca. 1 Volt an den Drain-Elektrodenabschnitt angelegt, der aus der Drain-Störstellendiffusionsschicht 10 gebildet ist, und eine Spannung von beispielsweise ca. 3 Volt wird an die Steuer-Gate-Elektrode 24 angelegt. Unter dieser Bedin­ gung wird zum Auslesen von Information ein Zustand von entweder "1" oder "0" in Abhängigkeit davon ermittelt, ob ein Strom, der nicht kleiner als ein vorbestimmter Wert Ids ist, von der Drain-Störstellendiffusions­ schicht 10 zu der Source-Störstellendiffusionsschicht 11 fließt oder nicht.
Fig. 20 ist eine Kurvendarstellung, die das Verhältnis zwischen einer Gate-Spannung und einem Drain-Strom darstellt. Wenn Elektronen in der FG-Elektrode 22 vor­ handen sind, fließt kein Strom von der Drain-Stör­ stellendiffusionsschicht 10 zu der Source-Störstellen­ diffusionsschicht 11. Als Ergebnis wird der einge­ schriebene Zustand beispielsweise als Zustand "0" gelesen. Andererseits fließt, wenn Elektronen von der FG-Elektrode 22 abgezogen werden, ein Strom, der nicht kleiner als der vorbestimmte Wert Ids ist, von der Drain-Störstellendiffusionsschicht 10 zu der Source- Störstellendiffusionsschicht 11. Als Ergebnis wird der gelöschte Zustand beispielsweise als Zustand "1" gele­ sen.
Ein Herstellungsverfahren der bekannten nichtflüch­ tigen Halbleiter-Speichervorrichtung wird nun unter Bezugnahme auf die Fig. 21 bis 28 beschrieben.
Zunächst wird wie in Fig. 21 gezeigt der erste Gate- Oxidfilm 21, der ca. 10 nm dick ist, auf das Silizium- Substrat 1 unter Verwendung der thermischen Oxidations­ technik ausgebildet. Dann werden wie in Fig. 22 ge­ zeigt eine polykristalline Siliziumschicht, die ca. 200 nm dick ist und die FG-Elektrode 22 werden wird, der zweite Gate-Isolationsfilm 23, der ca. 30 nm dick ist, und eine polykristalline Siliziumschicht, die ca. 300 nm dick ist und die Steuer-Gate-Elektrode 24 werden wird, nacheinander in dieser Reihenfolge auf dem ersten Gate-Oxidfilm 21 ausgebildet. Dann werden wie in Fig. 23 gezeigt die laminierten Schichten unter Verwendung der bekannten Photolitographie- und Ätztechniken zu einem gewünschten Muster maskiert, um so die Gate- Elektrodenabschnitte 20 von Speichertransistoren auszu­ bilden, von denen jeder den ersten Gate-Oxidfilm 21, die FG-Elektrode 22, den zweiten Gate-Isolationsfilm 23 und die Steuer-Gate-Elektrode 24 umfaßt.
Nachfolgend werden wie in Fig. 24 gezeigt As (Arsen) Ionen in das Silizium-Substrat 1 mit einer Konzentrati­ on von ca. 3 × 1015/cm2 injiziert, wobei die Gate- Elektrodenabschnitte 20 als Masken verwendet werden. Danach werden Verunreinigungen bzw. Störstellen in Form von Ionen unter Verwendung der thermischen Diffusions­ technik eindiffundiert, um die Source- Störstellendiffusionsschicht 11 und die Drain- Störstellendiffusionsschicht 10 auszubilden.
Dann wird wie in Fig. 25 gezeigt der Zwischenschicht- Unterlags-Oxidfilm 31 auf den Gate- Elektrodenabschnitten 20 und auf dem Silizium-Substrat 1 in den Bereichen ausgebildet, an denen die Gate- Elektrodenabschnitte 20 nicht vorhanden sind. Danach wird wie in Fig. 26 gezeigt der Zwischenschicht- Isolationsfilm 32 vollständig über einem Vorrichtungs­ bereich ausgebildet. Dann werden wie in Fig. 27 ge­ zeigt Teile des Zwischenschicht-Isolationsfilms 32 und des Zwischenschicht-Unterlags-Oxidfilms 31 in einer Position oberhalb der Drain- Störstellendiffusionsschicht 10 durchbohrt, um das Kontaktloch 33 auszubilden.
Dann wird wie in Fig. 28 gezeigt eine Verunreinigung (Dotierung) mit dem zu dem Silizium-Substrat 1 gegen­ sätzlichen Leitfähigkeitstyp über jedes Kontaktloch 33 unter Verwendung der Ionenimplantationstechnik injizi­ iert, um die Kontaktabschnitt- Störstellendiffusionschicht 12 auszubilden. Diese dient dazu, um Aluminium vom Diffundieren bzw. Eindringen über das Silizium-Substrat 1 abzuhalten. Dann wird die Aluminiumverdrahtung 40, die ca. 1 µm dick ist und eine Bit-Leitung werden wird, ausgebildet, um die Verbindung zu der Drain-Störstellendiffusionsschicht 10 aufrecht zu erhalten. Danach wird wie in Fig. 19 gezeigt der Passivierungsfilm 50, der ca. 1 µm dick ist, zum Vor­ richtungsschutz ausgebildet, wodurch die Herstellung eines Speicher-Chips abgeschlossen ist.
Da die bekannte nicht-flüchtige Halbleiter- Speichervorrichtung einen solchen vorstehend beschrie­ benen Aufbau aufweist, besteht die durch einen Spei­ chertransistor speicherbare Information lediglich aus zwei Arten: Beispielsweise dem Schreibzustand "0", in dem Elektronen in der FG-Elektrode vorhanden sind, und dem Löschzustand "1", in dem Elektronen nicht in der FG-Elektrode vorhanden sind. Dieses ergibt ein Problem dahingehend, daß das Ausmaß der speicherbaren Informa­ tion lediglich durch Erhöhen der Anzahl der Speicher­ transistoren erhöht werden kann, und daß demzufolge eine Erhöhung im Ausmaß der speicherbaren Information zu einer größeren Speichervorrichtungsgröße und insbe­ sondere zu einem größeren Bereich führt, der durch die Speichervorrichtung belegt ist.
Demgegenüber sind der WO 93/04506 ohne nähere Hiweise in Richtung des konkreten Aufbaus einer nicht- flüchtigen Speichervorrichtung schon grundsätzliche Anregungen in Richtung einer Multiwertspeicherung zu entnehmen. Ein Beispiel für einen Aufbau einer nicht- flüchtigen Speichervorrichtung ist in der EP-A-0 557 581 gezeigt. So kann der EP-A-0 557 581 ein Schwebe- Gate-Aufbau mit zwei Schwebe-Gates entnommen werden. Dabei arbeiten die zwei Schichten bei der EP-A-0 557 581 im wesentlichen wie ein einzelnes Schwebe-Gate, da sie nicht voneinander isoliert sind.
ZUSAMMENFASSUNG DER ERFINDUNG
Angesichts der vorstehend beschriebenen Problematik ist es Ziel der vorliegenden Erfindung, eine nicht- flüchtige Halbleiter-Speichervorrichtung und ein ent­ sprechendes Herstellungsverfahren bereitzustellen, womit das Ausmaß an speicherbarer Information ohne eine Erhöhung der Anzahl an Speichertransistoren und des dadurch belegten Bereichs erhöht werden kann.
Dazu ist bei der vorliegenden Anmeldung im wesentlichen ein Gate-Oxidfilm als Isolationsschicht vorgesehen, der je nach seinem Ausmaß an Isolation einen unterschiedli­ chen Elektronenfluß zwischen den beiden Schwebe-Gates respektive deren Umgebungsaufbau bewirkt.
Dadurch ist es im Gegensatz zum Stand der Technik gemäß der EP-A-0 557 581 möglich, die beiden Schwebe-Gates unabhängig voneinander zu betreiben. Genau damit wird aber das angestrebte Ziel einer Speicherung nicht nur eines Binärwertes ("0" oder "1") sondern eines Mul­ tiwerts (z. B. "0", "1" und "2") erreicht.
Die Erfindung wird nachstehend anhand von Aus­ führungsbeispielen unter Bezugnahme auf die Zeichnung näher beschrieben.
KURZBESCHREIBUNG DER ZEICHNUNG
Fig. 1 ist eine Teilansicht eines EEPROM gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
Fig. 2 ist eine Teilansicht zum Erläutern eines ersten Schrittes des Herstellungsprozesses für das EEPROM gemäß Fig. 1.
Fig. 3 ist eine Teilansicht zum Erläutern eines zweiten Schrittes des Herstellungsprozesses für das EEPROM gemäß Fig. 1.
Fig. 4 ist eine Teilansicht zum Erläutern eines dritten Schrittes des Herstellungsprozesses für das EEPROM gemäß Fig. 1.
Fig. 5 ist eine Teilansicht, die eine Modifikation verdeut­ licht, bei der Seitenwände für eine Gate-Steuerelektrode des EEPROM gemäß Fig. 1 ausgebildet sind.
Fig. 6 ist eine Teilansicht zum Erläutern eines vierten Schrittes des Herstellungsprozesses für das EEPROM gemäß Fig. 1.
Fig. 7 ist eine Teilansicht zum Erläutern eines fünften Schrittes des Herstellungsprozesses für das EEPROM gemäß Fig. 1.
Fig. 8 ist eine Teilansicht zum Erläutern eines sechsten Schrittes des Herstellungsprozesses für das EEPROM gemäß Fig. 1.
Fig. 9 ist eine Teilansicht zum Erläutern eines siebten Schrittes des Herstellungsprozesses für das EEPROM gemäß Fig. 1.
Fig. 10 ist eine Teilansicht zum Erläutern eines achten Schrittes des Herstellungsprozesses für das EEPROM gemäß Fig. 1.
Fig. 11 ist eine Teilansicht zum Erläutern eines neunten Schrittes des Herstellungsprozesses für das EEPROM gemäß Fig. 1.
Fig. 12 ist eine Teilansicht zum Erläutern eines zehnten Schrittes des Herstellungsprozesses für das EEPROM gemäß Fig. 1.
Fig. 13 ist eine Teilansicht eines EEPROM gemäß einem ande­ ren Ausführungsbeispiel der vorliegenden Erfindung.
Fig. 14 ist eine Teilansicht zum Erläutern eines ersten Schrittes des Herstellungsprozesses für das EEPROM gemäß Fig. 13.
Fig. 15 ist eine Teilansicht zum Erläutern eines zweiten Schrittes des Herstellungsprozesses für das EEPROM gemäß Fig. 13.
Fig. 16 ist eine Teilansicht zum Erläutern eines dritten Schrittes des Herstellungsprozesses für das EEPROM gemäß Fig. 13.
Fig. 17 ist eine Teilansicht, die eine Modifikation zeigt, bei der Seitenwände für eine Gate-Steuerelektrode des EEPROM gemäß Fig. 13 ausgebildet sind.
Fig. 18 ist eine Kurvendarstellung zum Erläutern einer Art des Lesens von Information in dem EEPROM gemäß der vorliegen­ den Erfindung.
Fig. 19 ist eine Teilansicht eines bekannten EEPROM.
Fig. 20 ist eine Kurvendarstellung zum Erläutern einer Art des Lesens von Information bei dem bekannten EEPROM.
Fig. 21 ist eine Teilansicht zum Erläutern eines ersten Schrittes des Herstellungsprozesses für das bekannte EEPROM gemäß Fig. 19.
Fig. 22 ist eine Teilansicht zum Erläutern eines zweiten Schrittes des Herstellungsprozesses für das EEPROM gemäß Fig. 19.
Fig. 23 ist eine Teilansicht zum Erläutern eines dritten Schrittes des Herstellungsprozesses für das EEPROM gemäß Fig. 19.
Fig. 24 ist eine Teilansicht zum Erläutern eines vierten Schrittes des Herstellungsprozesses für das EEPROM gemäß Fig. 19.
Fig. 25 ist eine Teilansicht zum Erläutern eines fünften Schrittes des Herstellungsprozesses für das EEPROM gemäß Fig. 19.
Fig. 26 ist eine Teilansicht zum Erläutern eines sechsten Schrittes des Herstellungsprozesses für das EEPROM gemäß Fig. 19.
Fig. 27 ist eine Teilansicht zum Erläutern eines siebten Schrittes des Herstellungsprozesses für das EEPROM gemäß Fig. 19.
Fig. 28 ist eine Teilansicht zum Erläutern eines achten Schrittes des Herstellungsprozesses für das EEPROM gemäß Fig. 19.
Detaillierte Beschreibung der bevorzugten Ausführungsbei­ spiele
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachstehend unter Bezugnahme auf die Zeichnung be­ schrieben.
Ausführungsbeispiel 1
Fig. 1 ist eine Teilansicht eines EEPROM als einer nicht- flüchtigen Halbleiterspeichervorrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. In Fig. 1 kennzeichnet ein Bezugszeichen 110 ein EEPROM, 1 ein Sili­ zium-Substrat als ein Halbleiter-Substrat, 10 eine Drain- Störstellendiffusionsschicht aus einer Verunreinigung (Störstellen) mit dem zu dem Silizium-Substrat 1 entgegenge­ setzten Leitfähigkeitstyp, 11 eine Source-Störstellen­ diffusionsschicht aus einer Verunreinigung (Störstellen) mit dem zu dem Silizium-Substrat 1 entgegengesetzten Leitfähig­ keitstyp, und 12 eine Kontaktabschnitt-Störstellendiffusions­ schicht, die unterhalb eines Kontaktlochs 33 (das nachstehend beschrieben wird) ausgebildet ist.
Gekennzeichnet mit 20a ist ein Gate-Elektrodenabschnitt, der einen Zweischicht-Schwebe-Gate-Aufbau aufweist und aus Teilen gebildet ist, die mit 21, 22a, 22b, 24, 25, 26, 27 und 28 ge­ kennzeichnet sind. 21 ist ein erster Gate-Oxidfilm, der auf dem Silizium-Substrat 1 ausgebildet ist. Auf dem ersten Gate- Oxidfilm 21 sind eine erste Elektrode 22a für ein schwebendes Gate (nachstehend kurz fg-Elektrode genannt), ein zweiter Gate-Isolationsfilm 25, eine zweite fg-Elektrode 22b, ein dritter Gate-Oxidfilm 26 und eine Gate-Steuerelektrode 24 nacheinander in dieser Reihenfolge laminiert. 27 ist ein vierter Gate-Oxidfilm, der auf beiden, dem Silizium-Substrat 1 und dem Zweischicht-Schwebe-Gate-Aufbau, ausgebildet ist, und 28 ist eine Lösch-Gate-Elektrode, die auf dem vierten Gate-Oxidfilm 27 zwischen den beiden Zweischicht-Schwebe- Gate-Aufbauten ausgebildet ist.
Gekennzeichnet mit 32 ist ein Zwischenschichtisolationsfilm, der auf beiden, dem vierten Gate-Oxidfilm 27 und der Lösch- Gate-Elektrode 28, ausgebildet ist, und 33 ist ein Kontakt­ loch, das durch Bohren von Teilen des Zwischenschichtisolati­ onsfilms 32 und des vierten Gate-Oxidfilms 27 gebildet ist. Des weiteren ist 40 eine Aluminiumverdrahtung, die mit der Drain-Störstellendiffusionsschicht 10 über das Kontaktloch 33 und die Kontaktabschnitt-Störstellendiffusionsschicht 12 ver­ bunden ist, und 50 ist ein Passivierungsfilm, der vollständig über eine Vorrichtung ausgebildet ist, die einen Bereich auf dem Silizium-Substrat 1 definiert.
Das EEPROM 110 ist so aufgebaut, daß zwei Speichertransisto­ ren sich paarweise einen Source-Elektrodenabschnitt (Source- Störstellendiffusionsschicht 11) und einen Lösch-Gate- Elektrodenabschnitt (Lösch-Gate-Elektrode 28) teilen und sich ebenfalls entsprechende Drain-Elektrodenabschnitte (Drain- Störstellendiffusionschichten 10) mit einem anderen angren­ zenden Paar von Speichertransistoren teilen.
Jeder der Speichertransistoren umfaßt den Gate-Elektrodenab­ schnitt 20a, den Source-Elektrodenabschnitt (Source- Störstellendiffusionsschicht 11), den Drain-Elektrodenab­ schnitt (Drain-Störstellendiffusionsschicht 10) und den Lösch-Elektrodenabschnitt (Lösch-Gate-Elektrode 28).
Die Arbeitsweise des EEPROM 110 dieses Ausführungsbeispiels in Schreib-/Löschbetriebsarten wird nachstehend unter Bezug­ nahme auf die Fig. 1 beschrieben.
In der Schreibbetriebsart wird der aus der Source- Störstellendiffusionsschicht 11 gebildete Source-Elektroden­ abschnitt in einen geerdeten Zustand gebracht und eine posi­ tive Spannung wird an beide, den aus der Drain-Störstellen­ diffusionsschicht 10 gebildeten Drain-Elektrodenabschnitt und die Gate-Steuerelektrode 24, angelegt. Unter dieser Bedingung tritt ein Avalanche-Phänomen in der Nachbarschaft der Drain- Störstellendiffusionsschicht 10 unterhalb eines Endes der er­ sten fg-Elektrode 22a auf. Durch das Avalanche-Phänomen ge­ ladene Elektronen werden von dem Silizium-Substrat 1 über einen Abschnitt an der Drain-Seite des ersten Gate-Oxidfilms 21 in die erste fg-Elektrode 22a injiziert, wodurch Informa­ tion geschrieben wird. Dieser Zustand, bei dem Elektronen in die erste fg-Elektrode 22a injiziert werden, wird als "1" an­ genommen.
Dann wird unter der vorstehenden Bedingung der Drain- Elektrodenabschnitt, der aus der Drain-Störstellendiffusions­ schicht 10 gebildet ist, in einen geerdeten Zustand überführt und eine negative Hochspannung wird an die Gate- Steuerelektrode 24 angelegt. Dieses ermöglicht einem FN-Tun­ nelstrom von der zweiten fg-Elektrode 22b über den dritten Gate-Oxidfilm 26 zu der Gate-Steuerelektrode 24 zu fließen. Mit dem FN-Tunnelstrom werden in die zweite fg-Elektrode 22b ebenfalls Elektronen injiziert. Dieser Zustand, bei dem Elek­ tronen in beide, die erste fg-Elektrode 22a und die zweite fg-Elektrode 22b, injiziert sind, wird als "0" angenommen. Mithin können in der Schreibbetriebsart zwei Arten von Infor­ mationen für jeden Speichertransistor (Speicherzelle) kreiert werden.
In der Löschbetriebsart wird der aus der Drain- Störstellendiffusionsschicht 10 gebildete Drain-Elektrodenab­ schnitt, die Gate-Steuerelektrode 24 und der aus der Source- Störstellendiffusionsschicht 11 gebildete Source-Elektroden­ abschnitt in einen geerdeten Zustand überführt, während eine positive Hochspannung an die Lösch-Gate-Elektrode 28 angelegt wird. Dieses ermöglicht einem FN-Tunnelstrom von der Lösch- Gate-Elektrode 28 zu der ersten fg-Elektrode 22a und der zweiten fg-Elektrode 22b über den vierten Gate-Oxidfilm 27 zu fließen. Mit dem FN-Tunnelstrom werden Elektronen in der er­ sten und zweiten fg-Elektrode 22a, 22b zurückgezogen, wodurch Information gelöscht wird. Dieser Zustand wird als "2" ange­ nommen.
Wie vorstehend beschrieben stellt die Schreibbetriebsart des EEPROM gemäß diesem Ausführungsbeispiel den Zustand "1", bei dem Elektronen in die erste fg-Elektrode 22a injiziert sind, und den Zustand "0", bei dem Elektronen in beide, die erste und zweite fg-Elektrode 22a, 22b injiziert sind, bereit und die Löschbetriebsart stellt den Zustand "2" bereit, bei dem Elektronen von beiden, der ersten und zweiten fg-Elektrode 22a, 22b zurückgezogen sind. Daher können drei Arten von In­ formation, beispielsweise "0", "1" und "2" in jedem Speicher­ transistor (Speicherzelle) gespeichert werden.
Demnach kann, da das EEPROM als ein Vielfachwert-Speicher ausgebildet ist, das Ausmaß an speicherbarer Information im Vergleich zum Stand der Technik stark gesteigert werden. Da des weiteren die zwei fg-Elektroden in vertikaler Richtung laminiert sind, ist die Anzahl bzw. der Bereich der Speicher­ transistoren nicht erhöht und mithin ist die Gesamtgröße des EEPROM (beispielsweise des dadurch belegten Bereichs) nicht erhöht.
Fig. 2 bis 12 sind Teilansichten zum Erläutern des Herstellungsprozesses des EEPROM 110, das in Fig. 1 gezeigt ist. Ein Herstellungsverfahren des EEPROM 110 wird nachste­ hend unter Bezugnahme auf diese Figuren beschrieben.
Zunächst wird, wie in Fig. 2 gezeigt ist, der erste Gate- Oxidfilm 21, der ungefähr 10 nm dick ist, auf dem Silizium- Substrat 1 unter Verwendung der Thermal-Oxidationstechnik ausgebildet. Dann wird, wie in Fig. 3 gezeigt ist, eine po­ lykristalline Siliziumschicht, die ungefähr 200 nm dick ist und die die erste fg-Elektrode 22a werden wird, der zweite Gate-Isolationsfilm 25, der ca. 30 nm dick ist, eine polykri­ stalline Siliziumschicht, die ungefähr 200 nm dick ist und die die zweite fg-Elektrode 22b werden wird, der dritte Gate- Oxidfilm 26, der ca. 10 nm dick ist, und eine polykristalline Siliziumschicht, die ca. 300 nm dick ist und die die Gate- Steuerelektrode 24 werden wird, nacheinander in dieser Rei­ henfolge auf dem ersten Gate-Oxidfilm 21 ausgebildet.
Dann werden, wie in Fig. 4 gezeigt ist, die laminierten Schichten unter Verwendung der bekannten Photolitographie und Ätztechniken in ein gewünschtes Muster maskiert, um so die Gate-Elektrodenabschnitte 20a, die jeweils den Zweischicht- Schwebe-Gate-Aufbau aufweisen, der den ersten Gate-Oxidfilm 21 aufweist, die erste fg-Elektrode 22a, den zweiten Gate- Isolationsfilm 25, die zweite fg-Elektrode 22b, den dritten Gate-Oxidfilm 26 und die Gate-Steuerelektrode 24 auszubilden.
Wenn die Durchschlagsspannung zwischen der Lösch-Gate-Elek­ trode 28 und der Gate-Steuerelektrode 24 niedrig ist, sind auf beiden Seiten der Gate-Steuerelektrode 24, wie in Fig. 5 gezeigt ist, Seitenwände 24a vorgesehen, die aus Silizium- Oxidfilmen gebildet sind, nachdem die Gate-Steuerelektrode 24 ausmaskiert wurde.
Darauffolgend werden, wie in Fig. 6 gezeigt ist, Arsenionen in das Silizium-Substrat 1 mit einer Konzentration von ca. 3 × 1015/cm2 unter Verwendung der Gate-Elektrodenabschnitte 20a als Masken injiziert. Danach werden Verunreinigungen (Störstellen) in Ionenform unter Verwendung der thermischen Diffusionstechnik injiziert, um die Source-Störstellendiffu­ sionsschicht 11 und die Drain-Störstellendiffusionsschicht 10 auszubilden.
Dann wird, wie in Fig. 7 gezeigt ist, der vierte Gate-Oxid­ film, der ca. 10 nm dick ist, auf den Gate-Elektrodenab­ schnitten 20a und da, wo die Gate-Elektrodenabschnitte nicht existieren, auf dem Silizium-Substrat 1 ausgebildet. Auf dem vierten Gate-Oxidfilm 27 wird, wie in Fig. 8 gezeigt ist, eine polykristalline Siliziumschicht ausgebildet, die ca. 200 nm dick ist und die Lösch-Gate-Elektrode 28 werden wird. Da­ nach wird, wie in Fig. 9 gezeigt ist, die polykristalline Siliziumschicht unter Verwendung der Photolitographie und Ätztechniken gemustert bzw. maskiert, um die Lösch-Gate-Elek­ trode 28 auszubilden.
Dann wird, wie in Fig. 10 gezeigt ist, der Zwischenschichtisolationsfilm 32 vollständig über einen Vor­ richtungsbereich gezogen. Dann werden, wie in Fig. 11 ge­ zeigt ist, Teile des Zwischenschichtisolationsfilms 32 und des vierten Gate-Oxidfilms 27 zum Ausbilden des Kontaktlochs 33 in einer Position oberhalb der Drain-Störstellendiffusi­ onsschicht 10 gebohrt.
Dann wird, wie in Fig. 12 gezeigt ist, eine Verunreinigung (Störstelle) mit einem gegenüber dem Silizium-Substrat 1 entgegengesetzten Leitfähigkeitstyp über jedes Kontaktloch 33 unter Verwendung der Ionenimplantationstechnik injiziert, um die Kontaktabschnitt-Störstellendiffusionsschicht 12 auszu­ bilden, die dazu dient, Aluminium der nachstehend beschriebe­ nen Aluminiumverdrahtung 40 davon abzuhalten, über das Silizium-Substrat 1 einzudringen. Dann wird die Aluminiumver­ drahtung 40, die ca. 1 µm dick ist und die eine Bit-Leitung werden wird, ausgebildet, um in Verbindung mit der Drain- Störstellendiffusionsschicht 10 zu bleiben. Danach wird, wie in Fig. 1 gezeigt ist, der Passivierungsfilm 50, der ca. 1 µm dick ist, zum Vorrichtungsschutz ausgebildet, wodurch ein Speicher-Chip vervollständigt ist.
Dabei entsprechen die Fig. 2 bis 5 einem Schritt zum Aus­ bilden eines Gate-Elektrodenabschnittes, Fig. 6 einem Schritt zum Ausbilden eines Source/Drain-Elektrodenabschnit­ tes, Fig. 7 bis 9 einem Schritt zum Ausbilden eines Lösch-Gate-Elektrodenabschnittes und Fig. 10 bis 12 einem Schritt zum Ausbilden einer Verdrahtung.
Mit dem Herstellungsverfahren gemäß diesem Ausführungsbei­ spiel können, wie vorstehend beschrieben ist, Speichertransi­ storen, die jeweils den Zweischicht-Schwebe-Gate Aufbau auf­ weisen, einfach durch teilweises Modifizieren des bekannten Herstellungsprozesses gebildet werden. Als ein Ergebnis kann das existierende Herstellungsequipment verwendet werden und damit die Produktionskosten niedrig gehalten werden.
Ausführungsbeispiel 2
Fig. 13 ist eine Teilansicht eines EEPROM als eine nicht- flüchtige Halbleiterspeichervorrichtung gemäß einem anderen Ausführungsbeispiel der vorliegenden Erfindung. Ein EEPROM 120 der Fig. 13 unterscheidet sich in großen Teilen von dem EEPROM 110 des Ausführungsbeispiels 1 hinsichtlich des Teils des Zweischicht-Schwebe-Gate-Aufbaus eines Gate-Elektrodenab­ schnitts 20b.
Bei dem Gate-Elektrodenabschnitt 20a des Ausführungsbeispiels 1 ist der dicke zweite Gate-Isolationsfilm 25, der ein hohes Ausmaß an Isolation hat, zwischen der ersten fg-Elektrode 22a und der zweiten fg-Elektrode 22b vorgesehen, und der dünne dritte Gate-Oxidfilm 26, der ein niedriges Ausmaß an Isolation aufweist, ist zwischen der zweiten fg-Elektrode 22b und der Gate-Steuerelektrode 24 vorgesehen. Im Gegensatz dazu ist in dem Gate-Elektrodenabschnitt 20b des Ausführungsbeil­ spiels ein dünner zweiter Gate-Oxidfilm 25a, der ein niedri­ ges Ausmaß an Isolation aufweist, zwischen der ersten und zweiten fg-Elektrode 22a, 22b vorgesehen, und ein dicker, dritter Gate-Isolationsfilm 26a, der ein hohes Ausmaß an Iso­ lation aufweist, ist zwischen der zweiten fg-Elektrode 22b und der Gate-Steuerelektrode 24 vorgesehen. Dieses hat seinen Grund darin, daß in den Schreib/Lösch-Betriebsarten Elektro­ nen in die fg-Elektroden 22a, 22b injiziert bzw. aus diesen zurückgezogen werden, und zwar in Richtungen, die zu denen im Ausführungsbeispiel 1 unterschiedlich sind. Zudem ist dieses Ausführungsbeispiel unterschiedlich zu dem Ausführungsbei­ spiel 1 hinsichtlich der Dicke der Filme. Entsprechende Ein­ zelheiten werden nachstehend beschrieben.
Die Arbeitsweise des EEPROM 120 dieses Ausführungsbeispiels in Schreib/Lösch-Betriebsarten wird nachstehend unter Bezug­ nahme auf die Fig. 13 beschrieben.
Zunächst wird in der Schreib-Betriebsart der aus der Source- Störstellendiffusionsschicht 11 gebildete Source-Elektroden­ abschnitt in einen geerdeten Zustand überführt und eine posi­ tive Spannung wird an beide, den aus der Drain-Störstellen­ diffusionsschicht 10 gebildeten Drain-Elektrodenabschnitt und die Gate-Steuerelektrode 24, angelegt. Unter dieser Bedingung tritt ein Avalanche-Phänomen in der Nachbarschaft der Drain- Störstellendiffusionsschicht 10 unterhalb eines Endes der er­ sten fg-Elektrode 22a auf. Geladene Elektroden, die durch dieses Avalanche-Phänomen erzeugt wurden, werden von dem Si­ lizium-Substrat 1 über einen Abschnitt auf der Drain-Seite des ersten Gate-Oxidfilms 21 in die erste fg-Elektrode 22 in­ jiziert, wodurch Information geschrieben wird. Dieser Zu­ stand, bei dem Elektronen in die erste fg-Elektrode 22a inji­ ziert sind, wird als "1" angenommen.
Dann tritt, bei fortlaufender Beibehaltung der vorstehenden Spannungsbedingungen, ein FN-Tunnelstrom auf, der von der zweiten fg-Elektrode 22b über den zweiten Gate-Oxidfilm 25a in die erste fg-Elektrode 22a fließt. Elektronen werden also mit dem FN-Tunnelstrom auch in die zweite fg-Elektrode 22b injiziert. Dieser Zustand, bei dem Elektronen in beide, die erste fg-Elektrode 22a und die zweite fg-Elektrode 22b, inji­ ziert sind, wird als "0" angenommen. Somit können in der Schreib-Betriebsart zwei Arten von Informationen für jeden Speichertransistor (Speicherzelle) kreiert werden.
Als nächstes wird in der Lösch-Betriebsart der aus der Drain- Störstellendiffusionsschicht 10 gebildete Drain-Elektrodenab­ schnitt, die Gate-Steuerelektrode 24 und der aus der Source- Störstellendiffusionsschicht 11 gebildete Source-Elektroden­ abschnitt in einen geerdeten Zustand überführt, während eine positive Hochspannung der Lösch-Gate-Elektrode 28 zugeführt wird. Dieses ermöglicht einem FN-Tunnelstrom von der Lösch- Gate-Elektrode 28 über den vierten Gate-Oxidfilm 27 zu der ersten fg-Elektrode 22a und der zweiten fg-Elektrode 22b zu fließen. Elektronen in der ersten und zweiten fg-Elektrode 22a, 22b werden mit dem FN-Tunnelstrom zurückgezogen, wodurch Information gelöscht wird. Dieser Zustand wird als "2" ange­ nommen.
Wie vorstehend beschrieben stellt die Schreib-Betriebsart des EEPROM dieses Ausführungsbeispiels also den Zustand "1", bei dem Elektronen in eine fg-Elektrode 22a injiziert sind, und den Zustand "0" bereit, bei dem Elektronen in zwei fg-Elek­ troden 22a, 22b injiziert sind, und die Lösch-Betriebsart stellt den Zustand "2" bereit, bei dem Elektronen von den zwei fg-Elektroden 22a, 22b zurückgezogen sind. Daher können drei Arten an Information, beispielsweise "0", "1" und "2", für jeden Speichertransistor (Speicherzelle) gespeichert wer­ den.
Demnach kann, da das EEPROM als ein Multiwertspeicher ausge­ bildet ist, das Ausmaß an darin speicherbarer Information im Vergleich zum Stand der Technik stark erhöht werden. Auch die Zahl oder der Bereich der Speichertransistoren ist nicht erhöht und daher ist die Gesamtgröße des EEPROM (beispielsweise der dadurch belegte Bereich) nicht erhöht.
Des weiteren ist in der Schreib-Betriebsart des EEPROM 110 des Ausführungsbeispiels 1 eine Änderung der Polaritäten der an die relevante Elektrode und Elektrodenabschnitte, etc., angelegten Spannungen zwischen dem Fall des Erzeugens des Zu­ stands "1" und dem Fall des Änderns des Zustands von "1" nach "0" erforderlich. Dem gegenüber kann in der Schreib-Betriebs­ art des EEPROM 120 dieses Ausführungsbeispiels, da die rele­ vante Elektrode und Elektrodenabschnitte, an die Spannungen angelegt werden, und die Polaritäten der daran angelegten Spannungen gleich sind für den Fall des Erzeugens des Zustan­ des "1" und des Falls des Erzeugens des Zustandes "0", Infor­ mation vereinfacht und beschleunigt geschrieben werden und die Arbeitsgeschwindigkeit des EEPROM kann erhöht werden.
Fig. 14 bis 16 sind Teilansichten zum Erläutern des Herstellungsprozesses des EEPROM 120, das in Fig. 13 gezeigt ist. Ein Herstellungsverfahren des EEPROM 120 wird nachste­ hend unter Bezugnahme auf die Zeichnung beschrieben.
Zunächst wird, wie in Fig. 14 gezeigt ist, der erste Gate- Oxidfilm 211, der ca. 10 nm dick ist, auf dem Silizium-Sub­ strat 1 unter Verwendung der thermischen Oxidationstechnik ausgebildet. Dann werden, wie in Fig. 15 gezeigt ist, eine polykristalline Siliziumschicht, die ca. 200 nm dick ist und die die erste fg-Elektrode 22a werden wird, der zweite Gate- Oxidfilm 25a, der ca. 10 nm dick ist, eine polykristalline Siliziumschicht, die ca. 200 nm dick ist und die die zweite fg-Elektrode 22b werden wird, der dritte Gate-Isolationsfilm 26a, der ca. 30 nm dick ist, und eine polykristalline Silizi­ umschicht, die ca 300 nm dick ist und die die Gate-Steuer­ elektrode 24 werden wird, nacheinander in dieser Reihenfolge auf dem ersten Gate-Oxidfilm 21 ausgebildet.
Dann werden, wie in Fig. 16 gezeigt ist, die laminierten Schichten unter Verwendung der Photolitographie- und Ätztech­ niken in ein gewünschtes Muster maskiert, wodurch die Gate- Elektrodenabschnitte 20b, die jeweils den Zweischicht- Schwebe-Gate-Aufbau aufweisen, der den ersten Gate-Oxidfilm 21 umfaßt, die erste fg-Elektrode 22a, den zweiten Gate-Oxid­ film 25a, die zweite fg-Elektrode 22b, den dritten Gate-Iso­ lationsfilm 26a und die Gate-Steuerelektrode 24 auszubilden.
Wenn die Durchbruchsspannung zwischen der Lösch-Gate-Elek­ trode 28 und der Gate-Steuerelektrode 24 niedrig ist, werden aus Siliziumoxidfilmen gebildete Seitenwände 24a auf beiden Seiten der Gate-Steuerelektrode 24 vorgesehen, wie dies in Fig. 17 gezeigt ist, nachdem die Gate-Steuerelektrode 24 maskiert ist.
Ein nachfolgender Prozess ist der gleiche wie der im Ausführungsbeispiel 1 unter Bezugnahme auf die der Fig. 6 nachfolgenden Zeichnungen beschriebene. Genauer werden Arsen- Ionen in das Silizium-Substrat 1 mit einer Konzentration von ca. 3 × 1015/cm2 unter Verwendung der Gate-Elektrodenab­ schnitte 20b als Masken injiziert. Danach werden Verunreini­ gungen (Störstellen) die in Form von Ionen injiziert sind, unter Verwendung der thermischen Diffusionstechnik eindiffun­ diert, um die Source-Störstellendiffusionsschicht 11 und die Drain-Störstellendiffusionsschicht 10 auszubilden. Dann wird der vierte Gate-Oxidfilm 27, der ca. 10 nm dick ist, auf den Gate-Elektrodenabschnitten 20b und in den Bereichen auf dem Silizium-Substrat 1, in denen keine Gate-Elekrodenabschnitte 20b existieren (siehe Fig. 7), ausgebildet. Auf dem vierten Gate-Oxidfilm 27 wird eine polykristalline Siliziumschicht, die ca. 200 nm dick ist und die die Lösch-Gate-Elektrode 28 werden wird, ausgebildet (siehe Fig. 8). Danach wird die po­ lykristalline Siliziumschicht unter Verwendung der Photolito­ graphie- und Ätztechniken ausmaskiert, um die Lösch-Gate- Elektrode 28 zu bilden (siehe Fig. 9).
Dann wird der Zwischenschichtisolationsfilm 32 vollständig über einen Vorrichtungsbereich ausgebildet (siehe Fig. 10). Dann werden Teile des Zwischenschichtisolationsfilms 32 und des vierten Gate-Oxidfilms 27 in einer Position oberhalb je­ der Drain-Störstellendiffusionsschicht 10, um das Kontaktloch 33 zu bilden (siehe Fig. 11). Danach wird eine Verunreini­ gung (Störstellen) vom zu dem Silizium-Substrat 1 entgegenge­ setzten Leitfähigkeitstyp über jedes Kontaktloch 33 unter Verwendung der Ionenimplantationstechnik injiziert, um die Kontaktabschnitt-Störstellendiffusionsschicht 12 zu bilden, die dazu dient, Aluminium der nachstehend beschriebenen Alu­ miniumverdrahtung 40 von einem Eindringen über das Silizium- Substrat 1 abzuhalten, woraufhin dann die Aluminium­ verdrahtung 40, die ca. 1 µm dick ist und die eine Bit-Lei­ tung werden wird, ausgebildet wird, um in Verbindung mit der Drain-Störstellendiffusionsschicht 10 zu stehen (siehe Fig. 12). Danach wird, wie in Fig. 13 gezeigt ist, der Passivie­ rungsfilm 50, der ca. 1 µm dick ist, zum Vorrichtungsschutz ausgebildet, wodurch ein Speicher-Chip vervollständigt wird.
Die Fig. 14 bis 17 entsprechen einem Schritt zum Ausbilden eines Gate-Elektrodenabschnitts, wobei die restlichen Ver­ hältnisse zwischen den Figuren und entsprechenden Schritten die gleichen wie beim Ausführungsbeispiel 1 sind.
Mit dem Herstellungsverfahren dieses Ausführungsbeispiels können, wie vorstehend beschrieben ist, Speichertransistoren, die jeweils den Zweischicht-Schwebe-Gate-Aufbau aufweisen, einfach durch teilweises Modifizieren des bekannten Herstel­ lungsprozesses ausgebildet werden.
Eine Art zum Lesen von Information bei den EEPROM der Ausführungsbeispiele 1 und 2 wird nachstehend unter Bezug­ nahme auf die Fig. 18 beschrieben. Fig. 18 zeigt das Ver­ hältnis zwischen einer Gate-Spannung und einem Drain-Strom für drei Arten an Informationen "0", "1" und "2", die in dem Speichertransistor gespeichert sind. Wie sich aus Fig. 18 ersehen läßt, können die drei Arten an Information, die in dem Speichertransistor gespeichert sind, durch Einstellen ei­ nes Bezugs-Drain-Stroms Ids und ebenfalls durch Einstellen einer hochpegeligen Bezugs-Gate-Spannung VrefL und einer niedrigpegeligen Bezugs-Gate-Spannung VrefH ausgelesen wer­ den, so daß,
  • 1. der Drain-Strom größer als der Bezugs-Drain-Strom Ids ist, mit der Gate-Spannung als einer von VrefL und VrefH wenn die in dem Speichertransistor gespeicherte Information "2" ist,
  • 2. der Drain-Strom kleiner als der Bezugs-Drain-Strom Ids ist, mit der Gate-Spannung zu VrefL, und größer als der Be­ zugs-Drain-Strom Ids ist, mit der Gate-Spannung zu VrefH, wenn die in dem Speichertransistor gespeicherte Information "1" ist, und
  • 3. der Drain-Strom kleiner als der Bezugs-Drain-Strom Ids ist, mit der Gate-Spannung als einer von VrefL und VrefH, wenn die in dem Speichertransistor gespeicherte Information "0" ist.

Claims (9)

1. Nicht-flüchtige Halbleiter-Speichervorrichtung (110), wobei eine Vielzahl von Speichertransistoren auf einem Halbleitersubstrat (1) ausgebildet ist, von denen jeder zum elektrischen Schreiben und Löschen von Information in der Lage ist und folgende Abschnitte umfaßt:
einen Source-Elektrodenabschnitt (11) und einen Drain- Elektrodenabschnitt (10), die auf einer primären Oberfläche des Halbleitersubstrats (1) als Bereiche mit zu dem Halbleitersubstrat (1) entgegengesetzten Leitfähigkeitstyp ausgebildet sind,
einen Gate-Elektrodenabschnitt (20a), der zwischen dem Source-Elektrodenabschnitt (11) und dem Drain- Elektrodenabschnitt (10) auf dem Halbleitersubstrat ausgebildet ist, und
einen Lösch-Gate-Elektrodenabschnitt (28), der zumindest teilweise auf dem Gate-Elektrodenabschnitt (20a) ausgebildet ist,
dadurch gekennzeichnet,
daß der Gate-Elektrodenabschnitt (20a) einen Zweischicht-Schwebe-Gate-Aufbau (21, 22a, 22b, 24-28) aufweist, der zwei durch einen Gate-Oxidfilm (25; 25a) voneinander getrennte Schwebe-Gate-Elektroden (22a, 22b) und eine Steuer-Gate-Elektrode (24) aufweist, die einzeln übereinander geschichtet sind.
2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Gate-Elektrodenabschnitt (20a) auf der primären Oberfläche des Halbleitersubstrats (1) aus einem Schichtaufbau mit einem ersten Gate-Oxidfilm (21), einer ersten Schwebe-Gate-Elektrode (22a), einem zweiten Gate-Oxidfilm (25; 25a), einer zweiten Schwebe-Gate- Elektrode (22b), einem dritten Gate-Oxidfilm (26; 26a), der Steuer-Gate-Elektrode (24) und einem vierten Gate-Oxidfilm (27) gebildet ist.
3. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß der zweite Gate-Oxidfilm (25) ein hohes und der dritte Gate-Oxidfilm (26) ein niedriges Ausmaß an Isolation aufweist, so daß Elektronen von der Seite des Halbleitersubstrats (1) über den ersten Gate-Oxidfilm (21) in die erste Schwebe-Gate-Elektrode (22a) injiziert werden und Elektronen von der Steuer-Gate-Elektrode (24) über den dritten Gate-Oxidfilm (26) in die zweite Schwebe-Gate- Elektrode (22b) injiziert werden.
4. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß der zweite Gate-Oxidfilm (25a) ein niedriges und der dritte Gate-Oxidfilm (26a) ein hohes Ausmaß an Isolation aufweist, so daß Elektronen von der Seite des Halbleitersubstrats (1) über den ersten Gate- Oxidfilm (21) in die erste Schwebe-Gate-Elektrode (22a) injiziert werden und Elektronen von der ersten Schwebe- Gate-Elektrode (22a) über den zweiten Gate-Oxidfilm (25a) in die zweite Schwebe-Gate-Elektrode (22b) injiziert werden.
5. Herstellungsverfahren für eine nicht-flüchtige Speichervorrichtung (110) mit den Schritten:
Ausbilden eines Gate-Elektrodenabschnittes (22a) auf einem Halbleitersubstrat (1),
Ausbilden eines Source-Elektrodenabschnittes (11) und eines Drain-Elektrodenabschnittes (10) durch Ionenimplantation an beiden Seiten des Gate- Elektrodenabschnittes (22a) auf dem Halbleitersubstrat (1),
Ausbilden eines Lösch-Gate-Elektrodenabschnittes (28), der den Gate-Elektrodenabschnitt (22a) zumindest teilweise überlappt, und
Ausbilden einer als elektrische Verdrahtung dienenden Aluminiumverdrahtung (40),
dadurch gekennzeichnet, daß der Schritt des Ausbildens des Gate-Elektrodenabschnittes (22a) auf dem Halbleitersubstrat (1) zur Ausbildung eines Zweischicht- Schwebe-Gate-Aufbaus (21, 22a, 22b, 24-28) dient und die Schritte umfaßt:
Ausbilden zweier durch einen Gate-Oxidfilm (25; 25a) voneinander getrennter Schwebe-Gate-Elektrodenabschnitte (22a, 22b),
Ausbilden eines Steuer-Gate-Elektrodenabschnittes (24), und
Maskierung der ausgebildeten Schichten zu einem gewünschten Muster.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß das Ausbilden der zwei durch den Gate-Oxidfilm (25; 25a) voneinander getrennten Schwebe-Gate- Elektrodenabschnitte (22a, 22b) die Schritte umfaßt:
Ausbilden eines ersten Gate-Oxidfilms (21),
Ausbilden eines ersten Schwebe-Gate- Elektrodenabschnittes (22a),
Ausbilden eines zweiten Gate-Oxidfilms (25; 25a),
Ausbilden eines zweiten Schwebe-Gate- Elektrodenabschnittes (22b), und
Ausbilden eines dritten Gate-Oxidfilms (26; 26a).
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß das Ausbilden des zweiten Gate-Oxidfilms (25) und des dritten Gate-Oxidfilms (26) derart erfolgt, daß der zweite Gate-Oxidfilm (25) ein hohes und der dritte Gate-Oxidfilm (26) ein niedriges Ausmaß an Isolation aufweist.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß das Ausbilden des zweiten Gate-Oxidfilms (25a) und des dritten Gate-Oxidfilms (26a) derart erfolgt, daß der zweite Gate-Oxidfilm (25a) ein niedriges und der dritte Gate- Oxidfilm (26a) ein hohes Ausmaß an Isolation aufweist.
9. Verfahren nach einem der vorstehenden Ansprüche 6 bis 8, dadurch gekennzeichnet, daß nach dem Ausbilden des Steuer-Gate-Elektrodenabschnittes (24) ein vierter Gate- Oxidfilm (27) ausgebildet wird.
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