DE19626126C2 - Verfahren zur Ausbildung einer räumlichen Chipanordnung und räumliche Chipanordung - Google Patents

Description

Die vorliegende Erfindung betrifft ein Verfahren zur Ausbildung einer räumlichen Chipanordnung gemäß dem Oberbegriff des Anspruchs 1 und eine räumlich ausgebildete Chipanordnung gemäß dem Anspruch 9.

Mit der zunehmenden Miniaturisierung von elektronischen Geräten, wie beispielsweise tragbaren Telefonen, die allgemein auch als "Handy" be­ zeichnet werden, oder tragbarer Computer, bekannt unter dem Begriff "Notebook", nehmen auch die Anforderungen an die Integrationsdichte der darin verwendeten elektronischen Bausteine zu. In besonderem Maße betrifft dies sicherlich in derartigen Geräten eingesetzte Speicherbausteine oder Speichererweiterungen, die optional verwendet werden können. Als Bauform für derartige hochintegrierte Speicherbausteine kommen mittler­ weile in der Regel sogenannte "Multi-Chip-Module" (MCM) zum Einsatz, bei denen die einzelnen Chips übereinander angeordnet und elektrisch untereinander verbunden sind. Aufgrund der hohen Integrationsdichte, also der Anordnung einer Vielzahl von Chips auf kleinstem Raum, steigt natürlich auch die Ausfallwahrscheinlichkeit eines solchen Speicherbau­ steins, da es zum Bauteilversagen ausreichend ist, wenn auch nur einer der in einer Vielzahl verarbeiteten Chips fehlerhaft ist. Um ein Bauteilversa­ gen im Betrieb der hochintegrierten Bausteine weitestgehend ausschließen zu können, erfolgt bislang eine Überprüfung der Bausteine nach Fertig­ stellung und vor Auslieferung bzw. Einbau in das betreffende elektroni­ sche Gerät. Hiermit ist zum einen ein zusätzlicher, dem eigentlichen Her­ stellungsvorgang nachfolgender Bauteiltest verbunden. Zum anderen be­ deutet die Durchführung eines Bauteiltests erst nach Fertigstellung des kompletten Bauteils, daß im Falle eines Bauteilversagens, das in der Regel nur durch das Versagen eines einzelnen Chips bedingt ist, das gesamte Bauteil zum Ausschuß wird.

Aus der JP 62-293749 A, in: Patents Abstracts of Japan, Sect. E, Vol. 12 (1988) No. 189 (E-616) ist ein Verfahren zur Herstel­ lung eines Multi-Chip-Moduls gemäß dem Oberbegriff des Patentanspruches 1 bekannt, bei dem mehrere, in ver­ schiedenen Ebenen angeordnete Chips über ihre an der Chipperi­ pherie angeordneten Anschlußflächen elektrisch mit Trägersub­ straten verbunden werden, die sich quer zu den Chips erstrecken. Zur Durchführung des bekannten Verfahrens werden die Chips auf ihren Anschlußflächen zunächst mit Lotbumps versehen. Da­ nach erfolgt eine definierte Relativanordnung der einzelnen Chips mittels Positionierungshilfen. Anschließend wird der aus den Chips und den Positionierungshilfen gebildete Verbund durch ein gleichzeitiges Aufschmelzen sämtlicher Lotbumps der Chips mit den Trägersubstraten verbunden. Nach Herstellung der Ver­ bindung werden die Positionierungshilfen wieder entfernt. Über einer Fehlerdetektierung bei dieser Chipanordnung wird dabei keine Aussage getroffen.

Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, ein Verfah­ ren zur Ausbildung einer räumlichen Chipanordnung bzw. eine räumliche Chipanordnung vorzuschlagen, das bzw. die trotz Erzielung einer hohen Integrationsdichte eine Möglichkeit zur frühzeitigen Fehlerdetektierung schafft, so daß eine Klassierung des kompletten Bauteils als Ausschuß weitestgehend verhindert werden kann, und wobei das Verfahren eine vereinfachte Herstellung der Chipanordnung ermöglicht.

Diese Aufgabe wird durch ein Verfahren mit den Merkmalen des Anspruchs 1 bzw. eine Chipanordnung mit den Merkmalen des Anspruchs 8 gelöst.

Dazu wird mit anderen Worten vorgeschlagen, zur Ausbildung einer räumlichen Chipanordnung mit mehreren, in verschiedenen Ebenen angeordneten elektrisch miteinander verbundenen Chips die Chips jeweils einzeln einander nachfolgend über ihre an der Chipperipherie angeordneten Anschlußflächen mit zugeordneten Leiterbahnen einer auf mindestens einem Trägersubstrat angeordneten Leiterbahnstruktur zu kontaktieren. Dabei werden die Chips quer zur Längserstreckung eines flexiblen Trägersubstrats angeordnet.

Die einander nachfolgende Kontaktierung einzelner Chips ermöglicht eine einfache elektrische Überprüfung der mit dem Trägersubstrat verbundenen Chips während der Herstellung der stapelförmigen Chipanordnung.

Durch die Queranordnung der Chips relativ zur Längserstreckung des Trägersubstrats wird eine raumsparende Anordnung der Chips möglich.

Dadurch, daß die Chips mit ihren längs einer Seitenkante angeordneten peripheren Anschlußflächen in eine den Leiterbahnen benachbarte, quer zur Längserstreckung der Leiterbahnen angeordnete Verbindungsposition gebracht werden und anschließend eine Verbindung zwischen jeweils ein­ ander zugeordneten Paarungen aus Leiterbahn und Anschlußfläche über ein zwischen der jeweiligen Leiterbahn und der zugeordneten Anschlußflä­ che appliziertes Verbindungsmaterial erfolgt, läßt sich eine besonders hohe Integrationsdichte erreichen.

Bei der Durchführung des erfindungsgemäßen Verfahrens kann nach erfolgter Kontaktierung eines Chips mit dem Trägersubstrat eine elektrische Überprüfung des Chips über die mit einer Prüfeinrichtung verbundene Leiterbahnstruktur des Trägersubstrats erfolgen.

Wenn zur Vorbereitung der Kon­ taktierung der Chips das oder die Trägersubstrate mit einem Ende in einer Einspanneinrichtung fixiert wird bzw. werden, läßt sich die Einspanneinrichtung auch als Prüfeinrichtung verwenden.

Insbesondere in dem Fall, wenn es sich um Chips mit rückseitiger Metalli­ sierung handelt, erweist es sich als vorteilhaft, wenn jeweils vor Kontak­ tierung eines weiteren Chips eine Abstandseinrichtung auf der Oberseite des zuvor kontaktierten Chips angeordnet wird. Zum einen wird bei geeig­ neter Auswahl des Materials für die Abstandseinrichtung eine Isolierung zwischen den Chips erreicht. Zum anderen wird auch eine statische Stabi­ lisierung des stapelförmigen Aufbaus der Chipanordnung ermöglicht. Die­ ser Stabilisierungseffekt läßt sich noch weiter steigern, wenn für die Ab­ standseinrichtung ein adhäsives Material, beispielsweise ein Klebeauftrag, gewählt wird.

Im Falle der Verwendung eines Lotmaterials als Verbindungsmaterial er­ weist es sich als vorteilhaft, wenn das Verbindungsmaterial in Form ver­ einzelter Verbindungsmaterialdepots auf die Leiterbahnen und/oder die Anschlußflächen aufgebracht und anschließend durch Umschmelzen ak­ tiviert wird.

Um letztendlich eine möglichst einfache Außenkontaktierung der räumli­ chen Chipanordnung zu ermöglichen, erweist es sich als besonders vor­ teilhaft, wenn nach Kontaktierung des letzten Chips zunächst ein Über­ stand des Trägersubstrats über der Oberseite des Chips umgeschlagen und mit der Oberseite verbunden wird und anschließend eine Durchkontaktie­ rung von der Rückseite des Trägersubstrats auf die mit den Chipanschluß­ flächen verbundene Leiterbahnstruktur des Trägersubstrats erfolgt. Alter­ nativ ist es auch möglich, bereits von vornherein mit einer entsprechenden Durchkontaktierung versehene Trägersubstrate zu verwenden.

Eine vorteilhafte Alternative hierzu wird erreicht, wenn zur Ausbildung einer Außenkontaktanordnung an der Chipanordnung vor der Kontaktie­ rung des ersten Chips oder nach Kontaktierung des letzten Chips eine Leiterplatte oder auch ein modifizierter Chip mit einer auf der Außenseite angeordneten, flächig verteilten Außenkontaktanordnung über an der Leiterplattenperipherie oder der Chipperipherie angeordnete und mittels einer Anschlußleiterbahnstruktur mit der Außenkontaktanordnung verbun­ dene Innenkontakte mit den Leiterbahnen des Trägersubstrats kontaktiert wird.

Um eine gegen Umwelteinflüsse möglichst weitgehend abgedichtete Chip­ anordnung mit einer darüber hinaus möglichst großen mechanischen Sta­ bilität zu erzielen, ist es vorteilhaft, wenn nach Kontaktierung der ge­ wünschten Anzahl der Chips ein Verguß der erzeugten Chipanordnung zur Ausbildung einer Gehäusung erfolgt.

Die nach dem erfindungsgemäßen Verfahren hergestellte räumliche Chipanordnung weist mehrere in ver­ schiedenen Ebenen angeordnete elektrisch miteinander verbundene Chips auf, wobei die Chips über an ihrer Peripherie angeordneten Anschlußflächen mit zugeord­ neten Leiterbahnen einer Leiterbahnstruktur von zumindest einem Träger­ substrat verbunden sind, und das Trägersubstrat eine zumindest einsei­ tig auf einer Trägerschicht angeordnete Leiterbahnstruktur aufweist, de­ ren Leiterbahnen mit jeweils zugeordneten Anschlußflächen der quer zum Trägersubstrat angeordneten Chips verbunden sind.

Bei einer vorteilhaften Ausführungsform der Chipanordnung sind die Chips über mehrere Reihen peripherer Anschlußflächen mit mehreren Trägersubstraten verbunden, die jeweils einer Reihe zugeordnet sind.

Die räumliche Chipanordnung kann mit einer außenliegend angeordneten Außenkontaktflächenanordnung versehen sein. Eine Möglichkeit der Ausbildung dieser Außenkontaktflächenanordnung besteht darin, parallel zu einem äußeren Chip, einen äußeren Abschluß bildend, eine Leiterplatte mit einer auf ihrer Außenseite angeordneten, flächig verteilten Außenkontaktanordnung vorzusehen, die über an der Leiterplattenperipherie angeordnete und mittels einer Anschlußleiterbahn­ struktur mit der Außenkontaktanordnung verbundende Innenkontakte mit den Leiterbahnen des Trägersubstrats verbunden ist.

Zur Erhöhung der mechanischen Stabilität der gesamten Chipanordnung erweist es sich als vorteilhaft, wenn zwischen den Chips Abstandseinrich­ tungen vorgesehen sind.

Wenn die Chipanordnung in den zwischen dem Trägersubstrat und den Chips vorhandenen Zwischenräumen ein Vergußmaterial aufweist, läßt sich eine mechanisch besonders stabil ausgebildete und hermetisch gegen Umwelteinflüsse abgeschirmte Chipgehäusung erzielen. Die Gehäusung kann auch durch Einhüllung oder Umspritzung mit einem geeigneten Material ausgebildet sein.

Nachfolgend werden verschiedene Ausführungsformen der räumlichen Chipanordnung unter Erläuterung der zu ihrer Herstellung angewendeten Verfahren anhand der Zeichnungen näher erläutert. Es zeigen:

Fig. 1 ein Ausführungsbeispiel einer stapelförmigen Chipan­ ordnung während der Herstellung in einer Variante des erfindungsgemäßen Verfahrens;

Fig. 2 eine Draufsicht auf einen in Fig. 1 dargestellten Chip;

Fig. 3 eine Seitenansicht der in Fig. 1 während des Herstel­ lungsverfahrens gezeigten, nunmehr fertiggestellten Chipanordnung;

Fig. 4 eine Draufsicht auf eine gegenüber Fig. 3 leicht modifi­ zierte Chipanordnung;

Fig. 5 die Darstellung eines Trägersubstrats zur Ausbildung einer Chipanordnung;

Fig. 6 eine in der Ansicht Fig. 3 entsprechende Teilseitenan­ sicht einer Chipanordnung.

Fig. 1 zeigt ein Verfahrensstadium bei der Herstellung einer in Fig. 3 im Endzustand dargestellten Chip-Stapelanordnung 20. Zur Ausbildung der Chip-Stapelanordnung 20 (Fig. 3) werden bei dem vorliegend dargestell­ ten Ausführungsbeispiel zwei flexibel ausgebildete Trägersubstrate 21, 22 mit ihren eine Mehrzahl von Leiterbahnen 23 aufweisenden Leiterbahn­ strukturen 24, 25 einander gegenüberliegend angeordnet. Zur Fixierung der Trägersubstrate 21, 22 in der in Fig. 1 dargestellten Relativposition werden die Trägersubstrate 21, 22 mit ihren Enden 26, 27 in einer Ein­ spanneinrichtung 28 aufgenommen. Die Einspanneinrichtung 28 weist im vorliegenden Fall einen Abstandsblock 29 auf, gegen den die Enden 26, 27 der Trägersubstrate 21 bzw. 22 durch Klemmbacken 30, 31 geklemmt ge­ halten werden. Der Abstandsblock 29 ist so bemessen, daß ein erster Chip 32 in der in Fig. 1 dargestellten Weise zwischen den Trägersubstraten 21, 22 mit seinen hier in zwei senkrecht zur Zeichenebene verlaufenden Rei­ hen peripherer Anschlußflächen 33 benachbart den Leiterbahnen 23 der Leiterbahnstrukturen 24, 25 positioniert werden kann.

Hierzu liegt der Chip 32 mit seiner Rückseite am Abstandsblock 29 der Einspanneinrichtung 28 an.

Bei der in Fig. 1 dargestellten Konfiguration sind die Anschlußflächen 33 des Chips 32 über Lotverbindungen 34 aus einem umgeschmolzenen Lot­ materialdepot 35 zur Ausbildung einer elektrisch leitfähigen Verbindung zwischen den Anschlußflächen 33 und den zugeordneten Leiterbahnen 23 der Leiterbahnstrukturen 24 bzw. 25 vorgesehen.

Aus Fig. 1 wird deutlich, daß die Chip-Stapelanordnung 20 (Fig. 3) sandwichartig aufgebaut wird aus einer alternierenden Anordnung von weiteren Chips 36 bis 39 und zwischenliegenden Kleberschichten 40 bis 43 Die Kleberschichten 40 bis 43 dienen dabei zum einen zur Ausbildung einer Abstandseinrichtung zwischen benachbarten Chips 32, 36 und 36, 37 und 37, 38 und 38, 39 sowie andererseits wegen der flexiblen Trägersub­ strate 21, 22 zur relativen Fixierung der gesamten Anordnung.

Wie aus Fig. 1 weiterhin zu ersehen ist, werden, wie in Fig. 1 am Beispiel der Verbindung des obersten Chips 39 dargestellt, die Lotmaterialdepots 35 zur Erzeugung der Lotverbindungen 34 vereinzelt durch ein als Appli­ kationskapillare 44 ausgebildetes Werkzeug positionsgenau im Verbin­ dungsbereich 45 zwischen den Anschlußflächen 33 und den Leiterbahnen 23 plaziert. Die zur Herstellung der Lotverbindung durch Umschmelzen notwendige thermische Energie kann bei entsprechender Ausbildung der Applikationskapillare 44 als Thermodeneinrichtung durch diese selbst oder auch durch eine hiervon getrennte Umschmelzeinrichtung erfolgen.

Mit der in Fig. 2 dargestellten Draufsicht auf einen Chip 53 ist gleichzei­ tig eine von der Darstellung der Chip-Stapelanordnung 20 in Fig. 3 ab­ weichende Variante zur Ausbildung einer in Fig. 4 dargestellten Chip- Stapelanordnung 46 dargestellt, bei der abweichend von der Darstellung in Fig. 1 zusätzlich zu den beiden gegenüberliegend angeordneten Träger­ substraten 21, 22, die hier Querseiten 47, 48 des Chips 53 zugeordnet sind, zwei weitere Trägersubstrate 49, 50, vorgesehen, die Längsseiten 51, 52 des Chips 53 zugeordnet sind.

Die in den Fig. 2 und 4 dargestellte Chip-Stapelanordnung 46 mit hier insgesamt vier Trägersubstraten 21, 22 und 49, 50 ist, wie deutlich aus Fig. 2 hervorgeht geeignet für eine Kombination mit Chips in der Art des Chips 53, die nicht nur mit zwei gegenüberliegend angeordneten Reihen peripherer Anschlußflächen 33, sondern darüber hinaus mit zwei weiteren gegenüberliegend angeordneten peripheren Reihen von Anschlußflächen 54 versehen sind.

Entsprechend den unter Bezugnahme auf die Fig. 1 gemachten Ausführun­ gen sind auch die Anschlußflächen 54 des Chips 53 wie die Anschlußflä­ chen 33 des Chips 53 über Lotverbindungen 34 mit den Leiterbahnen 23 der Trägersubstrate 21, 22 und 49, 50 verbunden. Natürlich können auch abweichend von den hier vorgeschlagenen Lotmaterialverbindungen andere Verbindungsarten und Verbindungsmaterialien zur elektrischen Kontaktie­ rung der Anschlußflächen 33 und 54 der Chips verwendet werden. Bei­ spielsweise sind auch leitfähige Kleber einsetzbar.

Unabhängig davon, ob es sich hinsichtlich der besonderen Ausführungs­ form um eine Chip-Stapelanordnung 20 oder eine Chip-Stapelanordnung 46 handelt, erfolgt der Aufbau der Chip-Stapelanordnung nach der in Fig. 1 dargestellten Art, also durch ein sandwichartiges Aufeinanderschichten der Chips. Dabei empfiehlt es sich, zur Erhöhung der mechanischen Sta­ bilität der gesamten Chip-Stapelanordnung 20 oder 46, insbesondere in dem Fall, daß flexibel ausgebildete Trägersubstrate 21, 22 und 49, 50 verwendet werden, die einzelnen Chips 32 bis 39 oder 53 durch adhäsiv ausgebildete Abstandseinrichtungen 40 bis 43 miteinander zu verbinden.

Im Fall der Verwendung von in sich starren Trägersubstraten kann darauf verzichtet werden. Je nach Konfiguration der Anschlußflächen der in eine Chip-Stapelanordnung zu integrierenden Chips kann der Aufbau einer Chip-Stapelanordnung auch mit nur einem Trägersubstrat erfolgen. Bei in sich starr ausgebildeten Trägersubstraten kann der Aufbau der Chip- Stapelanordnung auch bei von der in Fig. 1 dargestellten Orientierung der Trägersubstrate 21, 22 abweichender Orientierung - beispielsweise bei waagerechter Ausrichtung des oder der Trägersubstrate - erfolgen.

Unabhängig von der Ausbildung der zum Aufbau einer Chip-Stapel­ anordnung verwendeten Trägersubstrate ermöglicht der beispielhaft in Fig. 1 dargestellte Aufbau einer Chip-Stapelanordnung 20 einen quasi gleichzeitig mit dem Aufbau der Chip-Stapelanordnung erfolgenden Bau­ teiltest der einzelnen Chips 32 bis 39. Hierzu wird nach jeder Applikation eines einzelnen Chips, beginnend mit dem Chip 32, und Fertigstellung der hier als Lotverbindung 34 ausgebildeten, elektrisch leitfähigen Verbindun­ gen zu den Leiterbahnen 23 der Trägersubstrate 21, 22 eine elektrische Überprüfung des jeweiligen zuletzt eingesetzten Chips über die Leiterbah­ nen 23 der Trägersubstrate 21, 22 durchgeführt. Eine hierzu geeignete, nicht näher dargestellte Prüfeinrichtung kann als separate Einrichtung mit den in der Einspanneinrichtung 28 eingespannten Enden 26 und 27 der Trägersubstrate 21, 22 verbunden werden. Es besteht jedoch auch die Möglichkeit, die Einspanneinrichtung 28, insbesondere den Abstandsblock 29 der Einspanneinrichtung 28, als elektrische Prüfeinrichtung oder zu­ mindest als Kontakteinrichtung für eine elektrische Prüfeinrichtung aus­ zuführen.

Die in Fig. 1 dargestellte Anordnung zur Ausbildung einer Chip-Stapel­ anordnung 20 ermöglicht auf besonders einfache Art und Weise eine kon­ tinuierliche Herstellung von Chip-Stapelanordnungen 20. Hierzu werden die Trägersubstrate 21 und 22 als Endlossubstrate auf Rollen oder einer ähnlichen Vorratseinrichtung angeordnet bereitgehalten und jeweils um einen Trägersubstratabschnitt 99, 100 nach einem Lösen der Einspannein­ richtung 28 vorbewegt, wobei die Trägersubstratabschnitte 99, 100 so bemessen sind, daß die gewünschte Anzahl von Chips zwischen den Trä­ gersubstratabschnitten 99, 100 zur Ausbildung der Chip-Stapelanordnung 20 angeordnet werden kann. Nach Fertigstellung der Anordnung werden die nunmehr mit den Chips verbundenen Trägersubstratabschnitte 99, 100 durch eine geeignete, hier nicht näher dargestellte Trenneinrichtung be­ nachbart der Einspanneinrichtung 28 abgetrennt, so daß, durch eine wei­ tere Vorschubbewegung bewirkt, die nächsten Trägersubstratabschnitte 99, 100 mit Chips bestückt werden können.

Um eine Kontaktierung der fertiggestellten Chip-Stapelanordnung 20 oder 46 zu vereinfachen, kann die Chip-Stapelanordnung 20 bzw. 46 zumindest zu einer Seite hin mit einer Leiterplatte 55 bzw. 56 abgeschlossen werden, die, wie in den Fig. 3 und 4 beispielhaft dargestellt, mit einer Außenkon­ taktflächenanordnung 57 bzw. 58 nach Art eines "Ball-Grid-Array" ver­ sehen sein kann.

Wie insbesondere aus der in Fig. 4 dargestellten Draufsicht deutlich wird, sind zur Verbindung mit der Leiterplatte 56 die hier flexibel ausgebildeten Trägersubstrate 21, 22 und 49, 50 mit ihren oberen Enden über periphere Kontaktränder 59, 60, 61 und 62 der Leiterplatte 56 derart umgeschlagen, daß die Leiterbahnen 23 der Trägersubstrate 21, 22 und 49, 50 in einer Überdeckungslage mit Innenkontaktflächen 63 der Leiterplatte 56 kontak­ tiert werden können. Von den Innenkontaktflächen 63 führen Kontaktbah­ nen 64 zu den einzelnen in der vorbeschriebenen Außenkontaktflächenan­ ordnung 58 konfigurierten Außenkontaktflächen 65 der Leiterplatte 56.

Wie Fig. 3 zeigt, kann eine Leiterplatte 55 oder auch eine andere eine Außenkontaktflächenanordnung ermöglichende Einrichtung sowohl am oberen als auch am unteren Ende einer Chip-Stapelanordnung 20 oder auch 46 angeordnet sein. Zur Ausbildung einer abgeschlossenen Gehäu­ sung für die der in der Chip-Stapelanordnung 20 oder auch der Chip- Stapelanordnung 46 angeordneten Chips 32 und 36 bis 39 bzw. 53 ist die Chip-Stapelanordnung 20 bzw. 46 in den am Beispiel der Chip-Stapel­ anordnung 20 in Fig. 3 dargestellten Chip-Zwischenräumen 66 mit einem Vergußmaterial ausgefüllt, das zudem auch zusätzlich die Trägersubstrate umhüllen kann. Gehäuste und mit einer Außenkontaktflächenanordnung versehene Chip-Stapelanordnungen lassen sich besonders vorteilhaft in der SMD-Technologie verwenden.

Fig. 5 zeigt mit durchgezogenen Linien dargestellt ein flexibles Träger­ substrat 67 in einer in der Ebene ausgebreiteten Darstellung, bei dem eine Außenkontaktflächenanordnung 68 integral in einer flexiblen Träger­ schicht 69 des Trägersubstrats 67 ausgebildet ist. Hierzu geht die aus einzelnen Leiterbahnen 70 zusammengesetzte Leiterbahnstruktur 71 im Endbereich des Trägersubstrats 67 in eine Anschlußleiterbahnstruktur 72 über. Die Anschlußleiterbahnstruktur 72 weist Kontaktbahnen 73 auf, die auf derselben Seite der Trägerschicht 69 angeordnet sind wie die Leiter­ bahnen 70 der Leiterbahnstruktur 71. Auf der Gegenseite der Träger­ schicht 69 sind gegenüberliegend den freien Enden der Kontaktbahnen 73 hier durch Lotpunkte 74 gebildete Außenkontaktflächen vorgesehen, die über nicht näher dargestellte Durchkontaktierungen mit den Kontaktbah­ nen 73 verbunden sind.

Das in Fig. 5 in ausgezogenen Linien dargestellte Trägersubstrat 67 er­ möglicht analog den beiden in Fig. I dargestellten Trägersubstraten 21, 22 die Kombination mehrerer Chips 32 und 36 bis 39 zu einer Chip- Stapelanordnung, wobei das mit ausgezogenen Linien dargestellte Träger­ substrat 67 zur Kombination mit Chips geeignet ist, die, wie die in Fig. 1 dargestellten Chips 32 und 36 bis 39, zwei gegenüberliegende Reihen peripherer Anschlußflächen aufweisen. Ausgehend von dem in Fig. 5 dargestellten Ausführungsbeispiel ist das Trägersubstrat 67, das mit ins­ gesamt 32 Leiterbahnen 23 versehen ist, geeignet, Chips zu verbinden, die in zwei gegenüberliegenden Reihen jeweils 16 periphere Anschlußflächen aufweisen. Die Verbindung der Chipanschlußflächen mit den Leiterbahnen 23 kann analog zu der unter Bezugnahme auf Fig. 1 erläuterten Art und Weise erfolgen. Wie in Fig. 5 durch zwei seitlich an einem Hauptstrang 96 des Trägersubstrats 61 angesetzte, mit gestricheltem Linienverlauf darge­ stellte Seitenstränge 97, 98 angedeutet, kann ein Trägersubstrat, das nach Art des Trägersubstrats 67 mit einer integrierten Außenkontaktanschluß­ flächenanordnung versehen ist, auch zur Bestückung mit insgesamt vier Reihen peripherer Anschlüsse aufweisenden Chips verwendet werden. Da­ bei sind dann zusätzliche Außenkontaktflächen in der Außenkontaktflä­ chenanordnung vorzusehen.

Fig. 6 zeigt hier beispielhaft, bezogen auf den Fall einer Chip-Stapel­ anordnung mit zwei Trägersubstraten 21, 22, eine andere Möglichkeit zur Ausbildung einer Außenkontaktflächenanordnung 75. Zur Ausbildung der Außenkontaktflächenanordnung 75 sind die Trägersubstrate 21, 22 nach Durchführung der Kontaktierung der Leiterbahnen 23 mit Anschlußflächen 33 eines obersten Chips 39 mit ihren Trägersubstratenden 76, 77 in Rich­ tung auf die Oberseite oder Kontaktflächenseite des Chips 39 umgeschla­ gen. Zur definierten Lage der Trägersubstratenden 76, 77 und deren Fest­ legung gegenüber dem Chip 39 befindet sich zwischenliegend eine adhäsi­ ve Abstandseinrichtung 78, etwa nach Art der Abstandseinrichtungen 40 bis 43 der in Fig. 1 dargestellten Anordnung.

Zur Ausbildung der Außenkontaktflächenanordnung 75 sind die Leiterbah­ nen 23 im Bereich der Trägersubstratenden 76, 77 auf die Rückseite der Trägersubstrate 21, 22 durchkontaktiert. Dies kann durch Applikation und Umschmelzen von Lotkugeln in Trägerschichtausnehmungen, die auf die Rückseite der Leiterbahn 23 münden, geschehen, so daß, wie in Fig. 6 dargestellt, die Außenkontaktflächen der Außenkontaktflächenanordnung durch Lotpunkte 79 gebildet sind.

Claims (12)

1. Verfahren zur Ausbildung einer räumlichen Chipanordnung (20, 46) mit mehreren, in verschiedenen Ebenen angeordneten, elektrisch miteinander verbundenen Chips (32, 36, 37, 38, 39; 53), bei dem die Chips über ihre an der Chipperipherie angeordneten Anschlußflä­ chen (33; 54) mit zugeordneten Leiterbahnen (23) einer auf minde­ stens einem Trägersubstrat (21, 22; 49, 50; 67) angeordneten Lei­ terbahnstruktur (24, 25; 71) verbunden werden, indem die Chips quer zur Längserstreckung des Trägersubstrats angeordnet werden, dadurch gekennzeichnet,
daß die Chips jeweils einzeln einander nachfolgend mit dem flexibel ausgebildeten Trägersubstrat kontaktiert werden, derart, daß die längs zumindest einer Seitenkante eines Chips (32, 36 bis 39) ange­ ordneten Anschlußflächen (33, 54) in eine den Leiterbahnen (23) benachbarte, quer zur Längserstreckung der Leiterbahnen (23) an­ geordnete Verbindungsposition gebracht werden und anschließend eine Verbindung zwischen jeweils einander zugeordneten Paarungen aus Leiterbahn (23) und Anschlußfläche (33 bzw. 54) über ein zwi­ schen der jeweiligen Leiterbahn und der zugeordneten Anschlußflä­ che appliziertes Verbindungsmaterial (35) erfolgt,
und daß nach erfolgter Kontaktierung eines Chips (32, 36 bis 39, 53) eine elektrische Überprüfung des Chips über die mit einer Prüfein­ richtung verbundene Leiterbahnstruktur (24, 25; 71) des Träger­ substrats (21, 22; 49, 50; 67) erfolgt.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Trägersubstrat (21, 22; 49, 50) zur Vorbereitung der Kon­ taktierung der Chips (32, 36 bis 39, 53) mit einem Ende (26, 27) in einer Einspanneinrichtung (28) fixiert wird.

3. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß vor Kontaktierung eines weiteren Chips eine Abstandseinrich­ tung (40 bis 43) auf der Oberseite des zuvor kontaktierten Chips angeordnet wird.

4. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß das Verbindungsmaterial in Form vereinzelter Verbindungsma­ terialdepots (35) auf die Leiterbahnen (23) und/oder die Anschluß flächen (33, 54) aufgebracht und anschließend aktiviert wird.

5. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß zur Ausbildung einer Außenkontaktanordnung (75) an der Chip­ anordnung (20, 46) nach Kontaktierung des letzten Chips zunächst ein Überstand des Trägersubstrats (21, 22) über der Oberseite des Chips umgeschlagen und mit der Oberseite verbunden wird, und an­ schließend eine Durchkontaktierung von der Rückseite des Träger­ substrats auf die Leiterbahnen (23) des Trägersubstrats erfolgt.

6. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß zur Ausbildung einer Außenkontaktanordnung (55, 56) an der Chipanordnung vor der Kontaktierung des ersten Chips (32) oder nach Kontaktierung des letzten Chips (39) eine Leiterplatte (55, 56) mit einer auf ihrer Außenseite angeordneten, flächig verteilten Außenkontaktanordnung (57, 58) über ihre an der Leiterplattenpe­ ripherie angeordnete und mittels einer Anschlußleiterbahnstruktur (72) mit der Außenkontaktanordnung verbundene Innenkontakte (63) mit den Leiterbahnen (23) des Trägersubstrats (21, 22; 49, 50) kontaktiert wird.

7. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß nach Kontaktierung der gewünschten Anzahl von Chips ein Verguß der erzeugten Chipanordnung zur Ausbildung einer Gehäu­ sung erfolgt.

8. Räumliche Chipanordnung (20, 46) mit mehreren in verschiedenen Ebenen nach einem der Ansprüche 1 bis 7 angeordneten, elektrisch miteinander verbundenen Chips (32, 36 bis 39; 53), bei der die Chips über ihre an der Chipperipherie angeordneten Anschlußflä­ chen (33; 54) mit zugeordneten Leiterbahnen (21) einer Leiterbahn­ struktur (24, 25) von zumindest einem Trägersubstrat (21, 22; 49, 50; 67) verbunden sind, wobei das Trägersubstrat eine zumindest einseitig auf einer Trägerschicht angeordnete Leiterbahnstruktur (24, 25) aufweist, deren Leiterbahnen (23) mit jeweils zugeordneten Anschlußflächen (33) der quer zum Trägersubstrat (21, 22; 49, 50) angeordneten Chips verbunden sind.

9. Chipanordnung nach Anspruch 8, dadurch gekennzeichnet, daß die Chips über mehrere Reihen peripherer Anschlußflächen (33) mit mehreren Trägersubstraten (21, 22; 49, 50) verbunden sind, die jeweils einer Reihe Anschlußflächen (33) zugeordnet sind.

10. Chipanordnung nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß parallel zu einem Chip, einen äußeren Abschluß bildend, eine Leiterplatte (55, 56) mit einer auf ihrer Außenseite angeordneten, flächig verteilten Außenkontaktflächenanordnung (57, 58) über ihre an der Leiterplattenperipherie angeordneten und mittels einer An­ schlußleiterbahnstruktur (72) mit der Außenkontaktflächenanord­ nung (57, 58) verbundenen Innenkontakte (63) mit den Leiterbah­ nen des Trägersubstrats (21, 22; 49, 50) kontaktiert ist.

11. Chipanordnung nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, daß zwischen den Chips (32, 36 bis 39; 53) Abstandseinrichtungen (40 bis 43; 78) vorgesehen sind.

12. Chipanordnung nach einem der Ansprüche 8 bis 11, dadurch gekennzeichnet, daß die Chipanordnung (20, 46) durch ein in Chipzwischenräume (66) eingefülltes Vergußmaterial zu einem Block ausgebildet ist.