DE19681711B4

DE19681711B4 - Intelligente I/O-Schaltung zum Verbinden einer mit einem ersten Busprotokoll kompatiblen Einrichtung mit einem externen Bus

Info

Publication number: DE19681711B4
Application number: DE19681711T
Authority: DE
Inventors: Byron Phoenix Gillespie; Marc Tempe Goldschmidt; Terry Gilbert Sych; Bruce Tigard Young
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1995-12-28
Filing date: 1996-12-27
Publication date: 2004-09-02
Anticipated expiration: 2016-12-28
Also published as: KR100292833B1; KR19990076835A; GB9812475D0; GB2324182B; DE19681711T1; WO1997024677A1; TW327684B; AU1431997A; GB2324182A; US5751975A; HK1016302A1

Abstract

Intelligente I/O-Schaltung (9) zum Verbinden einer Einrichtung (15), die nach einem ersten Busprotokoll arbeiten kann, mit einem ein zweites Busprotokoll aufweisenden externen Bus (7), wobei die intelligente I/O-Schaltung (9) mehrere Konfigurationsregister zum Speichern von Konfigurationsinformationen aufweist, wobei die intelligente I/O-Schaltung aufweist:
a) einen lokalen Prozessorbus (13) mit dem ersten Busprotokoll;
b) eine mit dem lokalen Prozessorbus (13) gekoppelte Speichersteuereinrichtung (25) zur Steuerung des Zugriffes auf einen lokalen Speicher (27), wobei der lokale Speicher enthält:
erste Programmittel zum Übersetzen eines Zweites-Busprotokoll-Konfigurationszyklus in einen Erstes-Busprotokoll-Konfigurationszyklus und wobei die Erstes-Busprotokoll-Konfigurationszyklen für die Einrichtung (15) verständlich sind;
zweite Programmittel zur Lieferung geeigneter Handshake-Signale zu dem externen Bus (7);
dritte Programmittel, zum Überprüfen, daß die mehreren Konfigurationsregister von einem externen Busteilnehmer gemäß einer vorgegebenen Hardware-Abbildung modifiziert wurden, wobei die Abbildung von dem zweiten Busprotokoll definiert ist, und zum Wiederherstellen derjenigen Register, die unter Verletzung der Hardware-Abbildung modifiziert worden sind, wobei...

Description

Die vorliegende Erfindung betrifft intelligente I/O-Schaltungen.

Die WO 95/34861 A1 beschreibt eine Brücken-Schaltung zum verbinden eines EISA-Bus mit einem SCSI-Bus. Die Schaltung weist einen Mikroprozessor auf und ermöglicht durch dessen Steuerung einen blockierungsfreien Datenaustausch zwischen den Bustypen.

Aus der WO 95/34065 A2 ist eine Verbindungsschaltung für den Anschluss einer IDE-Erweiterungskarte an einem PCI-Erweiterungssteckplatz bekannt.

1 zeigt ein Computersystem gemäß dem Stand der Technik mit einer Anzahl verschiedener Einrichtungen. Bei diesem Computersystem ist eine erste PCI-kompatible Einrichtung (z.B. eine von einer ersten Firma, FIRMA1, hergestellte SCSI-Steuereinrichtung) mit einem primären PCI-Bus gekoppelt. Eine PCI/PCI-Brücke sorgt für eine Schnittstelle zwischen dem primären PCI-Bus und einem sekundären PCI-Bus. Eine derartige PCI/PCI-Brücke ist z.B. aus der US 5712986 A bekannt. Eine weitere PCI-kompatible Einrichtung (z.B. eine von einer zweiten Firma, FIRMA2, hergestellte zweite SCSI-Steuereinrichtung) ist mit diesem sekundären PCI-Bus gekoppelt.

Eine mit dem primären Bus gekoppelte PCI-Bus/lokaler Prozessorbus-Brücke (z.B. eine von PLX Technologies, Inc. hergestellte PLX 9036 oder 9060) schafft eine Schnittstelle zwischen dem primären PCI-Bus und einem lokalen Prozessor bus. Eine (von einer dritten Firma, FIRMA3, hergestellte) SCSI-Steuereinrichtung ist mit dem lokalen Prozessorbus gekoppelt und ist mit dem lokalen Prozessorbusprotokoll kompatibel. Jedoch ist die von der FIRMA3 hergestellte SCSI-Steuereinrichtung nicht mit dem PCI-Bus kompatibel.

Es gibt verschiedene Nachteile dieses Computersystems. Zunächst benötigt jede dieser drei SCSI-Steuereinrichtungen bei diesem Beispiel einen separaten Treiber (d.h. diese Einrichtungen werden von verschiedenen Befehlen gesteuert, welche in einem speziellen Befehlssatz für jede Steuereinrichtung definiert sind). Beispielsweise weist die SCSI-Steuereinrichtung der FIRMA1 einen FIRMA1-Treiber auf; die SCSI-Steuereinrichtung der FIRMA2 weist ihren eigenen separaten FIRMA2-Treiber auf, und die SCSI-Steuereinrichtung der FIRMA3 weist ihren einzigartigen FIRMA3-Treiber auf. Ein bestimmter Treiber steuert nur die diesem Treiber zugeordnete Einrichtung. Umgekehrt versteht eine bestimmte Einrichtung nur den zu dieser Einrichtung gehörigen Treiber. Obwohl die Einrichtung ähnliche Funktionen ausführen kann, ist ein Treiber von einem Hardware-Anbieter spezifisch für von diesem Anbieter hergestellte Einrichtungen. Obwohl die von der FIRMA1 und FIRMA2 hergestellten SCSI-Steuereinrichtungen beide PCI-kompatible Einrichtungen sind, versteht die SCSI-Steuereinrichtung der FIRMA2 die von dem Treiber für die SCSI-Steuereinrichtung der FIRMA1 verwendeten Befehle nicht und umgekehrt.

Zweitens übersetzt der bekannte Brücken (z.B. PLX 9036)-Chip nur PCI-Buszyklen in lokale Prozessorbuszyklen und umgekehrt. Beispielsweise enthält die PLX 9036 Konfigurationsregister, auf die ein Hostprozessor zugreifen kann, wenn der Hostprozessor einen Kofigurationszyklus für die PLX 9036 einleitet. Jedoch sind mit dem lokalen Prozessorbus gekoppelte Einrichtungen keine wahren PCI-Einrichtungen. Beispielsweise ist die von der FIRMA3 hergestellte SCSI-Steuer einrichtung nicht PCI-kompatibel und wird nicht einmal in dem PCI-Adreßraum erkannt.

Außerdem erfordert bei bekannten Computersystemen die Anbindung einer Einrichtung an den (primären oder sekundären) PCI-Bus (d.h. um die Einrichtung PCI-kompatibel zu gestalten) eine komplexe Schnittstellenschaltung. Üblicherweise ist diese Schnittstellenschaltung eine anwendungsspezifische integrierte Schaltung (ASIC), welche die elektrischen Anforderungen, die Busprotokollanforderungen und den Konfigurationsraum implementiert, wie sie in dem PCI-Busprotokoll angegeben sind. Diese Schnittstellenschaltung, welche üblicherweise in eine anwendungsspezifische integrierte Schaltung (ASCI) integriert ist, ist im allgemeinen kostspielig im Design und in der Herstellung und verbraucht physikalischen Platz entweder auf einer Grundplatine oder einer I/O-Karte.

Dementsprechend ist es Aufgabe der Erfindung, eine intelligente I/O-Schaltung zur Verfügung zu stellen, welche in einer intelligenten Multifunktionsbrücke integriert ist, welche eine nicht PCI-kompatible Einrichtung mit einem PCI-Bus verbindet und eine virtuelle Funktion für den PCI-Bus derart emuliert, daß eine von einer Firma hergestellte nicht PCI-kompatible Einrichtung von einem Treiber einer von einer anderen Firma hergestellten PCI-kompatiblen Einrichtung gesteuert werden kann.

Diese Aufgabe wird erfindungsgemäß durch eine intelligente I/O-Schaltung mit den Merkmalen des Anspruchs 1 bzw. des Anspruch 4, des Anspruchs 10 oder des Anspruchs 11 gelöst.

KURZE ZUSAMMENFASSUNG DER ERFINDUNG

Gemäß einem Aspekt der Erfindung wird eine intelligente I/O-Schaltung zur Verfügung gestellt, um eine nicht PCI- kompatible Einrichtung über eine intelligente Brückeneinrichtung mit mehreren Funktionen mit einem PCI-Bus zu verbinden. Das PCI-Busprotokoll benötigt einen definierten Satz von Konfigurationsregistern für alle Funktionen, welche sich auf dem Bus befinden. Die vorliegende Erfindung stellt ein Verfahren und eine Einrichtung zur Verfügung, um den PCI-Konfigurationsadreßraum für eine Multifunktions-PCI-Einrichtung direkt in den Adreßraum eines anderen, konventionelleren Busses auf der Rückseite der Multifunktionseinrichtung abzubilden. Die vorliegende Erfindung ermöglicht es, daß Register auf dem Rückseitenbus für alle acht Funktionen, welche in einer einzigen Multifunktions-PCI-"Einrichtung" gemäß der Definition des PCI-Busprotokolls vorhanden sein können, in den PCI-Konfigurationsraum abgebildet werden.

Ein Adreßübersetzer ist zwischen dem PCI-Bus und einem lokalen Prozessorbus angeordnet, um PCI-Adressen in lokale Prozessoradressen zu übersetzen und umgekehrt. Es wird eine mit dem primären PCI-Bus gekoppelte Einrichtungsauswahlerfassungsschaltung zur Verfügung gestellt, um zu erfassen, ob ein Konfigurationszyklus auf den PCI-Bus für jene bestimmte Einrichtung ist. Sobald erfaßt wird, daß der aktuelle Konfigurationszyklus für jene Einrichtung ist, benachrichtigt diese Einrichtungsauswahlerfassungsschaltung eine Konfigurationssteuereinrichtung. Diese Konfigurationssteuereinrichtung entaktiviert den Adreßübersetzer, so daß Zugriffe eines Busmasters auf den primären PCI-Bus blockiert werden. Die Konfigurationssteuereinrichtung signalisiert außerdem einem Interrupt-Generator, daß er ein Interrupt an einen lokalen Prozessor erzeugen soll, welcher mit dem lokalen Prozessorbus gekoppelt ist. Die Konfigurationssteuereinrichtung befiehlt außerdem einem "Versuche erneut"-Generator, PCI-Wiederholungszyklen an den PCI-Bus in dem Fall anzulegen, daß ein Host oder ein anderer PCI-Busmaster an dem PCI-Bus einen Zugriff auf den lokalen Prozessorbus versucht.

Gemäß einem anderen Aspekt der Erfindung wird ein Verfahren und eine Einrichtung zur Verfügung gestellt, um virtuelle Funktionen in einer PCI-Multifunktionseinrichtung zur Verfügung zu stellen. Ein mit dem lokalen Prozessorbus gekoppelter lokaler Prozessor wird mit Hilfe von Emulationssoftware in die Lage versetzt, andere existierende PCI-Einrichtungen zu emulieren.

Bei einer beispielhaften Ausführungsform ist die PCI-Multifunktionseinrichtung ein Intel 80960 RP-Chip (hier als der "P2P" bezeichnet). Immer wenn der P2P einen Konfigurationszyklus sieht, während sein IDSEL# angelegt ist, bildet der P2P den Konfigurationszyklus in Speicheradressen auf dem lokalen Prozessorbus ab. Eine mit dem lokalen Bus gekoppelte Speichersteuereinrichtung dekodiert den Offset in dem Konfigurationsraum und antwortet dementsprechend für eine ausgewählte Funktion (d.h. schreibt und liest die entsprechende Hardwareabbildung des Konfigurationsraumes für eine bestimmte Funktion). Die Speichersteuereinrichtung unterbricht dann den lokalen Prozessor, welcher wiederum den Konfigurationsraum liest und dementsprechend antwortet.

Ein mit dem lokalen Prozessorbus gekoppelter lokaler Speicher speichert Emulationssoftware für die Übersetzung eines Befehlssatzes einer PCI-Einrichtung in einen Befehlssatz einer alternativen, anderen PCI-Einrichtung. Außerdem enthält dieser lokaler Speicher zusätzliche Software, welche sicherstellt, daß bestimmte für eine bestimmte Funktion vorgesehene, geschützte Abschnitte des Konfigurationsraumes (d.h. die 256-Byte-Hardwareabbildung für jede Funktion) nicht von einem Host-Prozessor oder einem anderen PCI-Master an dem primären PCI-Bus überschrieben werden. Der lokale Prozessor (z.B. der Intel 80960 JF) kann in irgendeinen Abschnitt des 2-Kilobyte-Fensters des Konfigurationsraumes schreiben, da er eine virtuelle PCI-Funktion emuliert. Wenn jedoch ein Hostprozessor in einen geschützten Abschnitt des Konfigurationsraumes geschrieben hat, stellt der lokale Prozessor, welcher diese Korrektursoftware ausführt, die richtigen Werte (d.h. die vorherigen Werte) in dem Konfigurationsraum wieder her.

Außerdem liefert bei einer beispielhaften Ausführungsform ein in dem lokalen Speicher gespeicherter Softwarecode dem primären PCI-Bus die richtigen Handshake-Signale, um eine Instruktion oder einen Befehl zu beenden.

Folglich stellt die Erfindung ein Verfahren und eine Einrichtung zur Verfügung, um eine nicht PCI-kompatible Einrichtung mit einem PCI-Bus zu verbinden, und außerdem ein Verfahren und eine Einrichtung, um virtuelle Funktionen über die PCI-Multifunktionseinrichtung zur Verfügung zu stellen. Andere Merkmale und Vorteile der Erfindung sind der folgenden detailllierten Beschreibung und den beigefügten Zeichnungen zu entnehmen.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die vorliegende Erfindung ist mit Hilfe der im folgenden gegebenen detaillierten Beschreibung und der zugehörigen Zeichnungen der bevorzugten Ausführungsbeispiele der Erfindung besser zu verstehen, wobei die Ausführungsbeispiele jedoch nicht dazu dienen sollen, die Erfindung auf die speziellen Ausführungsbeispiele zu beschränken, sondern lediglich der Erläuterung und dem Verständnis dienen.

1 zeigt ein bekanntes Computersystem.

2 zeigt ein Blockschaltbild, welches ein Computersystem veranschaulicht, in dem die vorliegende Erfindung implementiert sein kann.

3 zeigt ein Blockschaltbild, welches die Komponenten einer PCI-kompatiblen Multifunktionseinrichtung zeigt.

4 zeigt ein Ausführungsbeispiel der vorliegenden Erfindung.

5 zeigt die von der vorliegenden Erfindung verwendeten Verarbeitungsschritte.

6 zeigt ein alternatives Ausführungsbeispiel der vorliegenden Erfindung.

7 zeigt die von der Schaltung in der Speichersteuereinrichtung zur Erzeugung des Chipauswahlsignals ausgeführten Verarbeitungsschritte.

8 zeigt die von der Schaltung in der Speichersteuereinrichtung zur Erzeugung des Ausgabefreigabesignals ausgeführten Schritte.

9 zeigt die von der Schaltung in der Speichersteuereinrichtung zur Erzeugung eines Schreibfreigabesignals ausgeführten Schritte.

10 zeigt die von der vorliegenden Erfindung verwendeten Verarbeitungsschritte, um virtuelle Funktionen über eine intelligente Multifunktionsbrücke zur Verfügung zu stellen.

Unter Bezugnahme auf die Figuren werden nun beispielhafte Ausführungsformen der Erfindung beschrieben. Die beispielhaften Ausführungsformen sollen die Aspekte der Erfindung veranschaulichen und sollen nicht als Beschränkung des Schutzumfangs der Erfindung aufgefaßt werden. Die beispielhaften Ausführungsformen sind in erster Linie unter Bezugnahme auf Blockschaltbilder oder Flußdiagramme beschrieben. Im Hinblick auf die Flußdiagramme sei angemerkt, daß jeder Block in den Blockdiagrammen sowohl einen Verfahrensschritt als auch ein Einrichtungselement zur Ausführung des Verfahrensschrittes repräsentiert. Je nach der Implementierung kann das zugehörige Einrichtungselement als Hardware, Software, Firmware oder als Kombination davon realisiert werden.
2 zeigt ein Blockschaltbild eines Computersystems, in dem die Lehre der vorliegenden Erfindung realisiert werden kann. Ein Hostprozessor 3 ist mit einem Chipsatz 5 gekoppelt, welcher eine Speichersteuereinrichtung, eine Cache-Steuereinrichtung und eine Hostbus/PCI-Bus-Brücke enthält. Ein Hauptspeicher (z.B. DRAMs) 4 ist zur Speicherung von Programmen vorgesehen, welche von dem Hostprozessor 3 ausgeführt werden. Der Hauptspeicher 4 ist mit dem Chipsatz 5 gekoppelt, und Zugriffe auf den Hauptspeicher 4 werden von der Speichersteuereinrichtung in dem Chipsatz 5 gesteuert.
Der Chipsatz 5 ist mit einem primären PCI-Bus 7 gekoppelt. Dieser primäre PCI-Bus 7 kann eine Anzahl von PCI-kompatiblen Einrichtungen, beispielsweise eine Einrichtung 8, versorgen.
Eine intelligente Brücke 9 (z.B. der Intel 80960 RP-Chip, welcher hier als "P2P" bezeichnet wird) ist mit dem primären PCI-Bus 7 und einem sekundären PCI-Bus 11 gekoppelt. Der P2P bietet dem Computersystem eine Reihe von Funktionen (d.h. der P2P ist eine PCI-Multifunktionseinrichtung). Zunächst übersetzt der P2P 9 PCI-Buszyklen auf dem primären PCI-Bus 7 in entsprechende PCI-Zyklen auf dem sekundären PCI-Bus 11 und umgekehrt. Zweitens übersetzt der P2P 9 PCI-Buszyklen in Zyklen des lokalen Prozessorbusses 13 und umgekehrt, und zwar über einen Adreßübersetzer, welcher im folgenden detaillierter beschrieben wird. Der P2P 9 enthält außerdem einen Prozessor, welcher dazu dient, Eingabe- und Ausgabe(I/O)-Operationen zu bearbeiten. Der P2P-Chip enthält außerdem einen lokalen Bus 13 (z.B. den Intel-80960-Prozessorbus 13). Eine nicht PCI-kompatible Einrichtung 15 kann mit dem lokalen Prozessorbus 13 gekoppelt sein.
Der sekundäre PCI-Bus 11 enthält ebenfalls mehrere PCI-kompatible Einrichtungen, wie Einrichtung 12.
3 zeigt als Blockschaltbild die Hauptkomponenten des P2P 9, sofern sie die vorliegende Erfindung betreffen. Wie im Vorangegangenen bemerkt, koppelt eine PCI/PCI-Brücke 21 den primären PCI-Bus 7 mit dem sekundären PCI-Bus 11. Ferner übersetzt die PCI/PCI-Brücke 21 PCI-Buszyklen auf dem primären PCI-Bus 7 in Buszyklen auf dem sekundären PCI-Bus 11 und umgekehrt. In der Konfiguration, in der dem P2P 9 2 Kilobyte Konfigurationsraum zugewiesen sind, sind der PCI/PCI-Brücke 21 256 zusammenhängende Bytes (welche der Funktion 0 entsprechen) innerhalb des 2-Kilobyte-Fensters zugeteilt.
Eine Adreßübersetzungseinheit (ATU) 23, welche üblicherweise die Funktion 1 hat, wenn der P2P-Prozessor 9 konfiguriert wird, verbindet den primären PCI-Bus 7 mit dem lokalen Prozessorbus 13. Eine Speichersteuereinrichtung 25 koppelt einen lokalen Speicher 27 mit dem lokalen Prozessorbus 13 und steuert Speicherzugriffe in den und aus dem lokalen Speicher 27.
Ein lokaler Prozessor 29 (z.B. ein Intel 80960 JF) ist ebenfalls mit dem lokalen Prozessorbus 13 gekoppelt. Dieser lokale Prozessor 29 führt in dem lokalen Speicher 27 gespeicherte Programme aus und weist üblicherweise ein spezielles Betriebssystem auf, welches auf die Bearbeitung eines Eingabe/Ausgabe(I/O)-Befehlssatzes (d.h. von I/O-Befehlen) zugeschnitten ist.
Wie im Vorangegangenen bemerkt, kann eine nicht PCI-kompatible Einrichtung 15 mit dem lokalen Prozessorbus 13 gekoppelt sein. Obwohl diese Einrichtung 15 mit dem Protokoll des lokalen Prozessorbusses 13 kompatibel sein muß (z.B. kompatibel mit dem Prozessorbusprotokoll des Intel 80960), ermöglicht es die vorliegende Erfindung, daß diese nicht PCI-kompatible Einrichtung 15 als PCI-kompatible Einrichtung funktioniert und dem Hostprozessor 3 und jedem beliebigen anderen PCI-Busmaster an dem primären PCI-Bus 7 oder dem sekundären PCI-Bus 11 als PCI-kompatible Einrichtung erscheint.
4 zeigt ein Ausführungsbeispiel der vorliegenden Erfindung, bei dem die Hauptaspekte der vorliegenden Erfindung in der ATU 23 implementiert sind.
Bei diesem Ausführungsbeispiel enthält die ATU 23 einen Adreßübersetzer 35, welcher die PCI-Buszyklen von dem primären PCI-Bus 7 für den lokalen Prozessorbus 13 übersetzt und umgekehrt. Oft werden bei diesem Übersetzungsprozeß lediglich die oberen Bits der Adresse eines Buszyklus auf dem primären PCI-Bus ersetzt.
Die vorliegende Erfindung enthält bei der Implementierung in der ATU 23 außerdem einen Einrichtungsauswahldetektor 37, welcher mit dem primären PCI-Bus 7 gekoppelt ist, um ein IDSEL#-Signal und die beiden niedrigeren Bits der Adresse (d.h. AD[1 : 0]) von dem primären PCI-Bus 7 zu empfangen. Wenn das IDSEL#-Signal angelegt ist und die beiden niedrigeren Bits 00 sind (d.h. AD[1 : 0] = 00), erkennt der P2P 9, daß der aktuelle PCI-Konfigurationszyklus für diese Einrichtung bestimmt ist.
Sobald der Einrichtungsauswahldetektor 37 erfaßt, daß der PCI-Konfigurationszyklus für den P2P 9 ist, benachrichtigt er eine Konfigurationssteuereinrichtung 39, daß der P2P 9 ausgewählt ist. Der Einrichtungsauswahldetektor 37 schreibt außerdem ein vorgegebenes Bitmuster in ein Modusregister 41. Dieses Bitmuster zeigt dem lokalen Prozessor 29 an, daß der Hostprozessor 3 diesen vorliegenen PCI-Konfigurationszyklus eingeleitet hat. Der Einrichtungsauswahldetektor 37 entaktiviert außerdem den Adreßübersetzer 35, so daß Adressen von dem primären PCI-Bus 7 solange nicht in Adressen des lokalen Prozessorbusses 13 übersetzt werden, bis der Adreßübersetzer 35 erneut aktiviert wird.
Die Konfigurationssteuereinrichtung 39 steuert einen Interrupt-Generator 43. Der mit dem lokalen Prozessorbus 13 gekoppelte Interrupt-Generator 43 erzeugt ein Interrupt an den lokalen Prozessor 29. Die Konfigurationssteuereinrichtung 39 steuert außerdem den "Versuche erneut"-Generator 45. Der "Versuche erneut"-Generator 45 legt einen "Versuche er neut"-Zyklus an den primären PCI-Bus 7 an, so daß ein lokaler Prozessor genügend Zeit hat, um den Status der Konfigurationsregister des P2P 9 zu überprüfen und zu überprüfen, daß nur die autorisierten Bits geändert wurden.
Wenn von dem lokalen Prozessor festgestellt wird, daß bestimmte geschützte Felder in dem Konfigurationsraum von dem Hostprozessor geändert wurden, und zwar unter Verletzung des PCI-Konfigurationsraum-Hardwareabbildungsprotokolls, wie es in der PCI-Busprotokoll-Veröffentlichung 2.1 definiert ist, führt der lokale Prozessor in dem lokalen Speicher 27 gespeicherte Korrektursoftware aus.
Das PCI-Busprotokoll definiert die Organisation der Konfigurationsraumregister für jede PCI-kompatible Einrichtung und legt jeder Einrichtungsfunktion eine spezielle Satzstruktur oder Schablone (d.h. Hardwareabbildung) auf dem 256-Byte-Raum auf. Dieser Konfigurationsraum ist in einen vordefinierten Kopfteilbereich und in einen einrichtungsabhängigen Bereich unterteilt. Der einrichtungsabhängige Bereich enthält einrichtungsspezifische Informationen. Die PCI-kompatible Einrichtung implementiert diejenigen Register, welche für diese Anwendung erforderlich und relevant sind.
Der vordefinierte Kopfteilbereich enthält Felder, welche die Einrichtung einzigartig identifizieren und es der Einrichtung ermöglichen, artmäßig gesteuert zu werden. Der vordefinierte Kopfteilbereich des Konfigurationsraumes ist in zwei Bereiche unterteilt. Die ersten 16 Bytes sind für alle Einrichtungsarten gleich definiert. Die verbleibenden Bytes können je nach der von der Einrichtung unterstützten Basisfunktion unterschiedliche Layouts aufweisen. Ein (beim Offset 0Eh angeordnetes) Kopfteiltypfeld definiert, welches spezielle Layout zur Verfügung gestellt wird.
Alle PCI-kompatiblen Einrichtungen behandeln Konfigurationsraum-Schreiboperationen an reservierte Register als Nicht-Operationen. Mit anderen Worten, der Zugriff wird auf dem Bus normal beendet, und die Daten werden gelöscht. Lesezugriffe auf reservierte oder nicht implementierte Register werden normal beendet, und ein Datenwert von 0 wird zurückgegeben.
TABELLE 1
Tabelle 1 zeigt das Layout eines vordefinierten Kopfteilbereichs des Typs 00h des 256-Byte-Konfigurationsraums. Einrichtungen ordnen beliebige einrichtungsspezifische Register hinter diesem vorgegebenen Kopfteil in dem Konfigurationsraum an. Alle PCI-kompatiblen Einrichtungen unterstützen die Lieferanten-ID-, Einrichtungs-ID-, Befehls-, Status, Revisions-ID-, Klassencode- und Kopfteiltyp-Felder in dem Kopfteil. Wahlweise können je nach der Funktionalität der Einrichtung andere Register in einem vordefinierten Kopfteil des Typs 00h implementiert werden (d.h. sie können als reservierte Register behandelt werden.). Wenn eine Einrichtung eine Funktion unterstützt, die ein Register betrifft, implementiert die Einrichtung dieses an dem definierten Ort und mit der definierten Funktionalität.
Für weitere Informationen betreffend den Konfigurationsraumkopfteil, seine verschiedenen Felder und eine Beschreibung jedes dieser Felder wird auf die "PCI Local Bus Specification", überarbeitete Ausgabe 2.1, Kapitel 6, Seiten 185–218 verwiesen.
Da die Erfassung und Korrektur eines möglichen Fehlers in den Konfigurationsregistern wenigstens mehrere PCI-Buszyklen erfordert, sieht die vorliegende Erfindung den "Versuche erneut"-Generator vor, um solange neue primäre PCI-Buszugriffe auf den P2P 9 zu blockieren, bis der Status der Konfigurationsregister überprüft ist.
5 zeigt die von diesem Ausführungsbeispiel der vorliegenden Erfindung verwendeten Verarbeitungsschritte. Vor der Ausführung der folgenden Verarbeitungsschrittes wird eine Kopie des Konfigurationsraumes (d.h. aller Konfigurationsregister) angefertigt. Diese Kopie soll sicherstellen, daß der Konfigurationsraum wiederhergestellt werden kann, wenn eine unautorisierte Schreiboperation indem Konfigurationsraum aufgetreten ist. Die in 5 dargestellten Verarbeitungsschritte beginnen, wenn ein Host oder ein anderer Busmaster einen Konfigurationszyklus an den primären PCI-Bus 7 anlegt. Als zweites erfaßt ein Einrichtungsauswahldetektor 37 den PCI-Konfigurationszyklus (Verarbeitungsschritt 30).
Danach übersetzt der Adreßübersetzer 35 diesen PCI-Konfigurationszyklus in den Adreßraum des lokalen Prozessorbusses 13 (d.h. die lokalen Speicheradressen) (Verarbeitungsschritt 32). Die vorliegende Erfindung führt den Buszyklus dann auf dem lokalen Bus aus (Verarbeitungsschritt 34). Dieser Buszyklus kann eine Schreiboperation in den Konfigurationsraum (d.h. ein Modifizierbefehl) oder ein Lesezyklus (d.h. ein Lese-Konfigurationsraum-Befehl) sein. Nach der Ausführung des Buszyklus auf dem lokalen Bus beendet die vorliegende Erfindung den PCI-Konfigurationszyklus auf dem PCI-Bus.
Die vorliegende Erfindung aktiviert dann den "Versuche erneut"-Mechanismus (Verarbeitungsschritt 35). Der "Versuche erneut"-Generator 45 entaktiviert den Adreßübersetzer 35 und legt für alle nachfolgenden Zugriffsanforderungen für den lokalen Prozessorbus 13 einen "Versuche erneut"-Zyklus an den primären PCI-Bus 7. Der "Versuche erneut"-Generator 45 blockiert Zugriffe auf den sekundären PCI-Bus nicht, da der "Versuche erneut"-Generator 45 lediglich Zugriffe auf den Raum des lokalen Prozessorbusses blockiert.
Ein "Versuche erneut"-Zyklus zeigt dem Hostprozessor an, daß die Zieleinrichtung zu dieser Zeit nicht bereit ist, die Anforderung oder den Befehl zu verarbeiten. Der "Versuche erneut"-Zyklus ist kein Fehler oder keine Unterbrechung, da er den Hostprozessor instruiert, es zu einer späteren Zeit erneut zu versuchen.
Als nächstes unterbricht der Interrupt-Generator 43 den lokalen Prozessor 29 (Verarbeitungsschritt 46), welcher wiederum den Prüf- und Korrekturprogrammcode ausführt, um zu überprüfen, daß die Konfigurationsregister von dem Hostprozessor 3 richtig aktualisiert wurden (Verarbeitungsschritt 47).
Dieser Prüfungs- und Korrekturcode (im Verarbeitungsschritt 47) paßt die Konfigurationsregister an die Hardwareabbildung des PCI-Busprotokolls an. Dieser Code wird unter Bezugnahme auf Tabelle 2 im folgenden beschrieben.
Viele der in dem PCI-Konfigurationsraum definierten Register sind ein Gemisch von Lese/Schreib(RW)-Bits, Nur-Lese(RO)-Bits und sogar von einigen Lese-Lösche(RC)-Bits. (Ein Lese-Lösche-Bit kann dadurch gelesen oder gelöscht wer den, daß eine 1 an diese Bitposition geschrieben wird. Das Schreiben einer 0 an ein Lese-Lösche-Bit hat keine Wirkung.) Ein gutes Beispiel für diese Art von Registern sind die Befehls- und Statusregister in dem PCI-Konfigurationsraum. Da jedes dieser Register 16 Bits enthält und sie in einem einzigen 32-Bit-Doppelwort ausgerichtet sind, ist es für Software möglich, auf beide Register gleichzeitig zuzugreifen. Dieser Zugriff enthält alle drei Bittypen (d.h. RW-, RO- und RC-Bits). Die vorliegende Erfindung verwendet einen Prüfungs- und Korrekturcode (z.B. Firmware), welcher die von dem Host in das Register geschriebenen Daten untersucht und die Register richtig aktualisiert, und zwar unter Verwendung der Kopie der Originaldaten und einer Schablone, welche zeigt, welche Bits von welchem Typ sind. Tabelle 2 zeigt das Format eines beispielhaften Status/Befehlsregisters.
TABELLE 2
Die Firmware enthält eine Maske, welche zeigt, welche Bits RC-Bits sind (F1000000h) und eine Maske, welche zeigt, welche Bits RW-Bits sind (00000357h).
Die Firmware bestimmt den neuen Registerwert mit Hilfe der folgenden Booleschen Funktion: Neu = RW·geschriebene + RC*aktuell·/geschrieben·/RW·/RC·aktuell
Wenn der Host beispielsweise 1FFOO1FEh an die obigen Register schreibt (welche aktuell auf 32800307 gesetzt sind), wird der neue Registerwert wie folgt berechnet:
Dieses Ergebnis wird dann an den für diese Register verwendeten Speicherort geschrieben, und nun kann die nächste Transaktion von dem PCI-Bus angenommen werden.
Wie im Vorangegangenen angegeben, wird bei diesem Ausführungsbeispiel vor einen Konfigurationszyklus der Konfigurationsraum der intelligenten Brücke 9 in den lokalen Speicher 27 gespeichert. Wenn von der auf dem lokalen Prozessor 29 ausführenden Prüfungs- und Korrektursoftware festgestellt wird, daß die geschützten Konfigurationsregister von einer Hostprozessor-Konfigurations-Schreiboperation verletzt wurden, dann greift die Prüf- und Korrektursoftware auf die in dem lokalen Speicher befindliche Kopie des Konfigurationsraumes zu und stellt die Originalwerte in diesen Konfigurationsregistern wieder her.
Wie oben erwähnt, stellt die vorliegende Erfindung die vorherigen Werte der Konfigurationsregister wieder her, wenn die PCI-Hardwareabbildung des Konfigurationskopfteilraumes von einer unautorisierten Schreiboperation verletzt wurde (Verarbeitungsschritt 48). Bei diesem Schritt wird die Kopie des Konfigurationsraumes zum Wiederherstellen der vorherigen Werte verwendet.
Die vorliegende Erfindung entaktiviert dann den "Versuche erneut"-Mechanismus, so daß nachfolgende Zugriffsanforderungen an den lokalen Prozessorbus 13 angenommen werden (Verarbeitungsschritt 49).
6 zeigt ein alternatives Ausführungsbeispiel der Erfindung, bei dem die Hauptaspekte der Erfindung primär in der Speichersteuereinrichtung 25 implementiert sind. Bei diesem Ausführungsbeispiel dekodiert die Speichersteuereinrichtung 25 die Speicheradressen des lokalen Busses, nachdem sie von dem Konfigurationszyklus auf den primären PCI-Bus 7 abgebildet wurden. Die Speichersteuereinrichtung 25 empfängt ein Quellensignal 51, welches der Speichersteuereinrichtung 25 die Quelle des Speicherzugriffes anzeigt (d.h. ob diese Zugriffe von dem lokalen Prozessor 29 oder von dem Hostprozessor 3 initialisiert wurden oder nicht). Die Speichersteuereinrichtung 25 empfängt außerdem ein Lese/Schreibsignal (R/W) 53, einen Satz von Bytefreigabe(BE)-Signalen 55 und alle Bits der Speicheradressen. Die Speichersteuereinrichtung 25 liefert als Antwort auf die Signale drei Signale an den lokalen Speicher 27 (z.B. SRAM). Zu diesen Signalen gehört ein Chipauswahl(CS)-Signal 57, ein Ausgabefreigabe(OE)-Signal 58 und ein Schreibfreigabe(WE)-Signal 59. Die von der Speichersteuereinrichtung 25 zur Erzeugung dieser Signale ausgeführten Schritte werden im folgenden unter Bezugnahme auf die 7–9 beschrieben.
Speichersteuereinrichtungen von bekannten Computersystemen verwenden üblicherweise nur die höheren Bits einer Speicheradresse, und die niedrigeren Bits der Speicheradresse werden dem lokalen Speicher 27 direkt zur Verfügung gestellt. Der Speichersteuereinrichtung 25 der vorliegenden Erfindung werden jedoch alle Bits einer Speicheradresse zur Verfügung gestellt.
7 zeigt die von der Schaltung in der Speichersteuereinrichtung 25 zur Erzeugung des Chipauswahl(CS)-Signals 57 ausgeführten Schritte. Zunächst wird festgestellt, ob die Speicheradresse in einem vorgegebenen Bereich liegt (Entscheidungsblock 65). Falls NEIN, wird nichts weiter un ternommen. Falls JA, wird das Chipauswahl(CS)-Signal aktiviert (Schritt 67).
8 zeigt die von der Speichersteuereinrichtung 25 zur Erzeugung des Ausgabefreigabe(OE)-Signals 58 ausgeführten Schritte. Zunächst wird festgestellt, ob das Chipauswahl(CS)-Signal 57 aktiviert ist (Entscheidungsblock 71). Falls NEIN, wird nichts weiter unternommen. Falls JA, wird außerdem festgestellt, ob der Befehl ein Lesebefehl ist (Entscheidungsblock 73) oder nicht. Falls NEIN (d.h. der Befehl ist ein Schreibbefehl), wird nichts weiter unternommen. Falls JA, lege das Ausgabefreigabe(OE)-Signal an (Schritt 75).
9 zeigt die von der Speichersteuereinrichtung 25 zur Erzeugung eines Schreibfreigabe(WE)-Signals 59 ausgeführten Schritte. Zunächst wird festgestellt, ob das Chipauswahlsignal 57 aktiviert ist (Entscheidungsblock 77). Falls NEIN, wird nichts weiter unternommen. Falls JA, wird ferner festgestellt, ob der Befehl ein Schreibbefehl ist, oder nicht (Entscheidungsblock 79). Falls NEIN, wird nichts weiter unternommen. Falls JA, wird außerdem festgestellt, ob die Bytefreigabesignale 55 angelegt sind (Entscheidungsblock 81). Falls NEIN, wird nichts weiter unternommen.
Falls JA, wird außerdem festgestellt, ob die Quelle des Befehls der lokale Prozessor 29 ist (Entscheidungsblock 83). Falls JA, lege das Schreibfreigabesignal 59 an (Schritt 89). Falls NEIN, wird außerdem festgestellt, ob der Konfigurationsraum, wie er von dem Hostprozessor aktualisiert wurde, mit einer vorgegebenen Hardwareabbildung übereinstimmt (Entscheidungsblock 85). Wenn der Hostprozessor versucht, die Konfigurationsregister unter Verletzung der PCI-Konfigurationsraum-Hardwareabbildung zu modifizieren (d.h. in ein geschütztes Konfigurationsregister zu schreiben), wird nichts weiter unternommen. Wenn der Hostprozessor die Konfi gurationsregister ohne Verletzung der PCI-Konfigurationsraum-Hardwareabbildung modifiziert hat, lege das Schreibfreigabe-Signal an (Schritt 89).
Bei diesem Ausführungsbeispiel ist keine Kopie des Konfigurationsraumes nötig, da die vorliegende Erfindung bei der Implementierung in der Speichersteuereinrichtung 20 einen Schreibbefehl an ein geschütztes Konfigurationsregister ignoriert (d.h. die Speichersteuereinrichtung prüft die in der PCI-Busprotokollspezifikation angegebene, vorgegebene Hardwareabbildung, bevor in das Konfigurationsregister geschrieben wird). Folglich speichert das zweite Ausführungsbeispiel anders als das vorherige Ausführungsbeispiel keine Kopie des Konfigurationsraumes in den lokalen Speicher, bevor ein Konfigurationszyklus von der intelligenten Brücke angenommen wird.
10 zeigt die von der vorliegenden Erfindung verwendeten Verarbeitungsschritte, um virtuelle Funktionen (d.h. um die Funktionalität anderer Einrichtungen zu emulieren) mit einer intelligenten Multifunktionsbrücke zu ermöglichen. Wie im Vorangegangenen erwähnt, ermöglicht es die vorliegende Erfindung einer nicht PCI-kompatiblen Einrichtung 15 über den P2P-Prozessor 9 an einen PCI-kompatiblen Bus angeschlossen zu werden. Die vorliegende Erfindung verwendet von dem lokalen Prozessor 29 ausgeführte Emulationssoftware, welche die Befehle eines Einrichtungstreibers übersetzt, welche für die nicht PCI-kompatible Einrichtung 15 unverständliche sind. Die Emulationssoftware, welche im Microbefehlscode realisiert werden kann (z.B. Firmware), übersetzt den Befehlssatz des Einrichtungstreibers der emulierten Einrichtung in Befehle, welche für die nicht PCI-kompatible Einrichtung 15 verständlich sind.
Speziell führt die vorliegende Erfindung ein Emulationsprogrammcode auf dem lokalen Prozessor 29 aus, um die Syntax der emulierten Einrichtung zu interpretieren und die gewünschte Funktion zu bestimmen (Verarbeitungsschritt 121). Bei diesem Schritt decodiert die vorliegende Erfindung einen Befehl von dem mit der emulierten Einrichtung verbundenen Einrichtungstreiber und bestimmt die gewünschte Funktion (z.B. für eine SCSI-Steuereinrichtung kann ein erster Befehl ein SCSI-Plattenlaufwerk anweisen, Informationen an einen bestimmten Sektor zu schreiben, während ein zweiter Befehl das SCSI-Plattenlaufwerk anweisen kann, von einem bestimmten Sektor zu lesen).
Als nächstes übersetzt die vorliegende Erfindung die Syntax der emulierten Einrichtung in die Syntax der tatsächlichen Einrichtung (Verarbeitungsschritt 125). Mit anderen Worten bestimmt die Emulationssoftware der vorliegenden Erfindung die nötigen Befehle, welche für die nicht PCI-kompatible Einrichtung verständlich sind, welche die gewünschte Funktion erzielt, wie im Verarbeitungsschritt 121 bestimmt ist.
Zuletzt führt die vorliegende Erfindung den Syntax (z.B. Befehle) für die tatsächliche Einrichtung aus. Die tatsächliche Einrichtung führt dann als Antwort auf den Syntax die gewünschte Funktion aus (Verarbeitungsschritt 127).
Diese Verarbeitungsschrittfolge zur Ermöglichung virtueller Funktionen über die intelligente Multifunktionsbrücke kann nach dem Schritt 49 der 5 ausgeführt werden.
Die Abbildung der Syntax der emulierten Einrichtung auf die Syntax der tatsächlichen Einrichtung kann trivial sein (z.B. kann nichts zu tun sein), da die bestimmte Funktion hardwaremäßig implementiert ist (z.B. Schreiben eines bestimmten Bits in ein Register). Wenn die Abbildung zwischen der Syntax der emulierten Einrichtung und der Syntax der tatsächlichen Einrichtung nicht einfach ist, kann der Emula tionscode mehrere Verarbeitungsschritte enthalten, um den Befehl der emulierten Einrichtung genau zu emulieren (z.B. ein bestimmter Befehl des Grafiktreibers). Beispielsweise kann es sein, daß ein bestimmter Lese- und Schreibbefehl der emulierten Einrichtung an einen anderen Speicherplatz gerichtet werden muß oder daß ein Befehl der emulierten Einrichtung übersetzt oder in eine Anzahl verschiedener Befehle der tatsächlichen Einrichtung abgebildet werden muß. Ein spezielles Beispiel zur Emulation einer Funktionalität ist in einer im Vorangegangenen eingereichten Patentanmeldung mit dem Titel "A Circuit and Method for Emulating the Functionality of an Advanced Programmable Interrupt Controller", Aktenzeichen; Anwaltsaktenzeichen Nummer 042390.P3299, eingereicht am 20. Dezember 1995, beschrieben.
Es wurden hier verschiedene Hardware- und Softwarefunktionen beschrieben. Je nach Implementierung können viele Hardwarefunktionen mit Hilfe von Software emuliert werden. Genauso können Softwarefunktionen mit Hilfe von Hardwarekomponenten ausgeführt werden, welche eine fest verdrahtete Schaltung aufweisen, die zur Ausführung der Funktionen konfiguriert ist. Bei anderen Ausführungsformen können einige der Hard- oder Softwarefunktionen mit Hilfe von Firmware oder mit anderen Computersystemimplementierungstechnologien konfiguriert werden.
Die hier beschriebenen beispielhaften Ausführungsformen dienen lediglich der Veranschaulichung der Prinzipien der Erfindung und sollen nicht als Beschränkung des Schutzumfangs der Erfindung aufgefaßt werden. Stattdessen können die Prinzipien der Erfindung auf einen breiten Bereich von Systemen angewendet werden, um die hier beschriebenen Vorteile und weitere Vorteile zu erzielen oder um andere Ziele genauso zu verwirklichen.

Claims

Intelligente I/O-Schaltung (9) zum Verbinden einer Einrichtung (15), die nach einem ersten Busprotokoll arbeiten kann, mit einem ein zweites Busprotokoll aufweisenden externen Bus (7), wobei die intelligente I/O-Schaltung (9) mehrere Konfigurationsregister zum Speichern von Konfigurationsinformationen aufweist, wobei die intelligente I/O-Schaltung aufweist: a) einen lokalen Prozessorbus (13) mit dem ersten Busprotokoll; b) eine mit dem lokalen Prozessorbus (13) gekoppelte Speichersteuereinrichtung (25) zur Steuerung des Zugriffes auf einen lokalen Speicher (27), wobei der lokale Speicher enthält: erste Programmittel zum Übersetzen eines Zweites-Busprotokoll-Konfigurationszyklus in einen Erstes-Busprotokoll-Konfigurationszyklus und wobei die Erstes-Busprotokoll-Konfigurationszyklen für die Einrichtung (15) verständlich sind; zweite Programmittel zur Lieferung geeigneter Handshake-Signale zu dem externen Bus (7); dritte Programmittel, zum Überprüfen, daß die mehreren Konfigurationsregister von einem externen Busteilnehmer gemäß einer vorgegebenen Hardware-Abbildung modifiziert wurden, wobei die Abbildung von dem zweiten Busprotokoll definiert ist, und zum Wiederherstellen derjenigen Register, die unter Verletzung der Hardware-Abbildung modifiziert worden sind, wobei die Hardware-Abbildung nicht-beschreibbare Bits in der intelligenten I/O-Schaltung spezifiziert; c) einen mit dem lokalen Prozessorbus (13) gekoppelten lokalen Prozessor (29) zum Ausführen von Programmbefehlen; und d) eine Adreßübersetzungseinheit (23) zum Koppeln des externen Busses (7) mit dem lokalen Prozessorbus (13) und zur Schaffung einer Schnittstelle zwischen dem externen Bus (7) und dem lokalen Prozessorbus (13).
Intelligente I/O-Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Adreßübersetzungseinheit (23), die Speichersteuereinrichtung (25), der lokale Prozessor (29) und der lokale Prozessorbus (13) auf einem Chip integriert sind.
Intelligente I/O-Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Adreßübersetzungseinheit (23) ferner aufweist: eine mit dem externen Bus (7) gekoppelte Einrichtung (37) zum Erfassen, daß ein von dem externen Busteilnehmer erzeugter Konfigurationszyklus auf dem externen Bus an die intelligente I/O-Schaltung (9) gerichtet ist; eine mit der Erfassungseinrichtung gekoppelte Einrichtung (43) zum Erzeugen eines Interrupts an den lokalen Prozessor (29) nach der Beendigung der Konfiguration; eine mit der Interrupt-Erzeugungseinrichtung (43) gekoppelte Einrichtung (45) zum Anlegen eines Neuversuchs an den externen Bus, bis der lokale Prozessor (29) die Ausführung des Korrektur- und Prüfprogrammes abschließt, wobei das Programm auf dem lokalem Prozessor (29) ausgeführt wird.
Intelligente I/O-Schaltung (9) zum Bilden einer Schnittstelle einer mit einem ersten Busprotokoll kompatiblen Einrichtung (15) zu einem externen Bus (7) mit einem zweiten Busprotokoll, wobei die intelligente I/O-Schaltung mehrere Konfigurationsregister (41) zum Speichern von Konfigurationsinformationen aufweist, wobei die intelligente I/O-Schaltung aufweist: a) eine Adreßübersetzungseinheit (23) zum Übersetzen von Buszyklen zwischen dem ersten Busprotokoll und dem zweiten Busprotokoll, wobei die Adreßübersetzungseinheit (23) ferner ein Quellensignal zur Verfügung stellt; b) einen mit einem lokalen Prozessorbus (13) gekoppelten lokalen Prozessor (29) zum Ausführen von Programmbefehlen; c) einen lokalen Speicher (27) mit ersten Programmitteln zum Prüfen einer vorgegebenen Hardware-Abbildung, wie sie durch das zweite Busprotokoll definiert ist, und um auf der Basis der Hardware-Abbildung festzustellen, ob ein externer Busteilnehmer auf ein Zielkonfigurationsregister zugreifen kann oder nicht; mit zweiten Programmitteln zum Speichern des aktuellen Zustands der Konfigurationsregister; mit dritten Programmitteln, um auf der Basis einer vorgegebenen Hardware-Abbildung zu bestimmen, ob ein externer Busteilnehmer auf die Konfigurationsregister zugreifen kann; und mit vierten Programmitteln zum Speichern eines vorherigen Werts in ein Konfigurationsregister, in welches von einem externen Busteilnehmer unter Verletzung der Hardware-Abbildung geschrieben worden ist; und d) eine mit dem lokalen Prozessorbus (13) gekoppelte Speichersteuereinrichtung (25) zum Steuern des Zugriffs auf den lokalen Speicher (27).
Intelligente I/O-Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß die Hardware-Abbildung von dem PCI-Busprotokoll definiert ist.
Intelligente I/O-Schaltung nach Anspruch 4, gekennzeichnet durch eine Brückenschaltung zum Verbinden des externen Busses (7) mit einem zweiten externen Bus (11).
Intelligente I/O-Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß das zweite Busprotokoll ein PCI-Busprotokoll ist.
Intelligente I/O-Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß der lokale Prozessor (29) ein Intel-80960-JF-Prozessorchip ist.
Intelligente I/O-Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß die Speichersteuereinrichtung (25) ferner aufweist: eine Einrichtung zum selektiven Steuern der Zugriffe auf einen Speicher, welche auf ein Lese/Schreibsignal, ein Bytefreigabesignal, mehrere Adreßsignale und ein erstes Signal anspricht; eine mit der Einrichtung zum selektiven Steuern des Speichers gekoppelte Einrichtung (43) zum Erzeugen eines Interrupts an einen lokalen Prozessor (29); und Programmittel zum Feststellen, ob ein Zielkonfigurationsregister durch einen externen Busteilnehmer zugreifbar ist oder nicht.
Intelligente I/O-Schaltung zum Emulieren von Funktionen und zur Herstellung der Bustauglichkeit einer nicht kompatiblen Einrichtung (15), wobei die intelligente I/O-Schaltung eine Speichersteuereinrichtung (25) enthält, wobei die Speichersteuereinrichtung aufweist: a) eine auf ein Quellensignal ansprechende Einrichtung zur Erzeugung eines ersten Signals, welches die Quelle eines Konfigurationsbefehls anzeigt; b) eine Einrichtung zum selektiven Steuern der Zugriffe auf einen Speicher, welche auf ein Lese/Schreibsignal, meh rere Bytefreigabesignale, mehrere Adreßsignale und das erste Signal anspricht; c) eine mit der Einrichtung zum selektiven Steuern des Speichers gekoppelte Einrichtung (43) zum Erzeugen eines Interrupts an einen lokalen Prozessor (29); d) eine Einrichtung zum Erfassen eines aktuellen Zustandes mehrerer Konfigurationsregister; e) eine Einrichtung zum Speichern des aktuellen Zustandes dieser Konfigurationsregister; f) eine Einrichtung zum Bestimmen, ob die Konfigurationsregister durch einen Host-Prozessor (3) zugreifbar sind oder nicht; und g) eine Einrichtung zum Wiederherstellen eines vorherigen Wertes in einem Konfigurationsregister, in welches von dem Host-Prozessor (3) unter Verletzung einer vorgegebenen Hardware-Abbildung geschrieben worden ist.
Intelligente I/O-Schaltung zum Emulieren von Funktionen und zur Herstellung der Bustauglichkeit einer nicht kompatiblen Einrichtung (15), wobei die intelligente I/O-Schaltung eine Adreßübersetzungseinheit (23) enthält, wobei die Adreßübersetzungseinheit aufweist: a) eine Einrichtung zum Erfassen, daß ein Konfigurationszyklus auf einem externen Bus an die intelligente I/O-Schaltung gerichtet ist; b) eine mit der Erfassungseinrichtung gekoppelte Einrichtung (43) zum Erzeugen eines Interrupts an einen lokalen Prozessor (29), welches eine Modifikation der Konfigurationsregister durch einen externen Busteilnehmer ermöglicht, c) eine mit der Interrupterzeugungseinrichtung (43) gekoppelte Einrichtung zum Anlegen eines Neuversuchs an den externen Bus, bis der lokale Prozessor (29) seine Korrektur und Überprüfung des Konfigurationsregisters beendet hat; und d) in einem lokalen Speicher (27) angeordnete Softwaremittel zum Überprüfen und Wiederherstellen des Konfigurationsregisters nach der Modifikation durch den externen Busteilnehmer.