DE19709764B4 - Halbleitervorrichtung mit Elektrode aus Aluminium und feinkörnigem Silizium und ihr Herstellungsverfahren - Google Patents

Halbleitervorrichtung mit Elektrode aus Aluminium und feinkörnigem Silizium und ihr Herstellungsverfahren Download PDF

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Abstract

Halbleitervorrichtung, die aufweist:
ein Halbleitersubstrat (1) aus Silizium, in welchem eine Mehrzahl von Elementen ausgebildet ist;
einen auf dem Halbleitersubstrat (1) vorgesehenen Zwischenschichtisolationsfilm (3);
eine auf dem Zwischenschichtisolationsfilm (3) vorgesehene Elektrode (5); und
einen an die Elektrode (5) kontaktierten Draht (12), wobei
die Elektrode (5) aus Aluminium und feinkörnigem Silizium besteht und das Halbleitersubstrat (1) kontaktiert, und die Konzentration des feinkörnigen Siliziums in einem Bereich von 0,1 Gewichtsprozent bis weniger als 0,5 Gewichtsprozent liegt.

Description

  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung, die eine Elektrode aufweist, die aus einem metallischen Material besteht, das feinkörniges Silizium (hier im weiteren Verlauf als feinkörniges Si bezeichnet) auf einem Zwischenschichtisolationsfilm enthält, der auf einem Halbleitersubstrat ausgebildet ist, und ihr Herstellungsverfahren.
  • Eine integrierte Schaltung (hier im weiteren Verlauf als IC-Chip bezeichnet) ist bisher mit Elementen, wie zum Beispiel Widerständen, Transistoren und Kondensatoren hergestellt worden, die auf einem Halbleitersubstrat 1 ausgebildet sind, wie es in 20 gezeigt ist. Ein Zwischenschichtisolationsfilm 3 ist auf den Elementen ausgebildet, um sowohl die Elemente zu schützen als auch eine Isolation der jeweiligen Elemente zu erhalten. Weiterhin ist eine Elektrode 5, welche ein dünner Film eines metallischen Materials, wie zum Beispiel Aluminium (Al), ist, auf dem Zwischenschichtisolationsfilm 3 ausgebildet, um den IC-Chip und eine äußere Schaltung elektrisch zu verbinden.
  • Wenn ein dünner Film aus Aluminium, welcher keine Störstellen enthält, das heißt, ein dünner Film aus Reinaluminium, als eine Elektrode 5 verwendet wird, wie es in 19 gezeigt ist, wird ein in ein Halbleitersubstrat 1 hineinragender Abschnitt aus Aluminium, welcher als eine Legierungsspitze 9 bekannt ist, als Ergebnis dessen erzeugt, daß sich Silizium in Aluminium an einem Kontaktabschnitt auflöst, an dem sich Silizium, das das Halbleitersubstrat 1 bildet, direkt mit Aluminium der Elektrode 5 in Kontakt befindet. Wenn die Legierungsspitze 9 in dem Halbleitersubstrat 1 erzeugt wird, zerstört die Legierungsspitze 9 einen PN-Übergang in dem Substrat 1. Als Ergebnis werden Charakteristiken der Halbleitervorrichtung stark von der Legierungsspitze 9 beeinträchtigt.
  • Deshalb wird bei einem IC-Chip im Stand der Technik die Legierungsspitze 9 unter Verwendung einer Al-Si-Legierung als eine Elektrode 5 verhindert, bei welcher sich das Siliziumgehaltsverhältnis der Al-Si-Legierung in einem Bereich von 1 bis 2 Gewichtsprozent befindet.
  • Da jedoch die Elektrode 5 eine große Menge von Silizium enthält, sondert sich feinkörniges Si 10 unvermeidbarerweise an Korngrenzen von Aluminium und dergleichen ab, wie es in 20 gezeigt ist. Dies wird detaillierter unter Bezugnahme auf 21 beschrieben.
  • In 21 wird ein Aluminiumdraht 12 auf der Elektrode 5 drahtkontaktiert, wenn der Aluminiumdraht 12 mit der Halbleitervorrichtung ultraschallkontaktiert wird. Wenn das Drahtkontaktieren des Aluminiumdrahts 12 über einer Transistorzelle 14 durchgeführt wird, verursacht das feinkörnige Si, das auf einem Zwischenschichtisolationsfilm 3 abgesondert wird, einen Riß 16 in dem Zwischensichtisolationsfilm 3 durch Aufnehmen einer Schwingungsenergie A beim Durchführen des Drahtkontaktierens. Der Riß 16 kann die Transistorzelle 14 zerstören, was verursacht, daß der IC-Chip unzulänglich wird.
  • Aus der JP 07-240432 A ist eine Halbleitervorrichtung bekannt, die ein Halbleitersubstrat aus Silizium, in welchem eine Mehrzahl von Elementen ausgebildet ist, einen auf dem Halbleitersubstrat vorgesehenen Zwischenschichtisolationsfilm, eine auf dem Zwischenschichtisolationsfilm vorgesehene Elektrode und einen an die Elektrode kontaktierten Draht aufweist, wobei die Elektrode aus Aluminium und feinkörnigem Silizium besteht und das Halbleitersubstrat kontaktiert, und die Konzentration des feinkörnigen Siliziums in einem Bereich von 0,5 Gewichtsprozent bis 2,0 Gewichtsprozent liegt.
    •
  • Die vorliegende Erfindung ist im Hinblick auf die oben beschriebenen Probleme geschaffen worden und ihre Aufgabe besteht darin, eine aus der JP 07-240432 A bekannte Halbleitervorrichtung und ein entsprechendes Herstellungsverfahren derart weiterzuentwickeln, daß das Auftreten von Defekten in dem Halbleitersubstrat minimiert wird.
  • Die Lösung der Aufgabe erfolgt durch die Merkmale der unabhängigen Ansprüche 1 und 4.
  • Demgemäß wendet die Halbleitervorrichtung der vorliegenden Erfindung eine Elektrode an, deren Hauptkomponente Aluminium ist, und welche feinkörniges Silizium von 0,1 bis weniger als 0,5 Gewichtsprozent enthält, wobei sich die Elektrode zwischen einem Zwischenschichtisolationsfilm und einem Draht befindet. Als Ergebnis wird auch dann, wenn eine große Ultraschallleistung, große Lasten bzw. Belastungen oder dergleichen auf die Elektrode für den drahtzukontaktierenden Draht ausgeübt werden, wenn der Draht drahtzukontaktieren ist, eine solche Leistung oder dergleichen nicht direkt zu dem darunter angeordneten Zwischenschichtisolationsfilm übertragen. Deshalb wird kaum eine Beschädigung, wie zum Beispiel ein Riß, an dem Zwischenschichtisolationsfilm erzeugt. Als Ergebnis kann bei einer Vorrichtung, wie zum Beispiel einem IC-Chip, der mit der vorhergehend beschriebenen Elektrode versehen ist, das Auftreten einer defekten Vorrichtung aufgrund des Drahtkontaktierens verringert werden und kann das Auftreten der Legierungsspitze unterdrückt werden.
  • Bei dem Herstellungsverfahren der Halbleitervorrichtung gemäß der vorliegenden Erfindung wird eine Elektrode unter Verwendung eines Targets aus einer Al-Si-Legierung, die feinkörniges Silizium von 0,1 bis weniger als 0,5 Gewichtsprozent enthält, welches ein Ausgangsmaterial für die Elektrode ist, auf dem Zwischenschichtisolationsfilm dampfabgeschieden.
  • Die vorliegende Erfindung wird nachstehend anhand der Beschreibung von Ausführungsbeispielen unter Bezugnahme auf die beiliegende Zeichnung näher erläutert.
  • Es zeigt:
  • 1 eine geschnittene schematische Teilansicht einer Halbleitervorrichtung gemäß einer Ausgestaltung bzw. einem Ausführungsbeispiel der vorliegenden Erfindung;
  • 2 einen Graph einer Beziehung zwischen einem Siliziumgehaltsverhältnis und einer Anzahl von reaktiven Übergangsschichten;
  • 3 einen Graph einer Beziehung zwischen dem Siliziumgehaltsverhältnis und einem Ausschußprozentsatz;
  • 4 eine geschnittene Teilansicht eines Leistungs-MOSFET bzw. Metalloxidhalbleiterfeldeffekttransistors eines konkaven Typs gemäß einer weiteren Ausgestaltung;
  • 5 eine Draufsicht des Leistungs-MOSFET des konkaven Typs in 4;
  • 6 eine geschnittene Teilansicht eines ersten Herstellungsschritts des Leistungs-MOSFET des konkaven Typs;
  • 7 eine geschnittene Teilansicht eines dem ersten Schritt in 6 folgenden zweiten Herstellungsschritts des Leistungs-MOSFET des konkaven Typs;
  • 8 eine geschnittene Teilansicht eines dem zweiten Schritt in 7 folgenden dritten Herstellungsschritts des Leistungs-MOSFET des konkaven Typs;
  • 9 eine geschnittene Teilansicht eines dem dritten Schritt in 8 folgenden vierten Herstellungs schritts des Leistungs-MOSFET des konkaven Typs;
  • 10 eine geschnittene Teilansicht eines dem vierten Schritt in 9 folgenden fünften Herstellungsschritts des Leistungs-MOSFET des konkaven Typs;
  • 11 eine geschnittene Teilansicht eines dem fünften Schritt in 10 folgenden sechsten Herstellungsschritts des Leistungs-MOSFET des konkaven Typs;
  • 12 eine geschnittene Teilansicht eines dem sechsten Schritt in 11 folgenden siebten Herstellungsschritts des Leistungs-MOSFET des konkaven Typs;
  • 13 eine geschnittene Teilansicht eines dem siebten Schritt in 12 folgenden achten Herstellungsschritts des Leistungs-MOSFET des konkaven Typs;
  • 14 eine geschnittene Teilansicht eines dem achten Schritt in 13 folgenden neunten Herstellungsschritts des Leistungs-MOSFET des konkaven Typs;
  • 15 eine geschnittene Teilansicht eines dem neunten Schritt in 14 folgenden zehnten Herstellungsschritts des Leistungs-MOSFET des konkaven Typs;
  • 16 eine geschnittene Teilansicht eines dem zehnten Schritt in 15 folgenden elften Herstellungsschritts des Leistungs-MOSFET des konkaven Typs;
  • 17 eine geschnittene Teilansicht eines dem elften Schritt in 16 folgenden zwölften Herstellungsschritts des Leistungs-MOSFET des konkaven Typs;
  • 18A bis 18C geschnittene Teilansichten der Beziehung zwischen der Dicke eines Zwischenschichtisolationsfilms und seiner Flachheit;
  • 19 eine geschnittene schematische Teilansicht zum Erklären eines Vorgangs eines Auftretens einer defekten Vorrichtung;
  • 20 eine geschnittene schematische Teilansicht einer Halbleitervorrichtung im Stand der Technik;
  • 21 eine schematische Ansicht zum Erklären eines Verfahrens, bei dem ein Problem auftritt, in der Halbleitervorrichtung im Stand der Technik; und
  • 22 eine schematische Ansicht zum Erklären eines Grunds des Auftretens des Problems in der Halbleitervorrichtung im Stand der Technik.
    •
  • Es folgt die Beschreibung von Ausgestaltungen und einem Ausführungsbeispiel der vorliegenden Erfindung.
  • 1 zeigt eine geschnittene schematische Teilansicht einer Halbleitervorrichtung, die einen Zustand eines Auftretens von feinkörnigem Silizium in einer Elektrode für einen drahtzukontaktierenden Draht darstellt.
  • In 1 sind Elemente, wie zum Beispiel Transistoren, Widerstände und Kondensatoren (nicht gezeigt) innerhalb oder an dem oberen Teil eines Siliziumsubstrats 1 als ein bekannter Leistungs-MOSFET oder IGBT bzw. Isolierschichtbipolartransistor ausgebildet. Auf dem Siliziumsubstrat 1 ist ein Zwischenschichtisolationsfilm 3 durch ein CW- bzw. chemisches Dampfphasenabscheidungsverfahren oder dergleichen ausgebildet. Der Zwischenschichtisolationsfilm 3 besteht aus zum Beispiel einem Borphosphorsilikatglas- bzw. BPSG-Film oder Borsilikatglas- oder PSG-Film. Eine Elektrode 5, welche ein dünner Film aus einer Al-Si-Legierung ist, ist durch ein Zerstäubungsverfahren auf dem Zwischenschichtisolationsfilm 3 dampfabgeschieden. Ein Draht (nicht gezeigt) ist an die Elektrode 5 drahtkontaktiert.
  • Das Zerstäuben wird unter einem Zustand einer Leistung von 7,2 kW, einem Gasdruck von 7, 9992 μbar bzw. 6 mTorr und einer Substraterwärmungstemperatur von 150°C durchgeführt. Als ein Target, welches ein Ausgangsmaterial für die Elektrode 5 ist, wird eine Al-Si-Legierung verwendet, die feinkörniges Silizium von 0,5 Gewichtsprozent enthält (was jedoch nicht Gegenstand der vorliegenden Erfindung ist). Das Substrat 1 wird durch Besprühen von Ar-Gas, das von einer Erwärmungsvorrichtung erwärmt wird, die in einer Vorrichtung angebracht ist, die das Substrat 1 einspannt, auf eine hintere Oberfläche des Substrats 1 erwärmt. Bei dem Erwärmen des Substrats 1 wird eine Temperatur des Substrats 1 durch eine Höhe eines Stroms gesteuert, der durch die Erwärmungsvorrichtung fließt.
  • Danach wird die Elektrode 5 durch Durchführen eines Photoätzschritts in ein vorbestimmtes Muster ausgebildet. Diesem Photoätzschritt folgend wird die Halbleitervorrichtung einem Sintern mit einer Temperatur von 450°C für 30 Minuten unterzogen. Das Siliziumsubstrat 1 ist aufgrund des Sinterns mit einer guten Leitfähigkeit elektrisch mit der Elektrode 5 verbunden.
  • Die somit erzielte Halbleitervorrichtung weist die Elektrode 5 auf, deren Hauptkomponente Aluminium ist und in welcher feinkörniges Silizium, das einen mittleren Korndurchmesser von 1 μm aufweist, mit 0,5 Gewichtsprozent enthalten ist (was nicht Gegenstand der vorliegenden Erfindung ist).
  • In einem Ausführungsbeispiel kann durch Verringern eines Siliziumgehaltsverhältnisses der Elektrode 5 das Auftreten der defekten Halbleitervorrichtung unterdrückt werden und kann das Auftreten einer Legierungsspitze verhindert werden.
  • Es wird bevorzugt, daß sich eine Menge von feinkörnigem Silizium, das in der Elektrode 5 enthalten ist, in einem Bereich von 0,1 bis weniger als 0,5 Gewichtsprozent befindet. Der Grund, warum der Be reich von 0,1 bis weniger als 0,5 Gewichtsprozent bevorzugt ist, wird nachstehend detaillierter beschrieben.
  • Die Erfinder haben einen Vorgang eines Auftretens eines Risses in dem Zwischenschichtisolationsfilm 3 durch eine genaue Untersuchung bezüglich der Elektrode festgestellt, die feinkörniges Silizium enthält. Das heißt, wie es in 22 gezeigt ist, wenn sich feinkörniges Silizium auf dem Zwischenschichtisolationsfilm 3 absondert, entsteht eine Möglichkeit, daß eine reaktive Übergangsschicht 18 in der Grenzfläche des feinkörnigen Siliziums 10 und des Zwischenschichtisolationsfilms 3 erzeugt wird. Die reaktive Übergangsschicht 18 ist das Oxid von Silizium, da Silizium, das von der Elektrode 5 abgesondert wird, in dem Zwischenschichtisolationsfilm 3 mit Sauerstoff reagiert.
  • 2 zeigt eine Beziehung zwischen einem Siliziumgehaltsverhältnis des Targets aus einer Al-Si-Legierung und der Anzahl von reaktiven Übergangsschichten 18, die zwischen dem Zwischenschichtisolationsfilm 3 und dem darauf abgesonderten feinkörnigen Silizium 10 erzeugt werden. Die Anzahl der reaktiven Übergangsschichten 18, die zwischen dem Zwischenschichtisolationsfilm 3 und dem feinkörnigen Silizium 10 erzeugt werden, ist auf der Grundlage einer Anzahl von Vertiefungen (pro 2000 μm2) bestimmt worden, die durch das feinkörnige Silizium 10 verursacht werden. Die Anzahl der Vertiefungen wird durch Untersuchen einer Oberfläche des Zwischenschichtisolationsfilms 3 mit einem SEM bzw. einem Rasterelektronermikroskop für Oberflächen oder dergleichen erfaßt, nachdem die Elektrode 5 durch Naßätzen mit Salzsäure oder dergleichen entfernt worden ist und das feinkörnige Silizium 10 durch Ultraschallreinigen vollständig entfernt worden ist.
  • Als die Grenzfläche zwischen dem feinkörnigen Silizium 10 und dem Zwischenschichtisolationsfilm 3 bei einer Probe betrachtet worden ist, welche aufgrund eines Durchführens eines Drahtkontaktierungsschritts unzulänglich geworden ist, ist es beobachtet worden, daß reaktive Übergangsschichten 18, die in 22 gezeigt sind, in der Grenzfläche dazwischen erzeugt worden sind. Deshalb verbleiben die Vertiefungen auf der Oberfläche des Zwischenschichtisolationsfilms 18, wenn reaktive Übergangsschichten 18 erzeugt werden, wenn das feinkörnige Silizium 10 zusammen mit den reaktiven Übergangsschichten 18 durch das Ultraschallreinigen entfernt wird. Folglich kann die Anzahl der reaktiven Übergangsschichten 18 auf der Grundlage der Anzahl der Vertiefungen bestimmt werden.
  • Es versteht sich aus 2, daß die Anzahl der reaktiven Übergangsschichten 18, die zwischen dem Zwischenschichtisolationsfilm 3 und dem darauf abgesonderten feinkörnigen Silizium 10 erzeugt werden, verringert werden kann, wenn das Siliziumgehaltsverhältnis des Targets aus der Al-Si-Legierung gleich oder weniger als 0,6 Gewichtsprozent beträgt (was jedoch nicht Gegenstand der vorliegenden Erfindung ist).
  • 3 zeigt einen Graph, der eine Beziehung zwischen dem Siliziumgehaltsverhältnis des Targets aus der Al-Si-Legierung und einem Ausschußprozentsatz in einem Fall darstellt, in dem sechs Aluminiumdrähte unter einem Zustand eines Aluminiumdrahtdurchmessers von 400 μm, einer Last und einer Ultraschalleistung an die Elektrode 5 drahtkontaktiert werden.
  • Es versteht sich aus 3, daß der Ausschußprozentsatz stark verringert werden kann, wenn das Siliziumgehaltsverhältnis des Targets aus der Al-Si-Legierung gleich oder weniger als 0,6 Gewichtsprozent beträgt (was jedoch nicht Gegenstand der vorliegenden Erfindung ist).
  • Das heißt, es ist aus den 2 und 3 ersichtlich, daß, wenn die Anzahl der reaktiven Übergangsschichten 18 verringert wird, der Ausschußprozentsatz ebenso verringert wird. Das Verringern der Anzahl der reaktiven Übergangsschichten 18 kann unter Verwendung des Targets aus der Al-Si-Legierung erzielt werden, die das Siliziumgehaltsverhältnis von 0,6 Gewichtsprozent oder weniger aufweist.
  • Weiterhin hat sich, wenn eine Tiefe einer Legierungsspitze in einem Bereich untersucht worden ist, in dem die Al-Si-Legierung, die das Siliziumgehaltsverhältnis von weniger als 0,5 Gewichtsprozent aufweist, als die Elektrode 5 verwendet worden ist, die Tiefe der Legierungsspitze in einem Bereich von 0.2 bis 0.5 μm befunden. Die Legierungsspitzentiefe von 0.2 bis 0.5 μm beeinträchtigt nicht die Leistungsfähigkeit der Halbleitervorrichtung, wie zum Beispiel eines Leistungs-MOSFET.
  • Es ist anzumerken, daß das Siliziumgehaltsverhältnis des Targets aus der Al-Si-Legierung eine Wechselbeziehung mit der Komponente der Elektrode 5 aufweist. Zum Beispiel ist es beobachtet worden, daß, wenn das Target aus der Al-Si-Legierung, die ein Siliziumgehaltsverhältnis von 0,5 Gewichtsprozent aufweist, verwendet wird, die Elektrode 5, die aus dem Target aus der Al-Si-Legierung erzielt wird, ebenso Silizium von 0,5 Gewichtsprozent enthält (was jedoch nicht Gegenstand der vorliegenden Erfindung ist).
  • In diesem Ausführungsbeispiel ist die Elektrode 5 aus dem Target ausgebildet, bei welchem das Siliziumgehaltsverhältnis der Al-Si-Legierung genau zwischen 0,1 bis weniger als 0,5 Gewichtsprozent eingestellt ist. Das heißt, Silizium, das in dem Target enthalten ist, weist eine äußerst kleine Menge auf. Deshalb ist das feinkörnige Silizium, das beim Ausbilden der Elektrode 5 als ein dünner Film erzeugt wird, ebenso sehr klein und ist gleichmäßig in dem dünnen Film verteilt. Weiterhin löst sich das feinkörnige Silizium in dem dünnen Film in einer danach durchgeführten Wärmebehandlung zu seiner Lösungsgrenze auf. Wenn sich das feinkörnige Silizium in einem Kühlverfahren in dem dünnen Film erneut absondert, da Silizium, das in der Elektrode 5 enthalten ist, auf eine kleine Menge begrenzt ist, das heißt, das Siliziumgehaltsverhältnis befindet sich in dem Bereich von 0,1 bis weniger als 0,5 Gewichtsprozent, weisen wachsende Kerne des feinkörnigen Siliziums kleine Mengen auf dem Zwischenschichtisolationsfilm 3 auf. Das Wachsen des feinkörnigen Siliziums auf dem Zwischenschichtisolationsfilm 3 wird gehemmt. Als Ergebnis wird, da die Belastung, die zwischen dem feinkörnigen Silizium 10 und dem Zwischenschichtisolationsfilm 3 erzeugt wird, klein ist, die reaktive Übergangsschicht 18 in der Grenzfläche davon kaum erzeugt.
  • Folglich kann auch dann, wenn sich das feinkörnige Silizium in dem dünnen Film der Al-Si-Legierung absondert, da die reaktive Übergangsschicht kaum in der Grenzfläche des feinkörnigen Siliziums und des Zwischenschichtisolationsfilms ausgebildet wird, das Auftreten des Risses in dem Zwischenschichtisolationsfilm beim Durchführen des Drahtkontaktierens beträchtlich verringert werden.
  • Da Silizium von mindestens 0,1 Gewichtsprozent in der Elektrode 5 enthalten ist, ist es möglich, zu verhindern, daß sich Silizium in der Elektrode 5 von dem Siliziumsubstrat löst. Als Ergebnis kann das Auftreten der Legierungsspitze unterdrückt werden.
  • Im Hinblick auf alle vorhergehenden Ausführungen kann es gemäß diesem Ausführungsbeispiel verhindert werden, daß der Drahtkontaktierungsschritt verursacht, daß die Halbleitervorrichtung unzulänglich wird. Gleichzeitig kann die Qualität der Halbleitervorrichtung verbessert werden.
  • Obgleich das Drahtkontaktieren in dem ersten Ausführungsbeispiel auf dem dünnen Film der Al-Si-Legierung durchgeführt wird, kann die vorliegende Erfindung an einer Vorrichtung angewendet werden, deren Anschlüsse oder dergleichen, die unter dem Film aus der Al-Si-Legierung angeordnet sind, einer Ultraschalleistung oder Lasten dadurch unterzogen werden. In diesem Fall kann die Beschädigung einer Auflage, wie zum Beispiel eines Anschlusses, beseitigt werden.
  • Es ist anzumerken, daß das feinkörnige Silizium, das einen mittleren Korndurchmesser von 1 μm aufweist, in dem ersten Ausführungsbeispiel verwendet wird, aber feinkörniges Silizium, das einen mittleren Korndurchmesser von 0,1 bis 3,5 μm aufweist, verwendet werden kann, um die gleiche Funktion und das gleiche Ergebnis wie diejenigen des ersten Ausführungsbeispiels zu erzielen.
  • Nachstehend erfolgt die Beschreibung einer weiteren Ausgestaltung.
  • 4 zeigt eine geschnittene Teilansicht eines Leistungs-MOSFET eines konkaven Typs gemäß der weiteren Ausgestaltung.
  • In dem zweiten Ausführungsbeispiel enthält eine Sourceelektrode 119 Silizium von 0,4 Gewichtsprozent und ist ein Zwischenschichtisolationsfilm 118 derart ausgebildet, daß eine Dicke t des Zwischenschichtisolationsfilms 118 und eine Breite w der inneren Bodenoberfläche des konkaven Abschnitts einer Gateelektrode 109 die Beziehung von w ≤ 2t erfüllt. Als Ergebnis kann die Flachheit der Oberfläche des Zwischenschichtisolationsfilms 118 unberücksichtigt einer Tiefe d einer Vertiefung verbessert werden, in welcher die Gateelektrode 109 ausgebildet ist. Obgleich es 4 nicht zeigt, ist die Sourceelektrode 119 mit einer Schutzschicht bedeckt.
  • 5 zeigt eine Draufsicht des Leistungs-MOSFET des konkaven Typs, der in 4 gezeigt ist. Die Schutzschicht 130, die eine Öffnung 130a aufweist, ist auf der Sourceelektrode 119 ausgebildet, welche eine Mehrzahl von Zellen bedeckt. Ein Drahtkontaktieren wird durch die Öffnung 130a an der Sourceelektrode 119 durchgeführt. Ein Bezugszeichen 140 bezeichnet eine Gateelektrodenanschlußfläche.
  • Nachstehend wird das Herstellungsverfahren des Leistungs-MOSFET des konkaven Typs beschrieben.
  • Als erstes wird, wie es in 6 gezeigt ist, ein Wafer 121 vorbereitet. In dem Wafer 121 ist eine Epitaxieschicht 102 eines n–-Typs auf einer Hauptoberfläche eines Halbleitersubstrats 101 erzeugt worden, das aus Silizium eines n+-Typs besteht. Ein Feldoxidfilm 160 wird durch thermisches Oxidieren der Hauptoberfläche des Wafers 121 ausgebildet und dann wird ein Resistfilm 161 auf dem Wafer 121 abgeschieden. Der Resistfilm 161 wird durch ein bekanntes Photolithographieverfahren derart gemustert, daß Öffnungen an einer Position für die auszubildenden Zellen ausgebildet werden. Borionen (B+) werden unter Verwendung des Resistfilms 161 als Maske in die Epitaxieschicht 102 implantiert.
  • Nachdem der Resistfilm 161 entfernt worden ist, wie es in 7 gezeigt ist, wird eine Diffusionsschicht 162 eines p-Typs durch thermische Diffusion ausgebildet. Eine Sperrschichtdicke der Diffusionsschicht 162 beträgt ungefähr 3 μm. Als nächstes wird ein Siliziumnitridfilm 163 mit einer Dicke von ungefähr 200 nm durch ein CVD-Verfahren auf die Hauptoberfläche des Wafers 121 abgeschieden. Durch Mustern des Siliziumnitridfilms 163 wird ein gitterähnliches Öffnungsmuster, bei welchem Öffnungen in Abständen von "a" (einer Abmessung der Zelle 115) ausgebildet sind, auf dem Siliziumnitridfilm 163 ausgebildet. Es ist anzumerken, daß eine Maskenausrichtung derart an dem Öffnungsmuster angewendet wird, daß sich die Diffusionsschicht 162 des p-Typs in einem Mittenteil der Abmessung "a" befindet.
  • Danach wird, wie es in 8 gezeigt ist, der Feldoxidfilm 160 unter Verwendung des Siliziumnitridfilms 163 als Maske geätzt. Danach werden Vertiefungen 164 durch Ätzen der Epitaxieschicht 102 des n–-Typs bis zu einer Tiefe von ungefähr 1.5 μm ausgebildet.
  • Wie es in 9 gezeigt ist, werden die Vertiefungen 164 unter Verwendung des Siliziumnitridfilms 163 als Maske thermisch oxidiert. Dies ist ein Oxidationsverfahren, welches als LOCOS bzw. lokale Oxidation von Silizium bekannt ist. Selektive Oxidfilme 165 werden durch diese Oxidation ausgebildet. Gleichzeitig werden U-Vertiefungen 150 auf der Oberfläche der Epitaxieschicht 102 des n–-Typs ausgebildet, die durch die selektiven Oxidfilme 165 erodiert ist.
  • Dann wird, wie es in 10 dargestellt ist, der Siliziumnitridfilm 163 durch Naßätzen entfernt. Bei dem Naßätzen wird der Siliziumnitridfilm 163 zum Beispiel in erwärmte Phosphorsäure eingetaucht. Borionen werden durch den dünnen Feldoxidfilm 160 unter Verwendung der selektiven Oxidfilme 165 als Maske implantiert, um eine Basisschicht 116 des p-Typs auszubilden. Bei diesem Verfahren wird die Grenzfläche zwischen dem selektiven Oxidfilm 165 und dem Feldoxidfilm 160 mit einer Selbstausrichtungsposition in Übereinstimmung gebracht und kann demgemäß ein Bereich, in welchen die Borionen zu implantieren sind, genau definiert werden.
  • Als nächstes wird, wie es in 11 gezeigt ist, eine thermische Diffusion bezüglich den Borionen durchgeführt, um eine Sperrschichtdicke von ungefähr 3 μm zu erzielen. Durch diese thermische Diffusion werden die Diffusionsschicht 162 des p-Typs, die vorhergehend in dem Verfahren ausgebildet worden ist, das in 7 dargestellt ist, und die Diffusionsschicht der Borionen, die in dem Verfahren implantiert worden sind, das in 10 dargestellt ist, in eine einzige Basisschicht 116 des p-Typs integriert bzw. vereinigt. Beide Endoberflächen der Basisschicht 116 des p-Typs sind selbstausgerichtet an der Position der Seitenwände der U-Vertiefung 150 definiert.
  • Nun werden, wie es in 12 dargestellt ist, Phosphorionen durch den dünnen Feldoxidfilm 160 unter Verwendung sowohl der Resistfilme 166, die in einem Muster gemustert sind, wobei Resistfilme 166 auf dem Mittenteil der Oberfläche der Basisschicht 116 des p-Typs verbleiben, die von den selektiven Oxidfilmen 165 umgeben ist, als auch der selektiven Oxidfilme 165 als Maske implantiert, um eine Sourceschicht 104 des n+-Typs auszubilden. Bei diesem Verfahren wird die Grenzfläche zwischen dem selektiven Oxidfilm 165 und dem Feldoxidfilm 160 mit einer Selbstausrichtungsposition auf die Weise wie das Verfahren, das in 10 gezeigt ist, bei welchem Borionen implantiert werden, in Übereinstimmung gebracht. Demgemäß kann ein Bereich, in welchen die Phosphorionen zu implantieren sind, genau definiert werden.
  • Danach werden, wie es in 13 dargestellt ist, die Phosphorionen bis zu einer Sperrschichtdicke von 0,5 bis 1 μm diffundiert. Als Ergebnis wird die Sourceschicht 104 des n+-Typs ausgebildet und wird gleichzeitig ein Kanal 105 errichtet. Bei dieser thermischen Diffusion wird die Endoberfläche, die sich in dem Bereich der Sourceschicht 104 des n+-Typs in Kontakt mit der U-Vertiefung 150 befindet, an der Position der Seitenwand der U-Vertiefung 150 selbstausrichtend definiert.
  • Wie es in 14 gezeigt ist, werden die selektiven Oxidfilme 165 durch Naßätzen entfernt, um eine Innenwand 151 der U-Vertiefung 150 freizulegen. Danach wird ein Gateoxidfilm 108 bis zu einer Dicke von ungefähr 60 nm durch thermische Diffusion ausgebildet.
  • Als nächstes wird, wie es in 15 gezeigt ist, ein Polysiliziumfilm mit einer Dicke von ungefähr 400 nm durch ein CVD-Verfahren auf die Hauptoberfläche des Wafers 121 abgeschieden. Danach werden Gateelektroden 109 durch Mustern des Polysiliziumfilms auf der Hauptoberfläche des Wafers 121 ausgebildet.
  • Danach werden, wie es in 16 dargestellt ist, Borionen unter Verwendung gemusterter Resistfilme 168 als Maske beim Vorbereiten zum Ausbilden einer Basiskontaktschicht 117 des p+-Typs durch den Oxidfilm 167 implantiert.
  • Danach wird, wie es in 17 dargestellt ist, die Basiskontaktschicht 117 des p+-Typs durch thermische Diffusion bis zu einer Sperrschichtdicke von ungefähr 0,5 μm ausgebildet.
  • Nachfolgend wird ein Zwischenschichtisolationsfilm 118 mit BPSG durch ein CVD-Verfahren auf der Hauptoberfläche des Wafers 121 ausgebildet. Zu diesem Zeitpunkt wird die Dicke t des Zwischenschichtisolationsfilms 118 derart eingestellt, daß sie gleich oder größer als die Hälfte der Breite w der inneren Bodenoberfläche des konkaven Abschnitts der Gateelektrode 109 ist. Bei der weiteren Ausgestaltung werden sowohl die Dicke t als auch die Breite w auf 1,5 μm eingestellt.
  • Danach werden die Basiskontaktschicht 117 des p+-Typs und die Sourceelektrode 104 des n+-Typs durch Ausbilden von Kontaktlöchern in der Zwischenschichtisolationsschicht 108 und dem Gateoxidfilm 108 frei gelegt. Weiterhin wird die Sourceelektrode 119 mit einem Film aus einer As-Si-Legierung ausgebildet, um einen ohmschen Kontakt zwischen der Sourceelektrode 119 und der Basiskontaktschicht 117 des p+-Typs und der Sourceelektrode 104 des n+-Typs durch die Kontaktlöcher zu erzielen. Außerdem wird ein Passivierungsfilm zum Schützen des Films aus der Al-Si-Legierung durch ein Plasma-CVD-Verfahren oder dergleichen mit Siliziumnitrid ausgebildet und wird dann, wie es in 5 gezeigt ist, die Öffnung 130a zum Drahtkontaktieren ausgebildet.
  • Auf der hinteren Oberfläche des Wafers 121 wird eine Drainelektrode 120 ausgebildet und mit dem Halbleitersubtrat 101 des n+-Typs ohmsch kontaktiert.
  • Nachfolgend wird das Drahtkontaktieren durch Kontaktieren eines Drahts auf der Sourceelektrode 119 an der Öffnung 130a durchgeführt und wird dann die Öffnung 130a mit Harz verkapselt.
  • Während der Zwischenschichtisolationsfilm 118 durch ein CVD-Verfahren ausgebildet wird, erhöht sich die Dicke des Zwischenschichtisolationsfilms 118 gleichmäßig auf der U-Vertiefung 150. In diesem Fall wird, wenn die Dicke des Zwischenschichtisolationsfilms 118 dünn ist, wie es in 18A gezeigt ist, ein gestufter Abschnitt aufgrund des gestuften Abschnitts der U-Vertiefung 150 auf dem Zwischenschichtisolationsfilm 118 belassen.
  • Wenn die Dicke des Zwischenschichtisolationsfilms 118 andererseits dick ist, das heißt, die Dicke t des Zwischenschichtisolationsfilms 118 gleich oder größer als die Hälfte der Breite w der inneren Bodenoberfläche des konkaven Abschnitts der Gateelektrode 109 ist, wie es in 18B gezeigt ist, wächst der Zwischenschichtisolationsfilm 118 seitlich von einander gegenüberliegenden geneigten Flächen der Gateelektrode 109 auf. Der Zwischenschichtisolationsfilm 118, der seitlich von den geneigten Flächen aufwächst, überlappt einander und dadurch wird der gestufte Abschnitt davon minimiert. Weiterhin ist es möglich, wenn die Dicke des Zwischenschichtisolationsfilms 118 dicker ist, das heißt, die Dicke t gleich der Breite w ist, wie es in 18C dargestellt ist, die Oberfläche des Zwischenschichtisolationsfilms 118 wesentlich abzuflachen.
  • Als Ergebnis wird die Flachheit der Sourceelektrode 119 über der U-Vertiefung 150 verbessert. Eine Kontaktfläche der Sourceelektrode 119 und des Drahts wird beim Durchführen des Drahtkontaktierens vergrößert. Deshalb wird eine Kontaktierungsfestigkeit zwischen der Sourceelektrode 119 und dem Draht erhöht und kann ein Widerstand der Vorrichtung verringert werden. Weiterhin kann es verhindert werden, daß sich die Ultraschallleistung oder Lasten, die auf die Sourceelektrode 119 ausgeübt werden, lokal konzentrieren. Deshalb kann die Zerstörung der Vorrichtung vermieden werden.
  • Es ist anzumerken, daß ein Material, wie zum Beispiel Siliziumdioxid, das Bor und Phosphor enthält, welches die Eigenschaft aufweist, die Neigung aufzuweichen, durch thermische Behandlung weicher zu werden, als der Zwischenschichtisolationsfilm 118 verwendet werden kann. In diesem Fall wird die thermische Behandlung nach dem Ausbilden des Zwischenschichtisolationsfilms 118 durchgeführt, um die Oberfläche des Zwischenschichtisolationsfilms 118 zu glätten. Als Ergebnis kann die Oberfläche der Sourceelektrode 119 weiter abgeflacht werden.
  • Außerdem kann nach dem Ausbilden des Zwischenschichtisolationsfilms 118 ein chemisches oder mechanisches Schleifen an der Oberfläche des Zwischenschichtisolationsfilms 118 durchgeführt werden, um die Oberfläche davon abzuflachen.
  • Anstatt des gitterähnlichen Musters, das bezüglich der weiteren Ausgestaltung beschrieben ist, kann ebenso ein streifenähnliches Muster verwendet werden.
  • Darüber hinaus kann anstatt eines MOSFETs eines vertikalen Typs, wie bezüglich der weiteren Ausgestaltung beschrieben, ebenso ein Leistungs-MOSIC bzw. -Metalloxidhalbleiter-IC verwendet werden, der einen MOSFET des vertikalen Typs oder einen IGBT enthält. Eine solche Halbleitervorrichtung kann als ein Typ mit einem n-Kanal oder ein Typ mit einem p-Kanal hergestellt werden.
  • Bezüglich der weiteren Ausgestaltung ist lediglich eine Beschreibung des Leistungs-MOSFET des vertikalen Typs gegeben worden. Jedoch weist eine Ausgestaltung mit einem Leistungs-MOSFET eines lateralen bzw. seitlichen Typs den gleichen Effekt auf. In diesem Fall ist die Drainelektrode auf der Hauptoberfläche des Halbleitersubstrats 1 ausgebildet.
  • Eine in der vorhergehenden Beschreibung offenbarte Halbleitervorrichtung weist eine Elektrode auf, die sich zwischen einem Zwischenschichtisolationsfilm und einem Draht befindet, welcher daran kontaktiert ist. Eine Hauptkomponente der Elektrode ist Aluminium und die Elektrode enthält feinkörniges Silizium mit 0,1 bis weniger als 0,5 Gewichtsprozent. Als Ergebnis wird auch dann, wenn eine große Ultraschallleistung, große Lasten oder dergleichen auf die Elektrode ausgeübt werden, wenn der Draht drahtkontaktiert wird, eine Beschädigung, wie zum Beispiel ein Riß, kaum an dem Zwischenschichtisolationsfilm 3 erzeugt. Deshalb kann das Auftreten einer defekten Vorrichtung aufgrund des Drahtkontaktierens verringert werden.

Claims (5)

  1. Halbleitervorrichtung, die aufweist: ein Halbleitersubstrat (1) aus Silizium, in welchem eine Mehrzahl von Elementen ausgebildet ist; einen auf dem Halbleitersubstrat (1) vorgesehenen Zwischenschichtisolationsfilm (3); eine auf dem Zwischenschichtisolationsfilm (3) vorgesehene Elektrode (5); und einen an die Elektrode (5) kontaktierten Draht (12), wobei die Elektrode (5) aus Aluminium und feinkörnigem Silizium besteht und das Halbleitersubstrat (1) kontaktiert, und die Konzentration des feinkörnigen Siliziums in einem Bereich von 0,1 Gewichtsprozent bis weniger als 0,5 Gewichtsprozent liegt.
  2. Halbleitervorrichtung nach Anspruch 1, wobei eine Tiefe einer Legierungsspitze, die in dem Halbleitersubstrat (1) ausgebildet wird, in einem Bereich von 0,2 μm bis 0,5 μm liegt.
  3. Halbleitervorrichtung nach einem der Ansprüche 1 oder 2, wobei das feinkörnige Silizium einen mittleren Korndurchmesser von 0,1 μm bis 3,5 μm aufweist.
  4. Herstellungsverfahren einer Halbleitervorrichtung, das die folgenden Schritte aufweist: Ausbilden eines Elements auf einem Halbleitersubstrat (1) aus Silizium derart, dass eine Tiefe einer Legierungs spitze, die in dem Halbleitersubstrat ausgebildet wird, in einem Bereich von 0,2 μm bis 0,5 μm liegt; Ausbilden eines Zwischenschichtisolationsfilms (3) auf dem Halbleitersubstrat (1); Ausbilden einer Elektrode (5), die aus Aluminium und feinkörnigem Silizium besteht und das Halbleitersubstrat (1) kontaktiert, wobei Konzentration des feinkörnigen Siliziums in einem Bereich von 0,1 Gewichtsprozent bis weniger als 0,5 Gewichtsprozent liegt; Anbringen der Elektrode (5) auf dem Zwischenschichtisolationsfilm (3); und Kontaktieren eines Drahts (12) auf der Elektrode (5) durch Ultraschallleistung.
  5. Herstellungsverfahren einer Halbleitervorrichtung nach Anspruch 4, dadurch gekennzeichnet, dass das feinkörnige Silizium einen mittleren Korndurchmesser von 0,1 μm bis 3,5 μm aufweist.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000106401A (ja) * 1998-09-29 2000-04-11 Sony Corp メモリ素子およびその製造方法ならびに集積回路
US6703707B1 (en) 1999-11-24 2004-03-09 Denso Corporation Semiconductor device having radiation structure
US6693350B2 (en) 1999-11-24 2004-02-17 Denso Corporation Semiconductor device having radiation structure and method for manufacturing semiconductor device having radiation structure
JP4479121B2 (ja) * 2001-04-25 2010-06-09 株式会社デンソー 半導体装置の製造方法
US6650010B2 (en) 2002-02-15 2003-11-18 International Business Machines Corporation Unique feature design enabling structural integrity for advanced low K semiconductor chips

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06132508A (ja) * 1992-10-20 1994-05-13 Sony Corp 固体撮像素子とその製造方法
JPH07240432A (ja) * 1993-01-25 1995-09-12 Nippondenso Co Ltd 合金電極及びそれを用いた半導体装置及び合金電極の製造方法
US5481137A (en) * 1988-09-27 1996-01-02 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with improved immunity to contact and conductor defects

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4546374A (en) * 1981-03-23 1985-10-08 Motorola Inc. Semiconductor device including plateless package
US4558345A (en) * 1983-10-27 1985-12-10 Rca Corporation Multiple connection bond pad for an integrated circuit device and method of making same
JPS6095947A (ja) * 1983-10-31 1985-05-29 Tanaka Denshi Kogyo Kk 半導体素子のボンデイング用Ａｌ線
JPS63283040A (ja) * 1987-05-15 1988-11-18 Toshiba Corp 半導体装置
US5229646A (en) * 1989-01-13 1993-07-20 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with a copper wires ball bonded to aluminum electrodes
JPH0845874A (ja) * 1994-07-30 1996-02-16 Mitsumi Electric Co Ltd 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5481137A (en) * 1988-09-27 1996-01-02 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with improved immunity to contact and conductor defects
JPH06132508A (ja) * 1992-10-20 1994-05-13 Sony Corp 固体撮像素子とその製造方法
JPH07240432A (ja) * 1993-01-25 1995-09-12 Nippondenso Co Ltd 合金電極及びそれを用いた半導体装置及び合金電極の製造方法

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