DE19748547B4 - Modulo-Adresserzeugungsschaltung und -verfahren - Google Patents

Modulo-Adresserzeugungsschaltung und -verfahren Download PDF

Info

Publication number
DE19748547B4
DE19748547B4 DE19748547A DE19748547A DE19748547B4 DE 19748547 B4 DE19748547 B4 DE 19748547B4 DE 19748547 A DE19748547 A DE 19748547A DE 19748547 A DE19748547 A DE 19748547A DE 19748547 B4 DE19748547 B4 DE 19748547B4
Authority
DE
Germany
Prior art keywords
address
value
address value
incremented
sign
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE19748547A
Other languages
English (en)
Other versions
DE19748547A1 (de
Inventor
Min-Joong Yongin Rim
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE19748547A1 publication Critical patent/DE19748547A1/de
Application granted granted Critical
Publication of DE19748547B4 publication Critical patent/DE19748547B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
    • G06F7/72—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using residue arithmetic
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
    • G06F9/355—Indexed addressing
    • G06F9/3552—Indexed addressing using wraparound, e.g. modulo or circular addressing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2205/00—Indexing scheme relating to group G06F5/00; Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F2205/10—Indexing scheme relating to groups G06F5/10 - G06F5/14
    • G06F2205/106—Details of pointers, i.e. structure of the address generators

Abstract

Ein Modulo-Adresserzeuger (200), der aufweist:
einen ersten Addierer (21) zum Empfangen eines aktuellen Adresswerts (A) und eines Adressinkrementwerts (I) und zum Addieren des aktuellen Adresswerts (A) und des Adressinkrementwerts (I), um einen inkrementierten Adresswert (Sa) zu erzeugen;
einen Invertierer (INV2) zum Empfangen eines Maximumadresswerts (M) eines Datenbereichs und zum Erzeugen des Einerkomplements des Maximumadresswerts;
einen zweiten Addierer (22) zum Empfangen des Einerkomplements des Maximumadresswerts und eines Minimumadresswerts (B) eines Datenbereichs und zum Addieren des Einerkomplements des Maximumadresswerts und des Minimumadresswerts (B), um einen Umlaufkorrekturwert (Sb) zu erzeugen;
eine Addierer-/Subtrahierereinheit (23) zum Empfangen des inkrementierten Adresswerts (Sa), des Umlaufkorrekturwerts (Sb) und eines Vorzeichenbits (sign(I)) des Adressinkrementwerts (I), wobei die Addierer-/Subtrahierereinheit (23) weiterhin als Reaktion auf einen positiven Wert des Vorzeichenbits (sign(I)) den inkrementierten Adresswert (Sa) und den Umlaufkorrekturwert (Sb) addiert und als Reaktion auf einen negativen Wert des Vorzeichenbits (sign(I)) den Umlaufkorrekturwert (Sb) vom inkrementierten Adresswert (Sa)...

Description

  • Die Erfindung betrifft eine Modulo-Adreßerzeugungsvorrichtung und ein Verfahren, die eine Ausführungsgeschwindigkeit erreichen, die durch das Ausführen von Paralleladditionen mittels langsamer Addierer für digitale Hochgeschwindigkeits-Signalprozessoren mit verringerter integrierten Schaltungsfläche geeignet sind.
  • Im allgemeinen wird die Modulo-Adressierung bei digitalen Signalprozessoren (DSPs) verwendet, um einen DSP-Algorithmus effizient auszuführen, wie zum Beispiel eine digitale Filterung.
  • Die Modulo-Adressierung ist im wesentlichen ein Umlaufadressierungsverfahren. Die einfachste Art der Modulo-Adressierung kehrt zu einer Basisadresse (B) zurück, wenn durch Inkrementieren einer aktuellen Adresse (A) um ein vorbestimmtes Adreßinkrement (I) eine festgelegte maximale Adresse bzw. Maximaladresse (M) erreicht wird. Auf den gleichen Datenbereich wird daher wiederholt zugegriffen. Die Modulo-Adressierung kann daher bei einem DSP-Algorithmus so implementiert werden, daß mit hoher Geschwindigkeit und mit einem geringen zusätzlichen Zeitaufwand bei der Adreßerzeugung wiederholt auf Daten zugegriffen wird, die in einem speziellen Bereich lokalisiert sind, wie zum Beispiel Filterkoeffizientendaten. Das Adreßinkrement I kann zur Inkrementierung der Adresse A entweder positiv oder zur Dekrementierung der Adresse A negativ sein.
  • Noch allgemeiner gesprochen kann, wenn man annimmt, daß ein festgelegter Datenbereich durch die Maximaladresse M und die Minimaladresse B festgelegt ist, der Modulo-Algorithmus für die nächste Adresse NEXT_A wie unten beschrieben dargestellt werden.
  • Falls als erstes I ≥ 0 und A + I ≤ M, dann kann die nächste Adresse NEXT_A dargestellt werden durch NEXT_A = A + I. Falls umgekehrt I ≥ 0 und A + I > M, dann kann die nächste Adresse NEXT_A wie folgt dargestellt werden: NEXT_A = A + I – (M – B + 1), (1)wobei M ≥ A ≥ B und I < M – B + 1.
  • Ähnlich, wenn I < 0 und A + I ≥ B, dann wird die nächste Adresse NEXT_A dargestellt durch NEXT_A = A + I. Falls jedoch I < 0 und A + I < B, dann wird die nächste Adresse NEXT_A wie folgt ausgedrückt: NEXT_A = A + I + (M – B + 1), (2)wobei M ≥ A ≥ B und |I| < M – B + 1.
  • Die Implementierung der obigen Gleichungen (1) und (2) erfordert jedoch typischerweise eine Schaltung mit in Reihe geschalteten, mehrstufigen Addieren. Dies hat den Nachteil, daß die Modulo-Adreßerzeugungsfunktion aufgrund der Verzögerung, die durch die aufeinanderfolgend arbeitenden, mehrstufigen Addierer verursacht wird, bei einem digitalen Signalprozessor mit hoher Geschwindigkeit ein kritischer Weg werden kann. Um die durch die mehrstufigen Addierer verursachten Verzögerungen zu vermeiden, wurden Schaltungen konstruiert, wie die in 2 dargestellte Modulo-Adreßschaltung 100, die anstatt von mehrstufigen Addierern Addierer mit hoher Geschwindigkeit verwenden.
  • Die Modulo-Adreßschaltung 100 besteht aus einem ersten Addierer 11, der die aktuelle Adresse a und das Adreßinkrement I addiert und ein resultierendes Summensignal a ausgibt. Zwei Multiplexer 12 und 13 (MUXs) sind eingeschlossen, um in Abhängigkeit vom Vorzeichenbit sign(I) des Adreßinkrements I entweder die Maximumadresse M oder die Minimumadresse B auszuwählen und auszugeben. Ein Invertierer INV1 invertiert den Ausgang vom ersten Multiplexer 12 und gibt das resultierende Signal b in einen zweiten Addierer 14 ein, der das Ausgangssignal a des ersten Addierers, das Ausgangssignal b des Invertierers und das Vorzeichenbit sign(I) addiert, um ein Ausgangssignal d zu erzeugen. Ein dritter Addierer 15 addiert das Ausgangssignal d vom zweiten Addierer, das Ausgangssignal c vom zweiten Multiplexer 13 und das Vorzeichenbit sign(I), um ein Ausgangssignal e zu erzeugen. Ein XNOR-Gate 16 (Äquivalenz-Funktions-Gate) führt mit dem Vorzeichenbit sign(I) und dem Vorzeichen sign(d) des Ausgangssignals d vom Addierer 14 eine exklusive NOR-Operation durch, um bei einem Multiplexer 17 die Auswahl entweder des Ausgangssignals a vom ersten Addierer oder des Ausgangssignals e vom dritten Addierer zu steuern.
  • Um die Funktion der Modulo-Adreßschaltung 100 zu verstehen, sollte beachtet werden, daß wenn I ≥ 0 und A + I > M, die obige Gleichung (1) wie folgt geschrieben werden kann: NEXT_A = A + I – (M – B + 1) = A + I – M + B – 1 = A + I + (inv(M) + 1) + B – 1 = A + I + inv(M) + B. (3)
  • In Gleichung (3) bezeichnet inv(M) das Einerkomplement von M und in der Zweierkomplementdarstellung ist –M = inv(M) + 1. Die Beziehung A + I > M kann daher als A + I + inv(M) ≥ 0 ausgedrückt werden. Man beachte ebenfalls, daß das Vorzeichenbit sign(I) = 0 an den Eingängen der Addierer 14 und 15 ist.
  • Analog, falls I < 0 und A + I < B, dann kann obige Gleichung (2) wie folgt dargestellt werden. NEXT_A = A + I + (M – B + 1) = A + I + M + (inv(B) + 1) + 1. (4)
  • In Gleichung (4) bezeichnet inv(B) das Einerkomplement von B und die Gleichung A + I < B kann als A + I + inv(B) < 0 dargestellt werden.
  • Der durch die Modulo-Adressierungsschaltung 100 implementierte Algorithmus kann dann wie folgt dargestellt werden: a = A + I; b = inv(M), wenn sign(I) = 0, oder b = inv(B), wenn sign(I) = 1; c = B, wenn sign(I) = 0, oder c = M, wenn sign(I) = 1; d = a + b + sign(I); e = d + c + sign(I); NEXT_A = a, wenn (sign(I) XNOR sign(d)) = 0, oder NEXT_A = e, wenn (sign(I) XNOR sign(d)) = 1. (5)
  • Unter Verwendung von nur drei Addierern mit hoher Geschwindigkeit (bzw. schnellen Addierern) und ein wenig zusätzlicher Schaltungslogik kann die oben beschriebene Modulo-Adressierungsschaltung 100 implementiert werden. Das in 2 dargestellte Verfahren wird beim D 950-Kern von SGS-Thomson verwendet. Der Nachteil der anhand der Modulo-Adressierungsschaltung 100 dargestellten Lösung ist jedoch die vergrößerte Chipfläche, die zur Konstruktion der drei Hochgeschwindigkeits-Addierer 11, 14 und 15 erforderlich ist.
  • Die DE 691 18 392 T2 offenbart einen Adressgenerator für einen Ringpuffer zur Erzeugung von Modulo-Adressen zum Zugriff auf den Inhalt des Ringpuffers mit begrenzter Kapazität. Zur Generierung der Modulo-Adressen umfaßt der Generator ein Addierglied, das die Ausgänge eines I- und eines M-Registers empfängt, ein Addier-/Substrahierglied, das den Ausgang eines E-, eines B- und des Addierglieds empfängt, und einen Multiplexer, der den Ausgang eines Komparators, des Addier-/Subtrahierglieds und des Addierglieds empfängt. Mit der Schaltung und einem auf dieser Schaltung implementierten Verfahren soll eine schnelle Generierung von Modulo-Adressen erreicht werden.
  • Es ist daher Aufgabe der Erfindung, ein weiteres Modulo-Adreßerzeugungsverfahren und einen weiteren Modulo-Adreßerzeuger vorzusehen, wobei bei Implementation des Verfahrens und bei Einsatz des Adreßerzeugers geringe Schaltverzögerungen auftreten und der Adreßerzeuger einen geringen Flächenbedarf hat.
  • Die Aufgabe wird durch den Adreßerzeuger nach Anspruch 1 bzw. das Verfahren nach Anspruch 4 gelöst.
  • Ein Ausführungsbeispiel eines Modulo-Adreßerzeugers gemäß der Erfindung schließt einen ersten Addierer, der einen aktuellen Adreßwert und einen Adreßinkrementwert addiert, um einen inkrementierten Adreßwert zu erzeugen, einen Invertierer, der einen komplementären Maximumadreßwert erzeugt, und einen zweiten Addierer ein, der den komplementären Maximumadreßwert und einen Minimumadreßwert eines Datenbereichs addiert, um einen Umlauf korrekturwert zu erzeugen. Der Modulo-Adreßerzeuger schließt ebenfalls eine Addierer-/Subtrahierereinheit ein, die den inkrementierten Adreßwert und den Umlauf korrekturwert als Reaktion auf einen positiven Wert eines Vorzeichenbits des Adreßinkrements addiert und den Umlauf korrekturwert vom inkrementierten Adreßwert als Reaktion auf einen negativen Wert des Vorzeichenbits subtrahiert, um einen korrigierten Adreßwert zu erzeugen. Ein Vergleicher stellt fest, ob der inkrementierte Adreßwert innerhalb eines Adreßbereiches liegt, der durch die Maximumadresse und Minimumadresse festgelegt ist, und erzeugt ein Auswahlsignal mit einem ersten logischen Wert, wenn der inkrementierte Adreßwert innerhalb des Adreßbereichs liegt, und erzeugt einen zweiten logischen Wert, wenn der inkrementierte Adreßwert außerhalb des Adreßbereichs liegt. Das Auswahlsignal steuert dann einen Multiplexer, der als Reaktion auf den ersten logischen Wert des Auswahlsignals den inkrementierten Adreßwert als Ausgangswert für eine nächste Adresse auswählt und als Reaktion auf den zweiten logischen Wert des Auswahlsignals den korrigierten Adreßwert als Ausgangssignal für die nächste Adresse auswählt.
  • Vorteilhafte Ausgestaltungen des Modulo-Adreßerzeugers sind Gegenstand von Unteransprüchen.
  • Ein Ausführungsbeispiel des Verfahrens zur Modulo-Adreßerzeugung gemäß der Erfindung schließt das Erzeugen eines inkrementierten Adreßwerts durch Addieren einer aktuellen Adresse zu einem Adreßinkrement, das Erzeugen eines Umlaufkorrekturwerts durch Addieren eines Komplements einer Maximumadresse eines Datenbereichs zu einer Minimumadresse des Datenbereichs, das Erzeugen eines korrigierten Adreßwerts durch Subtrahieren des Umlaufkorrekturwerts von dem inkrementierten Adreßwert, wenn ein Vorzeichenbit des Adreßinkrements einen ersten logischen Wert aufweist, und das Addieren des Umlaufkorrekturwerts zum inkrementierten Adreßwerts, wenn das Vorzeichenbit einen zweiten logischen Wert aufweist, das Vergleichen des inkrementierten Adreßwerts mit einem Adreßbereich, der durch die Maximumadresse und die Minimumadresse definiert ist, um ein Auswahlsignal zu erzeugen, und das Auswählen des inkrementierten Adreßwerts als nächsten Adreßwert, wenn der inkrementierte Adreßwert innerhalb des Adreßbereichs liegt, und das Auswählen des korrigierten Adreßwerts als den nächsten Adreßwert ein, wenn die inkrementierte Adresse außerhalb des Adreßbereichs liegt.
  • Die Erfindung wird nachstehen anhand der Figuren näher erläutert. Es zeigen:
  • 1 ein Blockdiagram eines Ausführungsbeispiels eines Modulo-Adreßerzeugers gemäß der Erfindung und
  • 2 ein Blockdiagram eines herkömmlichen Modulo-Adreßerzeugers.
  • Ein Ausführungsbeispiel einer Modulo-Adreßschaltung 200 mit verringerter Verzögerung gemäß der Erfindung ist in 1 dargestellt. Die Modulo-Adreßschaltung 200 schließt einen ersten Addierer 21 mit geringer Geschwindigkeit, um einen inkrementierten Adreßwert Sa durch Addieren der aktuellen Adresse A und des Adreßinkrements I zu erzeugen, und einen zweiten Addierer 22 mit geringer Geschwindigkeit ein, um einen Umlaufkorrekturwert Sb durch Addieren des Einerkomplements inv(M) einer Maximumadresse M und einer Basisadresse B zu erzeugen, so daß Sb = B + inv(M). Das Einerkomplement inv(M) der Maximumadresse M wird hier durch einen Invertierer INV2 aus M erzeugt. Eine Addierer-/Subtrahierereinheit 23 führt eine Addition des Umlaufkorrekturwerts Sb zum inkrementierten Adreßwert Sa aus, wenn sign(I) = 0, oder führt die Subtraktion des Umlaufkorrekturwerts Sb vom inkrementierten Adreßwert Sa aus, wenn sign(I) = 1, um einen korrigierten Adreßwert Sc zu erzeugen. Ein Vergleicher 24 prüft, ob der durch den ersten Addierer 21 erzeugte, inkrementierte Adreßwert Sa innerhalb des Bereichs der Adressen von der Basisadresse B bis zur Maximumadresse M liegt und erzeugt ein Auswahlsignal Sd, wobei Sd = 1, wenn der inkrementierte Adreßwert Sa innerhalb des Bereichs liegt, und Sd = 0, wenn die inkrementierte Adresse Sa außerhalb des Bereichs liegt. In Abhängigkeit vom Auswahlsignal Sd vom Vergleicher 24 wählt ein Ausgangsmultiplexer 25 (MUX) entweder die inkrementierte Adresse Sa vom ersten Addierer 21 oder die korrigierte Adresse Sc von der Addierer-/Subtrahierereinheit 23 als Ausgangswert für die nächste Adresse NEXT_A aus.
  • Wenn I ≥ 0 und A + I > M, kann die obige Gleichung (1) wie folgt geschrieben werden: NEXT_A = A + I – (M – B + 1); = A + I – M + B – 1; = A + I + (B + inv(M)). (6)
  • Wenn I < 0 und A + I < B, dann kann auf ähnliche Weise die obige Gleichung (2) wie folgt geschrieben werden: NEXT_A = A + I + (M – B + 1); = A + I – B + M + 1; = A + I – (B + inv(M)). (7)
  • Für alle anderen Zustände ist die nächste Adresse NEXT_A: NEXT_A = A + I.
  • Die obigen Gleichungen (6) und (7) können in Abhängigkeit des inkrementierten Adreßwerts Sa vom ersten Addierer 21, des Umlaufkorrekturwerts Sb vom zweiten Addierer 22, des korrigierten Adreßwerts Sc von der Addierer-/Subtrahierereinheit 23 und des Auswahlsignals Sd vom Vergleicher 24 wie folgt geschrieben: Sa = A + I; Sb = B + inv(M); Sc = Sa + Sb, wenn sign(I) = 0, oder Sc = Sa – Sb, wenn sign(I) = 1; Sd = 1, wenn B ≤ Sa ≤ M, oder Sd = 0, wenn B > Sa und Sa > M; NEXT_A = Sa, wenn Sd = 1, oder NEXT_A = Sc, wenn Sd = 0. (8)
  • Aus obigem Gleichungssatz (8) folgt, daß der inkrementierte Adreßwert Sa durch Addieren der aktuellen Adresse A zum Adreßinkrement I im ersten Addierer 21 erzeugt wird. Der Umlaufkorrekturwert Sb wird durch Addieren des Komplements inv(M) der Maximumadresse M zur Basisadresse B mittels des zweiten Addierers 22 erzeugt. Die korrigierte Adresse Sc wird in Abhängigkeit des Vorzeichenbits sign(I) des Adreßinkrements I, durch Addition oder Subtraktion des Umlaufkorrekturwerts Sb zum oder vom inkrementierten Adreßwert Sa erzeugt. Das Auswahlsignal Sd wird durch den Vergleicher 23 erzeugt, indem geprüft wird, ob die inkrementierte Adresse Sa im Bereich zwischen der Maximumadresse M und der Basisadresse B liegt. Falls die inkrementierte Adresse Sa zwischen der Maximumadresse M und der Basisadresse B liegt, wird vom Multiplexer 25 die inkrementierte Adresse Sa als Ausgangswert für NEXT_A ausgewählt. Falls die inkrementierte Adresse Sa nicht innerhalb des Bereichs zwischen der Maximumadresse M und der Basisadresse B liegt, dann wird die korrigierte Adresse Sc als Ausgangswert für NEXT_A ausgewählt.
  • Obwohl die Modulo-Adreßschaltung 200 unter Verwendung von drei Addierern die Gleichung (8) implementiert, ähnlich zu den drei Addierern, die bei der Modulo-Adreßschaltung 100 erforderlich sind, sind die Addierer der Modulo-Adreßschaltung 200 nicht in Reihe geschaltet und somit wird kein kritischer Pfad ausgebildet. Da zur Implementierung der Gleichung (8) Addierer mit langsamer Geschwindigkeit für die Addierer 21 und 22 sowie die Addierer-/Subtrahierereinheit 23 verwendet werden, ist deshalb trotz der Addition des Vergleichers 24 zum Feststellen, ob die inkrementierte Adresse Sa im Bereich zwischen der Basisadresse B und der Maximumadresse M liegt, die Modulo-Adreßschaltung 200 vorteilhaft bezüglich der zur Implementierung der Schaltung notwendigen Schaltungsfläche und erzielt immer noch Ausführungsgeschwindigkeiten, die für eine Anwendung bei der digitalen Hochgeschwindigkeits-Signalverarbeitung geeignet sind.
  • Wie dies oben dargestellt wurde, weisen der Modulo-Adreßerzeuger und das Verfahren der Erfindung, ohne die Verwendung von Hochgeschwindigkeits-Addierern, eine verringerte Verzögerungszeit für die Additionsoperation auf und können im Vergleich mit Modulo-Adreßschaltungen, die Hochgeschwindigkeitsaddierer verwenden, eine vorteilhafte Leistungsfähigkeit bei geringer integrierter Chipfläche erreichen.

Claims (2)

  1. Ein Modulo-Adresserzeuger (200), der aufweist: einen ersten Addierer (21) zum Empfangen eines aktuellen Adresswerts (A) und eines Adressinkrementwerts (I) und zum Addieren des aktuellen Adresswerts (A) und des Adressinkrementwerts (I), um einen inkrementierten Adresswert (Sa) zu erzeugen; einen Invertierer (INV2) zum Empfangen eines Maximumadresswerts (M) eines Datenbereichs und zum Erzeugen des Einerkomplements des Maximumadresswerts; einen zweiten Addierer (22) zum Empfangen des Einerkomplements des Maximumadresswerts und eines Minimumadresswerts (B) eines Datenbereichs und zum Addieren des Einerkomplements des Maximumadresswerts und des Minimumadresswerts (B), um einen Umlaufkorrekturwert (Sb) zu erzeugen; eine Addierer-/Subtrahierereinheit (23) zum Empfangen des inkrementierten Adresswerts (Sa), des Umlaufkorrekturwerts (Sb) und eines Vorzeichenbits (sign(I)) des Adressinkrementwerts (I), wobei die Addierer-/Subtrahierereinheit (23) weiterhin als Reaktion auf einen positiven Wert des Vorzeichenbits (sign(I)) den inkrementierten Adresswert (Sa) und den Umlaufkorrekturwert (Sb) addiert und als Reaktion auf einen negativen Wert des Vorzeichenbits (sign(I)) den Umlaufkorrekturwert (Sb) vom inkrementierten Adresswert (Sa) abzieht, um einen korrigierten Adresswert (Sc) zu erzeugen; einen Vergleicher (24) zum Empfangen des inkrementierten Adresswerts (Sa), zum Feststellen, ob der inkrementierte Adresswert innerhalb eines Adressbereichs liegt, der durch den Maximumadresswert (M) und den Minimumadresswert (B) definiert ist, und zum Erzeugen eines Auswahlsignals (Sd), das einen ersten logischen Wert aufweist, wenn der inkrementierte Adresswert (Sa) innerhalb des Adressbereichs liegt, und einen zweiten logischen Wert aufweist, wenn der inkrementierte Adresswert (Sa) außerhalb des Adressbereichs liegt; und einen Multiplexer (25) zum Empfangen des inkrementierten Adresswerts (Sa), des korrigierten Adresswerts (Sc) und des Auswahlsignals (Sd), wobei der Multiplexer (25) weiterhin als Reaktion auf den ersten logischen Wert des Auswahlsignals (Sd) den inkrementierten Adresswert (Sa) als Ausgangswert für eine nächste Adresse (NEXT_A) auswählt und als Reaktion auf den zweiten logischen Wert des Auswahlsignals (Sd) den korrigierten Adresswert (Sc) als Ausgangswert für die nächste Adresse (NEXT_A) auswählt.
  2. Ein Modulo-Adresserzeugungsverfahren, das durch einen Modulo-Adresserzeuger (200) gemäß Anspruch 1 ausgeführt wird und die Schritte aufweist: Erzeugen eines inkrementierten Adresswerts (Sa) durch Addieren eines aktuellen Adresswerts (A) zu einem Adressinkrementwert (I); Erzeugen eines Umlaufkorrekturwerts (Sb) durch Addieren des Einerkomplements eines Maximumadresswerts (M) eines Datenbereichs zu einem Minimumadresswert (B) des Datenbereichs; Erzeugen eines korrigierten Adresswerts (Sc) durch Subtrahieren des Umlaufkorrekturwerts (Sb) von dem inkrementierten Adresswert (Sa), wenn ein Vorzeichenbit (sign(I)) des Adressinkrementwerts (I) einen ersten logischen Wert aufweist, und Addieren des Umlaufkorrekturwerts (Sb) zum inkrementierten Adresswert (Sa), wenn das Vorzeichenbit (sign(I)) einen zweiten logischen Wert aufweist; Vergleichen des inkrementierten Adresswerts (Sa) mit einem Adressbereich, der durch den Maximumadresswert (M) und durch den Minimumadresswert (B) definiert ist, um ein Auswahlsignal (Sd) zu erzeugen; Auswählen des inkrementierten Adresswerts (Sa) als nächsten Adresswert (NEXT_A), wenn der inkrementierte Adresswert (Sa) innerhalb des Adressbereichs liegt, und Auswählen des korrigierten Adresswerts (Sc) als den nächsten Adresswert (NEXT_A), wenn der inkrementierte Adresswert (Sa) außerhalb des Adressbereichs liegt.
DE19748547A 1997-01-10 1997-11-03 Modulo-Adresserzeugungsschaltung und -verfahren Expired - Fee Related DE19748547B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019970000420A KR100236536B1 (ko) 1997-01-10 1997-01-10 모듈로 주소발생기 및 그 방법
KR1997-420 1997-01-10

Publications (2)

Publication Number Publication Date
DE19748547A1 DE19748547A1 (de) 1998-07-16
DE19748547B4 true DE19748547B4 (de) 2007-11-22

Family

ID=19494353

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19748547A Expired - Fee Related DE19748547B4 (de) 1997-01-10 1997-11-03 Modulo-Adresserzeugungsschaltung und -verfahren

Country Status (3)

Country Link
US (1) US5905665A (de)
KR (1) KR100236536B1 (de)
DE (1) DE19748547B4 (de)

Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6134572A (en) * 1997-09-30 2000-10-17 Texas Instruments Incorporated Galois Field arithmetic apparatus and method
JP3718046B2 (ja) * 1998-02-18 2005-11-16 ローム株式会社 アドレス発生回路
US6081820A (en) * 1998-02-20 2000-06-27 Siemens Energy & Automation Method and apparatus for filtering a signal using a window value
US6704864B1 (en) 1999-08-19 2004-03-09 L.V. Partners, L.P. Automatic configuration of equipment software
US6823388B1 (en) 1998-09-11 2004-11-23 L.V. Parners, L.P. Method and apparatus for accessing a remote location with an optical reader having a programmable memory system
US7386600B1 (en) 1998-09-11 2008-06-10 Lv Partners, L.P. Launching a web site using a personal device
US7900224B1 (en) 1998-09-11 2011-03-01 Rpx-Lv Acquisition Llc Method and apparatus for utilizing an audible signal to induce a user to select an E-commerce function
US7191247B1 (en) 1998-09-11 2007-03-13 Lv Partners, Lp Method for connecting a wireless device to a remote location on a network
US7379901B1 (en) 1998-09-11 2008-05-27 Lv Partners, L.P. Accessing a vendor web site using personal account information retrieved from a credit card company web site
US6688522B1 (en) 1998-09-11 2004-02-10 L. V. Partners, L.P. Unique bar code
US6745234B1 (en) * 1998-09-11 2004-06-01 Digital:Convergence Corporation Method and apparatus for accessing a remote location by scanning an optical code
US6384744B1 (en) 1998-09-11 2002-05-07 Digital:Convergence Corp. Method and system for data transmission from an optical reader
US8712835B1 (en) 1998-09-11 2014-04-29 Rpx Corporation Method and apparatus for linking a web browser link to a promotional offer
US6829646B1 (en) * 1999-10-13 2004-12-07 L. V. Partners, L.P. Presentation of web page content based upon computer video resolutions
US6836799B1 (en) * 1998-09-11 2004-12-28 L.V. Partners, L.P. Method and apparatus for tracking user profile and habits on a global network
US6615268B1 (en) 1998-09-11 2003-09-02 Lv Partners, L.P. Method for controlling a computer using an embedded unique code in the content of dat media
US6643692B1 (en) 1998-09-11 2003-11-04 Lv Partners, L.P. Method for controlling a computer using an embedded unique code in the content of video tape media
US6594705B1 (en) 1998-09-11 2003-07-15 Lv Partners, L.P. Method and apparatus for utilizing an audibly coded signal to conduct commerce over the internet
US6629133B1 (en) 1998-09-11 2003-09-30 Lv Partners, L.P. Interactive doll
US6622165B1 (en) 1998-09-11 2003-09-16 Lv Partners, L.P. Method and apparatus for allowing a remote site to interact with an intermediate database to facilitate access to the remote site
US6701369B1 (en) 1998-09-11 2004-03-02 L.V. Partners, L.P. Method and apparatus for accessing a remote location by sensing a machine-resolvable code
US6829650B1 (en) 1998-09-11 2004-12-07 L. V. Partners, L.P. Method and apparatus for opening and launching a web browser in response to an audible signal
US7930213B1 (en) 1998-09-11 2011-04-19 Rpx-Lv Acquisition Llc Method and apparatus for completing, securing and conducting an E-commerce transaction
US8028036B1 (en) 1998-09-11 2011-09-27 Rpx-Lv Acquisition Llc Launching a web site using a passive transponder
US6526449B1 (en) 1998-09-11 2003-02-25 Digital Convergence Corporation Method and apparatus for controlling a computer from a remote location
US6877032B1 (en) * 1998-09-11 2005-04-05 L.V. Partners, L.P. Launching a web site using a portable scanner
US6845388B1 (en) * 1998-09-11 2005-01-18 L. V. Partners, L.P. Web site access manual of a character string into a software interface
US6826592B1 (en) * 1998-09-11 2004-11-30 L.V. Partners, L.P. Digital ID for selecting web browser and use preferences of a user during use of a web application
US6792452B1 (en) 1998-09-11 2004-09-14 L.V. Partners, L.P. Method for configuring a piece of equipment with the use of an associated machine resolvable code
US6725260B1 (en) 1998-09-11 2004-04-20 L.V. Partners, L.P. Method and apparatus for configuring configurable equipment with configuration information received from a remote location
US7392945B1 (en) 1998-09-11 2008-07-01 Lv Partners, L.P. Portable scanner for enabling automatic commerce transactions
US6697949B1 (en) * 1998-09-11 2004-02-24 L.V. Partner, L.P. Method and apparatus for controlling a user's pc through an audio-visual broadcast to archive information in the users pc
US6701354B1 (en) 1998-09-11 2004-03-02 L. V. Partners, L.P. Method for interconnecting two locations over a network in response to using a tool
US6708208B1 (en) 1998-09-11 2004-03-16 L.V. Partners, L.P. Unique bar code for indicating a link between a product and a remote location on a web network
US6636896B1 (en) * 1998-09-11 2003-10-21 Lv Partners, L.P. Method and apparatus for utilizing an audibly coded signal to conduct commerce over the internet
US6754698B1 (en) * 1998-09-11 2004-06-22 L. V. Partners, L.P. Method and apparatus for accessing a remote location with an optical reader having a dedicated memory system
US7792696B1 (en) 1998-09-11 2010-09-07 RPX-LV Acquisition, LLC Method and apparatus for allowing a broadcast to remotely control a computer
US6098106A (en) * 1998-09-11 2000-08-01 Digitalconvergence.Com Inc. Method for controlling a computer with an audio signal
US6631404B1 (en) 1998-09-11 2003-10-07 Lv Partners, L.P. Method and system for conducting a contest using a network
US6791588B1 (en) * 1998-09-11 2004-09-14 L.V. Partners, L.P. Method for conducting a contest using a network
US6868433B1 (en) 1998-09-11 2005-03-15 L.V. Partners, L.P. Input device having positional and scanning capabilities
US7818423B1 (en) 1998-09-11 2010-10-19 RPX-LV Acquisition, LLC Retrieving personal account information from a web site by reading a credit card
US7440993B1 (en) 1998-09-11 2008-10-21 Lv Partners, L.P. Method and apparatus for launching a web browser in response to scanning of product information
US6636892B1 (en) 1998-09-11 2003-10-21 Lv Partners, L.P. Method for conducting a contest using a network
EP1039370B1 (de) * 1999-03-19 2005-10-26 Freescale Semiconductor, Inc. Moduloadressgenerator und eine Methode für das Einführen des Moduloaddressieren
US6369727B1 (en) * 1999-12-17 2002-04-09 Rng Research Analog-to-digital conversion method of random number generation
JP4042364B2 (ja) * 2001-07-27 2008-02-06 日本電気株式会社 アドレス生成回路、選択判断回路
US6970895B2 (en) * 2001-10-01 2005-11-29 Koninklijke Philips Electronics N.V. Programmable delay indexed data path register file for array processing
US7349448B2 (en) * 2003-08-01 2008-03-25 Hewlett-Packard Development Company, L.P. Distributed multiplexing circuit with built-in repeater
EP1746496B1 (de) 2005-07-19 2010-05-05 Emma Mixed Signal C.V. Arithmetisches Modul
US7849125B2 (en) 2006-07-07 2010-12-07 Via Telecom Co., Ltd Efficient computation of the modulo operation based on divisor (2n-1)
US8250440B2 (en) * 2008-02-25 2012-08-21 International Business Machines Corporation Address generation checking
US8145877B2 (en) * 2008-03-31 2012-03-27 Xilinx, Inc. Address generation for quadratic permutation polynomial interleaving
US8219782B2 (en) * 2008-09-18 2012-07-10 Xilinx, Inc. Address generation
US8407276B2 (en) * 2009-07-27 2013-03-26 Electronics And Telecommunications Research Institute Apparatus for calculating absolute difference
US10331840B2 (en) * 2016-01-15 2019-06-25 International Business Machines Corporation Resource aware method for optimizing wires for slew, slack, or noise

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69118392T2 (de) * 1990-11-02 1996-08-14 Analog Devices Inc Adressengenerator für einen ringpuffer

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4800524A (en) * 1985-12-20 1989-01-24 Analog Devices, Inc. Modulo address generator
US4833602A (en) * 1987-06-29 1989-05-23 International Business Machines Corporation Signal generator using modulo means
NL8901631A (nl) * 1989-06-28 1991-01-16 Philips Nv Inrichting voor het bufferen van data voor de duur van cyclisch repeterende buffertijden.
US5249148A (en) * 1990-11-26 1993-09-28 Motorola, Inc. Method and apparatus for performing restricted modulo arithmetic
US5511017A (en) * 1994-06-01 1996-04-23 Exponential Technology, Inc. Reduced-modulus address generation using sign-extension and correction
US5659700A (en) * 1995-02-14 1997-08-19 Winbond Electronis Corporation Apparatus and method for generating a modulo address

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69118392T2 (de) * 1990-11-02 1996-08-14 Analog Devices Inc Adressengenerator für einen ringpuffer

Also Published As

Publication number Publication date
KR100236536B1 (ko) 1999-12-15
KR19980065431A (ko) 1998-10-15
DE19748547A1 (de) 1998-07-16
US5905665A (en) 1999-05-18

Similar Documents

Publication Publication Date Title
DE19748547B4 (de) Modulo-Adresserzeugungsschaltung und -verfahren
DE3833933C2 (de) Informationsverarbeitungseinrichtung mit einer Adressenerweiterungsfunktion
DE4302898C2 (de) Arithmetische Recheneinheit mit Akkumulierfunktion
DE3339288C2 (de)
DE3132225A1 (de) Einrichtung fuer eine schnelle hadamard-transformation
DE69434806T2 (de) Verfahren, System und Vorrichtung zum automatischen Entwurf einer Multiplikatorschaltung und durch die Durchführung dieses Verfahrens entworfene Multiplikatorschaltung
DE2212373A1 (de) Schnelles Sperrgatter
DE2353253A1 (de) Taktgeber und verfahren zur taktignalerzeugung in einem datenverarbeitungssystem
DE19618120B4 (de) Parallelverarbeitungs-Divisionsschaltung
DE19748484B4 (de) Schaltung und Verfahren zur Überlauferfassung bei einem digitalen Signalprozessor
DE10013068A1 (de) Potenzierungsoperationsvorrichtung
EP1279094B1 (de) Verfahren und einrichtung zur modulo-berechnung
DE3314035A1 (de) Operationsverarbeitungseinrichtung
EP0409330B1 (de) Schaltungsanordnung zum Steuern des Zugriffs auf einen Speicher
DE3440680A1 (de) Verfahren und vorrichtung zur dezimaldivision
DE69927940T2 (de) Moduloadressgenerator und eine Methode für das Einführen des Moduloadressierens
EP0144066B1 (de) Schaltungsanordnung zur schnellen Ermittlung der betragsmässig grössten Differenz von drei binär dargestellten Zahlenwerten
DE19746076A1 (de) Schaltung und Verfahren zur Modulo-Adresserzeugung mit verkleinerter Schaltungsfläche
EP0829803B1 (de) Digitaler Signalprozessor und Verfahren zur Durchführung einer Multiplikation mit einem digitalen Signalprozessor
DE19804384B4 (de) Halbleiterspeichereinrichtung
EP0342549A2 (de) Bildverarbeitungsverfahren
DE60016527T2 (de) Ein Inkrementierer / Dekrementierer mit verringerter Ausgangsbelastungsarchitektur
DE10025955C2 (de) Verfahren und Vorrichtung zum Aktualisieren eines Programmzählers
EP0603188B1 (de) Digitale logikschaltung zur bestimmung des minimums oder des maximums von zwei operanden
EP0489952A1 (de) Schaltungsanordnung zur digitalen Bit-seriellen Signalverarbeitung

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee