DE19801559A1 - Halbleiterspeichereinrichtung - Google Patents

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeichereinrichtung.

Genauer betrifft sie eine Struktur eines Abschnittes, der ein Testmodusaktivie­ rungssignal zum Setzen der Halbleiterspeichereinrichtung in einen Testmodus erzeugt und eine Struktur zum Initialisieren des Abschnittes, der das Test­ modusaktivierungssignal erzeugt, zum Zeitpunkt des Einschaltens.

Bei Halbleiterspeichereinrichtungen, wie z. B. synchronen Halbleiterspei­ chereinrichtungen, werden verschiedene Tests zum Sicherstellen der Zuverläs­ sigkeit der Produkte durchgeführt. Solche Tests enthalten einen Sortiertest zum Auffinden latenter Fehler und Heraussortieren eines fehlerhaften Produk­ tes, das zum Zeitpunkt der Vermarktung einen ursprünglichen Fehler aufweist, und einen Multibittestmodus zum gleichzeitigen Testen von mehreren Bits der Speicherzellen zum Erfassen des Nichtvorhandenseins/Vorhandenseins von Fehlern von Speicherzellen in einer kurzen Zeitdauer. Der Sortiertest weist einen Einbrennmodus auf, bei dem eine Halbleiterspeichereinrichtung unter den Bedingungen von einer höheren Temperatur und einer höheren Spannung als die normalen Betriebsbedingungen betrieben wird. Diese Testmodi sind Be­ triebsmodi, die vor dem Vermarkten der Produkte durchgeführt werden. Und diese Testmodi werden nicht in einem System verwendet, das gerade bei einem Benutzer benutzt wird.

Wenn die Halbleiterspeichereinrichtung bei einem System, bei dem die Halb­ leiterspeichereinrichtung gerade benutzt wird, in einen Testmodus gelangt, ändert sich der interne Zustand der Halbleiterspeichereinrichtung von dem Zu­ stand eines normalen Betriebsmodus und verursacht möglicherweise eine Fehl­ funktion. Zum Verhindern, daß die Halbleiterspeichereinrichtung bei der aktuellen Benutzung in den Testmodus gelangt, wird der Testmodus im allge­ meinen durch eine Kombination von Zuständen einer Mehrzahl von externen Signalen, die in dem normalen Betriebsmodus bei einer aktuellen Benutzung nicht benutzt wird, eingestellt. Es gibt jedoch Knoten deren interne Ausgabe­ spannung nicht vorher bestimmt werden können, wie z. B. die in einer Halte­ schaltung oder einem Flip-Flop, oder interne Knoten, die schwebend bzw. auf keinem festen Potential sind, in der internen Schaltungsanordnung zum Zeit­ punkt des Einschaltens (bei dem Beginn des Anlegens der Stromversorgungs­ spannung an die Halbleiterspeichereinrichtung). Daher sind die Spannungen dieser internen Knoten zum Zeitpunkt des Einschaltens nicht voraussagbar. In diesem Fall kann, wenn eine Timing-Bedingung, die das Einstellen des Test­ modus erlaubt, aufgrund der Spannungspegel von den Knoten, von denen die Spannungspegel nicht vorhersagbar sind (d. h. deren Spannungspegel nach dem Einschalten nicht vorher bestimmt werden können) erfüllt ist, die Halbleiter­ speichereinrichtung möglicherweise in den Testmodus gelangen. Zum sicheren Zurücksetzen der nicht vorhersagbaren Spannungspegel dieser internen Knoten wird ein Einschalterfassungssignal POR zum Zurücksetzen der (des) nicht vor­ hersagbaren Knoten(s) auf einen vorbestimmten Spannungspegel zum Zeitpunkt des Einschaltens benutzt.

Fig. 13 zeigt schematisch eine Struktur einer der Anmelderin bekannten Test­ modusaktivierungssignalerzeugungsschaltung. Wie in Fig. 13 gezeigt ist, weist eine Testmodusaktivierungssignalerzeugungsschaltung 100 einen Tristate (Dreizustands-)Inverterpuffer 100a, der freigegeben ist, wenn Modussetz­ anweisungssignale MEST und ZMSET aktiviert sind, zum Invertieren, Puffern und Übertragen eines speziellen, extern angelegten Adressensignalbits Add zu einem internen Knoten NA und eine Testmodusaktivierungssignalausgabeschal­ tung 100b zum Ausgeben eines Testmodusaktivierungssignales TME entspre­ chend der Spannung des externen Knotens NA und zum Halten des Test­ modusaktivierungssignales TME, wenn die Modussetzanweisungssignale MSET und ZMSET aktiviert sind, auf. Der Tristateinverterpuffer 100a wird in einen Zustand hoher Ausgabeimpedanz gesetzt, wenn die Modussetzanweisungs­ signale MSET und ZMSET inaktiviert sind.

Die Testmodusaktivierungssignalausgabeschaltung 100b weist einen Inverter 100ba zum Invertieren eines Signales am Knoten NA zum Übertragen zu einem Knoten NB derart, daß das Testmodusaktivierungssignal TME erzeugt wird, und einen Tristateinverterpuffer 100bb, der aktiviert ist, wenn die Modussetz­ anweisungssignale MSET und ZMSET aktiviert sind, zum Übertragen eines Signales am Knoten NB zum Knoten NA auf. Der Tristateinverterpuffer 100bb ist ebenfalls in einen Zustand hoher Ausgabeimpedanz gesetzt, wenn die Modussetzanweisungssignale MSET und ZMSET inaktiviert sind.

Die Testmodusaktivierungssignalerzeugungsschaltung 100 weist weiterhin einen p-Kanal-MOS-Transistor 102 auf, der auf die Aktivierung eines Ein­ schalterfassungssignales ZPOR zum elektrischen Verbinden eines Stromversor­ gungsknotens NV mit dem internen Knoten NA reagiert. Das Einschalt­ erfassungssignal ZPOR wird auf einem aktiven Zustand des L-Pegels gehalten, bis die Stromversorgungsspannung Vcc an den Stromversorgungsknoten NV angelegt ist und der Spannungspegel an dem Knoten NV einen vorbestimmten Spannungspegel erreicht oder einen stabilen Zustand erreicht.

Der Betrieb der Testmodusaktivierungssignalerzeugungsschaltung 100, die in Fig. 13 gezeigt ist, wird nun mit Bezug zu Fig. 14, die ein Timing-Bild davon ist, beschrieben.

Bei einer synchronen Halbleiterspeichereinrichtung wird ein Betriebsmodus durch eine Kombination von Zuständen von externen Signalen bei einem An­ stieg eines Taktsignales CLK bestimmt. In einem Taktzyklus #a sind bei einer ansteigenden Flanke des Taktsignales eine Zeilenadressenauslösesignal ZRAS, ein Spaltenadressenauslösesignal ZCAS und ein Schreibfreigabesignal ZWE alle auf den L-Pegel gesetzt. Dieser Zustand wird als Modussetzanweisung be­ zeichnet, der einen von dem Normalbetriebsmodus unterschiedlichen Modus bestimmt. Wenn die Modussetzanweisung angelegt ist, wird ein spezielles Adressensignalbit Add auf den H-Pegel gesetzt.

Wenn die Modussetzanweisung angelegt ist, wird das Modussetzanweisungs­ signal MSET auf den H-Pegel gesetzt und für eine vorbestimmte Zeitdauer ge­ halten und der Tristateinverterpuffer 100a, der in Fig. 13 gezeigt ist, arbeitet derart, daß das Adressensignalbit Add invertiert wird und zu dem internen Knoten NA übertragen wird. Das zu dem internen Knoten NA übertragene Signal wird durch die Inverterschaltung 100ba invertiert und zu dem internen Knoten NB übertragen und das Testmodusaktivierungssignal TME erreicht den H-Pegel.

In der Testmodusaktivierungssignalerzeugungsschaltung 100b arbeitet der Tristateinverterpuffer 100bb komplementär zu dem Tristateinverterpuffer 100a, so daß, wenn das Modussetzanweisungungssignal MSET den inaktiven Zustand des L-Pegels erreicht, der Tristateinverterpuffer 100bb in einen Betriebs­ zustand gesetzt ist, und somit der Inverter 100ba und der Tristateinverterpuffer 100bb eine Halteschaltung bildet. Das Testmodusaktivierungssignal TME wird auf dem aktiven Zustand des H-Pegels gehalten.

Wenn das Testmodusaktivierungssignal TME auf den aktiven Zustand des H-Pegels in dem Taktzyklus #a gesetzt ist, gelangt die Halbleiterspeichereinrich­ tung in den Testmodus (Testmodusbeginn). Danach wird von dem nächsten Taktzyklus #b ein vorbestimmter Testbetrieb durchgeführt (Testzykluszeitdauer). In der Testzykluszeitdauer ist der Tristateinverterpuffer 100a in einem Zustand hoher Ausgabeimpedanz, arbeitet der Tristateinverter­ puffer 100bb als ein Inverter und wird daher das Testmodusaktivierungssignal TME auf dem H-Pegel gehalten.

Wenn der durch das Testmodusaktivierungssignal TME aktivierte Testbetrieb in dem Taktzyklus #c beendet ist, wird die Testmodussetzanweisung wieder in dem Taktzyklus #d angelegt und das Modussetzanweisungssignal MSET er­ reicht den H-Pegel und wird auf dem H-Pegel für eine vorbestimmte Zeitdauer gehalten. Der Tristateinverterpuffer 100a wird in einen Betriebszustand ge­ setzt, während der Tristateinverterpuffer 100bb in einen Zustand hoher Aus­ gabeimpedanz gesetzt wird. Folglich wird ein Signal auf den H-Pegel zu dem internen Knoten NA übertragen und als Reaktion erreicht das Testmodusakti­ vierungssignal TME den inaktiven Zustand des L-Pegels. Wenn das Modussetz­ anweisungssignal MSET auf den L-Pegel fällt, erreicht der Tristateinverter­ puffer 100a den Zustand hoher Ausgabeimpedanz, wird der Tristateinverter­ puffer 100bb in den Betriebszustand gesetzt und wird das Testmodusaktivie­ rungssignal TME auf dem L-Pegel gehalten. Folglich ist der Testmodus zu­ rückgesetzt und danach wird der Betrieb eines anderen Modus durchgeführt.

Der oben beschriebene Betrieb findet statt, wenn die Stromversorgungsspan­ nung Vcc eingeschaltet wird und die Stromversorgungsspannung Vcc einen stabilen Zustand erreicht. Der Betrieb der Testmodusaktivierungssignalerzeu­ gungsschaltung 100 zum Zeitpunkt des Einschaltens wird im folgenden be­ schrieben.

Zum Zeitpunkt des Einschaltens ist der Tristateinverterpuffer 100a in einem Zustand hoher Ausgabeimpedanz und die Testmodusaktivierungssignaler­ zeugungsschaltung 100b bildet eine Halteschaltung. In diesem Zustand ist der Spannungspegel des internen Knotens NA in dem Anfangszustand durch den Zustand der Halteschaltung (Inverter 100ba und Tristateinverterpuffer 100bb) zum Zeitpunkt des Einschaltens bestimmt.

Wenn nun die Stromversorgungsspannung zum Zeitpunkt t0, wie in Fig. 15 ge­ zeigt ist, eingeschaltet wird, steigt die Stromversorgungsspannung Vcc an dem Knoten NV langsam an. Der Haltezustand der Testmodusaktivierungssignaler­ zeugungsschaltung 100b ist zum Zeitpunkt des Einschaltens nicht vorhersagbar und daher sind die Spannungspegel des internen Knotens NA und des Test­ modusaktivierungssignales TME auch nicht vorhersagbar (in Fig. 15 sind die Spannungspegel langsam ansteigend gezeigt). Dies ist deshalb, da sowohl der Inverter 100ba als auch der Tristateinverterpuffer 100bb in einem Übergangs­ bereich in dem Anfangszustand sind und einen Querstrom bzw. Durch­ gangsstrom verbrauchen, so daß die Ausgabespannungspegel davon nicht vor­ hersagbar sind.

Bis die Stromversorgungsspannung Vcc einen vorbestimmten Spannungspegel zum Zeitpunkt t1 erreicht, wird das Einschalterfassungssignal ZPOR auf dem L-Pegel gehalten, wird als Reaktion der p-Kanal-MOS-Transistor 102 leitend und wird der interne Knoten NA elektrisch mit dem Stromversorgungsknoten NV verbunden. Durch das Leiten des MOS-Transistors 102 wird der Span­ nungspegel des internen Knotens NA auf den H-Pegel gesetzt, wird der An­ fangszustand des Haltezustandes der Testmodusaktivierungssignalerzeugungs­ schaltung 100b eingestellt, erreicht der interne Knoten NA den H-Pegel und erreicht der interne Knoten NB den L-Pegel.

Sogar wenn das Einschalterfassungssignal ZPOR auf den H-Pegel ansteigt und der MOS-Transistor 102 nicht-leitend wird, variieren zum Zeitpunkt t1 die Spannungspegel der internen Knoten NA und NB aufgrund der Halteschaltung, die den Inverter 100ba und den Tristateinverterpuffer 100bb aufweist, so daß der interne Knoten NA auf den H-Pegel ansteigt, so wie der Spannungspegel der Stromversorgungsspannung Vcc erhöht wird, während das Testmodusakti­ vierungssignal TME von dem Knoten NB auf den L-Pegel fällt, so wie der Spannungspegel des internen Knotens NA ansteigt. Wenn die Stromversor­ gungsspannung Vcc schließlich den vorbestimmten Spannungspegel Va er­ reicht, erreicht folglich der interne Knoten NA den H-Pegel entsprechend dem Pegel Va und wird das Testmodusaktivierungssignal TME auf den L-Pegel ge­ halten, der dem Massepegel der Massespannung GND entspricht. Zum Zeit­ punkt des Einschaltens kann die Testmodusaktivierungssignalerzeugungsschal­ tung in einen gewünschten Anfangszustand zurückgesetzt werden und somit kann eine fehlerhafte Aktivierung des Testmodusaktivierungssignales TME zum Zeitpunkt des Einschaltens verhindert werden.

Fig. 16 zeigt ein Beispiel einer der Anmelderin bekannten Einschalterfassungs­ schaltung. Wie in Fig. 16 gezeigt ist, weist die Einschalterfassungsschaltung einen p-Kanal-MOS-Transistor P1, der zwischen einem Knoten S1 und einem Stromversorgungsknoten NV verbunden ist und dessen Gate mit einem Knoten S2 verbunden ist, ein Widerstandselement Z1, das mit einem Ende mit dem Knoten S1 verbunden ist, einen n-Kanal-MOS-Transistor Q1, der zwischen dem anderen Ende des Widerstandselementes Z1 und einem Masseknoten verbunden ist und dessen Gate mit einem Knoten S2 verbunden ist, einen Koppelkonden­ sator bzw. -kapazität CP1, die zwischen dem Stromversorgungsknoten NV und dem Knoten S1 verbunden ist, einen n-Kanal-MOS-Transistor Q2, der zwischen dem Knoten S2 und dem Masseknoten verbunden ist und dessen Gate mit dem Knoten S1 verbunden ist, und einen p-Kanal-MOS-Transistor P2 und ein Widerstandselement Z2, die in Reihe zwischen dem Stromversorgungsknoten NV und dem Knoten S2 verbunden sind, auf. Das Gate des p-Kanal-MOS- Transistors P2 ist mit dem Knoten S1 verbunden. Ein kapazitives Element CP2 ist weiter zum Stabilisieren des Spannungspegels des Knotens S2 zwischen dem Knoten S2 und dem Masseknoten vorgesehen.

Die Einschalterfassungsschaltung weist weiterhin drei Stufen von in Reihe ge­ schalteten Invertern IV1, IV2 und IV3 zum Empfangen und Invertieren eines Signals am Knoten S2 zum Übertragen zu dem Knoten S3, eine Koppelkapa­ zität CP3, die zwischen dem Knoten S3 und dem Stromversorgungsknoten NV verbunden ist, einen Inverter IV4, der ein Signalpotential an dem Knoten S3 zum Übertragen zu dem Knoten S4 invertiert, und zwei Stufen von in Reihe geschalteten Invertern IV5 und IV6 zum Ausgeben des Einschalterfassungs­ signales ZPOR entsprechend einem Signalpotential an dem Knoten S4 auf.

Die Einschalterfassungsschaltung weist weiterhin einen p-Kanal-MOS-Tran­ sistor P3 und ein Widerstandselement Z3, die in Reihe zwischen dem Stromver­ sorgungsknoten NV und einem Knoten S5 geschaltet sind, auf. Das Gate des p-Kanal-MOS-Transistors P3 ist mit dem Knoten S4 verbunden.

Die Einschalterfassungsschaltung weist weiterhin einen n-Kanal-MOS-Tran­ sistor Q3, der zwischen dem Knoten S5 und dem Masseknoten verbunden ist und dessen Gate mit dem Knoten S4 verbunden ist, ein kapazitives Element CP4, das zwischen dem Knoten S5 und dem Masseknoten verbunden ist, p-Kanal-MOS-Transistoren P4 und P5, die in Reihe zwischen den Knoten S5 und S6 geschaltet sind, einen n-Kanal-MOS-Transistor Q4, der zwischen dem Kno­ ten S6 und dem Masseknoten verbunden ist und dessen Gate mit dem Knoten S4 verbunden ist, und einen n-Kanal-MOS-Transistor Q5, der zwischen dem Knoten S1 und dem Masseknoten verbunden ist und dessen Gate mit dem Kno­ ten S6 verbunden ist, auf. Bei jedem der p-Kanal-MOS-Transistoren P4 und P5 ist das Gate mit dem Drain verbunden. Sie dienen als Spannungsverminderungs­ element. Der Betrieb der Einschalterfassungsschaltung, die in Fig. 16 gezeigt ist, wird im folgenden mit Bezug zu den Darstellung von Betriebswellenformen von Fig. 17 und 18 beschrieben.

Mit Bezug zu Fig. 17 wird der Betrieb beschrieben, wenn das Einschalter­ fassungssignal ZPOR normalerweise erzeugt wird. Der Strom wird zum Zeit­ punkt t0 eingeschaltet und der Spannungspegel der Stromversorgungsspannung Vcc an dem Stromversorgungsknoten NV steigt an. Aufgrund der kapazitiven Kopplung des kapazitiven Elementes CP1 steigt, wenn der Strom eingeschaltet ist, der Spannungspegel des Knotens S1 als Reaktion an, wird der n-Kanal-MOS-Tran­ sistor Q2 leitend und wird der p-Kanal-MOS-Transistor P2 nicht­ leitend. Wenn der n-Kanal-MOS-Transistor Q2 leitend wird, wird der Knoten S2 auf dem Pegel der Massespannung gehalten. Folglich steigt durch die Inver­ ter IVI-IV3 der Spannungspegel des Knotens S3 auf den H-Pegel entsprechend dem Pegel der Stromversorgungsspannung. Der Spannungspegel des Knotens S3 ist zum Zeitpunkt des Einschaltens aufgrund der kapazitiven Kopplung des kapazitiven Elementes CP3 auf den H-Pegel zurückgesetzt und folglich wird der durch den Inverter IV4 zu dem Knoten S4 ausgegebene Signalpegel auf den L-Pegel gesetzt und das Einschalterfassungssignal ZPOR wird auf den L-Pegel gehalten.

Während der Knoten S4 auf dem L-Pegel ist, ist der p-Kanal-MOS-Transistor P3 leitend und entsprechend einer Zeitkonstante, die durch das Widerstands­ element Z3 und das kapazitive Element CP4 definiert ist, steigt der Spannungs­ pegel des Knotens S5 langsam bzw. verlangsamt an. Wenn der Spannungspegel des Knotens S5 Schwellenspannungen der MOS-Transistoren P4 und P5 über­ steigt, beginnt die Spannung des Knotens S6 zu steigen. Wenn der Spannungs­ pegel des Knotens S6 größer wird als die Schwellenspannung des MOS-Tran­ sistors Q5, wird der MOS-Transistor Q5 leitend und der Knoten S1 wird auf den L-Pegel entladen.

Wenn sich der Spannungspegel an dem Knoten S1 verringert, wird der p-Kanal- MOS-Transistor P2 leitend und der Spannungspegel an dem Knoten S2 steigt entsprechend einer Zeitkonstante, die durch das Widerstandselement Z2 und das kapazitive Element CP2 bestimmt ist, an. Wenn der Spannungspegel des Knotens S2 ansteigt, wird der p-Kanal-MOS-Transistor P1 nicht-leitend und der Spannungspegel des Knotens S1 wird sicher auf den L-Pegel entladen. Wenn sich der Spannungspegel des Knotens S1 verringert, wird der MOS-Tran­ sistor Q2 nicht-leitend und der Knoten S2 steigt auf den H-Pegel an, wenn der Spannungspegel der Stromversorgungsspannung Vcc ansteigt. Wenn der Spannungspegel des Knotens S2 einen Schwellenwert (Logikeingabeschwellenwert) des Inverters IV1 übersteigt, wird der Knoten S3 entladen und der Spannungspegel wird dort verringert und als Reaktion steigt der Spannungspegel des Knotens S4 an. Wenn der Pegel des Knotens S4 an­ steigt, steigt das Einschalterfassungssignal ZPOR auf den H-Pegel an.

Wenn der Spannungspegel des Knotens S4 ansteigt, wird der p-Kanal-MOS- Transistor P3 nicht-leitend, werden die n-Kanal-MOS-Transistoren Q3 und Q4 leitend, werden die Knoten S5 und S6 zu dem Pegel der Massespannung ent­ laden und wird der MOS-Transistor Q5 nicht-leitend. Als Ergebnis wird der MOS-Transistor Q1 leitend und der Knoten S1 auf dem L-Pegel gehalten, wenn der Spannungspegel des Knotens S2 ansteigt. Durch eine Schleife der MOS-Tran­ sistoren P2, Q1 und der Widerstandselemente Z1 und Z2 wird der Knoten S2 auf dem H-Pegel, der dem Spannungspegel der Stromversorgungsspannung Vcc entspricht, gehalten und als Reaktion wird das Einschalterfassungssignal ZPOR ebenfalls auf dem H-Pegel gehalten.

Von dem Zeitpunkt t0, wenn der Strom eingeschaltet ist, zu dem Zeitpunkt t1, wenn das Einschalterfassungssignal ZPOR auf den H-Pegel ansteigt, ist das Einschalterfassungssignal ZPOR auf dem L-Pegel und in dieser Zeitdauer wer­ den die internen Knoten zurückgesetzt. Genauer wird das Einschalter­ fassungssignal ZPOR in den inaktiven Zustand des H-Pegels gesetzt, wenn die Stromversorgungsspannung Vcc einen vorbestimmten Spannungspegel oder einen gewissen Spannungspegel erreicht und stabil wird.

Mit Bezug zu Fig. 18 wird ein Betrieb beschrieben, wenn das Einschalterfas­ sungssignal ZPOR fehlerhaft ausgegeben wird (ohne aktiven Zustand).

Wie in Fig. 18 gezeigt ist, wird zum Zeitpunkt t0 eingeschaltet und der Span­ nungspegel der Stromversorgungsspannung Vcc steigt an. Die Geschwindigkeit des Anstieges des Spannungspegels der Stromversorgungsspannung Vcc ist verlangsamt. In diesem Fall sind die Spannungspegel der Knoten S1-S6 nicht definiert. Leiten/Sperren der MOS-Transistoren ist nicht verwirklicht, die Ge­ schwindigkeit des Anstieges der Spannungspegel, die von der kapazitiven Kopplung der kapazitiven Elemente CP1 und CP3 abgeleitet ist, ist sehr ver­ langsamt und die internen Knoten sind nicht in der Lage, Spannungspegel von dem nicht-bestimmten Zustand in den bestimmten bzw. verwirklichten Zustand zu verschieben. Wenn daher in diesem Zustand der Spannungspegel, der nicht vorhersagbar und nicht definiert ist, des internen Knotens S4 so bestimmt ist, daß er auf dem H-Pegel ist, erhöht sich der Pegel des durch die Inverter IV5 und IV6 ausgegebenen Einschalterfassungssignales ZPOR, wenn sich der Span­ nungspegel der Stromversorgungsspannung Vcc erhöht. Wenn der Spannungs­ pegel der Stromversorgungsspannung Vcc einen vorbestimmten Spannungs­ pegel erreicht, erhöhen sich sicher die Spannungspegel von den internen Kno­ ten S1-S6, die den H-Pegel erreicht haben, und die Knoten S1-S6 werden zu den entsprechenden vorbestimmten Spannungspegel getrieben.

Der Spannungspegel, zu dem jeder Knoten getrieben wird, wird durch den Zu­ stand des Leitens/Sperrens der MOS-Transistoren bestimmt. In Fig. 18 ist als ein Beispiel eine Betriebssequenz gezeigt, bei der der MOS-Transistor Q1 den Knoten S1 auf den Pegel des Massepotentiales entlädt, so wie die Spannung des Knotens S2 ansteigt. In diesem Zustand wird der Knoten S2 über den MOS-Transistor P2 geladen, erhöht sich sein Spannungspegel auf den H-Pegel, wird der Knoten S3 als Reaktion auf den L-Pegel getrieben und wird die Span­ nung des Knotens S4 auf den H-Pegel getrieben. Wenn der Knoten S4 auf den H-Pegel getrieben wird, werden die Knoten S5 und S6 ebenfalls auf den L-Pegel getrieben.

Folglich wird in der in Fig. 18 gezeigten Betriebssequenz der Spannungspegel des Einschalterfassungssignales ZPOR synchron mit der Stromversorgungs­ spannung Vcc erhöht. Daher gibt es keine Zeitdauer, in der das Einschalter­ fassungssignal ZPOR auf den L-Pegel gehalten wird, und daher ist ein Zurück­ setzbetrieb zum Halten der internen, nicht vorhersagbaren Knoten auf vorbe­ stimmten Anfangsspannungspegeln unmöglich.

Wenn die Geschwindigkeit des Anstiegs der Stromversorgungsspannung Vcc gering ist und das Einschalterfassungssignal ZPOR fehlerhaft erzeugt wird, wie in Fig. 18 gezeigt ist, treten folgende Schwierigkeiten auf.

Genauer, wie in Fig. 19 gezeigt ist, wird zum Zeitpunkt t0 eingeschaltet und als Reaktion steigt der Spannungspegel des Einschalterfassungssignales ZPOR an. Währenddessen weisen die in Fig. 13 gezeigten Knoten NA und NB Span­ nungspegel auf, die in dem Anfangszustand nicht vorhersagbar sind, und die Spannungspegel werden durch den Zustand des Haltens der Testmodusaktivie­ rungssignalerzeugungsschaltung 100b bestimmt. Wenn sich daher der Span­ nungspegel des Einschalterfassungssignales ZPOR entsprechend der Stromver­ sorgungsspannung Vcc erhöht, wird dann der MOS-Transistor 102 nicht-leitend und ob die Spannungspegel der Knoten NA und NB den H-Pegel oder den L-Pegel annehmen, wird in Abhängigkeit der Spannungspegel der Knoten NA und NB zu dieser Zeit bestimmt. Wenn daher die Stromversorgungsspannung Vcc einen vorbestimmten Spannungspegel oder höher erreicht und die Halteschal­ tung der Testmodusaktivierungssignalerzeugungsschaltung 100b in den Halte­ zustand gelangt, gibt es zwei Zustände, d. h. einen Zustand, bei dem das Signal an dem Knoten NA den H-Pegel erreicht und das Signal an dem Knoten NB, das das Testmodusaktivierungssignal TME ist, den L-Pegel erreicht, und einen anderen Zustand, bei dem der Spannungspegel an dem Knoten NA den L-Pegel erreicht und das Testmodusaktivierungssignal TME den H-Pegel erreicht.

Das Testmodusaktivierungssignal TME auf dem H-Pegel bedeutet, daß der Testmodus in der Halbleiterspeichereinrichtung durchzuführen ist, und in einem normalen Betriebsmodus gibt es eine Möglichkeit einer Fehlfunktion.

In einem Standard-DRAM (dynamischer Direktzugriffsspeicher) ist ein Dummy- Zyklus zum Setzen der internen Signalleitungen und der internen Knoten auf vorbestimmte Anfangszustände vorgesehen. In dem Dummy-Zyklus wird jedoch nur das Zeilenadressenauslösesignal/RAS mehrmals hin- und hergeschaltet was bedeutet, daß nur eine Schaltungsanordnung, die auf RAS bezogen ist (Schaltungsanordnung, die auf das Signal RAS bezogen ist, einschließlich von Schaltungen, die auf das Zeilenauswählen bezogen sind), arbeitet und daß eine periphere Schaltungsanordnung, die den Testmodusaktivierungssignalerzeu­ gungsabschnitt aufweist, nicht zurückgesetzt wird.

In einem SDRAM (synchroner DRAM) wird ein Normalmodussetzzyklus durch­ geführt, bei dem spezielle Betriebsmodi, die andere sind als der normale Be­ triebsmodus (Betriebsmodus zum Datenlesen/-schreiben), alle zurückgesetzt werden. Wenn ein solcher spezieller Normalmodussetzzyklus vorbereitet ist, ist es möglich, daß das fehlerhaft gesetzte Testmodusaktivierungssignal TME in den Anfangszustand zurückgesetzt wird. Jedoch einer der Testmodi, bei dem der Betriebsspielraum und die Betriebseigenschaften durch externes Anlegen einer Vorspannung Vbb an einem Halbleitersubstratbereich getestet werden, der als VBB-Anwendungsmodus bezeichnet wird, kann sogar durch den Nor­ malmodussetzzyklus nicht zurückgesetzt werden.

Fig. 20 zeigt schematisch eine Schaltungsstruktur zum Durchführen des VBB- Anwendungsmodus. Wie in Fig. 20 gezeigt ist, weist die Schaltung zum Ver­ wirklichen des VBB-Anwendungsmodus eine VBB-Erzeugungsschaltung 120, die in einen Betriebszustand gesetzt wird, wenn das Testmodusaktivierungs­ signal TME inaktiv ist, zum Erzeugen einer Vorspannung eines vorbestimmten Spannungspegels und einen Auswähler 122 zum Auswählen der Vorspannung von der VBB-Erzeugungsschaltung oder einer externen Spannung EX, die an einen externen Anschluß 121 angelegt ist, entsprechend dem Testmodusaktivie­ rungssignal TMB auf. Die Spannung des Auswählers 122 wird an einem Substratbereich 123 der Halbleiterspeichereinrichtung angelegt. Der Substrat­ bereich 123 ist ein p-Halbleitersubstratbereich und an der Oberfläche des Substratbereiches 123 sind n-Dotierungsbereiche 124a und 124b mit hoher Konzentration und einem Abstand voneinander gebildet. Zwischen den Dotie­ rungsbereichen 124a und 124b ist eine Gateelektrodenschicht 125 mit einem unterliegenden Gateisolierfilm gebildet. Somit ist ein MOS-Transistor in Fig. 20 vorgesehen.

Im allgemeinen ist der Substratbereich 123 aus einem Wannenbereich oder einer epitaktischen Schicht gebildet und eine negative Vorspannung ist daran angelegt.

Wenn das Testmodusaktivierungssignal TME inaktiv ist, wählt der Auswähler 122 die von der VBB-Erzeugungsschaltung 120 erzeugte Vorspannung aus und legt diese an den Substratbereich 123 an. Wenn das Testmodusaktivierungs­ signal TME aktiv ist, wählt der Auswähler 122 die von dem externen Anschluß 121 angelegte externe Spannung Ex aus und legt diese an den Substratbereich 123 an. Die Substratvorspannung VBB stabilisiert die Schwellenspannung des MOS-Transistors, der an der Oberfläche des Substratbereiches (der Transistor besteht aus den Dotierungsbereichen 124a und 124b und der Gateelektroden­ schicht 125) gebildet ist, und verwirklicht einen Hochgeschwindigkeitsbetrieb durch Reduzieren der Übergangskapazität zwischen dem Substratbereich 123 und den Dotierungsbereichen 124a und 124b.

Die Schwellenspannung des MOS-Transistors ist als eine Funktion einer Wur­ zel eines absoluten Wertes der Substratvorspannung VBB dargestellt. Wenn der absolute Wert der Vorspannung VBB ansteigt, steigt die Schwellenspan­ nung des MOS-Transistors an. Wenn der absolute Wert der Vorspannung VBB kleiner wird, wird die Schwellenspannung des MOS-Transistors kleiner.

An der Oberfläche des Substratbereiches 123 sind MOS-Transistoren, die die Halbleiterspeichereinrichtung bilden, gebildet. Zum Zeitpunkt des Einschaltens, wenn das Testmodusaktivierungssignal TME aktiviert ist, wählt der Auswähler 122 die externe Spannung Ex an dem externen Anschluß 121 aus. An den externen Anschluß 121 ist in dem normalen Betriebsmodus ein externes Steuersignal (beispielsweise ein Zeilenadressenauslösesignal ZRAS oder ein Spaltenadressenauslösesignal ZCAS) angelegt. Daher ist zum Zeitpunkt des Einschaltens die externe Spannung Ex auf dem Massespannungspegel oder auf dem Spannungspegel der Stromversorgungsspannung Vcc. Wenn die externe Spannung Ex auf dem Pegel der Massespannung ausgewählt wird und an den Substratbereich 123 angelegt wird, wird die Schwellenspannung des MOS- Transistors kleiner und der MOS-Transistor, der aus sein soll, wird eingeschal­ tet. Daher können, sogar wenn der Normalmodussetzzyklus in der synchronen Halbleiterspeichereinrichtung durchgeführt wird, die internen Knoten und internen Signalleitungen nicht auf die vorbestimmten Anfangsspannungspegel gesetzt werden, da die Transistoreigenschaften verschieden sind (was bedeutet, daß die interne Schaltungsanordnung nicht normal arbeitet sondern fehlerhaft), und daher kann ein Datenwert nicht korrekt eingeschrieben oder ausgelesen werden. Es gibt ebenfalls die Möglichkeit, daß ein Anweisungsdekoder zum Dekodieren der extern angelegten Normalmodussetzanweisung nicht normal arbeitet, die Ausgabe des Normalmodussetzsignales gestört wird und eventuell das interne Zurücksetzen unmöglich wird.

Wenn die externe Spannung Ex des in Fig. 20 gezeigten externen Anschlusses 121 auf den H-Pegel gesetzt ist, entspricht der Spannungspegel dem Pegel der Stromversorgungsspannung Vcc. Wenn daher einer der Dotierungsbereiche 124a und 124b mit dem Masseknoten verbunden ist, ist der Substratbereich 123 und der Dotierungsbereich 124a oder 124b in der Vorwärtsrichtung vorge­ spannt und ein großer Substratstrom fließt von dem externen Anschluß 121 durch den Auswähler 122, den Substratbereich 123 und den Dotierungsbereich 124a oder 124b, ein größerer Strom fließt durch ein Latch-Up-Phänomen das durch den großen Substratstrom verursacht ist, in einem Abschnitt, der nicht gezeigt ist, und die Halbleitereinrichtung kann möglicherweise wegtriften. Weiterhin ist es möglich, daß der große Strom eine Trennung einer Leitung durch Wärme (Elektromigration) verursacht, das schließlich zur Zerstörung der Speichereinrichtung führt.

Es ist Aufgabe der vorliegenden Erfindung zu Verhindern, daß die Halbleiter­ speichereinrichtung zum Zeitpunkt des Einschaltens fehlerhaft in den Test­ modus gelangt, sogar wenn das Einschalterfassungssignal nicht korrekt in den aktiven Zustand getrieben ist.

Die Aufgabe wird durch die Halbleiterspeichereinrichtung des Anspruches 1 gelöst.

Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Die Halbleiterspeichereinrichtung entsprechend einem ersten Aspekt weist eine Testmodusaktivierungssignalerzeugungsschaltungsanordnung zum Aktivieren eines Testbetriebsmodus entsprechend einem externen Signal, eine mit einem Stromversorgungsknoten verbundene Einschalterfassungsanordnung, die auf ein Anlegen einer Stromversorgungsspannung an den Stromversorgungsknoten reagiert, zum Ausgeben eines Einschalterfassungssignales, das für eine vorbe­ stimmte Zeitdauer aktiv zu halten ist, und eine Zurücksetzschaltungsanord­ nung, die mit der Testmodusaktivierungssignalerzeugungsschaltungsanordnung verbunden ist und auf 0 mal bzw. eine erste Aktivierung oder Nullaktivierung des Einschalterfassungssignales zum Setzen des Testmodusaktivierungssignales in einen inaktiven Zustand reagiert, auf.

Bevorzugt gibt die Zurücksetzschaltungsanordnung die Testmodusaktivie­ rungssignalerzeugungsschaltungsanordnung als Reaktion auf die Aktivierung des Einschalterfassungssignales frei und sperrt die Testmodusaktivierungs­ signalerzeugungsschaltungsanordnung, wenn das Testmodusaktivierungssignal nicht einmal aktiviert ist.

Zum Zeitpunkt des Einschaltens, wenn das Einschalterfassungssignal noch nicht aktiviert ist, kann verhindert werden, daß die Halbleiterspeichereinrichtung fehlerhaft in den Testmodus durch Setzen des Testmodusaktivierungssignales in den aktiven Zustand gebracht wird. Daher kann bei der aktuellen Benutzung der Halbleiterspeichervorrichtung eine durch ein fehlerhaftes Setzen des Test­ modus bedingte Fehlfunktion verhindert werden.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der folgenden Beschreibung von Ausführungsformen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 schematisch eine Gesamtstruktur einer Halbleiterspeichereinrichtung entsprechend einer ersten Ausführungsform;

Fig. 2 schematisch eine Struktur einer in Fig. 1 gezeigten Testmodussteuer­ schaltung;

Fig. 3 schematisch eine Struktur einer in Fig. 2 gezeigten Testmodusakti­ vierungssignalerzeugungsschaltung,

Fig. 4 ein Diagramm von Signalwellenformen, die den Betrieb der in Fig. 3 gezeigten Testmodusaktivierungssignalerzeugungsschaltung darstellt,

Fig. 5 ein Diagramm von Signalwellenformen, die den Betrieb der in Fig. 4 gezeigten Testmodusaktivierungssignalerzeugungsschaltung darstellt,

Fig. 6 eine Struktur einer in Fig. 3 gezeigten Zurücksetzschaltung in der Tran­ sistorebene;

Fig. 7 schematisch eine Struktur einer Zurücksetzschaltung entsprechend einer zweiten Ausführungsform,

Fig. 8 schematisch eine Struktur einer Zurücksetzschaltung entsprechend einer dritten Ausführungsform,

Fig. 9 schematisch eine Struktur einer Zurücksetzschaltung entsprechend einer vierten Ausführungsform,

Fig. 10 schematisch eine Struktur einer Zurücksetzschaltung entsprechend einer fünften Ausführungsform,

Fig. 11 schematisch eine Struktur einer Testmodusaktivierungssignalerzeu­ gungsschaltung entsprechend einer sechsten Ausführungsform,

Fig. 12 schematisch eine Struktur einer Testmodussteuerschaltung, die in Kombination mit dem in Fig. 11 gezeigten Testmodusaktivierungssignal benutzt wird;

Fig. 13 schematisch eine Struktur einer der Anmelderin bekannten Testmodus­ aktivierungssignalerzeugungsschaltung;

Fig. 14 eine Testmoduseinstellsequenz in einer der Anmelderin bekannten Halbeiterspeichereinrichtung;

Fig. 15 ein Diagramm von Signalwellenformen, die den Betrieb zum Zeitpunkt des Einschaltens der in Fig. 13 gezeigten Testmodusaktivierungssignal­ erzeugungsschaltung darstellen;

Fig. 16 ein Beispiel einer Struktur einer der Anmelderin bekannten Einschalt­ erfassungsschaltung;

Fig. 17 ein Diagramm von Signalwellenformen, die einen normalen Betrieb der in Fig. 16 gezeigten Einschalterfassungsschaltung darstellen;

Fig. 18 ein Diagramm von Signalwellenformen, die einen schwierigen Betrieb der in Fig. 16 gezeigten Einschalterfassungsschaltung darstellen;

Fig. 19 ein Diagramm von Signalwellenformen, die den Betrieb der Testmodus­ aktivierungssignalerzeugungsschaltung entsprechend dem Wellenform­ diagramm von Fig. 18 darstellt;

Fig. 20 schematisch die Struktur für den VBB-Anwendungsmodus in dem der Anmelderin bekannten Testmodus.

1. Ausführungsform

Fig. 1 zeigt schematisch eine Gesamtstruktur der Halbleiterspeichereinrichtung entsprechend einer ersten Ausführungsform. Wie in Fig. 1 gezeigt ist, weist die Halbleiterspeichereinrichtung 1 eine Einschalterfassungsschaltung 3, die eine an einen Stromversorgungsanschluß 2 angelegte Stromversorgungsspannung Vcc empfängt, zum Erfassen des Einschaltens der Halbleiterspeichereinrichtung 1 und eine Steuersignalerzeugungsschaltung 4, die durch ein Einschalter­ fassungssignal ZPOR von der Einschalterfassungsschaltung 3 zurückgesetzte interne Knotenspannungen aufweist und ein extern angelegtes Zeilenadressen­ auslösesignal ZRAS, Spaltenadressenauslösesignal ZCAS, Schreibfreigabe­ signal ZWE und ein vorbestimmtes Adressensignalbit ADD zum Erzeugen interner Steuersignale empfängt, auf. In der Steuersignalerzeugungsschaltung 4 ist eine Testmodussteuerschaltung 5 beispielhaft gezeigt. Die Testmodussteuer­ schaltung 5 gibt ein Testmodusaktivierungssignal zum Aktivieren eines spezi­ fischen Testmodus aus, wenn die externen Signale ZRAS, ZCAS, ZWE und ADD in einen vorbestimmten Zustand gesetzt sind.

Die Halbleiterspeichereinrichtung weist weiterhin eine interne Speicherschal­ tung 6, die einen vorbestimmten Betrieb unter der Steuerung der Steuer­ signalerzeugungsschaltung 4 durchführt, auf. In Fig. 1 ist die interne Speicher­ schaltung 6 so gezeigt, daß sie in einem Zustand zum Durchführen eines vor­ bestimmten Testmodus entsprechend dem Testmodusaktivierungssignal TME von der Testmodussteuerschaltung 5 gesetzt ist. Das Testmodusaktivierungs­ signal TME kann irgendeinen Testbetriebsmodus, wie z. B. ein Modus, bei dem ein externes Signal an einen spezifischen internen Knoten angelegt ist, oder ein Betriebsmodus, bei dem eine Mehrzahl von Speicherzellen gleichzeitig ausge­ wählt werden, bezeichnen und zum Realisieren eines speziellen Testbetriebs­ modus kann eine Schaltungsverbindung in der internen Speicherschaltung 6 als Reaktion auf das Signal TME geschaltet werden.

Die interne Speicherschaltung 6 weist Speicherzellen auf und nimmt eine Datenwert DQ über einen Dateneingabe-/-ausgabeanschluß 7 auf oder gibt in über den Dateneingabe-/-ausgabeanschluß 7 aus. Die Halbleiterspeichereinrich­ tung 1 führt ebenfalls synchron mit einem Taktsignal CLK, das über einen Ein­ gabeanschluß 8 angelegt ist, eine Dateneingabe-/-ausgabe aus und nimmt externe Signale auf.

Wie detaillierter im folgenden beschrieben wird, weist die Testmodussteuer­ schaltung 5 eine Funktion des Haltens des Testmodusaktivierungssignales TME in einem inaktiven Zustand auf, wenn das Einschalterfassungssignal ZPOR überhaupt nicht aktiviert ist oder wenn es in einem nicht perfekten Aktivie­ rungszustand ist.

Die Einschalterfassungsschaltung 3 weist eine ähnliche Struktur wie die, die in Fig. 16 gezeigt ist, auf und gibt ein Signal aus, das auf den H-Pegel ansteigt, wenn die an den Stromversorgungsanschluß 2 angelegte Stromversorgungs­ spannung Vcc einen vorbestimmten Spannungspegel oder mehr erreicht.

Fig. 2 zeigt schematisch eine Struktur der in Fig. 1 gezeigten Testmodus­ steuerschaltung 5.

Wie in Fig. 2 gezeigt ist, weist die Testmodussteuerschaltung 5 eine Modus­ setzsignalerzeugungsschaltung 5a zum Treiben der Modussetzsignale MSET und ZMSET in den aktiven Zustand, wenn die externen Steuersignale ZRAS, ZCAS und ZWE in einem vorbestimmten Zustand (L-Pegel) an einer ansteigen­ den Flanke des Taktsignales CLK gesetzt sind, eine Testmodusaktivierungs­ signalerzeugungsschaltung 5b, die auf die Aktivierung der Modussetzsignale MSET und ZMSET von der Modussetzsignalerzeugungsschaltung 5a zum Auf­ nehmen eines externen, spezifischen Adressensignalbits Add und zum Ausgeben des Testmodusaktivierungssignales TME reagiert, und eine Zurücksetzschal­ tung 5c zum Halten des Testmodusaktivierungssignales TME, das von der Testmodusaktivierungssignalerzeugungsschaltung 5b ausgegeben wird, inaktiv bzw. in einem inaktiven Zustand, wenn das Einschalterfassungssignal ZPOR von der Einschalterfassungsschaltung 3 überhaupt nicht aktiviert ist (Nullaktivierung). Weiterhin setzt die Testmodusaktivierungssignalerzeugungs­ schaltung 5b ihre internen Knoten in vorbestimmte Anfangszustände entspre­ chend der Aktivierung des Einschalterfassungssignales ZPOR von der Ein­ schalterfassungsschaltung 3 und setzt das Testmodusaktivierungssignal TME in den Anfangszustand des inaktiven Zustands.

Die Modussetzsignalerzeugungsschaltung 5a ist allgemein durch ein Logik­ gatter gebildet, das als ein Anweisungsdekoder in einer synchronen Halbleiter­ speichereinrichtung bezeichnet wird, und gibt ein Einzelpulssignal aus, wenn das Zeilenadressenauslösesignal ZRAS, das Spaltenadressenauslösesignal ZCAS und das Schreibfreigabesignal ZWE alle in dem L-Pegel bei der steigenden Flanke des Taktsignales CLK gesetzt sind.

Fig. 3 zeigt ein Beispiel von Strukturen der Testmodusaktivierungssignalerzeu­ gungsschaltung 5b und der Zurücksetzschaltung 5c, die in Fig. 2 gezeigt sind. Wie in Fig. 3 gezeigt ist, weist die Testmodusaktivierungssignalerzeugungs­ schaltung 5b einen Inverter 5ba, der ein spezifisches Adressensignalbit Add empfängt, einen Tristateinverterpuffer 5bb, der in einen aktiven Zustand ge­ setzt ist, wenn die Modussetzsignale MSET und ZMSET aktiviert sind, zum Invertieren und Übertragen eines Ausgabesignales von dem Inverter 5ba zu einem internen Knoten NX, eine NAND-Schaltung 5bc, die ein Signalpotential des internen Knotens NX und ein Signalpotential eines internen Knotens NY, das von der Zurücksetzschaltung 5c angelegt ist, empfängt, einen Inverter 5b zum Invertieren eines Ausgabesignales von der NAND-Schaltung 5bc zum Aus­ geben des Testmodusaktivierungssignales TME und einen Tristateinverterpuffer 5be, der in einen Betriebszustand gesetzt ist, wenn die Modussetzsignale MSET und ZMSET inaktiv sind, zum Übertragen des Testmodusaktivierungs­ signales TME zu einem Eingabeabschnitt des Inverters 5bb, auf. Die Inverter­ puffer 5bd und 5be sind in einen Ausgangszustand hoher Impedanz gesetzt, wenn sie inaktiviert sind (wenn sie in einem Nicht-Betriebszustand sind).

Die Testmodusaktivierungssignalerzeugungsschaltung 5b weist weiterhin einen Inverter 5bf, der das Einschalterfassungssignal ZPOR empfängt und einen n- Kanal-MOS-Transistor 5bg, der leitend ist, wenn das Ausgabesignal von dem Inverter 5bf auf dem H-Pegel ist, zum elektrischen Verbinden des internen Knotens NX mit dem Masseknoten auf. Wenn das Einschalterfassungssignal ZPOR in dem aktiven Zustand des L-Pegel ist, wird der MOS-Transistor 5bg leitend und der interne Knoten NX wird auf den Pegel der Massespannung GND zurückgesetzt.

Die Zurücksetzschaltung 5c weist einen Inverter 5ca, der ein Signal von dem internen Knoten NY empfängt, und eine NAND-Schaltung 5cb, die ein Ausga­ besignal von dem Inverter 5ca und ein Einschalterfassungssignal ZPOR emp­ fängt, zum Übertragen eines Ausgabesignales davon zu dem internen Knoten NY auf. Die Details der Struktur der Zurücksetzschaltung 5c werden später be­ schrieben. Die Transistorabmessung usw. dieser Schaltung werden derart ein­ gestellt, daß der interne Knoten NY auf den L-Pegel zurückgesetzt wird, wenn das Einschalterfassungssignal ZPOR zur Zeit des Einschaltens überhaupt nicht aktiviert ist. Dies wird durch die Tatsache realisiert, daß eine Halteschaltung durch den Inverter 5ca und die NAND-Schaltung 5cb gebildet ist und dazu gebracht wird, bevorzugt den internen Knoten NY in den L-Pegel zu halten, wenn das Einschalterfassungssignal ZPOR auf dem H-Pegel ist (wie im folgen­ den detaillierter beschrieben wird).

Der Betrieb der Testmodusaktivierungssignalerzeugungsschaltung 5b und der Zurücksetzschaltung 5c, die in Fig. 3 gezeigt sind, wird mit Bezug zu den Diagrammen von Wellenformen, die in Fig. 4 und 5 gezeigt sind, beschrieben.

Mit Bezug zu Fig. 4 wird zuerst der Betrieb beschrieben, wenn das Einschalter­ fassungssignal ZPOR sicher in den aktiven Zustand gesetzt wird. Vor dem Ein­ schalten sind die internen Knoten aufgrund von Entladen alle auf dem L-Pegel und ähnliche interne Signale sind ebenfalls auf dem L-Pegel.

Zum Zeitpunkt t0 wird eingeschaltet und der Spannungspegel der Stromversor­ gungsspannung Vcc steigt an. Wenn eingeschaltet ist, wird der Spannungspegel des Einschalterfassungssignales ZPOR auf dem L-Pegel gehalten, der dem Pegel der Massespannung entspricht. Der Knoten NX ist in einem schwebenden Zustand, da der Tristateinverterpuffer 5bb nicht aktiv ist und in einem Aus­ gabezustand hoher Impedanz ist. Ähnlich ist der Spannungspegel des internen Knotens NY nicht vorhersagbar zum Zeitpunkt des Einschaltens, da der Zu­ stand des Haltens der Halteschaltung in der Zurücksetzschaltung 5c nicht vor­ hersagbar ist. In Fig. 4 sind die Spannungspegel der Knoten NX und NY fluk­ tuierend gezeigt, damit angezeigt wird, daß die Pegel nicht definiert sind. In diesem Zustand ist der Spannungspegel des Testmodusaktivierungssignales TME, das von dem Inverter 5bb ausgegeben wird, auch nicht vorhersagbar.

Wenn jedoch das Ausgabesignal des Inverters 5bf ansteigt, wenn die Stromver­ sorgungsspannung Vcc ansteigt, wird der MOS-Transistor 5bg leitend, wird der Knoten NX in den L-Pegel zurückgesetzt und wird das Testmodusaktivierungs­ signal TME ebenfalls in den L-Pegel als Reaktion zurückgesetzt.

Zum Zeitpunkt t1, wenn die Stromversorgungsspannung Vcc einen vorbestimm­ ten Spannungspegel erreicht, wird das Einschalterfassungssignal ZPOR in den H-Pegel getrieben. Folglich erreicht das Ausgabesignal des Inverters 5bf den L-Pegel, wird der MOS-Transistor 5bg nicht-leitend und wird das Zurücksetzen des internen Knotens NX vervollständigt. Entsprechend dem Spannungspegel des internen Knotens NX wird das Ausgabesignal der NAND-Schaltung 5bc in den H-Pegel gesetzt und der Spannungspegel davon wird erhöht, wenn sich die Stromversorgungsspannung Vcc erhöht. Als Reaktion wird das von dem Inver­ ter 5bd ausgegebene Testmodusaktivierungssignal TME in dem inaktiven Zu­ stand des L-Pegels gehalten. Wenn das Testmodusaktivierungssignal TME auf dem L-Pegel gesetzt ist, wird es durch den Inverter 5bd und den Tristateinver­ terpuffer 5be gehalten.

Wenn das Ausgabesignal der NAND-Schaltung 5cb den H-Pegel als Reaktion auf die Aktivierung des Einschalterfassungssignales ZPOR erreicht, steigt währenddessen der interne Knoten NY auf den Pegel der Stromversorgungs­ spannung Vcc an. In diesem Zustand erreicht das Ausgabesignal des Inverters 5ca den L-Pegel und der Spannungspegel des internen Knotens NY wird auf den H-Pegel gesetzt.

Wenn die Spannungspegel der internen Knoten NX und NY von dem nicht vor­ hersagbaren Zustand festgelegt sind, wie oben beschrieben wurde, wird der interne Knoten NX auf den L-Pegel fixiert und wird der interne Knoten NY auf den Spannungspegel von Va gesetzt, sogar wenn das Einschalterfassungssignal ZPOR auf den H-Pegel ansteigt, und daher wird das Testmodusaktivierungs­ signal TME stabil auf dem L-Pegel, der dem Pegel der Massespannung GND entspricht, gehalten.

Wenn die Stromtreiberfähigkeit des MOS-Transistors 5bg zum Zurücksetzen groß ist, kann er den internen Knoten NX sicher auf den Pegel der Massespan­ nung mit hoher Stromtreiberfähigkeit entladen, sogar wenn er leitend wird, be­ vor die Stromversorgungsspannung Vcc den vorbestimmten Spannungspegel Va erreicht. Da der Spannungspegel des Einschalterfassungssignales ZPOR auf den H-Pegel ansteigt, erreicht der interne Knoten NY aufgrund der Halteschaltung (die durch den Inverter 5ca und die NAND-Schaltung 5cb gebildete Halteschal­ tung) den vorbestimmten Spannungspegel Va, wenn der Spannungspegel der Stromversorgungsspannung Vcc ansteigt.

Wenn das Einschalterfassungssignal ZPOR deaktiviert ist, arbeitet die NAND- Schaltung 5bc als ein Inverter. Daher kann das Testmodusaktivierungssignal TME entsprechend dem extern angelegten Adressensignal Add erzeugt werden, wenn man in den Testmodus gelangt.

Der Betrieb, wenn das Einschalterfassungssignal ZPOR fehlerhaft aktiviert ist, wird mit Bezug zu Fig. 5 beschrieben.

Zum Zeitpunkt t0 wird eingeschaltet und der Spannungspegel der Stromversor­ gungsspannung Vcc steigt an. Wenn der Pegel der Stromversorgungsspannung Vcc ansteigt, steigt der Spannungspegel des Einschalterfassungssignales ZPOR ebenfalls an und das Ausgabesignal des Inverters 5bf erreicht den L-Pegel. Wenn der Spannungspegel der Stromversorgungsspannung Vcc ansteigt, werden die Spannungspegel der Knoten NX und NY instabil und unbestimmbar und die Spannungspegel steigen leicht mit großen Schwankungen bzw. Fluktuationen an. Diese Erhöhung der Spannung leitet sich von einem Leckstrom, einer kapazitiven Kopplung und ähnlichem ab. Sie leitet sich ebenfalls von einer Instabilität des Haltezustandes der Zurücksetzschaltung 5c ab.

Zum Zeitpunkt t1 steigt das Einschalterfassungssignal ZPOR nicht schnell an, sondern ist auf einem Spannungspegel ähnlich zu dem der Stromversorgungs­ spannung Vcc, sogar wenn die Stromversorgungsspannung Vcc einen vorbe­ stimmten Spannungspegel erreicht. In diesem Zustand ist der Potentialpegel des Einschalterfassungssignales ZPOR durch den Inverter 5bf nicht derart be­ stimmt, daß es auf dem L-Pegel ist, und daher wird das Ausgabesignal des In­ verters 5bf auf dem L-Pegel gehalten. Der MOS-Transistor 5bg wird in dem nicht-leitenden Zustand gehalten und der interne Knoten NX wird auf dem nicht vorhersagbaren Spannungspegel gehalten. Daher wird schließlich in Ab­ hängigkeit des schwebenden Zustandes der Knoten NX auf dem Pegel der Stromversorgungsspannung oder auf dem Pegel der Massespannung (aufgrund des Leckstromes oder der kapazitiven Kopplung) stabilisiert.

Währenddessen wird in der Zurücksetzschaltung 5c, während das Einschalter­ fassungssignal ZPOR inaktiv gehalten wird, das Ausgabesignal der NAND- Schaltung 5cb derart eingestellt, daß es eine Tendenz aufweist, in dem L-Pegel zu sein. Wenn das Einschalterfassungssignal ZPOR nur mangelhaft ausgegeben wird und die Aktivierung nicht komplett bzw. überhaupt nicht durchgeführt wird, wird daher der interne Knoten NY durch die Halteschaltung, die aus dem Inverter 5ca und der NAND-Schaltung 5cb entsteht, auf den L-Pegel getrieben. Wenn der interne Knoten NY auf den L-Pegel getrieben wird, steigt das Ausgabesignal der NAND-Schaltung 5bc auf den H-Pegel an und das Test­ modusaktivierungssignal TME des Inverters 5bd wird auf den L-Pegel getrie­ ben. Der L-Pegel des Testmodusaktivierungssignales TME wird durch den Inverter 5bd und den Tristateinverterpuffer 5be gehalten.

Sogar wenn das Einschalterfassungssignal ZPOR nicht ausgegeben wird und der Spannungspegel des internen Knotens NX nicht vorhersagbar ist, kann da­ her das Testmodusaktivierungssignal TME sicher in dem inaktiven Zustand des L-Pegels gehalten werden und daher kann die interne Fehlfunktion der Halb­ leiterspeichereinrichtung verhindert werden.

Fig. 6 zeigt schematisch eine Beziehung zwischen den Abmessungen der Tran­ sistoren, die Komponenten des Inverters 5ca und der NAND-Schaltung 5cb sind, die in der in Fig. 3 gezeigten Zurücksetzschaltung 5c enthalten sind.

Mit Bezug zu Fig. 6 weist der Inverter 5ca einen p-Kanal-MOS-Transistor PQ1, der zwischen dem Stromversorgungsknoten NV und dem internen Knoten NZ verbunden ist und dessen Gate mit dem internen Knoten NY verbunden ist, und einen n-Kanal-MOS-Transistor NQ1, der zwischen dem internen Knoten NZ und dem Masseknoten verbunden ist und dessen Gate mit dem internen Knoten NY verbunden ist, auf. Die Abmessung W1 (Verhältnis der Gatebreite zu der Gatelänge W/L, durch den Buchstaben W in der Figur dargestellt) des p- Kanal-MOS-Transistors PQ1 wird größer eingestellt als die Abmessung W2 des n-Kanal-MOS-Transistors NQ1. Daher tendiert der Inverter 5ca dazu, den internen Knoten NZ zu dem H-Pegel zu der Zeit des Einschaltens zu treiben.

Die NAND-Schaltung 5cb weist einen p-Kanal-MOS-Transistor PQ2, der zwi­ schen dem Stromversorgungsknoten NV und dem internen Knoten NY verbun­ den ist und an seinem Gate das Einschalterfassungssignal ZPOR empfängt, einen p-Kanal-MOS-Transistor PQ3, der zwischen dem Stromversorgungs­ knoten NB und dem internen Knoten NY verbunden ist und dessen Gate mit dem internen Knoten NZ verbunden ist, und n-Kanal-MOS-Transistoren NQ2 und NQ3, die in Reihe zwischen dem internen Knoten NY und dem Masse­ knoten verbunden sind, auf.

Das Gate des n-Kanal-MOS-Transistors NQ2 ist mit dem internen Knoten NZ verbunden und an das Gate des n-Kanal-MOS-Transistors NQ3 ist das Ein­ schalterfassungssignal ZPOR angelegt. Die Abmessung W3 der p-Kanal-MOS- Transistoren PQ2 und PQ3 ist kleiner eingestellt als die Abmessung W4 der n-Kanal-MOS-Transistoren NQ2 und NQ3. Die Abmessung W4 der n-Kanal- MOS-Transistoren NQ2 und NQ3 ist größer gemacht als die Abmessung W1 des p-Kanal-MOS-Transistors PQ1 und die Stromtreiberfähigkeit der n-Kanal- MOS-Transistoren NQ2 und NQ3 ist höher eingestellt als die des p-Kanal- MOS-Transistors PQ1. Die NAND-Schaltung 5cb tendiert dazu, den internen Knoten NY durch die n-Kanal-MOS-Transistoren NQ2 und NQ3, die eine höhere Stromtreiberfähigkeit aufweisen, zum Zeitpunkt des Einschaltens in den L-Pegel zu treiben. Der Betrieb wird im folgenden kurz beschrieben.

Es wird angenommen, daß der Spannungspegel des internen Knotens NY zum Zeitpunkt des Einschaltens nicht vorhersagbar ist und fluktuiert. In diesem Zustand werden beide MOS-Transistoren PQ1 und NQ1 der Inverterschaltung 5ca leitend (schwach leitend) und liefern Strom. Die Stromtreiberfähigkeit des p-Kanal-MOS-Transistors PQ1 ist größer als die des n-Kanal-MOS-Transistors NQ1 und der Spannungspegel des internen Knotens NZ tendiert dazu, in den H-Pegel getrieben zu werden.

Währenddessen wird in der NAND-Schaltung 5cb der Spannungspegel des Ein­ schalterfassungssignales ZPOR erhöht, so wie sich die Stromversorgungsspan­ nung Vcc erhöht, wenn das Einschalterfassungssignal ZPOR inaktiv gehalten wird. Daher wird der n-Kanal-MOS-Transistor NQ3 leitend und der p-Kanal- MOS-Transistor PQ2 wird nicht-leitend. Da der Spannungspegel des internen Knotens NZ dazu tendiert, in den H-Pegel getrieben zu werden, wird während­ dessen der p-Kanal-MOS-Transistor PQ3 so eingestellt, daß er schwach nicht- leitend wird. Daher tendiert der interne Knoten NY dazu, in den L-Pegel ge­ trieben zu werden. Wenn das Einschalterfassungssignal ZPOR einen vorbe­ stimmten Spannungspegel oder mehr erreicht, steigt die Treiberfähigkeit des MOS-Transistors NQ3 an und er entlädt den internen Knoten NY auf den Pegel des Massepotentials. Danach wird der MOS-Transistor PQ1 leitend, wodurch der interne Knoten NZ auf den H-Pegel getrieben wird. Folglich wird der Haltezustand des Inverters 5ca und der NAND-Schaltung 5cb erreicht, so daß der interne Knoten NY den L-Pegel entsprechend dem Pegel der Massespan­ nung erreicht und der interne Knoten NZ den H-Pegel entsprechend dem Pegel der Stromversorgungsspannung Vcc erreicht.

Wenn das Einschalterfassungssignal ZPOR in den aktiven Zustand gesetzt wird, wird der MOS-Transistor NQ3 nicht-leitend, wird der MOS-Transistor PQ2 leitend, wodurch Strom von dem Stromversorgungsknoten NV zu dem internen Knoten NY geliefert wird und der Spannungspegel des internen Knotens NY auf den H-Pegel getrieben wird. Folglich wird das Ausgabesignal des Inverters 5ca auf den L-Pegel fallen, wird der MOS-Transistor PQ3 als Reaktion leitend und wird der Spannungspegel des internen Knotens NY weiter auf den H-Pegel mit hoher Geschwindigkeit getrieben. Wenn das Einschalterfassungssignal ZPOR in den inaktiven Zustand des H-Pegels gesetzt wird, wird der H-Pegel an dem internen Knoten NY sicher durch die NAND-Schaltung 5cb und den Inver­ ter 5ca gehalten.

Wie oben beschrieben wurde, wird entsprechend der ersten Ausführungsform das Testmodusaktivierungssignal inaktiv gehalten, wenn das Einschalter­ fassungssignal in einem nicht vorhersagbaren Zustand direkt nach dem Ein­ schalten gesetzt ist, wenn es fehlerhaft mit einer zu kurzen aktiven Periode er­ zeugt ist oder wenn es überhaupt nicht in einem aktiven Zustand ist. Sogar wenn das Einschalterfassungssignal nicht sicher in den aktiven Zustand zum Zeitpunkt des Einschaltens getrieben ist, ist es daher möglich, zu verhindern, daß die Halbleiterspeichereinrichtung in den Testmodus gelangt, und daher kann eine Fehlfunktion der Halbleiterspeichereinrichtung verhindert werden.

2. Ausführungsform

Fig. 7 zeigt eine Struktur der Zurücksetzschaltung entsprechend der zweiten Ausführungsform. Wie in Fig. 7 gezeigt ist, weist die Zurücksetzschaltung 5c einen Inverter 5cc zum Invertieren eines Signales an dem internen Knoten NY und eine NAND-Schaltung 5cd, die ein Ausgabesignal des Inverters 5cc und das Einschalterfassungssignal ZPOR empfängt, auf. Ein Ausgabesignal der NAND-Schaltung 5cd wird zu dem internen Knoten NY übertragen. Die Tran­ sistorabmessungen des Inverters 5cc und der NAND-Schaltung 5cd sind nicht speziell eingestellt. Wenn das Einschalterfassungssignal ZPOR auf dem H-Pegel ist, ist eine gemeinsame Inverterhalteeinrichtung gebildet.

Die Zurücksetzschaltung 5c weist weiterhin ein kapazitives Element C1, das zwischen dem internen Knoten NY und dem Masseknoten verbunden ist, auf. Das kapazitive Element C1 dient als eine stabilisierende Kapazität bezüglich des internen Knotens NY. Sogar wenn der Spannungspegel des internen Kno­ tens NY nicht vorhersagbar ist und schwebend zum Zeitpunkt des Einschaltens ansteigt, wird ein Ansteigen des Spannungspegel am internen Knoten NY durch das kapazitive Element C1 unterdrückt und der interne Knoten NY tendiert dann stark dazu, in den L-Pegel getrieben zu werden. Wenn die Aktivierung des Einschalterfassungssignales ZPOR ausreichend zum Zurücksetzen über­ haupt nicht durchgeführt wird, wird daher der Spannungspegel des internen Knotens NY sicher auf dem L-Pegel durch die Halteschaltung, die aus dem Inverter 5cc und der NAND-Schaltung 5cd besteht, entsprechend dem anfangs eingestellten L-Pegel gehalten.

Der Kapazitätswert des kapazitiven Elementes C1 wird nicht so groß einge­ stellt. Wenn das Einschalterfassungssignal ZPOR aktiviert ist, wird das kapazi­ tive Element C1 sicher geladen und der interne Knoten NY wird sicher auf dem H-Pegel gehalten. Wenn ein kapazitives Element benutzt wird, wie in Fig. 7 gezeigt ist, ist es nicht notwendig die Abmessungen der Transistorelemente einzustellen, kann die Tendenz des internen Knotens NY, auf den L-Pegel ge­ trieben werden, leicht verstärkt werden, und wenn das Einschalterfassungs­ signal nicht erzeugt wird (Nullaktivierung), kann der interne Knoten NY sicher auf dem L-Pegel gehalten werden. Hier bzw. in der vorliegenden Anmeldung bedeutet "Nullaktivierung", daß es nicht für eine zum Zurücksetzen aus­ reichende Zeitdauer aktiv gehalten wird.

3. Ausführungsform

Fig. 8 zeigt schematisch eine Struktur einer Zurücksetzschaltung 5c ent­ sprechend einer dritten Ausführungsform. In der in Fig. 8 gezeigten Struktur ist ein kapazitives Element C2 zwischen einem Ausgabeknoten NZ des Inver­ ters 5cc und dem Versorgungsknoten NV verbunden. Das kapazitive Element bzw. der Kondensator C2 arbeitet als eine Koppelkapazität, und wenn die Stromversorgungsspannung Vcc an dem Stromversorgungsknoten NV zum Zeitpunkt des Einschaltens ansteigt, steigt der Spannungspegel des internen Knotens NZ aufgrund der kapazitiven Kopplung des kapazitiven Elementes C2 ebenfalls an. Daher tendiert der interne Knoten NZ stark dazu, auf den H-Pegel getrieben zu werden, und in dem Fall der Nullaktivierung des Einschalterfas­ sungssignales ZPOR wird es möglich, das Ausgabesignal der NAND-Schaltung 5cd sicher auf dem L-Pegel zu halten.

Daher kann in der in Fig. 8 gezeigten Struktur ebenfalls durch einfaches Benut­ zen eines kapazitiven Elementes als eine Koppelkapazität derart, daß die Ten­ denz des internen Knotens NZ, auf den H-Pegel getrieben zu werden, verstärkt wird, der interne Knoten NY auf dem L-Pegel leicht gehalten werden, wenn das Einschalterfassungssignal ZPOR nicht erzeugt wird, ohne irgendeinen kompli­ zierten Prozeß, wie z. B. eine Einstellung von Transistorabmessungen. Der ka­ pazitive Wert des kapazitiven Elementes C2 wird entsprechend bestimmt, und wenn das Einschalterfassungssignal ZPOR aktiviert wird, wird ein Elektroden­ knoten (der mit dem Knoten NZ verbunden ist) des kapazitiven Elementes C2 durch den Inverter 5cc auf den L-Pegel getrieben, so wie das Potential an dem Knoten NY ansteigt. Der L-Pegel wird durch den Inverter 5cc und das NAND- Gatter 5cd gehalten.

4. Ausführungsform

Fig. 9 zeigt eine Struktur der Zurücksetzschaltung entsprechend einer vierten Ausführungsform. Bei der in Fig. 9 gezeigten Struktur ist ein Widerstandsele­ ment R1 mit einem relativ großen Widerstandswert zum Herunterziehen zwi­ schen dem internen Knoten NY und dem Masseknoten verbunden. Außer die­ sem Punkt ist die Struktur ähnlich zu denen, die in Fig. 7 und 8 gezeigt sind.

Bei der in Fig. 9 gezeigten Struktur wird der interne Knoten NY durch das Herunterziehwiderstandselement R1 auf den L-Pegel getrieben. Daher wird der interne Knoten NY auf dem L-Pegel fixiert, sofern nicht das Ausgabesignal der NAND-Schaltung 5cd auf den H-Pegel getrieben wird. Wenn das Einschalter­ fassungssignal ZPOR auf dem L-Pegel ist, wird der interne Knoten NY auf den H-Pegel durch die NAND-Schaltung 5cd getrieben, so wie die Stromversor­ gungsspannung Vcc ansteigt. Zu dieser Zeit wird der interne Knoten NY auf dem H-Pegel durch den Inverter 5cc und die NAND-Schaltung 5cd gehalten.

Wie in Fig. 9 gezeigt ist, ist es durch Verbinden eines Herunterziehwiderstand­ selementes mit einem hohen Widerstandswert mit dem internen Knoten NY möglich, den internen Knoten NY auf den L-Pegel zu treiben, wenn das Ein­ schalterfassungssignal ZPOR nicht erzeugt ist, ohne irgendeinen komplizierten Entwurf, wie z. B. die Einstellung von Transistorabmessungen.

5. Ausführungsform

Fig. 10 zeigt schematisch eine Struktur der Zurücksetzschaltung entsprechend einer fünften Ausführungsform. Bei der Zurücksetzschaltung 5c, die in Fig. 10 gezeigt ist, ist ein Widerstandselement R2 mit einem hohen Widerstandswert zwischen dem Ausgabeknoten NZ des Inverters 5cc und dem Stromversor­ gungsknoten NV verbunden. Außer diesem Punkt ist die Struktur ähnlich zu denen, die in Fig. 7 bis 9 gezeigt sind, und entsprechende Abschnitte sind durch die gleichen Bezugszeichen bezeichnet.

Das Widerstandselement R2 arbeitet als ein Herunterziehwiderstand. Wenn das Einschalterfassungssignal ZPOR 0 mal aktiviert ist (Nullaktivierung), wird da­ her der interne Knoten NZ auf den H-Pegel entsprechend dem Spannungspegel der Stromversorgungsspannung Vcc getrieben. Das Ausgabesignal der NAND- Schaltung 5cd erreicht den L-Pegel und der Spannungspegel des internen Kno­ tens NY wird auf dem L-Pegel, der dem Pegel der Massespannung entspricht, gehalten.

Wenn das Einschalterfassungssignal ZPOR aktiviert wird, erreicht das Aus­ gabesignal der NAND-Schaltung 5cd den H-Pegel und als Reaktion erreicht das Ausgabesignal der Inverterschaltung 5cc den L-Pegel. Der Widerstandswert des Widerstandselementes R2 ist ausreichend groß, so daß der interne Knoten NZ auf dem L-Pegel durch den Inverter 5cc gehalten wird, und folglich wird das Ausgabesignal der NAND-Schaltung 5cd auf dem H-Pegel gehalten.

Daher ist es bei der in Fig. 10 gezeigten Struktur ebenfalls durch Verbinden eines Herunterziehwiderstandselementes R2 mit dem Ausgabeknoten des Inver­ ters möglich, den internen Knoten NY auf den L-Pegel zu halten, wenn das Einschalterfassungssignal ZPOR nicht leicht erzeugt wird (Nullaktivierung), ohne irgendeinen komplizierten Prozeß, wie z. B. eine Einstellung von Tran­ sistorabmessungen.

6. Ausführungsform

Fig. 11 zeigt schematisch eine Struktur der Testmodusaktivierungssignalerzeu­ gungsschaltung 5b entsprechend der sechsten Ausführungsform. Zusätzlich zu der Struktur von Fig. 3 weist die Testmodusaktivierungssignalerzeugungsschal­ tung 5b, die in Fig. 11 gezeigt ist, weiter einen Inverter 5bh, der ein Ausgabe­ signal von dem Tristateinverterpuffer 5bb empfängt, einen Inverter 5bi, der ein Ausgabesignal des Inverters 5bh zum Erzeugen eines ersten Testmodusaktivie­ rungssignales TME1 invertiert, und einen Tristateinverterpuffer 5bj, der in einen Betriebszustand gesetzt wird, wenn die Modussetzanweisungssignale MSET und ZMSET inaktiv sind, zum Invertieren eines Ausgabesignals des Inverters 5bh zum Übertragen zu einem Eingabeabschnitt des Inverters 5bh, auf. Der Inverter 5bd gibt ein zweites Testmodusaktivierungssignal TME2 aus.

Die Testmodusaktivierungssignale TME1 und TME2 aktivieren gegenseitig ver­ schiedene Testmodi. Das erste Testmodusaktivierungssignal TME l definiert einen gemeinsamen Testmodus, wie z. B. einen Multibittestmodus. Während­ dessen bestimmt das zweite Testmodusaktivierungssignal TME2 einen Test­ modus, bei dem Transistoreigenschaften komplett verschieden gemacht werden, wie z. B. einen VBB-Anwendungsmodus. Das erste Testmodusaktivierungs­ signal, das den gemeinsamen Testmodus definiert, wird in den inaktiven Zu­ stand in dem Normalmodussetzzyklus zurückgesetzt. Für das zweite Test­ modusaktivierungssignal TME2 gibt es eine gewisse Wahrscheinlichkeit, daß das Normalmodussetzzyklusbestimmungssignal nicht ausgegeben wird, sogar wenn der Normalmodussetzzyklus durchgeführt wird, wodurch das zweite Testmodusaktivierungssignal nicht zurückgesetzt wird, da sich die internen Transistoreigenschaften geändert haben. In diesem Fall wird daher die Zurück­ setzschaltung 5c benutzt und das zweite Testmodusaktivierungssignal TME2 wird in dem inaktiven Zustand gehalten, wenn das Einschalterfassungssignal ZPOR überhaupt nicht aktiviert wird. Wenn das Einschalterfassungssignal ZPOR überhaupt nicht aktiviert wird und das Testmodusaktivierungssignal TME1 aktiv gehalten wird, wird es entsprechend dem Normalmodussetzzyklus zurückgesetzt, was später beschrieben wird.

Fig. 12 zeigt schematisch eine Struktur eines Abschnittes, der mit dem Test­ betrieb der Steuersignalerzeugungsschaltung, die in Fig. 1 gezeigt ist, verbun­ den ist. Wie in Fig. 12 gezeigt, weist die Steuersignalerzeugungsschaltung 4 eine Normalmodussetzzykluserfassungsschaltung 4a, die extern angelegte Steuersignale ZRAS, ZCAS und ZWE und ein spezifisches Adreßsignalbit AD empfängt, zum Erfassen, daß ein Normalmodussetzanweisung angelegt ist, wenn diese Signale in einem vorbestimmten Zustand an einer ansteigenden Flanke eines Taktsignales (nicht gezeigt) gesetzt sind, und eine Normalmodus­ setzsteuerschaltung 4b zum Durchführen eines Normalmodussetzbetriebes ent­ sprechend einem Normalmodussetzzykluserfassungssignal von der Normal­ modussetzzykluserfassungsschaltung 4a auf. Die Normalmodussetzzykluserfas­ sungsschaltung 4a weist eine ähnliche Struktur wie die vorher beschriebene Modussetzsignalerzeugungsschaltung auf und bestimmt, ob der Normalmodus­ setzzyklus angewiesen wurde oder nicht, entsprechend dem spezifischen Adreßsignalbit AD als Reaktion auf die Modussetzanweisung. Die Normal­ modussetzsteuerschaltung 4b bedingt den ähnlichen Betrieb der internen Schaltungsanordnung wie in einem in einem Standard-DRAM durchgeführten Dummy-Zyklus, entsprechend der Normalmodussetzanweisung und setzt einen Spezialmodusanweisungssignal, wie z. B. das Testanweisungssignal, in einen vorbestimmten Zustand zurück.

Die Testmodussteuerschaltung 5, die in der Steuersignalerzeugungsschaltung 4 enthalten ist, weist zusätzlich zu der Modussetzerzeugungsschaltung 5a, der Testmodusaktivierungssignalerzeugungsschaltung 5b und der Zurücksetzschal­ tung 5c, die in Fig. 2 gezeigt sind, eine Gatterschaltung 5d, die spezifische Adressensignalbits AD0 und AD1 empfängt, eine Gatterschaltung 5e, die paral­ lel zu der Gatterschaltung 5d vorgesehen ist und die Adressensignalbits AD0 und AD1 empfängt, eine Gatterschaltung 5f, die das erste Testmodusaktivie­ rungssignal TME1 und ein Ausgabesignal der Gatterschaltung 5a empfängt, eine Gatterschaltung 5g, die ein Ausgabesignal der Gatterschaltung 5e und das zweite Testmodusaktivierungssignal TME2 empfängt, und einen Zurücksetz­ transistor 5h (n-Kanal-MOS-Transistor), der entsprechend dem Normalmodus­ setzsignal von der Normalmodussetzsteuerschaltung 4b leitend wird, zum Trei­ ben des ersten Testmodusaktivierungssignales TME1 in den inaktiven Zustand (L-Pegel) auf.

Die Gatterschaltung 5d gibt ein Signal auf dem H-Pegel aus, wenn beide Adressensignalbits AD0 und AD1 auf dem H-Pegel sind. Die Gatterschaltung 5e gibt ein Signal auf dem H-Pegel aus, wenn das Adressensignalbit AD0 auf dem L-Pegel ist und das Adressensignalbit AD1 auf dem H-Pegel ist. Die Gat­ terschaltungen 5f und 5g geben Signale auf dem H-Pegel aus, wenn an beide Eingänge angelegte Signale auf dem H-Pegel sind. Ein Testmodusanweisungs­ signal TE1, das einen Betriebsmodus anweist, bei dem die internen Tran­ sistoreigenschaften nicht verändert werden, wie z. B. einen Kompressionstest­ modus oder einen Leckstrommodus, wird von der Gatterschaltung 5f ausge­ geben. Das Testmodusanweisungssignal TE2 zum Bestimmen eines Modus, bei dem die Vorspannung verändert wird, wie z. B. ein VBB-Anwendungsmodus, wird von der Gatterschaltung 5g ausgegeben.

Bei der Struktur der Testrücksetzschaltung, die in Fig. 12 gezeigt ist, gibt es eine Möglichkeit, daß das erste Testmodusaktivierungssignal TME1 aktiviert wird, während das Einschalterfassungssignal nicht aktiviert wird. Während­ dessen wird das zweite Testmodusaktivierungssignal TME2 inaktiv gehalten, wie von der in Fig. 11 gezeigten Struktur offensichtlich ist. In diesem Fall wird durch die Normalmodussetzzykluserfassungsschaltung 4a und die Normal­ modussetzschaltung 4b das Zurücksetzsignal RST in den aktiven Zustand in der Normalmodussetzzykluszeit getrieben, wird der Zurücksetztransistor 5h leitend und wird das Testmodusaktivierungssignal TME1 in den inaktiven Zustand getrieben. Wenn die Halbleiterspeichereinrichtung aktuell in einem System zur praktischen Benutzung verwendet wird, ist es daher möglich, sicher zu verhin­ dern, daß die Halbleiterspeichereinrichtung in den Testmodus gelangt, wenn das Einschalterfassungssignal nicht in den aktiven Zustand getrieben wird, da der Normalmodussetzzyklus nach dem Einschalten durchgeführt wird.

Die Adressensignalbits die an die Gatterschaltungen 5d und 5e durch die in Fig. 12 gezeigte Testmodussteuerschaltung angelegt sind, sind nur ein Beispiel und eine Mehrzahl von Bits, die andere als die oben erwähnten sind, können angelegt werden. Weiterhin können die an die Gatterschaltungen 5d und 5g an­ gelegten Adressensignalbits AD0 und AD1, wie in Fig. 2 gezeigt ist, entspre­ chend den Modussetzsignal MSET und ZMSET von der Modussetzsignalerzeu­ gungsschaltung 5a aufgenommen werden.

In dem Testmodusbetrieb vor dem Versenden der Produkte wird, wenn das Ein­ schalterfassungssignal ZPOR nicht aktiviert ist, das Testmodusaktivierungs­ signal TME2 immer in dem inaktiven Zustand gehalten. In diesem Fall wird der Strom bzw. die Spannung wieder eingeschaltet, so daß das Einschalter­ fassungssignal aktiviert wird.

Wie oben beschrieben wurde, kann das Testmodusaktivierungssignal TME sicher zurückgesetzt werden, so daß ein Fehler des Erfassens des Normal­ modussetzzyklus durch die Normalmodussetzzykluserfassungsschaltung 4a oder ein Fehler des Normalmodussetzbetriebes durch die Normalmodussetzsteuer­ schaltung 4b, der von Variationen der Transistoreigenschaften, die durch Ver­ änderung der Vorspannung Vbb verursacht sind, verhindert werden. Daher ist es möglich, das Testmodusaktivierungssignal TME1 durch den Normalmodus­ setzzyklus zurückzusetzen.

Andere Anwendungen

Obwohl eine synchrone Halbleiterspeichereinrichtung beschrieben wurde, ist die vorliegende Erfindung ähnlich anwendbar auf ein Standard-DRAM, das einen Schaltungsknoten aufweist, der in dem elektrisch schwebenden Zustand gesetzt wird, wenn ein Testmodus durch eine WCBR-Bedingung (WE, CAS vor RAS) und ein Adressenschlüssel bestimmt ist und das Testmodusaktivierungs­ signal erzeugt wird. Die WCBR-Bedingung bezeichnet hier eine Timing-Bedin­ gung, bei der das Schreibfreigabesignal ZWE und das Spaltenadressenauslöse­ signal ZCAS auf den L-Pegel gesetzt werden, bevor das Zeilenadressenaus­ lösesignal ZRAS fällt, und der Adressenschlüssel bezeichnet einen Zustand, bei dem ein spezielles Adressensignalbit (ein Bit oder mehrere Bits) auf einem vor­ bestimmten Logikpegel gesetzt wird.

Die vorliegende Erfindung ist ebenfalls anwendbar auf andere Halbleiter­ speichereinrichtungen (beispielsweise ein statischer Direktzugriffsspeicher), vorausgesetzt, daß ein Knoten, der zum Zeitpunkt des Einschaltens zurück­ gesetzt wird, verwendet wird, dessen bzw. deren Spannungspegel zum Zeit­ punkt des Einschaltens auf einen vorbestimmten Zustand entsprechend der Aktivierung des Einschalterfassungssignals gesetzt wird.

Wie oben beschrieben wurde, wird entsprechend der vorliegenden Erfindung das Testmodusaktivierungssignal inaktiv gehalten, wenn das Einschalter­ fassungssignal überhaupt nicht in den aktiven Zustand zum Zeitpunkt des Ein­ schaltens getrieben wird. Daher kann ein Fehlfunktion, die durch einen Fehler des Einschalterfassungssignals verursacht ist, wenn es in einem aktuellen System verwendet wird, so daß eine zuverlässige Halbleiterspeichereinrichtung vorgesehen wird und folglich ein sehr zuverlässiges Speichersystem vorgesehen werden kann.

Claims (16)

1. Halbleiterspeichereinrichtung mit
einem Testmodusaktivierungssignalerzeugungsmittel (5b) zum Erzeugen eines Testmodusaktivierungssignales (TME, TME1, TME2), das einen spezifischen Testbetriebsmodus bestimmt, entsprechend einem externen Signal (ZRAS, ZCAS, ZWE, ADD),
einem Einschalterfassungsmittel (3), das mit einem Stromversorgungsknoten (NV) verbunden ist, zum Ausgeben eines Einschalterfassungssignals (ZPOR), das für eine vorbestimmte Zeitdauer aktiv zu halten ist, als Reaktion auf ein Anlegen einer Stromversorgungsspannung an den Stromversorgungsknoten (NV) und
einem Initialisierungsmittel (5c), das mit dem Testmodusaktivierungssignaler­ zeugungsmittel (5b) und dem Einschalterfassungsmittel (3) verbunden ist und auf eine Nullaktivierung des Einschalterfassungssignales (ZPOR) reagiert, zum Zurücksetzen des Testmodusaktivierungssignales (TME, TME1, TME2) in einen inaktiven Zustand.

2. Halbleiterspeichereinrichtung nach Anspruch 1, bei der das Initialisierungsmittel (5c) ein Mittel (5ca, 5cb) aufweist, das mit dem Testmodusaktivierungssignalerzeugungsmittel (5b) und dem Einschalterfas­ sungsmittel (3) verbunden ist, zum Freigeben des Testmodusaktivierungs­ signalerzeugungsmittels (5b) als Reaktion auf die Aktivierung des Einschalter­ fassungssignales (ZPOR) und zum Sperren des Testmodusaktivierungssignaler­ zeugungsmittels (5b), wenn das Einschalterfassungssignal (ZPOR) überhaupt nicht aktiviert ist.

3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, bei der das Testmodusaktivierungssignalerzeugungsmittel (5b)
ein Zurücksetzmittel (5bf, 5bg), das auf die Aktivierung des Einschalterfas­ sungssignales (ZPOR) reagiert, zum Zurücksetzen des Testmodusaktivierungs­ signales (TME, TME1, TME2) in den inaktiven Zustand aufweist und das Initialisierungsmittel (5c)
ein Haltemittel (5ca, 5cb) aufweist, das auf die Nullaktivierung des Ein­ schalterfassungssignales (ZPOR) reagiert, zum Halten des Testmodusaktivie­ rungssignales (TME, TME1, TME2) in dem inaktiven Zustand.

4. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3, bei der
das Testmodusaktivierungssignalerzeugungsmittel (5b)
ein Testmodussignalübertragungsmittel (5ba, 5bb) zum Übertragen eines Modusspezifizierungssignales (ADD), das den Testmodus spezifiziert, zu einem internen Knoten (NX) entsprechend dem externen Signal (ZRAS, ZCAS, ZWE, ADD) und
ein Modussignalausgabemittel (5bc, 5bd) zum Erzeugen des Testmodusaktivie­ rungssignales (TME, TME1, TME2) entsprechend dem Signal des internen Knotens (NX) und
ein Zurücksetzmittel (5bf, 5bg), das auf die Aktivierung des Einschalterfas­ sungssignales (ZPOR) reagiert, zum Zurücksetzen des internen Knotens (NX) in einen Anfangszustand eines vorbestimmten Spannungspegels aufweist und das Initialisierungsmittel (5c)
ein Haltemittel (5c) aufweist, das eine Halteeinrichtung (5ca, 5c) zum Halten eines Signales entsprechend dem Einschalterfassungssignal (ZPOR) aufweist, zum selektiven Freigeben oder Sperren des Modussignalausgabemittels (5bc, 5bd) entsprechend dem Haltesignal,
wobei das Haltemittel (5c) ein Mittel (5ca, 5cb) zum Setzen als Reaktion auf die Nullaktivierung des Einschalterfassungssignales (ZPOR) des Haltesignales auf einen logischen Signalpegel, der das Modussignalausgabemittel (5bc) in den gesperrten Zustand setzt, aufweist.

5. Halbleiterspeichereinrichtung nach Anspruch 4, bei der die Halteeinrichtung (5ca, 5cb)
ein Logikgatter (5cb), das an einem ersten Eingang das Einschalterfassungs­ signal (ZPOR) empfängt, und
einen Inverter (5ca) zum Invertieren eines Signal an einem Ausgangsknoten des logischen Gatters (5cb) zum Übertragen zu einem zweiten Eingabeknoten des logischen Gatters (5cb) aufweist,
wobei das Modussignalausgabemittel (5bc) entsprechend einem Signal an einem Ausgabeknoten (NY) des logischen Gatters (5cb) selektiv freigegeben oder ge­ sperrt wird.

6. Halbleiterspeichereinrichtung nach Anspruch 5, bei der das logische Gatter (5cb) und der Inverter (5ca) Abmessungen von Transisto­ ren als ihre Komponenten aufweisen, die derart eingestellt sind, daß ein Signal, das das Modussignalausgabemittel (5bc) in den gesperrten Zustand setzt, an dem Ausgabeknoten (NY) zu dem Zeitpunkt der Nullaktivierung des Ein­ schalterfassungssignals (ZPOR) ausgeben wird.

7. Halbleiterspeichereinrichtung nach Anspruch 5 oder 6, bei der das Haltemittel (5c) ein kapazitives Element (C1) aufweist, das zwischen dem Ausgabeknoten (NY) und einem Referenzknoten (GND) eines vorbestimmten Spannungspegels verbunden ist.

8. Halbleiterspeichereinrichtung nach einem der Ansprüche 5 bis 7, bei der das Haltemittel (5c) weiter ein kapazitives Element (C2) aufweist, das zwi­ schen dem Ausgabeknoten des Inverters (5ca) und einem Referenzknoten (NV), der eine vorbestimmte Spannung liefert, verbunden ist.

9. Halbleiterspeichereinrichtung nach einem der Ansprüche 5 bis 8, bei der das Haltemittel (5c) weiter ein Widerstandselement (R1) aufweist, das zwi­ schen dem Ausgabeknoten (NY) und einem Referenzknoten (GND), der eine vorbestimmte Spannung überträgt, verbunden ist.

10. Halbleiterspeichereinrichtung nach einem der Ansprüche 5 bis 9, bei der das Haltemittel (5c) weiter ein Widerstandselement (R2) aufweist, das zwi­ schen dem Ausgabeknoten des Inverters (5ca) und einem Referenzknoten (NV), der eine Referenzspannung eines vorbestimmten Spannungspegels überträgt, verbunden ist.

11. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 10, bei der der spezifische Testbetriebsmodus bedingt, daß ein Pegel einer internen Span­ nung auf einem vorbestimmten Spannungspegel in einem Normalbetriebsmodus der Halbleiterspeichereinrichtung geändert wird.

12. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 11, bei der die interne Spannung des vorbestimmten Spannungspegels eine Substratvor­ spannung (VBB) ist, die an einem Substratbereich der Halbleiterspeicherein­ richtung angelegt ist.

13. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 12, weiter mit einem Mittel (5bh, 5bi) zum Ausgeben eines anderen Testsignales zum Aktivie­ ren eines Testmodus, der sich von dem spezifischen Testbetriebsmodus unter­ scheidet, entsprechend dem externen Signal (ZRAS, ZCAS, ZWE, ADD).

14. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 13, weiter mit
einem Moduserfassungsmittel (4a), das das interne Signal (ZRAS, ZCAS, ZWE, ADD) empfängt und darauf, zum Erfassen, daß ein spezieller Betriebsmodus bestimmt ist, reagiert und
einem Modussteuermittel (4b), das mit dem Moduserfassungsmittel (4a) ver­ bunden ist und auf das Modusbestimmungsmittel (4a), das die Bestimmung des speziellen Betriebsmodus erfaßt, reagiert, zum Initialisieren des anderen Signals in einen inaktiven Zustand.

15. Halbleiterspeichereinrichtung nach Anspruch 14, bei der das Mittel (5bh, 5bi) zum Ausgeben von dem Initialisierungsmittel (5c) ge­ trennt ist.

16. Halbleiterspeichereinrichtung nach Anspruch 14 oder 15, bei der das Modussteuermittel (4b) eine interne Schaltungsanordnung (6) in dem speziellen Betriebsmodus initialisiert.