DE19809189A1 - Paralleldatenzeitunsicherheitsdetektionsschaltung - Google Patents
ParalleldatenzeitunsicherheitsdetektionsschaltungInfo
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- H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
Description
Die vorliegende Erfindung betrifft einen Empfänger, der
zum Empfangen von parallelen Datensignalen durch eine Viel
zahl von Datenkanälen in der Lage ist, im besonderen eine
Paralleldatenzeitunsicherheitsdetektionsschaltung, die zum
Detektieren einer Zeitunsicherheit (englisch: skew) bei
parallelen Daten in der Lage ist.
Auf dem Gebiet der Computertechnik ist eine parallele
Schnittstelle wohlbekannt, in der Datensignale über paral
lele Kupferkabel oder faseroptische Kabel transportiert
werden, um so viele Datensignale wie möglich gleichzeitig zu
transportieren.
Datensignale in der parallelen Schnittstelle werden
jedoch in allen Datenkanälen durch einen Empfänger nicht
immer gleichzeitig empfangen, selbst wenn die Datensignale
synchron mit dem Systemtakt eines Senders gleichzeitig
gesendet werden.
Wenn bei der parallelen Schnittstelle parallele faser
optische Kabel verwendet werden, tritt im besonderen bei
parallelen Übertragungsdaten, die später parallel verarbei
tet werden sollen, leicht eine Zeitunsicherheit auf, basie
rend auf einer Differenz der Übertragungsgeschwindigkeit von
Datensignalen innerhalb der faseroptischen Kabel, einer
Differenz der Verarbeitungsgeschwindigkeit von Fotodetekto
ren zum Konvertieren optischer Signale in elektrische Si
gnale und so weiter. Je länger die faseroptischen Kabel
sind, desto größer wird die Zeitunsicherheit.
Daher ist es eine Aufgabe der vorliegenden Erfindung,
eine Paralleldatenzeitunsicherheitsdetektionsschaltung
vorzusehen, die zum gleichzeitigen Ausgeben von parallelen
Übertragungsdaten in der Lage ist, die später gleichzeitig
verarbeitet werden sollen, indem eine Zeitunsicherheit bei
parallelen Übertragungsdaten detektiert wird und die Zeit
unsicherheit kompensiert wird.
Gemäß der vorliegenden Erfindung ist eine Parallel
datenzeitunsicherheitsdetektionsschaltung vorgesehen, mit:
einer Vielzahl von parallelen Datenkanälen, die eine Viel zahl von seriellen Schieberegistern enthalten, so daß ein Abtastsignal hindurchlaufen kann; einer Zeitlagensignal erzeugungsschaltung, die zum Erzeugen eines Zeitlagensignals in einem vorbestimmten Zeitraum in der Lage ist; und einer Zeitunsicherheitsspeicherschaltung, die zum Registrieren des Schieberegisters in der Lage ist, welches das Abtastsignal fuhr die jeweiligen Datenkanäle empfängt, wenn das Zeitlagen signal erzeugt wird.
einer Vielzahl von parallelen Datenkanälen, die eine Viel zahl von seriellen Schieberegistern enthalten, so daß ein Abtastsignal hindurchlaufen kann; einer Zeitlagensignal erzeugungsschaltung, die zum Erzeugen eines Zeitlagensignals in einem vorbestimmten Zeitraum in der Lage ist; und einer Zeitunsicherheitsspeicherschaltung, die zum Registrieren des Schieberegisters in der Lage ist, welches das Abtastsignal fuhr die jeweiligen Datenkanäle empfängt, wenn das Zeitlagen signal erzeugt wird.
Mit der obigen Struktur kann das Schieberegister,
welches das Abtastsignal zu der Zeit des Erzeugens des
Zeitlagensignals empfängt, von den Schieberegistern identi
fiziert werden, die das empfangene Abtastsignal in jedem der
Datenkanäle sequentiell transportieren. Die Abtastsignale,
die von den identifizierten Schieberegistern ausgegeben
werden, werden von allen Datenkanälen gleichzeitig ausgege
ben. Daher kann bei den parallelen Übertragungsdaten eine
Zeitunsicherheit detektiert werden.
Das Abtastsignal kann vorzugsweise wenigstens eine
Flanke umfassen, die auf einen Datenwertpegel ansteigt, und
einen konstanten Pegelabschnitt, der den Datenwertpegel für
die Flanke kontinuierlich hält. Die Zeitunsicherheitsspei
cherschaltung überwacht das Schieberegister, welches das
Abtastsignal empfängt, auf der Basis der Flanke des Abtast
signals. Solange der Datenwertpegel beibehalten wird, kann
in jedem der Datenkanäle nur eines der Schieberegister
extrahiert werden.
Die Zeitlagensignalerzeugungsschaltung kann das Zeit
lagensignal erzeugen, damit das Schieberegister, welches das
Abtastsignal empfängt, identifiziert werden kann, wenn alle
Datenkanäle die Abtastsignale empfangen. Die Abtastsignale,
die den jeweiligen Datenkanälen eingegeben werden, können
von allen Datenkanälen gleichzeitig ausgegeben werden. In
diesem Fall kann die Zeitlagensignalerzeugungsschaltung ein
Rücksetzsignal zum Zurücksetzen der Zeitunsicherheitsspei
cherschaltung empfangen. Das Rücksetzsignal dient zum Initi
ieren der Paralleldatenzeitunsicherheitsdetektionsschaltung.
Zusätzlich kann die Paralleldatenzeitunsicherheits
detektionsschaltung ferner eine Verarbeitungsvollendungs
detektionsschaltung umfassen, die detektieren kann, daß alle
Datenkanäle die Abtastsignale innerhalb einer Zeitunsicher
heitsdetektionsperiode empfangen, die durch die Anzahl der
Schieberegister definiert ist, um ein Vollendungssignal
auszugeben. Das Vollendungssignal dient zum Bestätigen, daß
eine Zeitunsicherheit innerhalb der Zeitunsicherheitsdetek
tionsperiode detektiert wurde.
Ferner kann die Paralleldatenzeitunsicherheitsdetekti
onsschaltung des weiteren eine Detektionsschaltung eines
Unvollendungskanals umfassen, die den Datenkanal detektieren
kann, in dem das Abtastsignal alle Schieberegister
durchlaufen hat, wenn die Verarbeitungsvollendungsdetekti
onsschaltung das Vollendungssignal nicht ausgeben kann. Wenn
die Detektion der Zeitunsicherheit innerhalb der Zeitunsi
cherheitsdetektionsperiode unvollendet ist, ist es mit
dieser Struktur möglich, den Datenkanal zu identifizieren,
der die Nichtvollendung induziert.
Weiterhin kann die Paralleldatenzeitunsicherheitsdetek
tionsschaltung ferner eine Gatterschaltung umfassen, die das
Ausgeben eines ankommenden Datensignals aus dem Schieberegi
ster ermöglichen kann, das in der Zeitunsicherheitsspeicher
schaltung in dem Datenkanal registriert ist. Sobald die
Schieberegister in allen Datenkanälen auf der Basis des
Abtastsignals registriert sind, werden nachfolgende Daten
signale durch die registrierten Schieberegister hindurch
geführt, um miteinander synchron zu sein. Auf diese Weise
kann eine Zeitunsicherheit bei den parallelen Übertragungs
daten dementsprechend kompensiert werden.
Ferner können die Datenkanäle mit einer optischen Kon
verterschaltung verbunden sein, die ein optisches Signal in
ein elektrisches Signal konvertieren kann. Die Zeitunsicher
heitskompensation kann bei parallelen Übertragungsdaten
ausgeführt werden, die unter einer Zeitunsicherheit leiden,
die durch ein Medium wie ein faseroptisches Kabel verursacht
wird.
Die obigen und andere Aufgaben, Merkmale und Vorteile
der vorliegenden Erfindung gehen aus der folgenden Beschrei
bung der bevorzugten Ausführungsform in Verbindung mit den
beiliegenden Zeichnungen hervor, in denen:
Fig. 1 die Struktur eines Computersystems schematisch
zeigt, bei dem eine parallele Schnittstelle verwendet wird;
Fig. 2 die Struktur eines optischen Sender-/Empfänger-Mo
duls schematisch zeigt;
Fig. 3 die Struktur einer Paralleldatenzeitunsicher
heitsdetektionsschaltung gemäß der vorliegenden Erfindung
schematisch zeigt;
Fig. 4 ein Zeitlagendiagramm zum Zeigen der Operation
der Paralleldatenzeitunsicherheitsdetektionsschaltung ist;
Fig. 5 die Struktur einer Paralleldatenzeitunsicher
heitsdetektionsschaltung gemäß einer anderen Ausführungsform
der vorliegenden Erfindung schematisch zeigt;
Fig. 6 ein Zeitlagendiagramm zum Zeigen der Operation
zum Detektieren einer Zeitunsicherheit in parallelen Daten
kanälen auf der Basis eines Abtastsignals ist;
Fig. 7 ein Zeitlagendiagramm zum Zeigen der Operation
zum Kompensieren einer Zeitunsicherheit in parallelen Daten
kanälen und zum Ausgeben von Datensignalen ist;
Fig. 8 ein Zeitlagendiagramm zum Zeigen der Operation
zum Kompensieren einer Zeitunsicherheit in parallelen Daten
kanälen und zum Ausgeben von Datensignalen ist, wenn die
Synchronisation der Zeitunsicherheit zu dem Abtasttakt bei
den Datensignalen versetzt ist;
Fig. 9 ein Zeitlagendiagramm zum Zeigen der Operation
zum Detektieren einer Zeitunsicherheit in parallelen Daten
kanälen auf der Basis eines Abtastsignals ist;
Fig. 10 ein Zeitlagendiagramm zum Zeigen-der Operation
zum Kompensieren einer Zeitunsicherheit in parallelen Daten
kanälen und zum Ausgeben von Datensignalen ist; und
Fig. 11 ein Zeitlagendiagramm zum Zeigen der Operation
zum Kompensieren einer Zeitunsicherheit in parallelen Daten
kanälen und zum Ausgeben von Datensignalen ist, wenn die
Synchronisation der Zeitunsicherheit zu dem Abtasttakt bei
den Datensignalen versetzt ist.
Fig. 1 zeigt ein Beispiel eines Computersystems, bei
dem eine parallele Schnittstelle verwendet wird. Das Compu
tersystem 10 umfaßt einen Hostcomputer 12' der Daten von
einer Eingabe-/Ausgabe-Einheit 11 erfassen und die Daten
verarbeiten kann. Die Eingabe-/Ausgabe-Einheit 11 kann zum
Beispiel eine Magnetbandsteuervorrichtung und eine Datei
verwaltungsvorrichtung mit einer Vielzahl von Plattenlauf
werkseinheiten enthalten. Der Hostcomputer 12 und die Ein
gabe-/Ausgabe-Einheit 11 sind durch ein faseroptisches Band
(fiber-optic tape) 13 miteinander verbunden, das zum Bei
spiel zwölf Leitungen hat. Elektrische Signale, die von dem
Hostcomputer 12 ausgegeben werden, werden in einem optischen
Sender-/Empfänger-Modul 14 in optische Signale konvertiert
und danach durch das faseroptische Band 13 zu der Eingabe-/
Ausgabe-Einheit 11 gesendet. Die Eingabe-/Ausgabe-Einheit 11
ermöglicht es, daß ein optischer Sender-/Empfänger-Modul 15
die übertragenen optischen Signale desgleichen in elektri
sche Signale konvertiert, die danach einer Verarbeitung
unterzogen werden. Andererseits werden Datensignale, die in
dem optischen Sender-/Empfänger-Modul 15 in der Eingabe-/
Ausgabe-Einheit 11 in optische Signale konvertiert werden,
in dem optischen Sender-/Empfänger-Modul 14 für den Hostcom
puter 12 der Wiederherstellung in elektrische Signale unter
zogen. Die wiederhergestellten Datensignale werden danach in
dem Hostcomputer 12 verarbeitet. Die optischen Sender-/Em
pfänger-Module 14, 15 können in den Hostcomputer 12 und
die Eingabe-/Ausgabe-Einheit 11 eingebaut sein oder lösbar an
sie montiert sein. Der Hostcomputer 12 kann durch optische
Anzeigen an einem Display 16 und/oder durch Eingabemanipula
tion einer Tastatur 17, einer Maus, nicht gezeigt, oder
dergleichen bedient werden.
Jedes der optischen Sender-/Empfänger-Module 14, 15 ent
hält, wie in Fig. 2 gezeigt, einen Lasertreiber 21 für das
Blinken oder die Intensitätsmodulation eines Laserarrays 20
synchron mit einem Systemtakt. Das Laserarray 20 umfaßt
Laserelemente oder Dioden zum Konvertieren elektrischer
Signale in optische Signale für parallele Daten DATAIn00-
DATAIn11. Jedes der Elemente entspricht einem Bit der paral
lelen Daten von zwölf Bits, die ein Taktsignal von 1 Bit und
Datensignale von 11 Bits umfassen. Das Blinken von jedem der
Laserelemente wird durch einen optischen Steckverbinder 22
zu der entsprechenden Leitung in dem faseroptischen Band 13
übertragen. Andererseits konvertiert ein Fotodetektorarray
23 als optische Konverterschaltung das Blinken in elektri
sche Signale. Das Blinken wird von den entsprechenden Lei
tungen in dem faseroptischen Band 13 empfangen. Die erhalte
nen elektrischen Signale werden dann in einer Empfänger
schaltung 24 verstärkt und danach dem Hostcomputer 12 oder
der Eingabe-/Ausgabe-Einheit 11 als parallele Daten
DATAOut00-DATAOut11 von zwölf Bits zugeführt. Die Empfänger
schaltung 24 kann zum Beispiel einen Vorverstärker 24a,
einen Hauptverstärker 24b, einen Komparator 24c und einen
Treiber 24d umfassen.
Die Empfängerschaltung 24 umfaßt eine Paralleldaten
zeitunsicherheitsdetektionsschaltung 30 gemäß einer Ausfüh
rungsform der vorliegenden Erfindung, wie in Fig. 3 gezeigt.
Die Paralleldatenzeitunsicherheitsdetektionsschaltung 30
enthält eine Vielzahl von Datenkanälen CH1-CH12 (zwölf in
diesem Fall), in denen entsprechende Datensignale DIN01-
DIN11 von den Leitungen in dem faseroptischen Band 13 trans
portiert werden. Hierbei erfolgt die Beschreibung nur für
den ersten Datenkanal CH1, da die Datenkanäle CH1-CH12
dieselbe Struktur haben.
Ein Schieberegistersatz 31 ist mit dem ersten Daten
kanal CH11 verbunden. Der Schieberegistersatz 31 umfaßt eine
Vielzahl von seriellen Schieberegistern 31a-31e. Jedes der
Schieberegister 31a-31e gibt sequentiell das empfangene
Datensignal DIN0 synchron mit einem Abtasttakt CLK aus, der
von einer nicht gezeigten Abtasttakterzeugungsschaltung
zugeführt wird. Der Abtasttakt unterscheidet sich von dem
Systemtakt oder dem Takt, der in dem Datenübertragungssignal
enthalten ist.
Eine Zeitunsicherheitsspeicherschaltung 33 ist mit dem
Schieberegistersatz 31 verbunden. Die Zeitunsicherheitsspei
cherschaltung 33 umfaßt exklusive ODER-Schaltungen (EXORs)
34a-34e jeweils zum Vergleichen eines Ausgabedatenwertes von
dem entsprechenden Schieberegister 31a-31e mit einem Ein
gabedatenwert für das entsprechende Schieberegister 31a-31e.
Die exklusiven ODER-Schaltungen 34a-34e geben ein Signal mit
hohem Pegel aus, falls sich der Ausgabedatenwert als Resul
tat des Vergleichs von dem Eingabedatenwert unterscheidet.
Der Vergleich dient dazu, das besondere Schieberegister 31a-
31e von dem Schieberegistersatz 31 zu identifizieren, wel
ches das Datensignal mit dem Datenwert ausgibt, der sich von
dem Eingabedatenwert unterscheidet.
Logikgatterschaltungen 35a-35e sind mit den entspre
chenden exklusiven ODER-Schaltungen 34a-34e verbunden. Die
Logikgatterschaltungen 35a-35e dienen dazu, die exklusive
ODER-Schaltung 34a-34e zu identifizieren, die das Signal mit
hohem Pegel ausgibt, wenn ein Zeitunsicherheitsregistrie
rungsinstruktionssignal DET zugeführt wird. Die Ausgabe von
der Logikgatterschaltung 35a-35e wird einer ODER-Schaltung
36 zugeführt. Das Zeitunsicherheitsregistrierungsinstrukti
onssignal DET wird von einer Zeitlagensignalerzeugungsschal
tung 37 zugeführt, wie später beschrieben wird.
Als nächstes erfolgt die Beschreibung der Operation der
Paralleldatenzeitunsicherheitsdetektionsschaltung 30 der
vorliegenden Erfindung. Es wird angenommen, daß zwischen dem
Hostcomputer 12 und der Eingabe-/Ausgabe-Einheit 11 eine
Datenübertragungsrate von 1 GHz besteht. Der Bediener gibt
dem Hostcomputer 12 über die Tastatur 17 mit Hilfe der
graphischen Anzeigen auf dem Display 16 zuerst die Ausfüh
rungsinstruktionen ein, nachdem der Hostcomputer 12 und die
Eingabe-/Ausgabe-Einheit 11 eingeschaltet sind. Die Ausfüh
rung der Zeitunsicherheitsdetektionsoperation kann dann
erfolgen, wenn sich der Hostcomputer 12 stabilisiert hat,
und/oder immer dann, wenn der Hostcomputer 12 eingeschaltet
wird. Die Ausführung der Zeitunsicherheitsdetektionsopera
tion kann ohne Instruktionen von dem Bediener automatisch
erfolgen, wenn der Hostcomputer 12 eingeschaltet wird. Die
Ausführung kann unter der automatischen Steuerung des Host
computers 12 periodisch erfolgen.
Wenn die Ausführungsinstruktionen eingegeben sind,
führt der Hostcomputer 12 der Paralleldatenzeitunsicher
heitsdetektionsschaltung 30 in dem optischen Sender-/Empfän
ger-Modul 14 ein Rücksetzsignal und der Eingabe-/Ausgabe-Ein
heit 11 ein Signal zum Angeben des Beginns der Zeit
unsicherheitsdetektionsoperation zu. Das Signal zum Angeben
des Beginns der Zeitunsicherheitsdetektionsoperation kann
zum Beispiel ein Energie-Ein-Zurücksetzen enthalten, das
erzeugt wird, wenn das System eingeschaltet wird. Das Ener
gie-Ein-Zurücksetzen wird von dem Hostcomputer 12 über eine
Leitung zur Energiezuführsteuerung, die nicht gezeigt ist,
zu der Eingabe-/Ausgabe-Einheit 11 übertragen, welche Leitung
vom Ablauf der Datenübertragung unabhängig ist. Ein Rück
setzsignal wird der Paralleldatenzeitunsicherheitsdetekti
onsschaltung 30 als Reaktion auf das Signal in dem optischen
Sender-/Empfänger-Modul 15 für die Eingabe-/Ausgabe-Einheit 11
zugeführt. Diese Rücksetzsignale dienen dazu, alle Logikgat
terschaltungen 35a-35e zurückzusetzen. Wenn die Zeitlagen
signalerzeugungsschaltung 37 das Rücksetzsignal Enable
empfängt, beginnt sie zu arbeiten.
Der Hostcomputer 12 gibt dann ein Abtastsignal an die
Eingabe-/Ausgabe-Einheit 11 aus. Das Abtastsignal umfaßt
vorzugsweise zum Beispiel eine Flanke 40, die auf einen
Datenwertpegel ansteigt, und einen konstanten Pegelabschnitt
41, der den Datenwertpegel für die Flanke 40 ununterbrochen
hält, wie aus DIN0 in Fig. 4 hervorgeht. Der konstante
Pegelabschnitt 41 wird beibehalten, bis in den jeweiligen
Datenkanälen der Paralleldatenzeitunsicherheitsdetektions
schaltung 30, die das Abtastsignal empfängt, ein Übertra
gungsweg aufgebaut ist. Da die Struktur oder Konstruktion
der Zeitunsicherheitsdetektionsschaltung die maximale Zeit,
die zum Kompensieren der Zeitunsicherheit erforderlich ist,
begrenzen kann, kann die Periode des konstanten Pegelab
schnittes 41 auf eine vorbestimmte Dauer festgelegt werden.
Zum Beispiel wird bei HIPPI-6400-PH Rev 0,5 ein konstanter
Pegelabschnitt 41 von 14 ns vorgeschlagen.
Es wird angenommen, daß das Abtastsignal den zweiten
Datenkanal CH2 3 ns später als den ersten Datenkanal CH1
erreicht. Hierbei sollen die dritten bis zwölften Daten
kanäle CH3-CH12 die Abtastdaten gleichzeitig mit dem Empfang
in jedem des ersten oder zweiten Datenkanals CH1, CH2 emp
fangen.
Jedes der Schieberegister 31a-31e gibt anfangs ein
Signal mit niedrigem Pegel synchron mit dem Abtasttakt CLK
von 1 GHz (T = 1 ns) in den jeweiligen Datenkanälen CH1-CH12
aus. Wenn das Abtastsignal ankommt, wie in Fig. 4 gezeigt,
steigt das Datensignal auf der Eingangsseite des ersten
Schieberegisters 31a an, wobei es nämlich DIN0 entspricht,
während das Datensignal auf der Ausgangsseite auf dem nied
rigen Pegel gehalten wird. Als Resultat gibt die erste
exklusive ODER-Schaltung 34a ein Impulssignal mit hohem
Pegel von 1 ns aus. Das erste Schieberegister 31a gibt dann
in der nächsten Periode des Abtasttaktes CLK ein Signal mit
hohem Pegel aus. Dementsprechend vergleicht die zweite
exklusive ODER-Schaltung 34b das Signal mit hohem Pegel auf
der Eingangsseite des zweiten Schieberegisters 31b mit dem
Signal mit niedrigem Pegel auf dessen Ausgangsseite, so daß
die zweite exklusive ODER-Schaltung 34b gleichfalls ein
Signal mit hohem Pegel von 1 ns ausgibt. Das Schieberegister
31a-31e, welches das Abtastsignal ausgibt, kann auf diese
Weise sequentiell identifiziert werden, indem die oben
beschriebene Operation wiederholt wird.
Die Zeitlagensignalerzeugungsschaltung 37 führt den
jeweiligen Logikgatterschaltungen 35a-35e ein Zeitunsicher
heitsregistrierungsinstruktionssignal DET synchron mit dem
Abfall des Abtasttaktes CLK zu, wenn das Abtastsignal alle
Datenkanäle CH1-CH12 erreicht. Das Zeitunsicherheitsregi
strierungsinstruktionssignal DET wird 1 ns lang auf einem
hohen Pegel gehalten. Falls die Logikgatterschaltung 35a-35e
das Zeitunsicherheitsregistrierungsinstruktionssignal DET
empfängt, während die entsprechende exklusive ODER-Schaltung
34a-34e das Signal mit hohem Pegel ausgibt, registriert die
Logikgatterschaltung 35a-35e das entsprechende Schieberegi
ster 31a-31e, welches das Abtastsignal ausgibt. Die Logik
gatterschaltung 35a-35e stellt einen Datenweg zum Zuführen
der Ausgabe von dem registrierten Schieberegister 31a-31e zu
der ODER-Schaltung 36 her.
Bei diesem Beispiel gibt die vierte exklusive ODER-Schal
tung 34d das Impulssignal mit hohem Pegel zu der Zeit
der Ausgabe des Zeitunsicherheitsregistrierungsinstruktions
signals DET in dem ersten Datenkanal CH1 aus, wie in Fig. 4
gezeigt, so daß die vierte Logikgatterschaltung 35d einen
Datenweg aufbaut. Mit anderen Worten, das dritte Schiebe
register 31c wird registriert, damit seine Ausgabe die ODER-Schal
tung 36 als Datensignal DOUT0 durchlaufen kann. Ande
rerseits gibt die erste exklusive ODER-Schaltung 34a das
Impulssignal mit hohem Pegel zu der Zeit der Ausgabe des
Zeitunsicherheitsregistrierungsinstruktionssignals DET in
dem zweiten Datenkanal CH2 aus, so daß ein Datensignal DIN1
die erste Logikgatterschaltung 35a zu der ODER-Schaltung 36
durchläuft. Die ODER-Schaltung 36 gibt das empfangene Daten
signal DIN1 als Datensignal DOUT1 aus.
Das Datensignal DIN0 wird, oben beschrieben, in jedem
der Schieberegister 31a-31c in dem ersten Datenkanal CH1 1
ns lang aufrechterhalten, bis das Datensignal DOUT1 von dem
zweiten Datenkanal CH2 ausgegeben wird. Daher werden die
Datensignale DOUT0, DOUT1 von den ersten und zweiten Daten
kanälen CH1, CH2 gleichzeitig ausgegeben, wie in Fig. 4
gezeigt. Ein Datenweg wird registriert, um auf diese Weise
eine Zeitunsicherheit von 3 ns zu kompensieren. Wenn Daten
danach zugeführt werden, können parallele Übertragungsdaten
ohne Zeitunsicherheit erhalten werden, indem das Datensignal
die registrierte Logikgatterschaltung 35d durchlaufen kann.
Nachdem die Zeitunsicherheit in dem optischen Sen
der-/Empfänger-Modul 15 auf die obige Weise kompensiert
worden ist, wird ein Abtastsignal von der Eingabe-/Ausgabe-Ein
heit 11 dem optischen Sender-/Empfänger-Modul 14 für den
Hostcomputer 12 zugeführt. Der Sender-/Empfänger-Modul 14
wird ebenfalls der Zeitunsicherheitskompensation unterzogen,
so daß danach parallele Übertragungsdaten ohne Zeitunsicher
heit für den Hostcomputer 12 erhalten werden können.
Fig. 5 zeigt eine andere Ausführungsform einer Paral
leldatenzeitunsicherheitsdetektionsschaltung. Zum Vereinfa
chen der folgenden Erläuterung sind in Fig. 5 nur vier
Kanäle CH1-CH4 gezeigt. Die jeweiligen Datenkanäle CH1-CH4
umfassen auf dieselbe Weise wie die obige Ausführungsform
den Schieberegistersatz 31 mit sechs Schieberegistern oder
Flipflops 31a-31f, und die entsprechenden exklusiven ODER-Schal
tungen 34a-34f zum Identifizieren des Schieberegisters
31a-31f, welches das Abtastsignal ausgibt. Die Ausgaben NG0-
NG3 von den letzten Schieberegistern 31f werden einer Steu
erschaltung 46 zugeführt. Die Datensignale DIN0-DIN3, die
der Paralleldatenzeitunsicherheitsdetektionsschaltung 45
zugeführt werden, werden anfangs mit dem Abtasttakt CLK von
der Abtasttakterzeugungsschaltung 48 durch die Operation der
Flipflops 47 synchronisiert.
Die Logikgatterschaltungen 35a-35f umfassen jeweils ein
Flipflop 49a-49f, damit die Ausgabe von der entsprechenden
exklusiven ODER-Schaltung 34a-34f als Reaktion auf den
Empfang des Zeitunsicherheitsregistrierungsinstruktions
signals DET von der Zeitlagensignalerzeugungsschaltung 37
hindurchlaufen kann, und eine logische UND-Schaltung 50a-50f
zum Beibehalten der Aktivierung als Reaktion auf den Empfang
eines Signals mit hohem Pegel von dem Flipflop 49a-49f. Die
logischen UND-Schaltungen 50a-50f haben einen ersten Ein
gangsanschluß zum Empfangen eines Signals, welches dasselbe
wie ein Eingangssignal für das entsprechende Schieberegister
35a-35f ist, und einen zweiten Eingangsanschluß zum Empfan
gen der Ausgabe von dem entsprechenden Flipflop 49a-49f.
Die Ausgaben DOUT0-DOUT3 von den jeweiligen ODER-Schal
tungen 36 in den Datenkanälen CH1-CH4 werden einer Verarbei
tungsvollendungsdetektionsschaltung 51 zugeführt. Die Verar
beitungsvollendungsdetektionsschaltung 51 führt ein OK-Sig
nal oder ein Vollendungssignal der Steuerschaltung 46 zu,
falls die Schaltung 51 Signale mit hohem Pegel von allen
ODER-Schaltungen 36 zu der Zeit der Ausgabe des Zeitunsi
cherheitsregistrierungsinstruktionssignals DET von der
Zeitlagensignalerzeugungsschaltung 37 empfängt.
Es sei erwähnt, daß dieselben Bezugszeichen oder -zah
len bei der Struktur vermerkt sind, die Funktionen hat,
die dieselben wie jene in der vorherigen Ausführungsform
sind.
Es wird der Fall angenommen, bei dem die Paralleldaten
zeitunsicherheitsdetektionsschaltung 45 eine Zeitunsicher
heitskompensation für Datensignale von 1 GHz durchführt und
der Abtasttakt CLK zum Beispiel eine Periode T = 1 ns (Rate
von 1 GHz) hat. Die Datensignale werden in dem Schieberegi
stersatz 31 sequentiell in 1 ns von einem Schieberegister zu
dem anderen transportiert. Die Datensignale DIN0-DIN3 können
daher maximal 6 ns in dem Schieberegistersatz 31 gehalten
werden. Mit anderen Worten, die maximal 6 ns der Zeitunsi
cherheit können in dieser Paralleldatenzeitunsicherheits
detektionsschaltung 45 kompensiert werden. Diese Zeitperiode
ist bei der folgenden Erläuterung als Zeitunsicherheits
detektionsperiode definiert.
Hierbei wird unter Bezugnahme auf Fig. 5 der Fall ange
nommen, bei dem die Dauer der Zeitunsicherheit die Zeitunsi
cherheitsdetektionsperiode überschreitet. Das Abtastsignal
wird in diesem Fall nicht von allen Datenkanälen CH1-CH4
innerhalb der Zeitunsicherheitsdetektionsperiode empfangen,
so daß die Verarbeitungsvollendungsdetektionsschaltung 51
das OK-Signal nicht ausgeben kann. Wenn die Steuerschaltung
46 diese Bedingung detektiert, findet sie heraus, welcher
der Datenkanäle CH1-CH4 das Abtastsignal zu früh empfängt.
Mit anderen Worten, die Steuerschaltung 46 findet den Daten
kanal CH1-CH4 heraus, der das Datensignal NG0-NG3 mit einem
hohem Pegel bei Ablauf der Zeitunsicherheitsdetektionsperi
ode ausgibt. Das Signal mit hohem Pegel stellt das Abtast
signal dar, welches den Schieberegistersatz 31 vollständig
durchläuft, bevor alle Datenkanäle CH1-CH4 das Abtastsignal
empfangen, so daß der Datensignal CH1-CH4, der das Abtast
signal zu früh empfangen hat, identifiziert werden kann.
Hierbei dient die Steuerschaltung 46 dazu, als Detektions
schaltung eines Unvollendungskanals der vorliegenden Erfin
dung zu arbeiten.
Als nächstes erfolgt unter Bezugnahme auf Fig. 6 die
Beschreibung für den Fall, bei dem das Flipf16p 47 in dem
zweiten Datenkanal CH2 das Abtastsignal 250 ps später als
das Flipflop 47 in dem ersten Datenkanal CH1 empfängt. Das
Abtastsignal DIN0 für den ersten Datenkanal CH1 wird durch
die Operation des Flipflops 47 mit dem Abtasttakt CLK syn
chronisiert und dann dem ersten Schieberegister 31a und der
Zeitlagensignalerzeugungsschaltung 37 zugeführt. An diesem
Punkt gibt die entsprechende exklusive ODER-Schaltung 34a
ein Impulssignal mit hohem Pegel aus. Das Abtastsignal DIN1
für den zweiten Datenkanal CH2 wird gleichfalls mit dem
Abtasttakt CLK synchronisiert und dann dem ersten Schiebe
register 31a und der Zeitlagensignalerzeugungsschaltung 37
eine Periode später als dem ersten Datenkanal CH1 zugeführt.
Wenn die Abtastsignale DIN0, DIN1 durch die Zeitlagen
signalerzeugungsschaltung 37 empfangen werden, sollen die
Abtastsignale von allen Datenkanälen CH1-CH4 empfangen
worden sein, so daß die Zeitlagensignalerzeugungsschaltung
37 das Zeitunsicherheitsregistrierungsinstruktionssignal DET
ausgibt. Das Zeitunsicherheitsregistrierungsinstruktions
signal DET wird Taktanschlüssen der Flipflops 49a-49f in den
Logikgatterschaltungen 35a-35f der jeweiligen Datenkanäle
CH1-CH4 zugeführt. Dies dient dazu, daß die Ausgabe oder die
logische "1" der zweiten exklusiven ODER-Schaltung 34b durch
das Flipflop 49b zu der logischen UND-Schaltung 50b in der
entsprechenden Logikgatterschaltung 35b in dem ersten Daten
kanal CH1 gelangen kann. Gleichzeitig ermöglichen es die
anderen Flipflops 49a, 49c-49f, daß die Ausgaben "0" zu den
entsprechenden logischen UND-Schaltungen 50a, 50c-50f gelan
gen können. In dem zweiten Datenkanal CH2 ermöglicht es das
Flipflop 49a, daß die Ausgabe "1" der exklusiven ODER-Schal
tung 34a zu der entsprechenden logischen UND-Schaltung 50a
in der Logikgatterschaltung 35a gelangen kann. Gleichzeitig
ermöglichen es die anderen Flipflops 49b-49f in dem zweiten
Datenkanal CH2, daß die Ausgaben "0" zu den entsprechenden
logischen UND-Schaltungen 50b-50f gelangen können. Die
jeweiligen Flipflops 49a, 49b in den ersten und zweiten
Datenkanälen CH1, CH2 behalten ihre Ausgaben bei, bis ein
Rücksetzen vollzogen ist. Daher erscheint die Ausgabe des
ersten Schieberegisters 31a an der ODER-Schaltung 36 in dem
ersten Datenkanal CH1, während die Ausgabe des Flipflops 47,
nämlich die Eingabe für das erste Register 31a, an der ODER-Schal
tung 36 in dem zweiten Datenkanal CH2 erscheint.
Ein Datenweg wird, wie oben beschrieben, in dem ersten
Datenkanal CH1 von dem Ausgang des ersten Schieberegisters
31a zu der ODER-Schaltung 36 auf der Basis des Zeitunsicher
heitsregistrierungsinstruktionssignals DET von der Zeit
lagensignalerzeugungsschaltung 37 aufgebaut, während ein
Datenweg gleichfalls in dem zweiten Datenkanal CH2 von dem
Ausgang des Flipflops 47 zu der ODER-Schaltung 36 aufgebaut
wird, auf dieselbe Weise wie bei der vorherigen Ausführungs
form. Die Datenwege werden in der Paralleldatenzeitunsicher
heitsdetektionsschaltung 45 registriert.
Wenn nachfolgende Datensignale A-E den ersten und zwei
ten Datenkanälen CH1, CH2 zugeführt werden, wie in Fig. 7
gezeigt, transportieren die jeweiligen Schieberegistersätze
31 in den ersten und zweiten Datenkanälen CH1, CH2 die
Datensignale A-E sequentiell von einem Schieberegister zu
dem anderen. Die Ausgabe des ersten Schieberegisters 31a
wird längs des registrierten Datenweges in dem ersten Daten
kanal CH1 geführt, während die Ausgabe des Flipflops 47
längst des registrierten Datenweges in dem zweiten Daten
kanal CH2 geführt wird. Demzufolge werden die jeweiligen
Datensignale A-E von den ersten und zweiten Datenkanälen
CH1, CH2 gleichzeitig ausgegeben. Die Zeitunsicherheit von
250 ns wird kompensiert.
Wie aus dem Vergleich zwischen Fig. 6 und 8 hervorgeht,
koinzidiert der Schlupf oder Bitverlust des Taktes eines
Abtastsignals zu dem Abtasttakt CLK nicht immer mit dem des
Taktes eines nachfolgenden Datensignals. Eine Zeitunsicher
heit kann in der Zeitlage auftreten, die sich von dem Ab
tastsignal bezüglich des Abtasttaktes CLK unterscheidet, wie
in Fig. 8 gezeigt. Die Zeitunsicherheit von 250 ps, die mit
Fig. 7 identisch ist, kann nicht kompensiert werden oder
kann sogar auf eine Zeitunsicherheit von 1 ns am Ausgang von
der Paralleldatenzeitunsicherheitsdetektionsschaltung 45 in
Fig. 8 vergrößert werden.
Demgemäß kann eine Periode T oder eine Rate des Ab
tasttaktes CLK einen Fehler bei der Zeitunsicherheitskompen
sationsoperation verursachen. Es versteht sich, daß der
Fehler desto kleiner wird, je schneller die Rate des Ab
tasttaktes CLK wird. Wenn jedoch die Rate des Abtasttaktes
CLK schneller wird, benötigt der Schieberegistersatz 31 mehr
Schieberegister, so daß eine ausreichende Zeitunsicherheits
detektionsperiode garantiert werden kann. Es ist daher
vorzuziehen, die Rate des Abtasttaktes CLK mindestens auf
das Zweifache der Datenübertragungsrate von parallelen
Übertragungsdaten einzustellen.
Fig. 9 zeigt das Zeitlagendiagramm in dem Fall, wenn
ein Abtasttakt CLK mit einer Periode T = 250 ps (Rate von 4
GHz) anstelle des Abtasttaktes CLK mit T = 1 ns verwendet
wird. Der Schieberegistersatz 31 transportiert Datensignale
in 250 ps sequentiell von einem Schieberegister zu dem
anderen. Die Zeitunsicherheitsdetektionsperiode wird demzu
folge auf 1,5 ns eingestellt. Die Anzahl von Schieberegi
stern in dem Schieberegistersatz 31 kann erhöht werden, um
die Zeitunsicherheitsdetektionsperiode zu verlängern. Falls
zum Beispiel die obige Zeitunsicherheitsdetektionsperiode
von 6 ns beibehalten werden soll, kann der Schieberegister
satz 31 vierundzwanzig Schieberegister umfassen.
Unter Bezugnahme auf Fig. 9 wird angenommen, daß der
zweite Datenkanal CH2 das Abtastsignal 250 ps später als der
erste Datenkanal CH1 empfängt, auf dieselbe Weise wie oben
erwähnt. In der Paralleldatenzeitunsicherheitsdetektions
schaltung 45 wird ein Datenweg in dem ersten Datenkanal CH1
von dem Ausgang des ersten Schieberegisters 31a zu der ODER-Schal
tung 36 aufgebaut, während ein Datenweg gleichfalls in
dem zweiten Datenkanal CH2 von dem Ausgang des Flipflops 47
zu der ODER-Schaltung 36 aufgebaut wird, wie oben erwähnt.
Diese Datenwege werden in der Paralleldatenzeitunsicher
heitsdetektionsschaltung 45 registriert.
Wenn nachfolgende Datensignale A-E den ersten und zwei
ten Datenkanälen CH1, CH2 zugeführt werden, wie in Fig. 10
und 11 gezeigt, werden die Datensignale A-E mit dem Abtast
takt CLK synchronisiert und durch die Paralleldatenzeitunsi
cherheitsdetektionsschaltung 45 empfangen. Falls der Schlupf
des Taktes bei den parallelen Übertragungsdaten zu dem
Abtasttakt CLK mit dem des Abtastsignals koinzidiert, wie in
Fig. 10 gezeigt, werden die Datensignale A-E von den ersten
und zweiten Datenkanälen CH1, CH2 gleichzeitig ausgegeben.
Falls andererseits der Schlupf des Taktes bei den parallelen
Übertragungsdaten nicht mit dem des Abtastsignals koinzi
diert, wie in Fig. 11 gezeigt, werden die Datensignale A-E
mit einer noch verbleibenden Zeitunsicherheit von 250 ps
ausgegeben. Genauer gesagt, diese Paralleldatenzeitunsicher
heitsdetektionsschaltung 45 kann eine Zeitunsicherheit von
unter 250 ps, nämlich die Rate des Abtasttaktes CLK, nicht
kompensieren. Jedoch werden die nur 250 ps der verbleibenden
Zeitunsicherheit für einen Datentakt von 1 ns eine anschlie
ßende Verarbeitung in späteren Stufen nicht groß beeinträch
tigen.
Obwohl oben im besonderen zwei Ausführungsformen be
schrieben wurden, ist die vorliegende Erfindung nicht auf
die offenbarten Ausführungsformen begrenzt. Die vorliegende
Erfindung kann auf irgendeine Eingabe-/Ausgabe-Einheit ange
wendet werden, wie Arbeitsplätze und/oder Personalcomputer,
bei denen eine parallele Schnittstelle zum Einsatz kommt.
Die parallelen Übertragungsdaten brauchen nicht auf 12 Bits
oder 4 Bits begrenzt zu sein. Die Datenübertragung kann
außer über faseroptische Kabel über irgendein Medium erfol
gen.
Claims (8)
1. Paralleldatenzeitunsicherheitsdetektionsschaltung
mit:
einer Vielzahl von parallelen Datenkanälen, die eine Vielzahl von seriellen Schieberegistern enthalten, so daß ein Abtastsignal hindurchlaufen kann;
einer Zeitlagensignalerzeugungsschaltung, die zum Erzeugen eines Zeitlagensignals in einem vorbestimmten Zeitraum in der Lage ist; und
einer Zeitunsicherheitsspeicherschaltung, die zum Regi strieren des Schieberegisters in der Lage ist, welches das Abtastsignal für die jeweiligen Datenkanäle empfängt, wenn das Zeitlagensignal erzeugt wird.
einer Vielzahl von parallelen Datenkanälen, die eine Vielzahl von seriellen Schieberegistern enthalten, so daß ein Abtastsignal hindurchlaufen kann;
einer Zeitlagensignalerzeugungsschaltung, die zum Erzeugen eines Zeitlagensignals in einem vorbestimmten Zeitraum in der Lage ist; und
einer Zeitunsicherheitsspeicherschaltung, die zum Regi strieren des Schieberegisters in der Lage ist, welches das Abtastsignal für die jeweiligen Datenkanäle empfängt, wenn das Zeitlagensignal erzeugt wird.
2. Paralleldatenzeitunsicherheitsdetektionsschaltung
nach Anspruch 1, bei der das Abtastsignal wenigstens eine
Flanke umfaßt, die auf einen Datenwertpegel ansteigt, und
einen konstanten Pegelabschnitt, der den Datenwertpegel für
die Flanke kontinuierlich hält.
3. Paralleldatenzeitunsicherheitsdetektionsschaltung
nach Anspruch 1 oder 2, bei der die Zeitlagensignalerzeu
gungsschaltung das Zeitlagensignal erzeugt, so daß das
Schieberegister identifiziert werden kann, welches das
Abtastsignal empfängt, wenn alle Datenkanäle das Abtast
signal empfangen.
4. Paralleldatenzeitunsicherheitsdetektionsschaltung
nach Anspruch 1 bis 3, bei der die Zeitlagensignalerzeu
gungsschaltung ein Rücksetzsignal zum Zurücksetzen der
Zeitunsicherheitsspeicherschaltung empfängt.
5. Paralleldatenzeitunsicherheitsdetektionsschaltung
nach Anspruch 1 bis 4, ferner mit einer Verarbeitungsvoll
endungsdetektionsschaltung, die detektieren kann, daß alle
Datenkanäle das Abtastsignal innerhalb einer Zeitunsicher
heitsdetektionsperiode empfangen, die durch die Anzahl der
Schieberegister definiert ist, um ein Vollendungssignal
aus zugeben.
6. Paralleldatenzeitunsicherheitsdetektionsschaltung
nach Anspruch 5, ferner mit einer Detektionsschaltung eines
Unvollendungskanals, die den Datenkanal detektieren kann, in
dem das Abtastsignal alle Schieberegister durchlaufen hat,
wenn die Verarbeitungsvollendungsdetektionsschaltung das
Vollendungssignal aus zugeben versagt.
7. Paralleldatenzeitunsicherheitsdetektionsschaltung
nach Anspruch 1 bis 6, ferner mit einer Gatterschaltung, die
es ermöglichen kann, ein ankommendes Datensignal aus dem
Schieberegister, das in der Zeitunsicherheitsspeicher
schaltung registriert ist, in den Datenkanal auszugeben.
8. Paralleldatenzeitunsicherheitsdetektionsschaltung
nach Anspruch 1 bis 7, bei der die Datenkanäle mit einer
optischen Konverterschaltung verbunden sind, die ein opti
sches Signal in ein elektrisches Signal konvertieren kann.
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R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |
Effective date: 20111001 |