DE19809189B4

DE19809189B4 - Paralleldatenzeitunsicherheitsdetektionsschaltung

Info

Publication number: DE19809189B4
Application number: DE19809189A
Authority: DE
Inventors: Osamu Kawasaki Suzuki; Takayuki Kawasaki Watanabe
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-09-01
Filing date: 1998-03-04
Publication date: 2006-05-04
Anticipated expiration: 2018-03-05
Also published as: JPH1174945A; JP3387379B2; US6079035A; DE19809189A1

Abstract

Paralleldatenzeitunsicherheitsdetektionsschaltung mit:
einer Vielzahl von parallelen Datenkanälen, die eine Vielzahl von seriellen Schieberegistern enthalten, so daß ein Abtastsignal hindurchlaufen kann;
einer Zeitlagensignalerzeugungsschaltung, die zum Erzeugen eines Zeitlagensignals in einem vorbestimmten Zeitraum in der Lage ist; und
einer Zeitunsicherheitsspeicherschaltung, die zum Registrieren des Schieberegisters in der Lage ist, welches das Abtastsignal für die jeweiligen Datenkanäle empfängt, wenn das Zeitsignal erzeugt wird,
ferner mit einer Verarbeitungsvollendungsdetektionsschaltung, die detektieren kann, daß alle Datenkanäle das Abtastsignal innerhalb einer Zeitunsicherheitsdetektionsperiode empfangen, die durch die Anzahl der Schieberegister definiert ist, um ein Vollendungssignal auszugeben.

Description

HINTERGRUND DER ERFINDUNG
Gebiet der Erfindung:
Die vorliegende Erfindung betrifft einen Empfänger, der zum Empfangen von parallelen Datensignalen durch eine Vielzahl von Datenkanälen in der Lage ist, im besonderen eine Paralleldatenzeitunsicherheitsdetektionsschaltung, die zum Detektieren einer Zeitunsicherheit (englisch: skew) bei parallelen Daten in der Lage ist.

Auf dem Gebiet der Computertechnik ist eine parallele Schnittstelle wohlbekannt, in der Datensignale über parallele Kupferkabel oder faseroptische Kabel transportiert werden, um so viele Datensignale wie möglich gleichzeitig zu transportieren.

Datensignale in der parallelen Schnittstelle werden jedoch in allen Datenkanälen durch einen Empfänger nicht immer gleichzeitig empfangen, selbst wenn die Datensignale synchron mit dem Systemtakt eines Senders gleichzeitig gesendet werden.

Wenn bei der parallelen Schnittstelle parallele faseroptische Kabel verwendet werden, tritt im besonderen bei parallelen Übertragungsdaten, die später parallel verarbeitet werden sollen, leicht eine Zeitunsicherheit auf, basierend auf einer Differenz der Übertragungsgeschwindigkeit von Datensignalen innerhalb der faseroptischen Kabel, einer Differenz der Verarbeitungsgeschwindigkect von Fotodetektoren zum Konvertieren optischer Signale in elektrische Signale und so weiter. Je länger die faseroptischen Kabel sind, desto größer wird die Zeitunsicherheit.

Aus der EP 0 659 001 A2 ist ein System für parallele Datenübertragung bekannt, welches ein spezielles Synchronisationsmuster verwendet.

ZUSAMMENFASSUNG DER ERFINDUNG

Daher ist es eine Aufgabe der vorliegenden Erfindung, eine Paralleldatenzeitunsicherheitsdetektionsschaltung vorzusehen, die zum gleichzeitigen Ausgeben von parallelen Übertragungsdaten in der Lage ist, die später gleichzeitig verarbeitet werden sollen, indem eine Zeitunsicherheit bei parallelen Übertragungsdaten detektiert wird und die Zeitunsicherheit kompensiert wird.

Gemäß der vorliegenden Erfindung ist eine Paralleldatenzeitunsicherheitsdetektionsschaltung vorgesehen, mit: einer Vielzahl von parallelen Datenkanälen, die eine Vielzahl von seriellen Schieberegistern enthalten, so daß ein Abtastsignal hindurchlaufen kann; einer Zeitlagensignalerzeugungsschaltung, die zum Erzeugen eines Zeitlagensignals in einem vorbestimmten Zeitraum in der Lage ist; und einer Zeitunsicherheitsspeicherschaltung, die zum Registrieren des Schieberegisters in der Lage ist, welches das Abtastsignal für die jeweiligen Datenkanäle empfängt, wenn das Zeitlagensignal erzeugt wird.

Mit der obigen Struktur kann das Schieberegister, welches das Abtastsignal zu der Zeit des Erzeugens des Zeitlagensignals empfängt, von den Schieberegistern identifiziert werden, die das empfangene Abtastsignal in jedem der Datenkanäle sequentiell transportieren. Die Abtastsignale, die von den identifizierten Schieberegistern ausgegeben werden, werden von allen Datenkanälen gleichzeitig ausgegeben. Daher kann bei den parallelen Übertragungsdaten eine Zeitunsicherheit detektiert werden.

Das Abtastsignal kann vorzugsweise wenigstens eine Flanke umfassen, die auf einen Datenwertpegel ansteigt, und einen konstanten Pegelabschnitt, der den Datenwertpegel für die Flanke kontinuierlich hält. Die Zeitunsicherheitsspeicherschaltung überwacht das Schieberegister, welches das Abtastsignal empfängt, auf der Basis der Flanke des Abtastsignals. Solange der Datenwertpegel beibehalten wird, kann in jedem der Datenkanäle nur eines der Schieberegister extrahiert werden.

Die Zeitlagensignalerzeugungsschaltung kann das Zeitlagensignal erzeugen, damit das Schieberegister, welches das Abtastsignal empfängt, identifiziert werden kann, wenn alle Datenkanäle die Abtastsignale empfangen. Die Abtastsignale, die den jeweiligen Datenkanälen eingegeben werden, können von allen Datenkanälen gleichzeitig ausgegeben werden. In diesem Fall kann die Zeitlagensignalerzeugungsschaltung ein Rücksetzsignal zum Zurücksetzen der Zeitunsicherheitsspeicherschaltung empfangen. Das Rücksetzsignal dient zum Initiieren der Paralleldatenzeitunsicherheitsdetektionsschaltung.

Zusätzlich kann die Paralleldatenzeitunsicherheitsdetektionsschaltung ferner eine Verarbeitungsvollendungsdetektionsschaltung umfassen, die detektieren kann, daß alle Datenkanäle die Abtastsignale innerhalb einer Zeitunsicherheitsdetektionsperiode empfangen, die durch die Anzahl der Schieberegister definiert ist, um ein Vollendungssignal auszugeben. Das Vollendungssignal dient zum Bestätigen, daß eine Zeitunsicherheit innerhalb der Zeitunsicherheitsdetektionsperiode detektiert wurde.

Ferner kann die Paralleldatenzeitunsicherheitsdetektionsschaltung des weiteren eine Detektionsschaltung eines Unvollendungskanals umfassen, die den Datenkanal detektieren kann, in dem das Abtastsignal alle Schieberegister durchlaufen hat, wenn die Verarbeitungsvollendungsdetektionsschaltung das Vollendungssignal nicht ausgeben kann. Wenn die Detektion der Zeitunsicherheit innerhalb der Zeitunsicherheitsdetektionsperiode unvollendet ist, ist es mit dieser Struktur möglich, den Datenkanal zu identifizieren, der die Nichtvollendung induziert.

Weiterhin kann die Paralleldatenzeitunsicherheitsdetektionsschaltung ferner eine Gatterschaltung umfassen, die das Ausgeben eines ankommenden Datensignals aus dem Schieberegister ermöglichen kann, das in der Zeitunsicherheitsspeicher schaltung in dem Datenkanal registriert ist. Sobald die Schieberegister in allen Datenkanälen auf der Basis des Abtastsignals registriert sind, werden nachfolgende Datensignale durch die registrierten Schieberegister hindurchgeführt, um miteinander synchron zu sein. Auf diese Weise kann eine Zeitunsicherheit bei den parallelen Übertragungsdaten dementsprechend kompensiert werden.

Ferner können die Datenkanäle mit einer optischen Konverterschaltung verbunden sein, die ein optisches Signal in ein elektrisches Signal konvertieren kann. Die Zeitunsicherheitskompensation kann bei parallelen Übertragungsdaten ausgeführt werden, die unter einer Zeitunsicherheit leiden, die durch ein Medium wie ein faseroptisches Kabel verursacht wird.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die obigen und andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung gehen aus der folgenden Beschreibung der bevorzugten Ausführungsform in Verbindung mit den beiliegenden Zeichnungen hervor, in denen:

1 die Struktur eines Computersystems schematisch zeigt, bei dem eine parallele Schnittstelle verwendet wird;

2 die Struktur eines optischen Sender/Empfänger-Moduls schematisch zeigt;

3 die Struktur einer Paralleldatenzeitunsicherheitsdetektionsschaltung gemäß der vorliegenden Erfindung schematisch zeigt;

4 ein Zeitlagendiagramm zum Zeigen der Operation der Paralleldatenzeitunsicherheitsdetektionsschaltung ist;

5 die Struktur einer Paralleldatenzeitunsicherheitsdetektionsschaltung gemäß einer anderen Ausführungsform der vorliegenden Erfindung schematisch zeigt;

6 ein Zeitlagendiagramm zum Zeigen der Operation zum Detektieren einer Zeitunsicherheit in parallelen Datenkanälen auf der Basis eines Abtastsignals ist;

7 ein Zeitlagendiagramm zum Zeigen der Operation zum Kompensieren einer Zeitunsicherheit in parallelen Datenkanälen und zum Ausgeben von Datensignalen ist;

8 ein Zeitlagendiagramm zum Zeigen der Operation zum Kompensieren einer Zeitunsicherheit in parallelen Datenkanälen und zum Ausgeben von Datensignalen ist, wenn die Synchronisation der Zeitunsicherheit zu dem Abtasttakt bei den Datensignalen versetzt ist;

9 ein Zeitlagendiagramm zum Zeigen der Operation zum Detektieren einer Zeitunsicherheit in parallelen Datenkanälen auf der Basis eines Abtastsignals ist;

10 ein Zeitlagendiagramm zum Zeigen der Operation zum Kompensieren einer Zeitunsicherheit in parallelen Datenkanälen und zum Ausgeben von Datensignalen ist; und

11 ein Zeitlagendiagramm zum Zeigen der Operation zum Kompensieren einer Zeitunsicherheit in parallelen Datenkanälen und zum Ausgeben von Datensignalen ist, wenn die Synchronisation der Zeitunsicherheit zu dem Abtasttakt bei den Datensignalen versetzt ist.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
1 zeigt ein Beispiel eines Computersystems, bei dem eine parallele Schnittstelle verwendet wird. Das Computersystem 10 umfaßt einen Hostcomputer 12, der Daten von einer Eingabe/Ausgabe-Einheit 11 erfassen und die Daten verarbeiten kann. Die Eingabe/Ausgabe-Einheit 11 kann zum Beispiel eine Magnetbandsteuervorrichtung und eine Dateiverwaltungsvorrichtung mit einer Vielzahl von Plattenlaufwerkseinheiten enthalten. Der Hostcomputer 12 und die Eingabe/Ausgabe-Einheit 11 sind durch ein faseroptisches Band (fiber-optic tape) 13 miteinander verbunden, das zum Beispiel zwölf Leitungen hat. Elektrische Signale, die von dem Hostcomputer 12 ausgegeben werden, werden in einem optischen Sender/Empfänger-Modul 14 in optische Signale konvertiert und danach durch das faseroptische Band 13 zu der Eingabe/ Ausgabe-Einheit 11 gesendet. Die Eingabe/Ausgabe-Einheit 11 ermöglicht es, daß ein optischer Sender/Empfänger-Modul 15 die übertragenen optischen Signale desgleichen in elektrische Signale konvertiert, die danach einer Verarbeitung unterzogen werden. Andererseits werden Datensignale, die in dem optischen Sender/Empfänger-Modul 15 in der Eingabe/Ausgabe-Einheit 11 in optische Signale konvertiert werden, in dem optischen Sender/Empfänger-Modul 14 für den Hostcomputer 12 der Wiederherstellung in elektrische Signale unterzogen. Die wiederhergestellten Datensignale werden danach in dem Hostcomputer 12 verarbeitet. Die optischen Sender/Empfänger-Module 14, 15 können in den Hostcomputer 12 und die Eingabe/Ausgabe-Einheit 11 eingebaut sein oder lösbar an sie montiert sein. Der Hostcomputer 12 kann durch optische Anzeigen an einem Display 16 und/oder durch Eingabemanipulation einer Tastatur 17, einer Maus, nicht gezeigt, oder dergleichen bedient werden.
Jedes der optischen Sender/Empfänger-Module 14, 15 enthält, wie in 2 gezeigt, einen Lasertreiber 21 für das Blinken oder die Intensitätsmodulation eines Laserarrays 20 synchron mit einem Systemtakt. Das Laserarray 20 umfaßt Laserelemente oder Dioden zum Konvertieren elektrischer Signale in optische Signale für parallele Daten DATAIn00–DATAIn11. Jedes der Elemente entspricht einem Bit der parallelen Daten von zwölf Bits, die ein Taktsignal von 1 Bit und Datensignale von 11 Bits umfassen. Das Blinken von jedem der Laserelemente wird durch einen optischen Steckverbinder 22 zu der entsprechenden Leitung in dem faseroptischen Band 13 übertragen. Andererseits konvertiert ein Fotodetektorarray 23 als optische Konverterschaltung das Blinken in elektrische Signale. Das Blinken wird von den entsprechenden Leitungen in dem faseroptischen Band 13 empfangen. Die erhaltenen elektrischen Signale werden dann in einer Empfängerschaltung 24 verstärkt und danach dem Hostcomputer 12 oder der Eingabe/Ausgabe-Einheit 11 als parallele Daten DATAOut00–DATAOut11 von zwölf Bits zugeführt. Die Empfängerschaltung 24 kann zum Beispiel einen Vorverstärker 24a, einen Hauptverstärker 24b, einen Komparator 24c und einen Treiber 24d umfassen.
Die Empfängerschaltung 24 umfaßt eine Paralleldatenzeitunsicherheitsdetektionsschaltung 30 gemäß einer Ausführungsform der vorliegenden Erfindung, wie in 3 gezeigt. Die Paralleldatenzeitunsicherheitsdetektionsschaltung 30 enthält eine Vielzahl von Datenkanälen CH1–CH12 (zwölf in diesem Fall), in denen entsprechende Datensignale DIN01–DIN11 von den Leitungen in dem faseroptischen Band 13 transportiert werden. Hierbei erfolgt die Beschreibung nur für den ersten Datenkanal CH1, da die Datenkanäle CH1–CH12 dieselbe Struktur haben.
Ein Schieberegistersatz 31 ist mit dem ersten Datenkanal CH1 verbunden. Der Schieberegistersatz 31 umfaßt eine Vielzahl von seriellen Schieberegistern 31a–31e. Jedes der Schieberegister 31a–31e gibt sequentiell das empfangene Datensignal DIN0 synchron mit einem Abtasttakt CLK aus, der von einer nicht gezeigten Abtasttakterzeugungsschaltung zugeführt wird. Der Abtasttakt unterscheidet sich von dem Systemtakt oder dem Takt, der in dem Datenübertragungssignal enthalten ist.
Eine Zeitunsicherheitsspeicherschaltung 33 ist mit dem Schieberegistersatz 31 verbunden. Die Zeitunsicherheitsspeicherschaltung 33 umfaßt exklusive ODER-Schaltungen (EXORs) 34a–34e jeweils zum Vergleichen eines Ausgabedatenwertes von dem entsprechenden Schieberegister 31a–31e mit einem Eingabedatenwert für das entsprechende Schieberegister 31a–31e. Die exklusiven ODER-Schaltungen 34a–34e geben ein Signal mit hohem Pegel aus, falls sich der Ausgabedatenwert als Resultat des Vergleichs von dem Eingabedatenwert unterscheidet. Der Vergleich dient dazu, das besondere Schieberegister 31a–31e von dem Schieberegistersatz 31 zu identifizieren, wel ches das Datensignal mit dem Datenwert ausgibt, der sich von dem Eingabedatenwert unterscheidet.
Logikgatterschaltungen 35a–35e sind mit den entsprechenden exklusiven ODER-Schaltungen 34a–34e verbunden. Die Logikgatterschaltungen 35a–35e dienen dazu, die exklusive ODER-Schaltung 34a–34e zu identifizieren, die das Signal mit hohem Pegel ausgibt, wenn ein Zeitunsicherheitsregistrierungsinstruktionssignal DET zugeführt wird. Die Ausgabe von der Logikgatterschaltung 35a–35e wird einer ODER-Schaltung 36 zugeführt. Das Zeitunsicherheitsregistrierungsinstruktionssignal DET wird von einer Zeitlagensignalerzeugungsschaltung 37 zugeführt, wie später beschrieben wird.
Als nächstes erfolgt die Beschreibung der Operation der Paralleldatenzeitunsicherheitsdetektionsschaltung 30 der vorliegenden Erfindung. Es wird angenommen, daß zwischen dem Hostcomputer 12 und der Eingabe/Ausgabe-Einheit 11 eine Datenübertragungsrate von 1 GHz besteht. Der Bediener gibt dem Hostcomputer 12 über die Tastatur 17 mit Hilfe der graphischen Anzeigen auf dem Display 16 zuerst die Ausführungsinstruktionen ein, nachdem der Hostcomputer 12 und die Eingabe/Ausgabe-Einheit 11 eingeschaltet sind. Die Ausführung der Zeitunsicherheitsdetektionsoperation kann dann erfolgen, wenn sich der Hostcomputer 12 stabilisiert hat, und/oder immer dann, wenn der Hostcomputer 12 eingeschaltet wird. Die Ausführung der Zeitunsicherheitsdetektionsoperation kann ohne Instruktionen von dem Bediener automatisch erfolgen, wenn der Hostcomputer 12 eingeschaltet wird. Die Ausführung kann unter der automatischen Steuerung des Hostcomputers 12 periodisch erfolgen.
Wenn die Ausführungsinstruktionen eingegeben sind, führt der Hostcomputer 12 der Paralleldatenzeitunsicherheitsdetektionsschaltung 30 in dem optischen Sender/Empfänger-Modul 14 ein Rücksetzsignal und der Eingabe/Ausgabe-Einheit 11 ein Signal zum Angeben des Beginns der Zeitunsicherheitsdetektionsoperation zu. Das Signal zum Angeben des Beginns der Zeitunsicherheitsdetektionsoperation kann zum Beispiel ein Energie-Ein-Zurücksetzen enthalten, das erzeugt wird, wenn das System eingeschaltet wird. Das Energie-Ein-Zurücksetzen wird von dem Hostcomputer 12 über eine Leitung zur Energiezuführsteuerung, die nicht gezeigt ist, zu der Eingabe/Ausgabe-Einheit 11 übertragen, welche Leitung vom Ablauf der Datenübertragung unabhängig ist. Ein Rücksetzsignal wird der Paralleldatenzeitunsicherheitsdetektionsschaltung 30 als Reaktion auf das Signal in dem optischen Sender/Empfänger-Modul 15 für die Eingabe/Ausgabe-Einheit 11 zugeführt. Diese Rücksetzsignale dienen dazu, alle Logikgatterschaltungen 35a–35e zurückzusetzen. Wenn die Zeitlagensignalerzeugungsschaltung 37 das Rücksetzsignal Enable empfängt, beginnt sie zu arbeiten.
Der Hostcomputer 12 gibt dann ein Abtastsignal an die Eingabe/Ausgabe-Einheit 11 aus. Das Abtastsignal umfaßt vorzugsweise zum Beispiel eine Flanke 40, die auf einen Datenwertpegel ansteigt, und einen konstanten Pegelabschnitt 41, der den Datenwertpegel für die Flanke 40 ununterbrochen hält, wie aus DIN0 in 4 hervorgeht. Der konstante Pegelabschnitt 41 wird beibehalten, bis in den jeweiligen Datenkanälen der Paralleldatenzeitunsicherheitsdetektionsschaltung 30, die das Abtastsignal empfängt, ein Übertragungsweg aufgebaut ist. Da die Struktur oder Konstruktion der Zeitunsicherheitsdetektionsschaltung die maximale Zeit, die zum Kompensieren der Zeitunsicherheit erforderlich ist, begrenzen kann, kann die Periode des konstanten Pegelabschnittes 41 auf eine vorbestimmte Dauer festgelegt werden. Zum Beispiel wird bei HIPPI-6400-PH Rev 0,5 ein konstanter Pegelabschnitt 41 von 14 ns vorgeschlagen.
Es wird angenommen, daß das Abtastsignal den zweiten Datenkanal CH2 3 ns später als den ersten Datenkanal CH1 erreicht. Hierbei sollen die dritten bis zwölften Datenkanäle CH3–CH12 die Abtastdaten gleichzeitig mit dem Empfang in jedem des ersten oder zweiten Datenkanals CH1, CH2 empfangen.
Jedes der Schieberegister 31a–31e gibt anfangs ein Signal mit niedrigem Pegel synchron mit dem Abtasttakt CLK von 1 GHz (T = 1 ns) in den jeweiligen Datenkanälen CH1–CH12 aus. Wenn das Abtastsignal ankommt, wie in 4 gezeigt, steigt das Datensignal auf der Eingangsseite des ersten Schieberegisters 31a an, wobei es nämlich DIN0 entspricht, während das Datensignal auf der Ausgangsseite auf dem niedrigen Pegel gehalten wird. Als Resultat gibt die erste exklusive ODER-Schaltung 34a ein Impulssignal mit hohem Pegel von 1 ns aus. Das erste Schieberegister 31a gibt dann in der nächsten Periode des Abtasttaktes CLK ein Signal mit hohem Pegel aus. Dementsprechend vergleicht die zweite exklusive ODER-Schaltung 34b das Signal mit hohem Pegel auf der Eingangsseite des zweiten Schieberegisters 31b mit dem Signal mit niedrigem Pegel auf dessen Ausgangsseite, so daß die zweite exklusive ODER-Schaltung 34b gleichfalls ein Signal mit hohem Pegel von 1 ns ausgibt. Das Schieberegister 31a–31e, welches das Abtastsignal ausgibt, kann auf diese Weise sequentiell identifiziert werden, indem die oben beschriebene Operation wiederholt wird.
Die Zeitlagensignalerzeugungsschaltung 37 führt den jeweiligen Logikgatterschaltungen 35a–35e ein Zeitunsicherheitsregistrierungsinstruktionssignal DET synchron mit dem Abfall des Abtasttaktes CLK zu, wenn das Abtastsignal alle Datenkanäle CH1–CH12 erreicht. Das Zeitunsicherheitsregistrierungsinstruktionssignal DET wird 1 ns lang auf einem hohen Pegel gehalten. Falls die Logikgatterschaltung 35a–35e das Zeitunsicherheitsregistrierungsinstruktionssignal DET empfängt, während die entsprechende exklusive ODER-Schaltung 34a–34e das Signal mit hohem Pegel ausgibt, registriert die Logikgatterschaltung 35a–35e das entsprechende Schieberegister 31a–31e, welches das Abtastsignal ausgibt. Die Logikgatterschaltung 35a–35e stellt einen Datenweg zum Zuführen der Ausgabe von dem registrierten Schieberegister 31a–31e zu der ODER-Schaltung 36 her.
Bei diesem Beispiel gibt die vierte exklusive ODER-Schaltung 34d das Impulssignal mit hohem Pegel zu der Zeit der Ausgabe des Zeitunsicherheitsregistrierungsinstruktionssignals DET in dem ersten Datenkanal CH1 aus, wie in 4 gezeigt, so daß die vierte Logikgatterschaltung 35d einen Datenweg aufbaut. Mit anderen Worten, das dritte Schieberegister 31c wird registriert, damit seine Ausgabe die ODER-Schaltung 36 als Datensignal DOUT0 durchlaufen kann. Andererseits gibt die erste exklusive ODER-Schaltung 34a das Impulssignal mit hohem Pegel zu der Zeit der Ausgabe des Zeitunsicherheitsregistrierungsinstruktionssignals DET in dem zweiten Datenkanal CH2 aus, so daß ein Datensignal DIN1 die erste Logikgatterschaltung 35a zu der ODER-Schaltung 36 durchläuft. Die ODER-Schaltung 36 gibt das empfangene Datensignal DIN1 als Datensignal DOUT1 aus.
Das Datensignal DIN0 wird, oben beschrieben, in jedem der Schieberegister 31a–31c in dem ersten Datenkanal CH1 1 ns lang aufrechterhalten, bis das Datensignal DOUT1 von dem zweiten Datenkanal CH2 ausgegeben wird. Daher werden die Datensignale DOUT0, DOUT1 von den ersten und zweiten Datenkanälen CH1, CH2 gleichzeitig ausgegeben, wie in 4 gezeigt. Ein Datenweg wird registriert, um auf diese Weise eine Zeitunsicherheit von 3 ns zu kompensieren. Wenn Daten danach zugeführt werden, können parallele Übertragungsdaten ohne Zeitunsicherheit erhalten werden, indem das Datensignal die registrierte Logikgatterschaltung 35d durchlaufen kann.
Nachdem die Zeitunsicherheit in dem optischen Sender/Empfänger-Modul 15 auf die obige Weise kompensiert worden ist, wird ein Abtastsignal von der Eingabe/Ausgabe-Einheit 11 dem optischen Sender/Empfänger-Modul 14 für den Hostcomputer 12 zugeführt. Der Sender/Empfänger-Modul 14 wird ebenfalls der Zeitunsicherheitskompensation unterzogen, so daß danach parallele Übertragungsdaten ohne Zeitunsicherheit für den Hostcomputer 12 erhalten werden können.
5 zeigt eine andere Ausführungsform einer Paralleldatenzeitunsicherheitsdetektionsschaltung. Zum Vereinfachen der folgenden Erläuterung sind in 5 nur vier Kanäle CH1–CH4 gezeigt. Die jeweiligen Datenkanäle CH1–CH4 umfassen auf dieselbe Weise wie die obige Ausführungsform den Schieberegistersatz 31 mit sechs Schieberegistern oder Flipflops 31a–31f, und die entsprechenden exklusiven ODER-Schaltungen 34a–34f zum Identifizieren des Schieberegisters 31a–31f, welches das Abtastsignal ausgibt. Die Ausgaben NG0–NG3 von den letzten Schieberegistern 31f werden einer Steuerschaltung 46 zugeführt. Die Datensignale DIN0–DIN3, die der Paralleldatenzeitunsicherheitsdetektionsschaltung 45 zugeführt werden, werden anfangs mit dem Abtasttakt CLK von der Abtasttakterzeugungsschaltung 48 durch die Operation der Flipflops 47 synchronisiert.
Die Logikgatterschaltungen 35a–35f umfassen jeweils ein Flipflop 49a–49f, damit die Ausgabe von der entsprechenden exklusiven ODER-Schaltung 34a–34f als Reaktion auf den Empfang des Zeitunsicherheitsregistrierungsinstruktionssignals DET von der Zeitlagensignalerzeugungsschaltung 37 hindurchlaufen kann, und eine logische UND-Schaltung 50a–50f zum Beibehalten der Aktivierung als Reaktion auf den Empfang eines Signals mit hohem Pegel von dem Flipflop 49a–49f. Die logischen UND-Schaltungen 50a–50f haben einen ersten Eingangsanschluß zum Empfangen eines Signals, welches dasselbe wie ein Eingangssignal für das entsprechende Schieberegister 35a–35f ist, und einen zweiten Eingangsanschluß zum Empfangen der Ausgabe von dem entsprechenden Flipflop 49a–49f.
Die Ausgaben DOUT0–DOUT3 von den jeweiligen ODER-Schaltungen 36 in den Datenkanälen CH1–CH4 werden einer Verarbeitungsvollendungsdetektionsschaltung 51 zugeführt. Die Verarbeitungsvollendungsdetektionsschaltung 51 führt ein OK-Signal oder ein Vollendungssignal der Steuerschaltung 46 zu, falls die Schaltung 51 Signale mit hohem Pegel von allen ODER-Schaltungen 36 zu der Zeit der Ausgabe des Zeitunsicherheitsregistrierungsinstruktionssignals DET von der Zeitlagensignalerzeugungsschaltung 37 empfängt.
Es sei erwähnt, daß dieselben Bezugszeichen oder -zahlen bei der Struktur vermerkt sind, die Funktionen hat, die dieselben wie jene in der vorherigen Ausführungsform sind.
Es wird der Fall angenommen, bei dem die Paralleldatenzeitunsicherheitsdetektionsschaltung 45 eine Zeitunsicherheitskompensation für Datensignale von 1 GHz durchführt und der Abtasttakt CLK zum Beispiel eine Periode T = 1 ns (Rate von 1 GHz) hat. Die Datensignale werden in dem Schieberegistersatz 31 sequentiell in 1 ns von einem Schieberegister zu dem anderen transportiert. Die Datensignale DIN0–DIN3 können daher maximal 6 ns in dem Schieberegistersatz 31 gehalten werden. Mit anderen Worten, die maximal 6 ns der Zeitunsicherheit können in dieser Paralleldatenzeitunsicherheitsdetektionsschaltung 45 kompensiert werden. Diese Zeitperiode ist bei der folgenden Erläuterung als Zeitunsicherheitsdetektionsperiode definiert.
Hierbei wird unter Bezugnahme auf 5 der Fall angenommen, bei dem die Dauer der Zeitunsicherheit die Zeitunsicherheitsdetektionsperiode überschreitet. Das Abtastsignal wird in diesem Fall nicht von allen Datenkanälen CH1–CH4 innerhalb der Zeitunsicherheitsdetektionsperiode empfangen, so daß die Verarbeitungsvollendungsdetektionsschaltung 51 das OK-Signal nicht ausgeben kann. Wenn die Steuerschaltung 46 diese Bedingung detektiert, findet sie heraus, welcher der Datenkanäle CH1–CH4 das Abtastsignal zu früh empfängt. Mit anderen Worten, die Steuerschaltung 46 findet den Datenkanal CH1–CH4 heraus, der das Datensignal NG0–NG3 mit einem hohem Pegel bei Ablauf der Zeitunsicherheitsdetektionsperiode ausgibt. Das Signal mit hohem Pegel stellt das Abtastsignal dar, welches den Schieberegistersatz 31 vollständig durchläuft, bevor alle Datenkanäle CH1–CH4 das Abtastsignal empfangen, so daß der Datensignal CH1–CH4, der das Abtastsignal zu früh empfangen hat, identifiziert werden kann. Hierbei dient die Steuerschaltung 46 dazu, als Detektionsschaltung eines Unvollendungskanals der vorliegenden Erfindung zu arbeiten.
Als nächstes erfolgt unter Bezugnahme auf 6 die Beschreibung für den Fall, bei dem das Flipflop 47 in dem zweiten Datenkanal CH2 das Abtastsignal 250 ps später als das Flipflop 47 in dem ersten Datenkanal CH1 empfängt. Das Abtastsignal DIN0 für den ersten Datenkanal CH1 wird durch die Operation des Flipflops 47 mit dem Abtasttakt CLK synchronisiert und dann dem ersten Schieberegister 31a und der Zeitlagensignalerzeugungsschaltung 37 zugeführt. An diesem Punkt gibt die entsprechende exklusive ODER-Schaltung 34a ein Impulssignal mit hohem Pegel aus. Das Abtastsignal DIN1 für den zweiten Datenkanal CH2 wird gleichfalls mit dem Abtasttakt CLK synchronisiert und dann dem ersten Schieberegister 31a und der Zeitlagensignalerzeugungsschaltung 37 eine Periode später als dem ersten Datenkanal CH1 zugeführt.
Wenn die Abtastsignale DIN0, DIN1 durch die Zeitlagensignalerzeugungsschaltung 37 empfangen werden, sollen die Abtastsignale von allen Datenkanälen CH1–CH4 empfangen worden sein, so daß die Zeitlagensignalerzeugungsschaltung 37 das Zeitunsicherheitsregistrierungsinstruktionssignal DET ausgibt. Das Zeitunsicherheitsregistrierungsinstruktionssignal DET wird Taktanschlüssen der Flipflops 49a–49f in den Logikgatterschaltungen 35a–35f der jeweiligen Datenkanäle CH1–CH4 zugeführt. Dies dient dazu, daß die Ausgabe oder die logische "1" der zweiten exklusiven ODER-Schaltung 34b durch das Flipflop 49b zu der logischen UND-Schaltung 50b in der entsprechenden Logikgatterschaltung 35b in dem ersten Datenkanal CH1 gelangen kann. Gleichzeitig ermöglichen es die anderen Flipflops 49a, 49c–49f, daß die Ausgaben "0" zu den entsprechenden logischen UND-Schaltungen 50a, 50c–50f gelan gen können. In dem zweiten Datenkanal CH2 ermöglicht es das Flipflop 49a, daß die Ausgabe "1" der exklusiven ODER-Schaltung 34a zu der entsprechenden logischen UND-Schaltung 50a in der Logikgatterschaltung 35a gelangen kann. Gleichzeitig ermöglichen es die anderen Flipflops 49b–49f in dem zweiten Datenkanal CH2, daß die Ausgaben "0" zu den entsprechenden logischen UND-Schaltungen 50b–50f gelangen können. Die jeweiligen Flipflops 49a, 49b in den ersten und zweiten Datenkanälen CH1, CH2 behalten ihre Ausgaben bei, bis ein Rücksetzen vollzogen ist. Daher erscheint die Ausgabe des ersten Schieberegisters 31a an der ODER-Schaltung 36 in dem ersten Datenkanal CH1, während die Ausgabe des Flipflops 47, nämlich die Eingabe für das erste Register 31a, an der ODER-Schaltung 36 in dem zweiten Datenkanal CH2 erscheint.
Ein Datenweg wird, wie oben beschrieben, in dem ersten Datenkanal CH1 von dem Ausgang des ersten Schieberegisters 31a zu der ODER-Schaltung 36 auf der Basis des Zeitunsicherheitsregistrierungsinstruktionssignals DET von der Zeitlagensignalerzeugungsschaltung 37 aufgebaut, während ein Datenweg gleichfalls in dem zweiten Datenkanal CH2 von dem Ausgang des Flipflops 47 zu der ODER-Schaltung 36 aufgebaut wird, auf dieselbe Weise wie bei der vorherigen Ausführungsform. Die Datenwege werden in der Paralleldatenzeitunsicherheitsdetektionsschaltung 45 registriert.
Wenn nachfolgende Datensignale A–E den ersten und zweiten Datenkanälen CH1, CH2 zugeführt werden, wie in 7 gezeigt, transportieren die jeweiligen Schieberegistersätze 31 in den ersten und zweiten Datenkanälen CH1, CH2 die Datensignale A–E sequentiell von einem Schieberegister zu dem anderen. Die Ausgabe des ersten Schieberegisters 31a wird längs des registrierten Datenweges in dem ersten Datenkanal CH1 geführt, während die Ausgabe des Flipflops 47 längst des registrierten Datenweges in dem zweiten Datenkanal CH2 geführt wird. Demzufolge werden die jeweiligen Datensignale A–E von den ersten und zweiten Datenkanälen CH1, CH2 gleichzeitig ausgegeben. Die Zeitunsicherheit von 250 ns wird kompensiert.
Wie aus dem Vergleich zwischen 6 und 8 hervorgeht, koinzidiert der Schlupf oder Bitverlust des Taktes eines Abtastsignals zu dem Abtasttakt CLK nicht immer mit dem des Taktes eines nachfolgenden Datensignals. Eine Zeitunsicherheit kann in der Zeitlage auftreten, die sich von dem Abtastsignal bezüglich des Abtasttaktes CLK unterscheidet, wie in 8 gezeigt. Die Zeitunsicherheit von 250 ps, die mit 7 identisch ist, kann nicht kompensiert werden oder kann sogar auf eine Zeitunsicherheit von 1 ns am Ausgang von der Paralleldatenzeitunsicherheitsdetektionsschaltung 45 in 8 vergrößert werden.
Demgemäß kann eine Periode T oder eine Rate des Abtasttaktes CLK einen Fehler bei der Zeitunsicherheitskompensationsoperation verursachen. Es versteht sich, daß der Fehler desto kleiner wird, je schneller die Rate des Abtasttaktes CLK wird. Wenn jedoch die Rate des Abtasttaktes CLK schneller wird, benötigt der Schieberegistersatz 31 mehr Schieberegister, so daß eine ausreichende Zeitunsicherheitsdetektionsperiode garantiert werden kann. Es ist daher vorzuziehen, die Rate des Abtasttaktes CLK mindestens auf das Zweifache der Datenübertragungsrate von parallelen Übertragungsdaten einzustellen.
9 zeigt das Zeitlagendiagramm in dem Fall, wenn ein Abtasttakt CLK mit einer Periode T = 250 ps (Rate von 4 GHz) anstelle des Abtasttaktes CLK mit T = 1 ns verwendet wird. Der Schieberegistersatz 31 transportiert Datensignale in 250 ps sequentiell von einem Schieberegister zu dem anderen. Die Zeitunsicherheitsdetektionsperiode wird demzufolge auf 1,5 ns eingestellt. Die Anzahl von Schieberegistern in dem Schieberegistersatz 31 kann erhöht werden, um die Zeitunsicherheitsdetektionsperiode zu verlängern. Falls zum Beispiel die obige Zeitunsicherheitsdetektionsperiode von 6 ns beibehalten werden soll, kann der Schieberegistersatz 31 vierundzwanzig Schieberegister umfassen.
Unter Bezugnahme auf 9 wird angenommen, daß der zweite Datenkanal CH2 das Abtastsignal 250 ps später als der erste Datenkanal CH1 empfängt, auf dieselbe Weise wie oben erwähnt. In der Paralleldatenzeitunsicherheitsdetektionsschaltung 45 wird ein Datenweg in dem ersten Datenkanal CH1 von dem Ausgang des ersten Schieberegisters 31a zu der ODER-Schaltung 36 aufgebaut, während ein Datenweg gleichfalls in dem zweiten Datenkanal CH2 von dem Ausgang des Flipflops 47 zu der ODER-Schaltung 36 aufgebaut wird, wie oben erwähnt. Diese Datenwege werden in der Paralleldatenzeitunsicherheitsdetektionsschaltung 45 registriert.
Wenn nachfolgende Datensignale A–E den ersten und zweiten Datenkanälen CH1, CH2 zugeführt werden, wie in 10 und 11 gezeigt, werden die Datensignale A–E mit dem Abtasttakt CLK synchronisiert und durch die Paralleldatenzeitunsicherheitsdetektionsschaltung 45 empfangen. Falls der Schlupf des Taktes bei den parallelen Übertragungsdaten zu dem Abtasttakt CLK mit dem des Abtastsignals koinzidiert, wie in 10 gezeigt, werden die Datensignale A–E von den ersten und zweiten Datenkanälen CH1, CH2 gleichzeitig ausgegeben. Falls andererseits der Schlupf des Taktes bei den parallelen Übertragungsdaten nicht mit dem des Abtastsignals koinzidiert, wie in 11 gezeigt, werden die Datensignale A–E mit einer noch verbleibenden Zeitunsicherheit von 250 ps ausgegeben. Genauer gesagt, diese Paralleldatenzeitunsicherheitsdetektionsschaltung 45 kann eine Zeitunsicherheit von unter 250 ps, nämlich die Rate des Abtasttaktes CLK, nicht kompensieren. Jedoch werden die nur 250 ps der verbleibenden Zeitunsicherheit für einen Datentakt von 1 ns eine anschließende Verarbeitung in späteren Stufen nicht groß beeinträchtigen.
Obwohl oben im besonderen zwei Ausführungsformen beschrieben wurden, ist die vorliegende Erfindung nicht auf die offenbarten Ausführungsformen begrenzt. Die vorliegende Erfindung kann auf irgendeine Eingabe/Ausgabe-Einheit angewendet werden, wie Arbeitsplätze und/oder Personalcomputer, bei denen eine parallele Schnittstelle zum Einsatz kommt. Die parallelen Übertragungsdaten brauchen nicht auf 12 Bits oder 4 Bits begrenzt zu sein. Die Datenübertragung kann außer über faseroptische Kabel über irgendein Medium erfolgen.

Claims

Paralleldatenzeitunsicherheitsdetektionsschaltung mit: einer Vielzahl von parallelen Datenkanälen, die eine Vielzahl von seriellen Schieberegistern enthalten, so daß ein Abtastsignal hindurchlaufen kann; einer Zeitlagensignalerzeugungsschaltung, die zum Erzeugen eines Zeitlagensignals in einem vorbestimmten Zeitraum in der Lage ist; und einer Zeitunsicherheitsspeicherschaltung, die zum Registrieren des Schieberegisters in der Lage ist, welches das Abtastsignal für die jeweiligen Datenkanäle empfängt, wenn das Zeitsignal erzeugt wird, ferner mit einer Verarbeitungsvollendungsdetektionsschaltung, die detektieren kann, daß alle Datenkanäle das Abtastsignal innerhalb einer Zeitunsicherheitsdetektionsperiode empfangen, die durch die Anzahl der Schieberegister definiert ist, um ein Vollendungssignal auszugeben.
Paralleldatenzeitunsicherheitsdetektionsschaltung nach Anspruch 1, bei der das Abtastsignal wenigstens eine Flanke umfaßt, die auf einen Datenwertpegel ansteigt, und einen konstanten Pegelabschnitt, der den Datenwertpegel für die Flanke kontinuierlich hält.
Paralleldatenzeitunsicherheitsdetektionsschaltung nach Anspruch 1 oder 2, bei der die Zeitlagensignalerzeugungsschaltung das Zeitlagensignal erzeugt, so daß das Schieberegister identifiziert werden kann, welches das Abtastsignal empfängt, wenn alle Datenkanäle das Abtastsignal empfangen.
Paralleldatenzeitunsicherheitsdetektionsschaltung nach Anspruch 1 bis 3, bei der die Zeitlagensignalerzeugungsschaltung ein Rücksetzsignal zum Zurücksetzen der Zeitunsicherheitsspeicherschaltung empfängt.
Paralleldatenzeitunsicherheitsdetektionsschaltung nach einem der Ansprüche 1 bis 4, ferner mit einer Detektionsschaltung eines Unvollendungskanals, die den Datenkanal detektieren kann, in dem das Abtastsignal alle Schieberegister durchlaufen hat, wenn die Verarbeitungsvollendungsdetektionsschaltung das Vollendungssignal auszugeben versagt.
Paralleldatenzeitunsicherheitsdetektionsschaltung nach einem der Ansprüche 1 bis 5, ferner mit einer Gatterschaltung, die es ermöglichen kann, ein ankommendes Datensignal aus dem Schieberegister, das in der Zeitunsicherheitsspeicherschaltung registriert ist, in den Datenkanal auszugeben.
Paralleldatenzeitunsicherheitsdetektionsschaltung nach einem der Ansprüche 1 bis 6, bei der die Datenkanäle mit einer optischen Konverterschaltung verbunden sind, die ein optisches Signal in ein elektrisches Signal konvertieren kann.