DE19837336B4 - Verfahren zur Herstellung einer Platte von gekapselten integrierten Schaltkreisen und Form zum Kapseln eines plattenförmigen Substrats von integrierten Schaltkreisen - Google Patents

Verfahren zur Herstellung einer Platte von gekapselten integrierten Schaltkreisen und Form zum Kapseln eines plattenförmigen Substrats von integrierten Schaltkreisen Download PDF

Info

Publication number
DE19837336B4
DE19837336B4 DE19837336A DE19837336A DE19837336B4 DE 19837336 B4 DE19837336 B4 DE 19837336B4 DE 19837336 A DE19837336 A DE 19837336A DE 19837336 A DE19837336 A DE 19837336A DE 19837336 B4 DE19837336 B4 DE 19837336B4
Authority
DE
Germany
Prior art keywords
integrated circuits
mold
ribs
substrate
board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE19837336A
Other languages
English (en)
Other versions
DE19837336A1 (de
Inventor
Shaw Wei Cupertino Lee
Hem P. Fremont Takiar
Fred San Jose Drummond
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Semiconductor Corp
Original Assignee
National Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Semiconductor Corp filed Critical National Semiconductor Corp
Publication of DE19837336A1 publication Critical patent/DE19837336A1/de
Application granted granted Critical
Publication of DE19837336B4 publication Critical patent/DE19837336B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B29—WORKING OF PLASTICS; WORKING OF SUBSTANCES IN A PLASTIC STATE IN GENERAL
    • B29C—SHAPING OR JOINING OF PLASTICS; SHAPING OF MATERIAL IN A PLASTIC STATE, NOT OTHERWISE PROVIDED FOR; AFTER-TREATMENT OF THE SHAPED PRODUCTS, e.g. REPAIRING
    • B29C39/00—Shaping by casting, i.e. introducing the moulding material into a mould or between confining surfaces without significant moulding pressure; Apparatus therefor
    • B29C39/02—Shaping by casting, i.e. introducing the moulding material into a mould or between confining surfaces without significant moulding pressure; Apparatus therefor for making articles of definite length, i.e. discrete articles
    • B29C39/10—Shaping by casting, i.e. introducing the moulding material into a mould or between confining surfaces without significant moulding pressure; Apparatus therefor for making articles of definite length, i.e. discrete articles incorporating preformed parts or layers, e.g. casting around inserts or for coating articles
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B29—WORKING OF PLASTICS; WORKING OF SUBSTANCES IN A PLASTIC STATE IN GENERAL
    • B29C—SHAPING OR JOINING OF PLASTICS; SHAPING OF MATERIAL IN A PLASTIC STATE, NOT OTHERWISE PROVIDED FOR; AFTER-TREATMENT OF THE SHAPED PRODUCTS, e.g. REPAIRING
    • B29C39/00—Shaping by casting, i.e. introducing the moulding material into a mould or between confining surfaces without significant moulding pressure; Apparatus therefor
    • B29C39/22—Component parts, details or accessories; Auxiliary operations
    • B29C39/24—Feeding the material into the mould
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54406—Marks applied to semiconductor devices or parts comprising alphanumeric information
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54433—Marks applied to semiconductor devices or parts containing identification or tracking information
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49146—Assembling to base an electrical component, e.g., capacitor, etc. with encapsulating, e.g., potting, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49158—Manufacturing circuit on or in base with molding of insulated base

Abstract

Verfahren zur Herstellung einer Platte von gekapselten integrierten Schaltkreisen (402, 404), bei dem ein elektrische Leiterbahnen aufweisendes plattenförmiges Substrat (400) mit integrierten Schaltkreisen (402, 404) bestückt und dann in einer Formausnehmung (240) angeordnet wird, wonach Gießmasse in die Formausnehmung (240) über wenigstens einen Formeinlaß (210) eingefüllt wird, dadurch gekennzeichnet, daß eine Form (200) mit einer Formausnehmung (240) verwendet wird, die durch Rippen (220) in strömungsmäßig miteinander durch Durchlaßventile (450) verbundene benachbarte Ausnehmungen (230, 312, 322, 332, 344) für einen oder mehrere integrierte Schaltkreise (402, 404) unterteilt ist.

Description

  • Die Erfindung betrifft ein Verfahren zur Herstellung einer Platte von gekapselten integrierten Schaltkreisen nach dem Oberbegriff des Anspruchs 1 und eine Form zum Kapseln eines plattenförmigen Substrats mit integrierten Schaltkreisen nach dem Oberbegriff des Anspruchs 4.
  • Bei der Herstellung von integrierten Halbleiterbausteinen werden diese ausgehend von einem Siliciumwafer unter Verwendung verschiede ner Verfahrensschritte, wie Ätzen, Dotieren, Aufbringen von Schichten o. dgl., hergestellt und anschließend gekapselt, wozu häufig ein Plastikmaterial verwendet wird, da dies allgemein am billigsten ist.
  • Zur Verbesserung der Effizienz beim Kapseln ist es bekannt, plattenförmige Substrate zu verwenden, wie sie üblicherweise in Flipchip-Bausteinen o.dgl. verwendet werden. Das Substrat dient hierbei sowohl als mechanischer Träger für die integrierten Schaltkreise als auch zum Verbinden hiervon mit einer externen Schaltkreisanordnung. Zum Kapseln wird üblicherweise eine Form verwendet, die gleichzeitig eine Vielzahl von Gruppen von integrierten Schaltkreisen kapselt. Hierbei kann ein Spritztopf für jeweils ein Paar von einzukapselnden Bereichen verwendet werden, wobei Eingußrinnen zu einzelnen Abschnitten über das Substrat führen. Da hierbei Abschnitte des Substrats für die Führungsrinnen verwendet werden, wird ein beträchtlicher Anteil an Substratmaterial unnötigerweise verbraucht.
  • Außerdem wurde bereits vorgeschlagen, Gruppen von integrierten Schaltkreisen auf einem Substrat separat voneinander und in zugehörigen Kammern einer Form anzuordnen, die von entsprechenden Spritztöpfen mit Gießmasse zum Kapseln der integrierten Schaltkreise gefüllt werden. Hierbei ergeben sich Probleme beim Erhärten der Gießmasse infolge der dabei erzeugten Beanspruchungen infolge des gleichmäßigen Querschnitts der die integrierten Schaltkreise bedeckenden Gießmasse. Abgesehen davon beeinträchtigt das gleichmäßige Einkapseln einer Vielzahl von integrierten Schaltkreisen die nachfolgende Verarbeitung, wie das Vereinzeln.
  • Aus EP 07 51 561 A1 ist ein Verfahren zum Kapseln integrierter Schaltkreise bekannt, bei dem auf einer Kupferfolie befestigte integrierte Schaltkreise in einer Form mit Einlegeteil angeordnet und anschließend Gießmasse in die Form eingebracht wird, um eine alle Schaltkreise überdeckende Schicht aus Harz zur Einkapselung aufzutragen. Nach dem Einkapseln wird die Kupferfolie, auf der zur Bildung eines Verdrahtungsmusters für den integrierten Schaltkreis eine Nickelschicht galvanisiert wurde durch ein Alkalilösungsmittel aufgelöst, um das Nickel frei zu legen. Mit einem Nickellösungsmittel wird die Nickelschicht entfernt, um das Verdrahtungsmuster frei zu legen. Ein Lötabdeckmittel wird aufgebracht und ein Muster in solcher Weise gebildet, daß Abschnitte für Verbindungsanschlüsse freigelegt werden. Lötkugeln werden auf den freigelegten Abschnitten des Verbindungsmusters angeordnet und dann geschmolzen. Das Verdrahtungsmuster wird mit einer externen gedruckten Leiterplatte über die Lötkugeln verbunden.
  • Nachteilig bei dem aus EP 07 51 561 A1 bekannten Verfahren ist, daß eine aufwendige Verdrahtung nach dem Einkapseln erforderlich ist und durch die verwendete Metallfolie der Vorgang des Einkapselns in einer Form mit Einlegeteil schwierig zu handhaben ist.
  • Aus US 5 796 586 ist die Verwendung von Bismalimidtriaginharz als Material für ein finales Substrat bekannt. Das finale Substrat kann als Panel mehrere Chippositionen aufweisen. Ein Umspritzen des Chips wird beschrieben, wobei jedem Chip ein separater Einspritzkanal zugeordnet ist und die Formen zum Spritzen separierte Ausnehmungen für jede Chipposition zeigen.
    •
  • Aufgabe der Erfindung ist es, ein Verfahren zur Herstellung einer Platte von gekapselten integrierten Schaltkreisen bzw. eine Form zum Kapseln eines plattenförmigen Substrats mit integrierten Schaltkreisen nach dem Oberbergriff des Anspruchs 1 bzw. 4 zu schaffen, daß bzw. die eine vereinfachte, schnellere und kostengünstigere Herstellung ermöglicht.
  • Diese Aufgabe wird entsprechend den Merkmalen des Anspruchs 1 bzw. 4 gelöst.
  • Weitere Ausgestaltungen der Erfindung sind in der nachfolgenden Beschreibung und den Unteransprüchen zu entnehmen.
  • Die Erfindung wird nachstehend anhand von in den beigefügten Abbildungen dargestellten Ausführungsbeispielen näher erläutert.
  • 1 und 2 zeigen schematisiert in Draufsicht und im Schnitt längs der Linie A-A von 1 eine Form in Anordnung über einem mit integrierten Schaltkreisen bestückten Substrat.
  • 3A zeigt im Schnitt eine mit der Form der 1, 2 erzeugte Platte von gekapselten integrierten Schaltkreisen.
  • 3B zeigt eine weitere Ausführungsform einer Platte von gekapselten integrierten Schaltkreisen.
  • 4 zeigt in Draufsicht eine weitere Ausführungsform einer Form zum Kapseln.
  • 5 zeigt ein Flußdiagramm eines Verfahrens zum Kapseln von integrierten Schaltkreisen.
    •
  • In 1 und 2 ist ein Substrat 400 vorgesehen, auf dem eine Vielzahl von integrierten Schaltkreisen 402, 404 angeordnet sind, wobei die Schaltkreise 402 mit dem Sustrat 400 über Bonddrähte 405 und die Schaltkreise 404 mit dem Substrat 400 über ein Bondkugelfeld 407 verbunden ist (wobei letzteres auch als BGA, TAB oder Flipchip bezeichnet wird). Das Substrat 400 kann beispielsweise aus Bismalimidtriagin, PCB, FR4 oder FR5 bestehen.
  • Zum Kapseln ist eine Form 200 vorgesehen, die einen Formkörper 250 umfaßt, der mit einer Zuführöffnung 210 versehen ist, die einen Spritztopf 270 mit einer Formausnehmung 240 verbindet. Die Formausnehmung 240 umfaßt ein Feld von einzelnen Bausteinausnehmungen 230, die durch eine Matrix von Rippen 220 gebildet werden, die die Wände der Bausteinausnehmung 230 bilden. Jede Bausteinausnehmung 230 dient dazu, einen zugehörigen integrierten Schaltkreis 402 bzw. 404 zu kapseln.
  • Die integrierten Schaltkreise 402, 404 können hierbei auf unterschiedliche Weise elektrisch mit dem Substrat 400 verbunden sein.
  • Die Rippen 220 erstrecken sich nicht über die gesamte Tiefe der Formausnehmung 240, so daß relativ schmale Spalte zwischen den Rippen 220 und der diesen zugewandten Oberfläche 410 des Substrats 400 während einer Kapselung bestehen bleiben. Diese Spalte bilden Durchlaßventile 450 zwischen benachbarten Bausteinausnehmungen 230, die es ermögli chen, daß Kapselungsmaterial und Gase, die in jeder Bausteinausnehmung 230 enthalten sind, während des Gießvorgangs hindurchströmen. Stattdessen kann auch der Formhohlraum 240 ohne irgendwelche Rippen ausgebildet sein, um auf diese Weise eine Vielzahl von Bausteinen zu kapseln, um beispielsweise einen Multichip-Baustein herzustellen.
  • Größe, Form und Abstand der Bausteine, die durch die Form 200 gebildet werden, werden primär durch die Form und die Abstände der Rippen 220 definiert. Die Rippen 220 können variabel bemessen sein, um verschiedene Bausteintypen und Konfigurationen aufzunehmen. Bei der in 2 dargestellten Ausführungsform sind die Wände 221 der Rippen 220 relativ zur Oberfläche 410 schräg geneigt angeordnet, um das Entfernen irgendwelcher Gase während des Gießvorganges zu erleichtern und die Reduktion des Anhaftens der Gießmasse an den Wänden der Rippen 220 reduzieren zu helfen. Der Neigungswinkel θ kann hierbei entsprechend den Anforderungen eines speziellen Systems variieren. Neigungswinkel im Bereich von etwa 15 bis 30° arbeiten gut. Bei der dargestellten Ausführungsform besitzen die Rippen 220 eine gleichbleibende Höhe, so daß zwischen sämtlichen benachbarten Bausteinausnehmungen 230 Durchlaßventile 450 ausgebildet sind. Jedoch können die Rippen 220 auch von unterschiedlicher Höhe sein, um den Fluß von Kapselungsmaterial zwischen benachbarten Bausteinausnehmungen 230 zu steuern oder auszuschließen.
  • Wie aus 3A ersichtlich, erzeugt die Form 200 eine gekapselte Platte von gekapselten integrierten Schaltkreisen 402, 404. Die Wände 221 der Rippen 220 bilden Rillen 670 in dem Kapselungsmaterial zwischen benachbarten Bausteinen 630. Die Zwischenstege 680 sind wesentlich dünner als die Stärke der Gießmasse, die jeden integrierten Schaltkreis 402, 404 bedeckt, und zwischen benachbarten Bausteinen 630 an jeder der Durchlaßventilstellen ausgebildet. Die Rippen 670 können Ausrichtungsmarkierungen für eine nachfolgende Vereinzelung der gekapselten integrierten Schaltkreise 402, 404 liefern. Zusätzlich können die Rillen 670 den Substratabfall, der durch das Erhärten der Gießmasse bewirkt wird, vermindern, indem eine entsprechende Spannungsreduzierung erfolgt. Die Zwischenstege 680 sind als Bereiche mit reduzierter Gießmassenstärke flexibler als die dickeren Abschnitte der Gießmasse, die jeden inte grierten Schaltkreis 402, 404 bedecken.
  • Bei der in 3B dargestellten Ausführungsform sind keine Rillen 670 oder andere Oberflächenstrukturen der Gießmasse vorhanden, da hier ein Multichip-Baustein vorliegt. Die Platte 403 kann ebenfalls vereinzelt werden.
  • Zum Erleichtern der Orientierung eines Bausteins ist es zweckmäßig, eine Markierung vorzusehen, die beispielsweise durch eine geeignete Markierungsstruktur 500 in jeder Bausteinausnehmung 230 der Form 200 vorgesehen sein kann, vgl. 2. Größe, Form und Stellen der Markierungen können weitgehend entsprechend den Anforderungen des speziellen Bausteins variiert werden. Die Markierungsstruktur 500 besteht beispielsweise aus kleinen Vorsprüngen an der oberen Innenseite jeder Bausteinausnehmung 230 an einer Position, die die Stelle des Anschlußstiftes 1 identifiziert. Der gekapselte Baustein umfaßt dann eine entsprechende Vertiefung 620, vgl. 3A, als Markierung für den Anschlußstift 1.
  • Die Markierungsstruktur 500 kann auch Identifizierungen, wie die Artikelnummer o.dgl., permanent auf der Oberfläche des Bausteins 630 anbringen.
  • Bei der in 4 dargestellten Ausführungsform wird eine Form 200 verwendet, deren Formkörper 250 mit mehreren Spritztöpfen 270 verbunden ist, von denen jeder zu einer Vielzahl 312, 322, 332, 344 von strömungsmäßig damit verbundenen Bausteinausnehmungen 230 verbunden ist. Hierdurch wird die Zeit, die erforderlich ist, um sämtliche Bausteinausnehmungen 230 zu füllen, gegenüber der Verwendung nur eines Spritztopfes 270 verkürzt. Außerdem ist ein geringerer Spritztopfdruck für jeden der Spritztöpfe 270 erforderlich, da die Anzahl der insgesamt zu überwindenden Druckgradienten, die beispielsweise durch die Vielzahl der Durchlaßventile 450 gebildet werden, verringert ist.
  • Zum Kapseln wird zunächst der Spritztopf 270 (oder mehrere Spritztöpfe 270) mit einer ausreichenden Menge an Gießmasse gefüllt, von wo aus die Vielzahl der Bausteinausnehmungen 230 gefüllt werden. Die Gießmasse verteilt sich fächerartig über die Formausnehmung 240 vom Formeinlaß 210 aus über die Durchlaßventile 450, um die Baustein ausnehmungen 230 in der Formausnehmung 240 zu füllen. Irgendwelche Gase, die in der Formausnehmung 240 vor dem Gießen enthalten sind, werden aus der Formausnehmung 240 durch geeignet angeordnete Gasentlüftungen 290 bei fortschreitend eindringender Gießmasse herausgedrückt.
  • Gemäß 5 wird zunächst in einem Schritt 810 ein Substrat 400 bereitgestellt, das mit einer Vielzahl von darauf angeordneten Leiterbahnen versehen ist. Eine Vielzahl von integrierten Schaltkreisen 402, 404 wird auf dem Substrat 400 montiert und elektrisch mit zugehörigen Leiterbahnen in Schritt 820 gekoppelt. In Schritt 830 wird das so bestückte Substrat 400 in einer Form 200 mit einer Vielzahl von Bausteinausnehmungen 230 angeordnet. In Schritt 840 wird dann die gesamte Vielzahl von integrierten Schaltkreisen 402, 404 auf dem Substrat 400 durch Einführen einer Gießmasse in die Form 200 gekapselt. Die Gießmasse füllt dann jede der Bausteinausnehmungen 230 aus und bedeckt jeden der integrierten Schaltkreise 402, 404, wodurch auch irgendwelche Oberflächenmarkierungen abgebildet werden.
  • Nachdem die Gießmasse alle Bausteinausnehmungen 230 gefüllt hat, unterbricht man den Zufluß der Gießmasse und läßt sie erhärten, so daß sich eine Vielzahl von gekapselten integrierten Schaltkreisen 402, 404 auf dem Substrat 400 ergibt. Danach wird im Schritt 850 die Form entfernt, und in Schritt 860 werden die integrierten Schaltkreise 402, 404 vereinzelt. Letzteres kann beispielsweise durch Sägen oder Brechen entlang der durch die Vielzahl von Rippen gebildeten Rillen geschehen.
  • Das beschriebene Verfahren ist nicht nur auf einzelne Chips, sondern auch auf Multichip-Module, Hybridbausteine o.dgl. anwendbar.

Claims (11)

  1. Verfahren zur Herstellung einer Platte von gekapselten integrierten Schaltkreisen (402, 404), bei dem ein elektrische Leiterbahnen aufweisendes plattenförmiges Substrat (400) mit integrierten Schaltkreisen (402, 404) bestückt und dann in einer Formausnehmung (240) angeordnet wird, wonach Gießmasse in die Formausnehmung (240) über wenigstens einen Formeinlaß (210) eingefüllt wird, dadurch gekennzeichnet, daß eine Form (200) mit einer Formausnehmung (240) verwendet wird, die durch Rippen (220) in strömungsmäßig miteinander durch Durchlaßventile (450) verbundene benachbarte Ausnehmungen (230, 312, 322, 332, 344) für einen oder mehrere integrierte Schaltkreise (402, 404) unterteilt ist.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die integrierten Schaltkreise (402, 404) bzw. Gruppen hiervon vereinzelt werden.
  3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß das Vereinzeln durch Sägen, Brechen oder teilweises Sägen und anschließendes Brechen entlang der Teilsägeschnitte vorgenommen wird.
  4. Form zum Kapseln eines plattenförmigen Substrats (400) mit integrierten Schaltkreisen (402, 404), mit einem mit wenigstens einem Formeinlaß (210) versehenen Formkörper (250), der eine Formausnehmung (240) aufweist, die derart dimensioniert ist, daß ein mit integrierten Schaltkreisen (402, 404) bestücktes plattenförmiges Substrat (400) aufnehmbar ist, dadurch gekennzeichnet, daß die Formausnehmung (240) durch Rippen (220) in strömungsmäßig miteinander durch Durchlaßventile (450) verbundene benachbarte Ausnehmungen (230; 312; 322; 332; 344) für einen oder mehrere integrierte Schaltkreise (402, 404) unterteilt ist.
  5. Form nach Anspruch 4, dadurch gekennzeichnet, daß die Rippen (220) in einer Matrix von sich schneidenden Rippen angeordnet sind.
  6. Form nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß Gasauslaßöffnungen (290) vorgesehen sind.
  7. Form nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, daß die Ausnehmungen (230; 312, 322, 332, 344) derart geformt sind, daß der Einschluß von Gas sowie das Anhaften von Gießmasse während des Hindurchströmens der Gießmasse verhindert werden.
  8. Form nach Anspruch 7, dadurch gekennzeichnet, daß die Rippen (220) zum freien Ende hin angeschrägt sind.
  9. Form nach einem der Ansprüche 4 bis 8, dadurch gekennzeichnet, daß die Rippen (220) zur zugewandten Seite des Substrats (400) beabstandet sind und mit dieser die Durchlaßventile (450) bilden.
  10. Form nach einem der Ansprüche 4 bis 9, dadurch gekennzeichnet, daß die Rippen (220) eine ausreichende Erstreckung in Richtung zur zugewandten Seite des Substrats (400) aufweisen, so daß Rillen (670) ausgebildet werden.
  11. Form nach einem der Ansprüche 4 bis 10, dadurch gekennzeichnet, daß in den Ausnehmungen (230; 312, 322, 332, 344) Mittel (500) zum Anbringen von Markierungen angeordnet sind.
DE19837336A 1997-08-20 1998-08-18 Verfahren zur Herstellung einer Platte von gekapselten integrierten Schaltkreisen und Form zum Kapseln eines plattenförmigen Substrats von integrierten Schaltkreisen Expired - Fee Related DE19837336B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/915,352 US6173490B1 (en) 1997-08-20 1997-08-20 Method for forming a panel of packaged integrated circuits
US08/915,352 1997-08-20

Publications (2)

Publication Number Publication Date
DE19837336A1 DE19837336A1 (de) 1999-03-04
DE19837336B4 true DE19837336B4 (de) 2007-06-14

Family

ID=25435609

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19837336A Expired - Fee Related DE19837336B4 (de) 1997-08-20 1998-08-18 Verfahren zur Herstellung einer Platte von gekapselten integrierten Schaltkreisen und Form zum Kapseln eines plattenförmigen Substrats von integrierten Schaltkreisen

Country Status (3)

Country Link
US (1) US6173490B1 (de)
KR (1) KR100306503B1 (de)
DE (1) DE19837336B4 (de)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3127889B2 (ja) * 1998-06-25 2001-01-29 日本電気株式会社 半導体パッケージの製造方法およびその成形用金型
US6344162B1 (en) * 1998-07-10 2002-02-05 Apic Yamada Corporation Method of manufacturing semiconductor devices and resin molding machine
JP3494586B2 (ja) * 1999-03-26 2004-02-09 アピックヤマダ株式会社 樹脂封止装置及び樹脂封止方法
US6338813B1 (en) * 1999-10-15 2002-01-15 Advanced Semiconductor Engineering, Inc. Molding method for BGA semiconductor chip package
US6257857B1 (en) * 2000-01-31 2001-07-10 Advanced Semiconductor Engineering, Inc. Molding apparatus for flexible substrate based package
US6523254B1 (en) * 2000-04-19 2003-02-25 Micron Technology, Inc. Method for gate blocking x-outs during a molding process
US6856006B2 (en) * 2002-03-28 2005-02-15 Siliconix Taiwan Ltd Encapsulation method and leadframe for leadless semiconductor packages
US6734571B2 (en) * 2001-01-23 2004-05-11 Micron Technology, Inc. Semiconductor assembly encapsulation mold
TW486793B (en) * 2001-05-29 2002-05-11 Siliconware Precision Industries Co Ltd Packaging method for preventing a low viscosity encapsulant from flashing
JP2003077946A (ja) * 2001-08-31 2003-03-14 Hitachi Ltd 半導体装置の製造方法
US6692987B2 (en) 2001-12-12 2004-02-17 Micron Technology, Inc. BOC BGA package for die with I-shaped bond pad layout
SG118103A1 (en) * 2001-12-12 2006-01-27 Micron Technology Inc BOC BGA package for die with I-shaped bond pad layout
US20030118680A1 (en) * 2001-12-20 2003-06-26 Chief Lin Jig structure for an integrated circuit package
TW533560B (en) * 2002-01-07 2003-05-21 Advanced Semiconductor Eng Semiconductor package mold
US20050110191A1 (en) * 2003-11-25 2005-05-26 Lin Jung K. Package method of phosphoric light emitting diode
US7384817B2 (en) * 2005-05-13 2008-06-10 Sandisk Corporation Method of assembling semiconductor devices with LEDs
US7927923B2 (en) * 2006-09-25 2011-04-19 Micron Technology, Inc. Method and apparatus for directing molding compound flow and resulting semiconductor device packages
US20080305576A1 (en) * 2007-06-07 2008-12-11 Cheemen Yu Method of reducing warpage in semiconductor molded panel
US8242616B1 (en) * 2008-08-29 2012-08-14 Renesas Electronics Corporation Method for manufacturing semiconductor device and molded structure
US8716830B2 (en) * 2011-11-23 2014-05-06 Texas Instruments Incorporated Thermally efficient integrated circuit package
US9530752B2 (en) * 2013-11-11 2016-12-27 Infineon Technologies Ag Method for forming electronic components
US9472481B2 (en) 2014-02-07 2016-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with stress-reducing structures and methods of forming same
US11515174B2 (en) * 2019-11-12 2022-11-29 Micron Technology, Inc. Semiconductor devices with package-level compartmental shielding and associated systems and methods

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3413713A (en) * 1965-06-18 1968-12-03 Motorola Inc Plastic encapsulated transistor and method of making same
US3494023A (en) * 1965-04-26 1970-02-10 Siemens Ag Method of producing semiconductor integrated circuits
US4504435A (en) * 1982-10-04 1985-03-12 Texas Instruments Incorporated Method for semiconductor device packaging
US4946633A (en) * 1987-04-27 1990-08-07 Hitachi, Ltd. Method of producing semiconductor devices
DE4209184C1 (de) * 1992-03-21 1993-05-19 Orga Kartensysteme Gmbh, 6072 Dreieich, De
EP0751561A1 (de) * 1994-03-18 1997-01-02 Hitachi Chemical Co., Ltd. Herstellungsverfahren einer halbleiterpackung und halbleiterpackung
US5796586A (en) * 1996-08-26 1998-08-18 National Semiconductor, Inc. Substrate board having an anti-adhesive solder mask
US6271584B1 (en) * 1996-02-28 2001-08-07 Siemens Aktiengesellschaft Arrangement of electronic components on a bearer strip

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2577584A (en) * 1946-08-12 1951-12-04 Swarovski Glasfabrik Und Tyrol Manufacture of meshlike ornamental articles
DE1164120B (de) * 1961-04-12 1964-02-27 Dow Corning Kontaktlinsen
US3716764A (en) * 1963-12-16 1973-02-13 Texas Instruments Inc Process for encapsulating electronic components in plastic
DE1665921A1 (de) * 1967-04-19 1971-02-11 Siemens Ag Verfahren zum Umhuellen von elektrischen Bauelementen mittels aushaertbarer Kunststoffe
SE389991B (sv) * 1974-09-19 1976-11-29 Ericsson Telefon Ab L M Metod for kapsling av elektriska komponenter samt anordning herfor
US4067951A (en) * 1975-11-19 1978-01-10 Bactomatic Inc. Process for making impedance measuring module
JPS535255A (en) * 1976-07-05 1978-01-18 Hitachi Ltd Mold for molding resin
JPS5619741A (en) * 1979-07-25 1981-02-24 Nichiden Mach Ltd Transfer molding device
JPS597009A (ja) * 1982-07-03 1984-01-14 Toshiba Corp 高密度タブレツトおよびそれを使用した半導体樹脂封止方法
JPS5981125A (ja) * 1983-08-24 1984-05-10 Hitachi Ltd レジンモ−ルド型
US4569814A (en) * 1984-07-03 1986-02-11 Motorola, Inc. Preforming of preheated plastic pellets for use in transfer molding
JPS61115330A (ja) * 1984-11-10 1986-06-02 Nitto Electric Ind Co Ltd 半導体装置の製造方法
JPS62122136A (ja) * 1985-11-08 1987-06-03 Hitachi Ltd レジンモールド半導体の製造方法および装置
US4689103A (en) * 1985-11-18 1987-08-25 E. I. Du Pont De Nemours And Company Method of manufacturing injection molded printed circuit boards in a common planar array
US5071612A (en) * 1988-12-12 1991-12-10 Kabushiki Kaisha Toshiba Method for sealingly molding semiconductor electronic components
JPH02205042A (ja) * 1989-02-02 1990-08-14 Nec Kyushu Ltd 半導体装置用樹脂封止金型
US4979289A (en) * 1989-02-10 1990-12-25 Honeywell Inc. Method of die bonding semiconductor chip by using removable non-wettable by solder frame
JPH02276257A (ja) * 1989-04-17 1990-11-13 Nec Kyushu Ltd 半導体用樹脂封止トランスファー金型
JP2578209B2 (ja) * 1989-07-04 1997-02-05 株式会社東芝 樹脂封止タイプ半導体デバイス用樹脂封止装置
US5200362A (en) * 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
US5175007A (en) * 1991-05-28 1992-12-29 Motorola, Inc. Mold assembly with separate encapsulating cavities
US5542171A (en) * 1991-10-04 1996-08-06 Motorola, Inc. Method of selectively releasing plastic molding material from a surface
US5474958A (en) * 1993-05-04 1995-12-12 Motorola, Inc. Method for making semiconductor device having no die supporting surface
TW222346B (en) * 1993-05-17 1994-04-11 American Telephone & Telegraph Method for packaging an electronic device substrate in a plastic encapsulant
US5679978A (en) * 1993-12-06 1997-10-21 Fujitsu Limited Semiconductor device having resin gate hole through substrate for resin encapsulation
JP3383701B2 (ja) * 1994-03-07 2003-03-04 松下電器産業株式会社 樹脂封入成形用金型
US5468999A (en) * 1994-05-26 1995-11-21 Motorola, Inc. Liquid encapsulated ball grid array semiconductor device with fine pitch wire bonding
US5624691A (en) * 1994-06-21 1997-04-29 Texas Instruments Incorporated Transfer mold design
JP2701766B2 (ja) * 1995-01-27 1998-01-21 日本電気株式会社 半導体装置用リ−ドフレ−ム及びこれを用いるモ−ルド装置
US5682673A (en) * 1995-04-17 1997-11-04 Ipac, Inc. Method for forming encapsulated IC packages
US5744084A (en) * 1995-07-24 1998-04-28 Lsi Logic Corporation Method of improving molding of an overmolded package body on a substrate
US5674785A (en) * 1995-11-27 1997-10-07 Micron Technology, Inc. Method of producing a single piece package for semiconductor die

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3494023A (en) * 1965-04-26 1970-02-10 Siemens Ag Method of producing semiconductor integrated circuits
US3413713A (en) * 1965-06-18 1968-12-03 Motorola Inc Plastic encapsulated transistor and method of making same
US4504435A (en) * 1982-10-04 1985-03-12 Texas Instruments Incorporated Method for semiconductor device packaging
US4946633A (en) * 1987-04-27 1990-08-07 Hitachi, Ltd. Method of producing semiconductor devices
DE4209184C1 (de) * 1992-03-21 1993-05-19 Orga Kartensysteme Gmbh, 6072 Dreieich, De
EP0751561A1 (de) * 1994-03-18 1997-01-02 Hitachi Chemical Co., Ltd. Herstellungsverfahren einer halbleiterpackung und halbleiterpackung
US6271584B1 (en) * 1996-02-28 2001-08-07 Siemens Aktiengesellschaft Arrangement of electronic components on a bearer strip
US5796586A (en) * 1996-08-26 1998-08-18 National Semiconductor, Inc. Substrate board having an anti-adhesive solder mask

Also Published As

Publication number Publication date
KR100306503B1 (ko) 2001-11-15
KR19990023662A (ko) 1999-03-25
US6173490B1 (en) 2001-01-16
DE19837336A1 (de) 1999-03-04

Similar Documents

Publication Publication Date Title
DE19837336B4 (de) Verfahren zur Herstellung einer Platte von gekapselten integrierten Schaltkreisen und Form zum Kapseln eines plattenförmigen Substrats von integrierten Schaltkreisen
DE102009006826B4 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
DE19746893B4 (de) Optoelektronisches Bauelement mit Wärmesenke im Sockelteil und Verfahren zur Herstellung
DE102009044712B4 (de) Halbleiter-Bauelement
DE112005002899B4 (de) Halbleiterbauelement mit einem Chip, der zwischen einer becherförmigen Leiterplatte und einer Leiterplatte mit Mesas und Tälern angeordnet ist, und Verfahren zur dessen Herstellung
DE102009044561B4 (de) Verfahren zum Herstellen eines Halbleiter-Package unter Verwendung eines Trägers
DE10295972T5 (de) Nicht in einer Form hergestellte Packung für eine Halbleiteranordnung
DE10229182A1 (de) Gestapelte Chip-Packung und Herstellungsverfahren hierfür
DE102019105356B4 (de) Verfahren zum Ausbilden von Kontakten zu einem eingebetteten Halbleiterchip
DE69723801T2 (de) Herstellungsverfahren einer Kontaktgitter-Halbleiterpackung
DE60207282T2 (de) Verkapselung des anschlusslots zur aufrechterhaltung der genauigkeit der anschlussposition
DE102006024147B3 (de) Elektronisches Modul mit Halbleiterbauteilgehäuse und einem Halbleiterchip und Verfahren zur Herstellung desselben
DE10340129B4 (de) Elektronisches Modul mit Steckkontakten und Verfahren zur Herstellung desselben
DE102006010511A1 (de) Vertikale Halbleiteranordnung und Herstellungsverfahren
DE10206661A1 (de) Elektronisches Bauteil mit einem Halbleiterchip
DE10153615C1 (de) Verfahren zur Herstellung von elektronischen Bauteilen
DE10302022A1 (de) Verkleinertes Chippaket und Verfahren zu seiner Herstellung
DE102020200817B3 (de) Montageverfahren für eine integrierte Halbleiter-Waver-Vorrichtung und dafür verwendbare Montagevorrichtung
DE69828163T2 (de) Gerät zum formen von kunststoffverpackungen
DE112020004809T5 (de) Vorrichtung zur Halbleiterfertigung, Verfahren zur Herstellung eines Halbleiterbauelements unter Verwendung dieser Vorrichtung und Halbleiterbauelement
DE102019127791A1 (de) Package mit separaten Substratabschnitten
DE112005003802B4 (de) Verfahren zum Herstellen eines elektronischen Bauteils
DE102005057256A1 (de) Verfahren zum Herstellen eines Moduls mit einer integrierten Schaltung auf einem Substrat und ein dadurch hergestelltes Modul
DE112004002527T5 (de) Verfahren zum Verkapseln von Schaltkreischips
EP1114457B1 (de) Verfahren zur herstellung von integrierten schaltkreisen

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R082 Change of representative
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20150303