DE19853441A1 - MOS-Transistor für Hochgeschwindigkeits- und Hochleistungsbetrieb und Verfahren zu seiner Herstellung - Google Patents
MOS-Transistor für Hochgeschwindigkeits- und Hochleistungsbetrieb und Verfahren zu seiner HerstellungInfo
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Description
Die vorliegende Erfindung betrifft einen MOS-Transistor
und ein Verfahren zu seiner Herstellung, wobei ein durch Mi
niaturisierung des Bausteins verursachter Kurzkanaleffekt
unterdrückt und ein Hochgeschwindigkeitsbetrieb gewährlei
stet werden kann.
In Verbindung mit immer rascheren Verbesserungen in
Verfahren zum Herstellen von Halbleitern wurden Bausteine,
z. B. MOS-Transistoren, auf ein Format in der Größenordnung
von 1/4 µm miniaturisiert. Dabei kann durch bestimmte Er
scheinungen oder Effekte, z. B. durch einen Kurzkanaleffekt,
das Leistungsvermögen von Bausteinen verändert werden.
Der Kurzkanaleffekt bezeichnet die Verminderung der
Transistorschwellenspannung bei reduzierter Kanallänge. Die
Schwellenspannung eines kleinformatigen Transistors, d. h.
mit einer Kanallänge von weniger als 0,4 µm, nimmt mit ab
nehmender Kanallänge exponentiell ab. Der Effekt tritt auf,
weil bei einem kürzeren Kanal der durch die Drain-Spannung
beeinflußte Teil seines aktiven Bereichs verhältnismäßig
größer ist als der durch die Gate-Spannung beeinflußte Teil.
Der Effekt kann etwas reduziert oder abgeschwächt werden,
indem festgelegt wird, daß die minimale Transistorgröße grö
ßer sein muß als die Größe des Transistors, der die Kenngrö
ßen für eine minimal zulässige Schwellenspannung aufweist.
Der Kurzkanaleffekt kann durch ein eindimensionales La
dungsverteilungsmodell beschrieben werden. Außerdem wurde
ein exaktes Modell zum Beschreiben des Kurzkanaleffekts
durch numerische Wertanalyse gemäß einer zweidimensionalen
Potentialbarrierenabsenkung realisiert.
Es wurden verschiedene Verfahren zum Reduzieren des
Kurzkanaleffekts realisiert. Beispielsweise können die Dicke
der Gate-Oxidschicht, die maximale Breite der Veraimungs
randschicht oder Sperrschicht unter der Gate-Schicht und die
Dotierungsdichte des Substrats vermindert werden. Außerdem
ist es wichtig, einen oberflächlichen oder oberflächennahen
Übergang auszubilden, um den Effekt zu unterdrücken.
Darüber hinaus wurde im Bereich der Ultra-LSI-Technik
(ULSI) ein oberflächliches Ionenimplantationsverfahren ein
geführt. Außerdem können oberflächliche Übergänge unter Ver
wendung eines schnellen thermischen Glüh (RTA) -verfahrens
zur Wärmebehandlung realisiert werden. Durch diese Techniken
oder Verfahren wird der MOS-Transistor vorbereitenden
Schritten unterzogen, bevor er der Massenfertigung zugeführt
wird.
Trotz der Einführung der Verfahren zum Ausbilden des
oberflächlichen Übergangs wird davon ausgegangen, daß die
herkömmlichen Verfahren zum Ausbilden des oberflächlichen
Übergangs ihre Grenzen hinsichtlich ihrer Anwendbarkeit auf
hochdichte, hochintegrierte Bausteine in einer Massenferti
gung erreicht haben, insbesondere, wenn die Bausteingrößen
sich einer Größe von 1/4 µm annähern.
Der herkömmliche MOS-Transistor weist allgemein eine
schwach dotierte Drain- (LDD) Struktur auf. Eine solche LDD-
Struktur wird auf einem Drain- (MDD) Bereich mit einer mitt
leren Dotierungskonzentration in einer oberflächlichen Über
gangsstruktur aufgebracht. Durch die MDD-Struktur wird im
Vergleich zur LDD-Struktur das Leistungsvermögen des Bau
steins durch Vergrößern der Dotierungskonzentration des LDD-
Bereichs von 1×1014/cm2 auf 1×1015/cm2 erhöht. Es tritt je
doch das Problem auf, daß der durch die Ausbildung eines
Kurzkanals erhaltene Kurzkanaleffekt im wesentlichen durch
die Vergrößerung der Dotierungskonzentration im MDD-Bereich
verursacht wird.
Es ist Aufgabe der vorliegenden Erfindung, einen ver
besserten MOS-Transistor und ein verbessertes Verfahren zum
Herstellen eines MOS-Transistors bereitzustellen.
Diese Aufgabe wird durch einen MOS-Transistor und ein
Verfahren gemäß den entsprechenden Patentansprüchen gelöst.
Die vorliegende Erfindung hat den Vorteil, daß die vor
stehend erwähnten Probleme gelöst werden und ein MOS-
Transistor für einen Hochgeschwindigkeits- und Hochlei
stungsbetrieb und ein Verfahren zu seiner Herstellung be
reitgestellt wird, wodurch der durch die Miniaturisierung
des Bausteins verursachte Kurzkanaleffekt verhindert werden
kann.
Gemäß einem Aspekt der vorliegenden Erfindung wird ein
MOS-Transistor bereitgestellt. Der erfindungsgemäße Transi
stor weist ein mit einer Störstellensubstanz eines ersten
Leitfähigkeitstyps dotiertes Halbleitersubstrat, eine auf
dem Halbleitersubstrat ausgebildete Gate-Isolierschicht, ei
ne auf der Gate-Isolierschicht ausgebildete Gate-Elektrode
und eine auf der Gate-Elektrode ausgebildete dielektrische
Schicht auf. Um die Gate-Elektrode ist eine erste undotierte
Schicht ausgebildet, und auf einer ersten Seitenwand der er
sten undotierten Schicht ist eine zweite undotierte Schicht
ausgebildet. Eine erste Störstellenschicht mit einer niedri
gen Konzentration und mit einer ersten Tiefe wird durch eine
Störstellensubstanz eines zweiten Leitfähigkeitstyps ausge
bildet, die in das Halbleitersubstrat so implantiert wird,
daß sie sich am Rand der Gate-Elektrode selbst ausrichtet.
Eine zweite Störstellenschicht mit einer mittleren Konzen
tration und mit einer zweiten Tiefe, die größer ist als die
erste Tiefe, wird durch eine Störstellensubstanz des zweiten
Leitfähigkeitstyps ausgebildet, die in das Halbleitersub
strat so implantiert wird, daß sie sich am Rand der ersten
undotierten Schicht selbst ausrichtet. Eine dritte Störstel
lenschicht mit einer höheren Störstellenkonzentration als
diejenige des Halbleitermaterials und mit einer dritten Tie
fe, die derart ist, daß die zweite Störstellenschicht mit
der mittleren Konzentration umschlossen wird, wird durch ei
ne Störstellensubstanz des ersten Leitfähigkeitstyps, die in
das Halbleitersubstrat implantiert wird, so ausgebildet, daß
sie sich am Rand der ersten undotierten Schicht selbst aus
richtet. Eine vierte Störstellenschicht mit einer hohen Kon
zentration und mit einer vierten Tiefe, die größer ist als
die dritte Tiefe, wird durch eine Störstellensubstanz des
zweiten Leitfähigkeitstyps ausgebildet, die in das Halblei
tersubstrat so implantiert wird, daß sie sich am Rand der
zweiten undotierten Schicht selbst ausrichtet.
Außerdem wird gemäß einem anderen Aspekt der vorliegen
den Erfindung ein Verfahren zum Herstellen eines MOS-
Transistors bereitgestellt. Das Verfahren weist das Ausbil
den einer mit einer Störstellensubstanz eines ersten Leitfä
higkeitstyps dotierten Gate-Isolierschicht, das Ausbilden
einer Gate-Elektrode auf der Gate-Isolierschicht und das
Ausbilden einer dielektrischen Schicht auf der Gate-
Elektrode auf. Das Verfahren weist außerdem die Schritte
auf: Ausbilden einer ersten Störstellenschicht mit einer
niedrigen Konzentration und mit einer ersten Tiefe durch Im
plantieren einer Störstellensubstanz eines zweiten Leitfä
higkeitstyps in das Halbleitersubstrat, so daß sie sich am
Rand der Gate-Elektroden selbst ausrichtet. Eine erste undo
tierte Schicht wird auf der Seitenwand der Gate-Elektroden
ausgebildet. Eine zweite Störstellenschicht mit einer mitt
leren Konzentration und mit einer zweiten Tiefe, die größer
ist als die erste Tiefe, wird durch Implantieren der Stör
stellensubstanz des zweiten Leitfähigkeitstyps in das Halb
leitersubstrat ausgebildet. Eine dritte Störstellenschicht
mit einer höheren Störstellenkonzentration als diejenige des
Halbleitermaterials und mit einer dritten Tiefe, die derart
ist, daß die zweite Störstellenschicht mit einer mittleren
Konzentration umschlossen wird, wird ausgebildet durch Im
plantieren einer Störstellensubstanz des ersten Leitfähig
keitstyps in das Halbleitersubstrat, so daß sie sich am Rand
der ersten undotierten Schicht selbst ausrichtet. Eine zwei
te undotierte Schicht wird auf der Seitenwand der ersten un
dotierten Schicht ausgebildet, und eine vierte Störstellen
schicht mit einer hohen Konzentration und mit einer vierten
Tiefe, die größer ist als die dritte Tiefe, wird ausgebildet
durch Implantieren einer Störstellensubstanz des zweiten
Leitfähigkeitstyps in das Halbleitersubstrat, so daß sie
sich am Rand der zweiten undotierten Schicht selbst ausrich
tet.
Die vorstehenden und andere Aufgaben, Merkmale und Vor
teile der Erfindung werden anhand der folgenden ausführli
chen Beschreibung bevorzugter Ausführungsformen der Erfin
dung in Verbindung mit den beigefügten Zeichnungen verdeut
licht, in denen gleiche Teile durch ähnliche Bezugszeichen
bezeichnet sind; es zeigen:
Fig. 1 eine schematische Querschnittansicht einer Aus
führungsform einer Struktur eines erfindungsgemäßen MOS-
Transistors für einen Hochgeschwindigkeits- und Hochlei
stungsbetrieb; und
Fig. 2 bis 6 schematische Querschnittansichten zum Dar
stellen von Arbeitsschritten einer Ausführungsform eines
Verfahrens zum Herstellen des in Fig. 1 dargestellten erfin
dungsgemäßen MOS-Transistors.
Fig. 1 zeigt eine schematische Querschnittansicht einer
Ausführungsform eines erfindungsgemäßen MOS-Transistors. Wie
in Fig. 1 dargestellt, weist der erfindungsgemäße MOS-
Transistor ein Halbleitersubstrat 10 auf, das mit einer p-
Störstellensubstanz (Störstellensubstanz eines ersten Leit
fähigkeitstyp) dotiert sein kann. Eine Gate-Isolierschicht
12 ist auf dem Halbleitersubstrat 10 ausgebildet, und eine
Gate-Elektrode 14 ist auf der Gate-Isolierschicht 12 ausge
bildet. Eine dielektrische Schicht 16 ist auf der Gate-
Elektrode 14 ausgebildet. Eine erste undotierte Schicht 18
ist um die Gate-Elektrode 14 ausgebildet, und eine zweite
undotierte Schicht 20 ist auf der ersten Seitenwand der er
sten undotierten Schicht 18 ausgebildet. Ein aus einer er
sten Störstellenschicht mit einer niedrigen Konzentration
gebildeter LDD-Bereich 22 mit einer ersten Tiefe, ein aus
einer zweiten Störstellenschicht mit einer mittleren Konzen
tration gebildeter MDD-Bereich 24 mit einer zweiten Tiefe,
die größer ist als die erste Tiefe, eine p-dotierte Vertie
fung 26, die aus einer dritten Störstellenschicht mit einer
höheren Störstellenkonzentration als die Störstellenkonzen
tration des Halbleitersubstrats 10 gebildet wird, und ein
aus einer vierten Störstellenschicht mit einer hohen Konzen
tration gebildeter Source/Drain-Bereich 28 sind alle gemäß
der Darstellung ausgebildet.
Der LDD-Bereich 22 wird durch Implantieren eines n-
Dotierungsstoffs bzw. einer n-Störstellensubstanz (Störstel
lensubstanz des zweiten Leitungstyps) in das Halbleitersub
strat 10 so ausgebildet, daß sie sich am Rand der Gate-
Elektrode 14 selbst ausrichtet. Der MDD-Bereich 24 wird aus
gebildet, indem ermöglicht wird, daß eine Störstellensub
stanz des zweiten Leitfähigkeitstyps in das Halbleitersub
strat implantiert werden kann, so daß sie sich am Rand der
ersten undotierten Schicht 18 selbst ausrichtet. Die Vertie
fung 26 wird durch Implantieren der Störstellensubstanz des
ersten Leitfähigkeitstyps in das Halbleitersubstrat 10 ge
bildet, und hat eine dritte Tiefe, die derart ist, daß die
zweite Störstellenschicht 24 umschlossen wird. Der Sour
ce/Drain-Bereich 28 wird durch Implantieren der Störstellen
substanz des zweiten Leitfähigkeitstyps in das Halbleiter
substrat 10 gebildet, so daß sie sich am Rand der zweiten
undotierten Schicht 20 selbst ausrichtet.
Das Bezugszeichen 30 in Fig. 1 bezeichnet einen mit Io
nen einer Störstellensubstanz implantierten Bereich, durch
den ein Durchgriff verhindert und die Schwellenspannung im
Kanalbereich gesteuert werden kann. Bei einer Ausführungs
form ist die dielektrische Schicht 16 der Gate-Elektrode 14
3 bis 8 nm dick, ist die erste undotierte Schicht 18 10 bis
30 nm breit und ist die zweite undotierte Schicht 20 50 bis
100 nm breit. Der LDD-Bereich 22 kann durch Ionenimplantati
on mit einer Konzentration von 1×1013 bis 1×1014/cm2, einer
Energie von 15 bis 30 keV und einem Neigungswinkel von 7 bis
45° gebildet werden. Der MDD-Bereich 24 kann durch Ionenim
plantation mit einer Konzentration von 1×1014 bis 1×1015/cm2,
einer Energie von 20 bis 30 keV und einem Neigungswinkel von
7 bis 45° gebildet werden. Die p-dotierte Vertiefung 26 kann
durch Ionenimplantation mit einer Konzentration von 2×1012
bis 2×1013/cm2, einer Energie von 20 bis 40 keV und einem
Neigungswinkel von 7 bis 45° gebildet werden. Der Sour
ce/Drain-Bereich 28 kann Ionenimplantation mit einer Konzen
tration von 1×1015 bis 5×1015/cm2 und einer Energie von 10
bis 50 keV gebildet werden.
Das erfindungsgemäße Herstellungsverfahren wird nach
stehend unter Bezug auf die Fig. 2 bis 6 beschrieben, die
schematische Querschnittansichten zum Darstellen aufeinan
derfolgender Arbeitsschritte zum Herstellen der ersten Aus
führungsform eines erfindungsgemäßen MOS-Transistors dar
stellen.
Gemäß Fig. 2 wird eine Pufferoxidschicht mit einer Dic
ke von etwa 15 nm auf dem p-dotierten Halbleitersubstrat 10
ausgebildet. Daraufhin wird ein Ionenimplantationsprozeß zum
Steuern der Schwellenspannung und ein Ionenimplantationspro
zeß zum Verhindern eines Durchgriffs ausgeführt, um die
Störstellenschicht 30 herzustellen.
Dann wird die Pufferoxidschicht entfernt, und die Gate-
Isolierschicht 12 wird auf der Oberfläche des Substrats 10
ausgebildet. Polysilicium wird auf der Gate-Isolierschicht
12 aufgebracht, und das aufgebrachte Polysilicium wird durch
Photolithographie verarbeitet, um die Gate-Elektrode 14 aus
zubilden.
Gemäß Fig. 3 wird die Oberfläche der im Polysilicium
ausgebildeten Gate-Elektrode 14 oxidiert, und die dielektri
sche Schicht 16 wird mit einer Dicke von 3 bis 8 nm ausge
bildet.
Wie in Fig. 4 dargestellt, wird die erste Störstellen
schicht mit einer geringen Konzentration, d. h. der LDD-
Bereich 22, auf der Oberfläche des Halbleitersubstrats 10 so
ausgebildet, daß sie sich am Rand der oberflächenoxidierten
Gate-Elektrode 14 selbst ausrichtet, indem- die Störstellen
substanz des zweiten Leitfähigkeitstyps, z. B. Arsen, mit ei
ner Konzentration von 1×1013 bis 1×1014/cm2, einer Energie
von 15 bis 30 keV und einem Neigungswinkel von 7 bis 45° io
nenimplantiert wird.
Der LDD-Bereich 22 und die Gate-Elektrode 14 können
sich, wie dargestellt, überlappen. An dieser Stelle könnte,
wenn die Tiefe des vertikalen Übergangs des LDD-Bereichs am
Rand der Gate-Elektrode 14 größer als 60 nm wäre, ein Ober
flächendurchgriff auftreten. Daher wäre es wünschenswert,
den vertikalen Übergang des LDD-Bereichs 22 so auszubilden,
daß seine Tiefe höchstens 60 nm beträgt.
Gemäß Fig. 5 wird zunächst die Isolierschicht mit einer
Dicke von 10 bis 30 nm auf die gesamte Oberfläche des erhal
tenen Produkts aufgebracht, und dann wird die erste undo
tierte Schicht 18 durch einen Rückätzprozeß auf der Seiten
wand der Gate-Elektrode 14 ausgebildet.
Daraufhin wird die Störstellenschicht des zweiten Leit
fähigkeitstyps mit einer mittleren Konzentration und mit ei
ner zweiten Tiefe, die größer ist als die erste Tiefe, d. h.
der MDD-Bereich 24, durch Ionenimplantation einer Störstel
lensubstanz des zweiten Leitfähigkeitstyps, z. B. von Arsen
oder Antimon, mit einer Konzentration von 1×1014 bis
1×1015/cm2, einer Energie von 20 bis 30 keV und einem Neigungs
winkel von 7 bis 45° ausgebildet, so daß sie sich am Rand
der ersten undotierten Schicht 18 selbst ausrichtet.
Wenn der MDD-Bereich 24 und die Gate-Elektrode sich
überlappen, wird im Halbleitersubstrat 10 unter dem Rand der
Gate-Elektrode ein hohes elektrisches Feld erzeugt. Durch
das hohe elektrische Feld wird ein Hot-Carrier-Effekt verur
sacht, wodurch die Eigenschaften des Bausteins beeinträch
tigt werden. Daher werden der MDD-Bereich 24 und die Gate-
Elektrode so ausgebildet, daß kein seitlicher Überlapp
dazwischen vorhanden ist, und es wird ermöglicht, daß die
Tiefe des vertikalen Übergangs des MDD-Bereichs 24 vergrö
ßert wird, so daß sie größer wird als diejenige des LDD-
Bereichs 22. In diesem Fall kann ein parasitärer Widerstand
in wesentlich höherem Maße reduziert werden als in dem Fall,
wenn die Tiefe des vertikalen Übergangs des MDD-Bereichs 24
genauso groß ist wie diejenige des LDD-Bereichs 22. Der
elektrische Strom nimmt zu, so daß der Sättigungsstrom der
Drain-Elektrode zunimmt.
Außerdem wird die dritte Störstellenschicht, d. h. die
p-dotierte Vertiefung 26 auf der Oberfläche des Halbleiter
substrats 10 ausgebildet. Die p-dotierte Vertiefung 26 hat
eine höhere Störstellenkonzentration als das Halbleitersub
strat 10 und hat eine Tiefe, die derart ist, daß der MDD-
Bereich 24 umschlossen wird. Sie kann durch Ionenimplantati
on einer Störstellensubstanz des ersten Leitfähigkeitstyps,
d. h. einer p-Störstellensubstanz, mit einer Konzentration
von 2×1012 bis 2×1013/cm2, einer Energie von 20 bis 40 keV,
und einem Neigungswinkel von 7 bis 45° ausgebildet werden,
so daß sie sich am Rand der ersten undotierten Schicht 18
selbst ausrichtet.
Wenn der LDD-Bereich 22 vom Seitenbereich der p-
dotierten Vertiefung 26 umschlossen ist, könnte die Stör
stellenkonzentration des Kanalbereichs lokal geändert wer
den, wodurch sich die Schwellenspannung ändert. Daher wird
bei einer Ausführungsform verhindert, daß der Seitenbereich
der p-dotierten Vertiefung 26 sich nach innen über den LDD-
Bereich 22 hinaus erstreckt.
Außerdem muß, wenn die Tiefe des vertikalen Übergangs
der p-dotierten Vertiefung 26 größer ausgebildet ist als die
Tiefe des MDD-Bereichs 24, so daß der n⁺-Bereich dadurch um
schlossen wird, eine Erweiterung des Sperr- oder Verarmungs
bereichs verhindert werden, wodurch die Übergangskapazität
im n⁺-Bereich zunimmt. Daher wird bei einer Ausführungsform
verhindert, daß die Tiefe des vertikalen Übergangs größer
ausgebildet ist als diejenige des MDD-Bereichs 24, wodurch
der n⁺-Bereich umschlossen wird.
Gemäß Fig. 6 wird zunächst die Isolierschicht mit einer
Dicke von 50 bis 100 nm auf der gesamten Oberfläche des er
haltenen Produkts ausgebildet, und dann wird die zweite un
dotierte Schicht 20 durch Rückätzen auf der ersten Seiten
wand der ersten undotierten Schicht 18 ausgebildet. Darauf
hin wird auf der Oberfläche des Halbleitersubstrats 10 die
vierte Störstellenschicht, d. h. der Source/Drain-Bereich 28,
mit einer vierten Tiefe, die größer ist als die dritte Tie
fe, durch Ionenimplantation einer Störstellensubstanz des
zweiten Leitfähigkeitstyps, d. h. einer n-Störstellen
substanz, mit einer Konzentration von 2×1015 bis 5×1015/cm2
und einer Energie von 10 bis 50 keV ausgebildet, so daß sie
sich am Rand der zweiten undotierten Schicht 20 selbst aus
richtet. Daraufhin kann die implantierte Störstellensubstanz
durch eine für 30 Minuten bei einer Temperatur von 1000°C
durch ein RTP-Verfahren ausgeführte Wärmebehandlung akti
viert werden.
Wie vorstehend beschrieben, wird erfindungsgemäß der
MDD-Bereich mit einer mittleren Konzentration zwischen dem
LDD-Bereich mit einer geringen Konzentration und dem Source- und
dem Drain-Bereich mit einer hohen Konzentration ausge
bildet. Der horizontale Widerstand der LDD-Struktur kann
durch den LDD-Bereich reduziert werden, wodurch veranlaßt
wird, daß der Drain-Sättigungsstrom erhöht wird, so daß ein
MOS-Transistor für einen Hochgeschwindigkeitsbetrieb und mit
hohem Leistungsvermögen erhalten wird. Außerdem kann der Ma
ximalwert des elektrischen Feldes in einem MOS-Transistor,
der eine Größe im Bereich von 1/4 µm aufweist, um den Drain-
Bereich des Gate-Randes herum durch den LDD-Bereich redu
ziert werden. Außerdem hat die vorliegende Erfindung den
weiteren Vorteil, daß oberflächliche Übergänge des LDD-
Bereichs und des MDD-Bereichs in vertikaler Richtung ausge
bildet sind, weil der MDD-Bereich durch den p-dotierten Ver
tiefungsbereich umschlossen ist, und der Durchgriffeffekt
kann durch den MDD-Bereich und den Source/Drain-Bereich ver
hindert werden, wodurch der Kurzkanaleffekt reduziert wird.
Obwohl die vorliegende Erfindung unter Bezug auf bevor
zugte Ausführungsformen der Erfindung dargestellt und be
schrieben wurde, können durch Fachleute innerhalb des Um
fangs der durch die beigefügten Patentansprüche definierten
Erfindung verschiedene Änderungen bezüglich der Form und De
tails vorgenommen werden. Beispielsweise kann die vorliegen
de Erfindung sowohl auf einen p-MOS-Transistor als auch auf
einen n-MOS-Transistor angewendet werden. Wenn ein p-MOS-
Transistor verwendet wird, kann die Störstellensubstanz der
ersten Störstellenschicht 22 beispielsweise Bor oder BF2
sein, und die Störstellensubstanz der zweiten Störstellen
schicht 24 kann BF2 oder In sein.
Claims (25)
1. MOS-Transistor mit:
einem mit einer Störstellensubstanz eines ersten Leitfähigkeitstyps dotierten Halbleitersubstrat; einer auf dem Halbleitersubstrat ausgebildeten Ga te-Isolierschicht;
einer auf der Gate-Isolierschicht ausgebildeten Gate-Elektrode;
einer auf der Gate-Elektrode ausgebildeten dielek trischen Schicht;
einer auf der Gate-Elektrode ausgebildeten ersten undotierten Schicht;
einer auf einer ersten Seitenwand der ersten undo tierten Schicht ausgebildeten zweiten undotierten Schicht;
einer ersten Störstellenschicht mit einer geringen Konzentration, die durch Implantieren einer Störstel lensubstanz eines zweiten Leitfähigkeitstyps in das Halbleitersubstrat mit einer ersten Tiefe ausgebildet wird, so daß sie sich am Rand der Gate-Elektrode selbst ausrichtet;
einer zweiten Störstellenschicht mit einer mittle rer Konzentration, die durch Implantieren ein Störstel lensubstanz des zweiten Leitfähigkeitstyps in das Halb leitersubstrat mit einer zweite Tiefe, die größer ist als die erste Tiefe, ausgebildet wird, so daß sie sich am Rand der ersten undotierten Schicht selbst ausrich tet;
einer dritten Störstellenschicht mit einer höheren Konzentration als diejenige des Halbleitersubstrats, wobei die dritte Störstellenschicht durch Implantieren einer Störstellensubstanz des ersten Leitfähigkeitstyps in das Halbleitersubstrat mit einer dritten Tiefe, die so ausgewählt ist, daß sie die zweite Störstellen schicht mit mittlerer Konzentration umschließt, ausge bildet wird, so daß sie sich am Rand der ersten undo tierten Schicht selbst ausrichtet; und
einer vierten Störstellenschicht mit einer hohen Konzentration, die durch Implantieren einer Störstel lensubstanz des zweiten Leitfähigkeitstyps in das Halb leitersubstrat mit einer vierten Tiefe, die größer ist als die dritte Tiefe, ausgebildet ist, so daß sie sich am Rand der zweiten undotierten Schicht selbst ausrich tet.
einem mit einer Störstellensubstanz eines ersten Leitfähigkeitstyps dotierten Halbleitersubstrat; einer auf dem Halbleitersubstrat ausgebildeten Ga te-Isolierschicht;
einer auf der Gate-Isolierschicht ausgebildeten Gate-Elektrode;
einer auf der Gate-Elektrode ausgebildeten dielek trischen Schicht;
einer auf der Gate-Elektrode ausgebildeten ersten undotierten Schicht;
einer auf einer ersten Seitenwand der ersten undo tierten Schicht ausgebildeten zweiten undotierten Schicht;
einer ersten Störstellenschicht mit einer geringen Konzentration, die durch Implantieren einer Störstel lensubstanz eines zweiten Leitfähigkeitstyps in das Halbleitersubstrat mit einer ersten Tiefe ausgebildet wird, so daß sie sich am Rand der Gate-Elektrode selbst ausrichtet;
einer zweiten Störstellenschicht mit einer mittle rer Konzentration, die durch Implantieren ein Störstel lensubstanz des zweiten Leitfähigkeitstyps in das Halb leitersubstrat mit einer zweite Tiefe, die größer ist als die erste Tiefe, ausgebildet wird, so daß sie sich am Rand der ersten undotierten Schicht selbst ausrich tet;
einer dritten Störstellenschicht mit einer höheren Konzentration als diejenige des Halbleitersubstrats, wobei die dritte Störstellenschicht durch Implantieren einer Störstellensubstanz des ersten Leitfähigkeitstyps in das Halbleitersubstrat mit einer dritten Tiefe, die so ausgewählt ist, daß sie die zweite Störstellen schicht mit mittlerer Konzentration umschließt, ausge bildet wird, so daß sie sich am Rand der ersten undo tierten Schicht selbst ausrichtet; und
einer vierten Störstellenschicht mit einer hohen Konzentration, die durch Implantieren einer Störstel lensubstanz des zweiten Leitfähigkeitstyps in das Halb leitersubstrat mit einer vierten Tiefe, die größer ist als die dritte Tiefe, ausgebildet ist, so daß sie sich am Rand der zweiten undotierten Schicht selbst ausrich tet.
2. Transistor nach Anspruch 1, wobei die auf der Gate-
Elektrode ausgebildete dielektrische Schicht 3 bis 8 nm
dick ist.
3. Transistor nach Anspruch 1 oder 2, wobei die erste un
dotierte Schicht eine Länge von 10 bis 30 nm aufweist.
4. Transistor nach einem der vorangehenden Ansprüche, wo
bei die zweite undotierte Schicht eine Länge von 50 bis
100 nm aufweist.
5. Transistor nach einem der vorangehenden Ansprüche, wo
bei der erste Leitfähigkeitstyp ein p-Leitfähigkeitstyp
und der zweite Leitfähigkeitstyp ein n-Leitfähigkeits
typ ist.
6. Transistor nach einem der vorangehenden Ansprüche, wo
bei die Störstellensubstanz der ersten Störstellen
schicht Arsen aufweist.
7. Transistor nach einem der vorangehenden Ansprüche, wo
bei die Störstellensubstanz der zweiten Störstellen
schicht Arsen aufweist.
8. Transistor nach einem der vorangehenden Ansprüche, wo
bei die Störstellensubstanz der zweiten Störstellen
schicht Phosphor aufweist.
9. Transistor nach einem der vorangehenden Ansprüche, wo
bei die Störstellensubstanz der dritten Störstellen
schicht Bor ist aufweist.
10. Transistor nach einem der vorangehenden Ansprüche, wo
bei die Störstellensubstanz der dritten Störstellen
schicht BF2 aufweist.
11. Transistor nach einem der vorangehenden Ansprüche, wo
bei die Störstellensubstanz der vierten Störstellen
schicht Arsen aufweist.
12. Transistor nach einem der vorangehenden Ansprüche, wo
bei der erste Leitfähigkeitstyp ein n-Leitfähigkeitstyp
und der zweite Leitfähigkeitstyp ein p-Leitfähigkeits
typ aufweist.
13. Transistor nach Anspruch 12, wobei die Störstellensub
stanz der ersten Störstellenschicht BF2 aufweist.
14. Transistor nach Anspruch 12 oder 13, wobei die Stör
stellensubstanz der zweiten Störstellenschicht BF2 aufweist.
15. Transistor nach Anspruch 12, 13 oder 14, wobei die
Störstellensubstanz der dritten Störstellenschicht
Phosphor aufweist.
16. Transistor nach Anspruch 12, 13 oder 14, wobei die
Störstellensubstanz der dritten Störstellenschicht Ar
sen aufweist.
17. Transistor nach einem der Ansprüche 12 bis 16, wobei
die Störstellensubstanz der vierten Störstellenschicht
BF2 aufweist.
18. Transistor nach einem der vorangehenden Ansprüche, wo
bei die erste Störstellenschicht eine Gate-Elektrode
überlappt und die Tiefe einer Seitenabmessung am Rand
der Gate-Elektrode geringer ist als 70 nm.
19. Transistor nach einem der vorangehenden Ansprüche, wo
bei die zweite Störstellenschicht in der Nähe des Ran
des der Gate-Elektrode eine Seitenausdehnungstiefe auf
weist.
20. Transistor nach einem der vorangehenden Ansprüche, wo
bei die dritte Störstellenschicht dazu dient, die zwei
te Störstellenschicht zu umschließen, wobei die Seiten
ausdehnungstiefe innerhalb des Bereichs der ersten
Störstellenschicht liegt, die Tiefe der vertikalen Aus
dehnung der dritten Störstellenschicht auf einen Wert
innerhalb des Tiefenbereichs der vierten Störstellen
schicht begrenzt ist, und die Tiefe der Seitenausdeh
nung der vierten Störstellenschicht bis in die Nähe der
Tiefe der undotierten Schicht reicht.
21. Verfahren zum Herstellen eines MOS-Transistors mit den
Schritten:
Ausbilden einer Gate-Isolierschicht auf einer Oberfläche eines mit einer Störstellensubstanz eines ersten Leitfähigkeitstyps dotierten Halbleitersub strats;
Ausbilden einer Gate-Elektrode auf der Gate- Isolierschicht;
Ausbilden einer dielektrischen Schicht auf der Ga te-Elektrode;
Implantieren einer Störstellensubstanz eines zwei ten Leitfähigkeitstyps in das Halbleitersubstrat, so daß diese sich am Rand der Gate-Elektrode selbst aus richtet, um eine erste Störstellenschicht mit einer ge ringen Konzentration und mit einer ersten Tiefe auszu bilden;
Ausbilden einer ersten undotierten Schicht auf ei ner Seitenwand der Gate-Elektrode;
Ausbilden einer zweiten Störstellenschicht mit ei ner mittleren Konzentration und mit einer zweiten Tie fe, die tiefer ist als die erste Tiefe, durch Implan tieren der Störstellensubstanz des zweiten Leitfähig keitstyps in das Halbleitersubstrat;
Ausbilden einer dritten Störstellenschicht mit ei ner höheren Störstellenkonzentration als diejenige des Halbleitersubstrats und mit einer dritten Tiefe, die derart ist, daß die zweite Störstellenschicht mit der mittleren Konzentration umschlossen wird, durch Implan tieren einer Störstellensubstanz des ersten Leitfähig keitstyps in das Halbleitersubstrat, so daß sie sich am Rand der ersten undotierten Schicht selbst ausrichtet;
Ausbilden einer zweiten undotierten Schicht auf einer Seitenwand der ersten undotierten Schicht; und
Ausbilden einer vierten Störstellenschicht mit ei ner hohen Konzentration und mit einer Tiefe, die größer ist als die dritte Tiefe, durch Implantieren der Stör stellensubstanz des zweiten Leitfähigkeitstyps in das Halbleitersubstrat, so daß sie sich am Rand der zweiten undotierten Schicht selbst ausrichten.
Ausbilden einer Gate-Isolierschicht auf einer Oberfläche eines mit einer Störstellensubstanz eines ersten Leitfähigkeitstyps dotierten Halbleitersub strats;
Ausbilden einer Gate-Elektrode auf der Gate- Isolierschicht;
Ausbilden einer dielektrischen Schicht auf der Ga te-Elektrode;
Implantieren einer Störstellensubstanz eines zwei ten Leitfähigkeitstyps in das Halbleitersubstrat, so daß diese sich am Rand der Gate-Elektrode selbst aus richtet, um eine erste Störstellenschicht mit einer ge ringen Konzentration und mit einer ersten Tiefe auszu bilden;
Ausbilden einer ersten undotierten Schicht auf ei ner Seitenwand der Gate-Elektrode;
Ausbilden einer zweiten Störstellenschicht mit ei ner mittleren Konzentration und mit einer zweiten Tie fe, die tiefer ist als die erste Tiefe, durch Implan tieren der Störstellensubstanz des zweiten Leitfähig keitstyps in das Halbleitersubstrat;
Ausbilden einer dritten Störstellenschicht mit ei ner höheren Störstellenkonzentration als diejenige des Halbleitersubstrats und mit einer dritten Tiefe, die derart ist, daß die zweite Störstellenschicht mit der mittleren Konzentration umschlossen wird, durch Implan tieren einer Störstellensubstanz des ersten Leitfähig keitstyps in das Halbleitersubstrat, so daß sie sich am Rand der ersten undotierten Schicht selbst ausrichtet;
Ausbilden einer zweiten undotierten Schicht auf einer Seitenwand der ersten undotierten Schicht; und
Ausbilden einer vierten Störstellenschicht mit ei ner hohen Konzentration und mit einer Tiefe, die größer ist als die dritte Tiefe, durch Implantieren der Stör stellensubstanz des zweiten Leitfähigkeitstyps in das Halbleitersubstrat, so daß sie sich am Rand der zweiten undotierten Schicht selbst ausrichten.
22. Verfahren nach Anspruch 21, wobei die erste Störstel
lenschicht durch Ionenimplantation mit einer Konzentra
tion von 1×1013 bis 1×1014/cm2, einer Energie von 15 bis
30 keV und einem Neigungswinkel von 7 bis 45° ausgebil
det wird.
23. Verfahren nach Anspruch 21 oder 22, wobei die zweite
Störstellenschicht durch Ionenimplantation mit einer
Konzentration von 1×1014 bis 1×1015/cm2, einer Energie
von 20 bis 30 keV und einem Neigungswinkel von 7 bis
45° ausgebildet wird.
24. Verfahren nach Anspruch 21, 22 oder 23, wobei die drit
te Störstellenschicht durch Ionenimplantation mit einer
Konzentration von 2×1012 bis 2×1013/cm2, einer Energie
von 20 bis 40 keV und einem Neigungswinkel von 7 bis
45° ausgebildet wird.
25. Verfahren nach Anspruch 21, 22, 23 oder 24, wobei die
vierte Störstellenschicht durch Ionenimplantation mit
einer Konzentration von 1×1015 bis 5×1015/cm2, einer
Energie von 10 bis 50 keV und einem Neigungswinkel von
7 bis 45° ausgebildet wird.
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Date | Code | Title | Description |
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8110 | Request for examination paragraph 44 | ||
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Effective date: 20110601 Effective date: 20110531 |