DE19900803A1 - Integrated circuit - Google Patents
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Abstract
Description
Die Erfindung betrifft einen integrierten Schaltkreis mit ei nem Substrat, an dem Anschlußkontakte vorgesehen sind, wobei das Substrat eine Oberfläche aufweist, auf der wenigstens ein Schaltungsbereich sowie mehrere Anschlußkontakte vorgesehen sind.The invention relates to an integrated circuit with egg nem substrate on which connection contacts are provided, wherein the substrate has a surface on which at least one Circuit area and several connection contacts provided are.
Die Erfindung betrifft weiterhin eine Leiterplatte bzw. ein Chipgehäuse mit einem integrierten Schaltkreis.The invention further relates to a printed circuit board or a Chip package with an integrated circuit.
Bei dem im Stand der Technik bekannten integrierten Schalt kreisen, Leiterplatten und Chipgehäusen ist von Nachteil, daß sich diese nur schwer miniaturisieren lassen.In the integrated circuit known in the prior art circles, circuit boards and chip housings is disadvantageous in that it is difficult to miniaturize them.
Es ist daher Aufgabe der Erfindung, einen integrierten Schaltkreis, eine Leiterplatte oder ein Chipgehäuse mit einem integrierten Schaltkreis bereitzustellen, bei denen sich eine einfache Miniaturisierung ergibt.It is therefore an object of the invention to provide an integrated Circuit, a circuit board or a chip housing with one To provide integrated circuit, in which a simple miniaturization results.
Diese Aufgabe wird gemäß der Erfindung durch den Gegenstand der unabhängigen Ansprüche gelöst. Vorteilhafte Weiterbildun gen ergeben sich aus den jeweiligen Unteransprüchen.This object is achieved according to the invention by the subject of independent claims. Advantageous further training conditions result from the respective subclaims.
Bei dem integrierten Schaltkreis gemäß der Erfindung sind die Anschlußkontakte in seinem Randbereich vorgesehen. Bei dieser Ausgestaltung läßt sich eine Miniaturisierung besonders ein fach erreichen. Zum einen lassen sich so besonders kleine in tegrierte Schaltkreise herstellen, die eine große Anzahl von Anschlußkontakten aufweisen. Dadurch lassen sich nämlich die Anschlußkontakte besonders platzsparend auf dem Substrat vor sehen, wobei trotzdem ein Sicherheitsabstand zwischen den An schlußkontakten und einem auf dem Substrat vorgesehenen Schaltungsbereich einhaltbar ist. Ein solcher Sicherheitsbe reich kann auch als sich streifenförmig erstreckender, insbe sondere durchgehender Passivbereich ausgebildet sein.In the integrated circuit according to the invention, the Connection contacts provided in its edge area. At this Miniaturization is particularly involved reach times. On the one hand, especially small ones can be manufacture integrated circuits that have a large number of Have connection contacts. This allows the Connection contacts in front of the substrate in a particularly space-saving manner see, although there is a safety distance between the An final contacts and one provided on the substrate Circuit range is adhered to. Such a security rich can also be seen as a streak-shaped, esp special continuous passive area.
Die Erfindung beruht auf dem Grundgedanken, daß die Miniatu risierung durch eine günstigere Anordnung von Sicherheitsab ständen zwischen Schaltungsbereich und Anschlußkontakten er reicht wird, da sich diese mit zunehmender Miniaturisierung der internen Strukturen von integrierten Schaltungen zuneh mend begrenzend auf die erzielbaren Chipverkleinerungen aus wirken. Mit der Erfindung lassen sich zudem ungenutzte Flä chenanteile vermeiden, da die Plazierung der im Pad vorgese henen Anschlußkontakte dem Schaltungsbereich angepaßt werden kann. Freiflächen, wie sie im Stand der Technik bekannt wa ren, können so auf einfache Weise vermieden werden.The invention is based on the basic idea that the Miniatu rization by a more favorable arrangement of security stood between circuit area and connecting contacts is enough, as this increases with miniaturization of the internal structures of integrated circuits limited to the achievable chip reductions Act. The invention also allows unused areas Avoid the use of chunks as the placement of the area in the pad hen the connection contacts are adapted to the circuit area can. Open spaces as they were known in the prior art ren can be avoided in a simple manner.
Gemäß der Erfindung werden die erforderlichen Sicherheitsab stände zwischen Schaltungsbereich und Anschlußkontakten auch durch sogenannte Guardstreifen oder Guardbereiche verwirk licht, die im Bereich der Anschlußkontakte, die durch die dort üblichen relativ hohen Ströme freiwerdenden Ladungsträ ger auffangen.According to the invention, the required safety stands between the circuit area and the contacts realized by so-called guard strips or guard areas light in the area of the contacts through the charge currents released there are relatively high currents field.
Mit der Erfindung lassen sich außerdem Effekte wie "Corelimi tierungen" (es sind wenige Anschlußkontakte bzw. Pads vorhan den, so daß die Fläche des Schaltungsbereiches bzw. die Core fläche die Gesamtfläche des integrierten Schaltkreises be stimmt) bzw. "Padlimitierung" (es ist ein kleiner Core vor handen, so daß die Größen der Pads und deren Anzahl die Ge samtfläche des integrierten Schaltkreises bestimmen) einfach vermeiden.Effects such as "Corelimi tationen "(there are few contacts or pads available the, so that the area of the circuit area or the core area of the total area of the integrated circuit true) or "pad limitation" (there is a small core before act so that the sizes of the pads and their number the Ge determine the total area of the integrated circuit) easily avoid.
Gemäß der Erfindung wird das Substrat bzw. der Chip insbeson dere aus Halbleitermaterial gerade nicht ringförmig mit An schlußkontakten umgeben. Vielmehr wird der Chip der Länge nach in einen Anschlußkontaktbereich und in einen Schaltungs bereich bzw. Pad- und Corebereich aufgeteilt, so daß man die Flächen für Core und Pads beliebig ohne jeden Flächenverlust durch Pad- oder Corelimitierung aufteilen kann. Die Breite von Padbereich und Corebereich gehen anders als im Stand der Technik nicht viermal (je zweimal in Länge und Breite) son dern nur einmal in die Gesamtfläche ein. Die Verwendung eines besonders ausgebildeten Leadframes, bzw. durch die Anordnung des erfindungsgemäßen integrierten Schaltkreises auf diesem Leadframe ermöglicht ein einseitiges Bonden, bei dem nur kleine Wege zurückzulegen sind. Zusätzlich ist es dadurch möglich, relativ große Chips mit komplexer Funktionalität in kleine, kostengünstige Gehäuse mit wenigen Pins zu montieren. Gemäß der Erfindung können die Pads nicht nur monolateral sondern auch ortholateral angeordnet sein, wodurch sie bei spielsweise in zwei Randbereichen des Substrats vorgesehen sind. Die Breite des Sicherheitsabstandes geht dann je einmal in Länge und Breite des Gesamtchips ein.According to the invention, the substrate or chip in particular those made of semiconductor material just not ring-shaped with An final contacts surrounded. Rather, the chip's length after in a terminal contact area and in a circuit area or pad and core area divided, so that the Areas for core and pads without any loss of area can be divided by pad or core limitation. The width the pad area and core area differ from the state of the Technique not four times (twice in length and width) son only once in the total area. The use of a specially trained lead frames, or by the arrangement of the integrated circuit according to the invention on this Leadframe enables one-sided bonding, where only small distances have to be covered. In addition, it is because of it possible, relatively large chips with complex functionality in small, inexpensive housings with few pins to assemble. According to the invention, the pads can not only be monolateral but also be arranged ortholaterally, making them at provided for example in two edge regions of the substrate are. The width of the safety distance then goes once in length and width of the entire chip.
Bei der Verwendung eines Leadframes, bei dem die Leiterbahnen unterhalb des Chips verlaufen, ergibt sich weiterhin der Vor teil einer verbesserten Wärmeabführung.When using a leadframe in which the conductor tracks run below the chip, the front continues to result part of an improved heat dissipation.
Die Erfindung kann weiterhin in einer Leiterplatte mit Lei terbahnen sowie mit wenigstens einem integrierten Schaltkreis verwirklicht sein, der ein Substrat aufweist. Auf dem Sub strat können Anschlußkontakte vorgesehen sein, die über Ver bindungsdrähte mit den Leiterbahnen in Verbindung stehen. Da bei ist das Substrat so auf der Leiterplatte angeordnet, daß die Haupterstreckungsrichtung des Substrats in der Verlänge rung die Haupterstreckungsrichtung der Platine schneidet.The invention can also in a printed circuit board with Lei tracks and with at least one integrated circuit be realized that has a substrate. On the sub strat connection contacts can be provided, the Ver Binding wires are connected to the conductor tracks. There at the substrate is arranged on the circuit board so that the main direction of extension of the substrate in the length intersection of the main direction of extension of the board.
Die erfindungsgemäße Anordnung des Substrats auf der Platine führt zu einer erheblichen Erleichterung der Miniaturisierung von elektrischen Schaltungen. Gerade wenn das Substrat so auf der Leiterplatte angeordnet ist, daß die Haupterstreckungs richtung des Substrats im wesentlichen senkrecht zur Haupter streckungsrichtung der Leiterplatte verläuft, kann die effek tive Packungsdichte auf der Leiterplatte erheblich erhöht werden, da sich pro Flächeneinheit der Leiterplatte ein hohes Substratvolumen auf der Leiterplatte vorsehen läßt.The arrangement of the substrate on the circuit board according to the invention leads to a significant easing of miniaturization of electrical circuits. Especially when the substrate is so on the circuit board is arranged that the main extension direction of the substrate substantially perpendicular to the main direction of extension of the circuit board, the effec tive packing density on the circuit board increased considerably because there is a high per unit area of the circuit board Provides substrate volume on the circuit board.
Darüber hinaus kann der Montageaufwand reduziert werden, wo durch die Kosten für direkt montierte Bausteine gesenkt wer den. Außerdem ist erstmals eine einfache Prozeßkontrolle der Herstellung durch eine Einzelkontaktierung der Anschlußkon takte mit dem Leiterbahnen. Dadurch können gezielt Verbindun gen zwischen Leiterbahnen und Anschlußkontakten hergestellt werden, und Teilbereiche der Schaltung nach der Montage des Substrats überprüft werden.In addition, the assembly effort can be reduced where through the costs of directly assembled components the. In addition, a simple process control is the first time Manufacture by individual contacting of the connection con clock with the conductor tracks. This allows targeted connections conditions between conductor tracks and connecting contacts and parts of the circuit after assembling the Substrate are checked.
Vorteilhafterweise ist die Leiterplatte in einem Übergangsbe reich zwischen Substrat und Leiterplatte mit einer Vertiefung versehen, die so ausgebildet sein kann, daß das Substrat formschlüssig und/oder reibschlüssig in der Vertiefung auf nehmbar ist. Dadurch ergibt sich ein fester Sitz des Sub strats auf der Leiterplatte. Die Vertiefung auf der Leiter platte kann als Aussparung mit einer Tiefe von 200 µm bis 500 µm ausgeführt werden, wodurch die Fixierung und Stabili sierung des Substrats ermöglicht wird. Dabei kann vor einer Montage des Substrats in der Vertiefung Epoxidkleber in der Vertiefung eingebracht werden.The circuit board is advantageously in a transition area rich between substrate and circuit board with a recess provided, which can be designed so that the substrate positively and / or frictionally in the recess is acceptable. This results in a tight fit of the sub strats on the circuit board. The depression on the ladder plate can be used as a recess with a depth of 200 µm 500 µm are carried out, whereby the fixation and stabili Sation of the substrate is made possible. Here, one can Mounting the substrate in the recess in the epoxy adhesive Be deepened.
Weiterhin kann in dem Übergangsbereich zwischen Substrat und Leiterplatte wenigstens eine Stabilisierungsschicht und/oder eine luft- und feuchtigkeitsdichte Verkapselung vorgesehen sein. Dadurch wird die Haltbarkeit der erfindungsgemäßen Lei terplatte verbessert.Furthermore, in the transition area between substrate and Printed circuit board at least one stabilization layer and / or an airtight and moistureproof encapsulation is provided his. As a result, the durability of the Lei according to the invention terplatte improved.
Die erfindungsgemäße Leiterplatte zeichnet sich durch verrin gerte thermomechanische Belastungen aus, da nur eine geringe Kontaktfläche zwischen Substrat und Leiterplatte vorhanden ist. Es hat sich herausgestellt, daß die vertikale Anordnung des Substrats eine verbesserte Wärmeabfuhr bewirkt. Dies wird zum Teil darauf zurückgeführt, daß eine Ummantelung eines Großteils des Substrats überflüssig ist. The circuit board according to the invention is characterized by verrin eliminated thermomechanical loads, since only a small one Contact surface between substrate and printed circuit board available is. It has been found that the vertical arrangement causes an improved heat dissipation of the substrate. this will partly attributed to the fact that a casing of a Most of the substrate is unnecessary.
Die Kontaktierung der Anschlußkontakte mit den Leiterbahnen kann in Einzelschritten durchgeführt werden, so daß sich eine hohe Prozeßsicherheit ergibt. Zudem können vorteilhafterweise ungedünnte Substrate verwendet werden, die eine Waverdicke von z. B. 660 µm aufweisen. Noch vor der Kontaktierung des Substrats kann auf der Rückseite des Substrats eine Stabili sierungsschicht zwischen Substrat und Leiterplatte aufge bracht werden, die beispielsweise Epoximaterial oder Silikon material aufweisen kann. Die sogenannten Stud-Bumps können mit konventionellen Bondern auf Waverebene des Substrats platziert werden. Zur Kontaktierung des Substrats auf der Leiterplatte werden vorteilhafterweise Prozesse verwendet, bei denen die Verbindungsdrähte mit einem Prozeß hergestellt werden, bei dem räumliche Verbindungen herstellbar sind. An schließend können aktive Flächen auf der Leiterplatte und auf dem Substrat mit Silikonmaterial oder Epoximaterial verkap selt werden.The contacting of the connection contacts with the conductor tracks can be carried out in single steps, so that a high process reliability results. In addition, advantageously undiluted substrates are used, which is a wax thickness from Z. B. 660 microns. Even before contacting the Substrate can stabilize on the back of the substrate layer between substrate and printed circuit board are brought, for example, epoxy material or silicone can have material. The so-called stud bumps can with conventional bonders at the wafer level of the substrate to be placed. For contacting the substrate on the Circuit board processes are advantageously used where the connecting wires are made with one process in which spatial connections can be established. On closing active areas on the PCB and on encapsulate the substrate with silicone material or epoxy material be rare.
Die Erfindung ist in der Zeichnung anhand von zwei Ausfüh rungsbeispielen veranschaulicht.The invention is in the drawing based on two Ausfüh examples.
Fig. 1 zeigt eine Draufsicht auf ein geöffnetes Gehäuse eines erfindungsgemäßen integrierten Schalt kreises und Fig. 1 shows a plan view of an open housing of an integrated circuit according to the invention and
Fig. 2 zeigt eine perspektivische Darstellung eines Ab schnittes einer erfindungsgemäßen Leiterplat te. Fig. 2 shows a perspective view of a section from a printed circuit board te according to the invention.
Fig. 1 zeigt eine Draufsicht auf einen integrierten Schalt kreis 1. Der integrierte Schaltkreis 1 gliedert sich in einen Chip 2, in ein Leadframe 3, das eine Vielzahl von Leiterbah nen 4 aufweist, von denen in dieser Ansicht nur zwei mit ei ner Bezugsziffer versehen sind, sowie in ein Gehäuse 5, das in dieser Ansicht soweit abgetragen dargestellt ist, daß das Leadframe 3 sichtbar ist. Fig. 1 shows a plan view of an integrated circuit 1 The integrated circuit 1 is divided into a chip 2 , in a lead frame 3 , which has a multiplicity of conductor tracks 4 , of which only two are provided with a reference number in this view, and in a housing 5 , which in this view so far it is shown worn away that the leadframe 3 is visible.
Wie man in dieser Ansicht besonders gut sieht, gliedert sich der Chip 2 in einen Corebereich "c", in einen Sicherheitsbe reich "s" und in einen Padbereich "p". Corebereich c, Sicher heitsbereich s und Padbereich p sind jeweils als streifenför mige, nebeneinander liegende Abschnitte auf dem Chip 2 ausge führt, der einen im wesentlichen rechteckigen Umriß aufweist. Dabei sind im Corebereich c Schaltungen ausgebildet, während der Sicherheitsbereich s inert und ohne aktive Strukturen ausgebildet ist. Im Padbereich p sind eine Vielzahl von An schlußkontakten 6 vorgesehen, von denen in dieser Ansicht nur einer mit einer Bezugsziffer bezeichnet ist. Der Sicherheits bereich s ist dabei so als streifenförmiger Bereich auf dem aus Halbleitermaterial hergestellten Chip 2 ausgebildet, daß der Corebereich c vom Padbereich p im wesentlichen elektrisch isoliert ist. Der Padbereich p ist im Bereich einer einzigen Seitenkante des Chips 2 ausgeformt.As can be seen particularly well in this view, the chip 2 is divided into a core area "c", a security area "s" and a pad area "p". Core area c, security area s and pad area p are each formed as stripe-shaped, adjacent sections on the chip 2 , which has an essentially rectangular outline. C circuits are formed in the core area, while the safety area s is inert and has no active structures. In the pad area p, a plurality of circuit contacts 6 are provided, of which only one is designated by a reference number in this view. The security area s is designed as a strip-like area on the chip 2 made of semiconductor material that the core area c is essentially electrically insulated from the pad area p. The pad area p is formed in the area of a single side edge of the chip 2 .
Je ein Anschlußkontakt 6 ist über einen Bonddraht 7 mit je einer Leiterbahn 4 verbunden.One connection contact 6 each is connected to a conductor track 4 via a bonding wire 7 .
Durch die besondere Anordnung der Anschlußkontakte 6 auf dem Chip 2 und durch die besondere Führung der Leiterbahnen 4 des Leadframes 3 kann der Bondprozeß in einem Bereich "b" statt finden, der gegenüber den Bondprozessen im Stand der Technik erheblich verkleinert ist.Due to the special arrangement of the connection contacts 6 on the chip 2 and the special guidance of the conductor tracks 4 of the leadframe 3 , the bonding process can take place in an area "b", which is considerably reduced compared to the bonding processes in the prior art.
Fig. 2 zeigt eine perspektivische Ansicht einer erfindungs gemäßen elektrischen Schaltung 10. Die elektrische Schal tung 10 gliedert sich in eine Leiterplatte 11, auf der ein Chip 12 aufgesetzt ist. Fig. 2 is a perspective view showing a fiction, modern electrical circuit 10. The electrical scarf device 10 is divided into a circuit board 11 on which a chip 12 is placed.
In der Leiterplatte 11 ist dabei eine Vertiefung 13 einge bracht, die im wesentlichen mit den Abmessungen desjenigen Bereichs des Chips 12 übereinstimmt, der in die Vertiefung 13 eingesetzt ist. In eingesetztem Zustand des Chips 12 in die Vertiefung 13 verläuft eine Haupterstreckungsrichtung 14 im wesentlichen senkrecht zur einer Haupterstreckungsrichtung 15 der Leiterplatte.In the circuit board 11 , a recess 13 is introduced, which essentially corresponds to the dimensions of that area of the chip 12 which is inserted into the recess 13 . When the chip 12 is inserted into the recess 13 , a main direction of extent 14 extends essentially perpendicular to a main direction of extent 15 of the printed circuit board.
Wie man in Fig. 2 besonders gut sieht, sind in einem Randbe reich einer Seitenkante des Chips 12 Anschlußkontakte 16 vor gesehen, die über Bonddrähte 17 mit Leiterbahnen 18 auf der Leiterplatte 11 verbunden sind. Der besseren Übersicht halber ist von der Vielzahl der vorgesehenen Anschlußkontakte 16, Bonddrähten 17 und Leiterbahnen 18 nur jeweils ein Anschluß kontakt 16, ein Bonddraht 17 und eine Leiterbahn 18 mit einer Bezugsziffer versehen. In zwei Übergangsbereichen zwischen Chip 12 und Leiterplatte 11 ist durch Einbringen eines iso lierenden Materials jeweils eine Hohlkehle 19 ausgebildet, die der Verkapselung und Stabilisierung dient.As can be seen particularly well in FIG. 2, 12 side contacts 16 are seen in a Randbe rich one side edge of the chip, which are connected via bonding wires 17 to tracks 18 on the circuit board 11 . For the sake of a better overview, only one connection contact 16 , one bond wire 17 and one conductor track 18 are provided with a reference number from the large number of connection contacts 16 , bond wires 17 and conductor tracks 18 provided. In two transition areas between chip 12 and printed circuit board 11 , a fillet 19 is formed by introducing an insulating material, which serves for encapsulation and stabilization.
Zur Herstellung der elektrischen Schaltung 10 wird wie folgt vorgegangen. In einem ersten Schritt wird die Leiterplatte 11 bereitgestellt, die die Vertiefung 13 und die Leiterbahnen 18 aufweist. Daraufhin wird Epoxidkleber in die Vertiefung 13 eingebracht und nachfolgend der Chip 12 so eingesetzt, wie es in Fig. 2 dargestellt ist. Daraufhin wird auf der den An schlußkontakten 16 gegenüberliegenden Seite des Chips 12 eine Hohlkehle 19 aus Silikonmaterial gebildet.The procedure for producing the electrical circuit 10 is as follows. In a first step, the circuit board 11 is provided, which has the depression 13 and the conductor tracks 18 . Thereupon, epoxy adhesive is introduced into the recess 13 and subsequently the chip 12 is inserted as shown in FIG. 2. Then, on the circuit contacts 16 opposite side of the chip 12, a groove 19 is formed from silicone material.
Danach werden über die Bonddrähte 17 die Anschlußkontakte 16
mit den Leiterbahnen 18 verbunden. Abschließend wird die
Hohlkehle 19 über den Anschlußkontakten 16 hergestellt.
1 integrierter Schaltkreis
2 Chip
3 Leadfram
4 Leiterbahn
5 Gehäuse
6 Anschlußkontakt
7 Bonddraht
10 elektrische Schaltung
11 Leiterplatte
12 Chip
13 Vertiefung
14 Haupterstreckungsrichtung Chip
15 Haupterstreckungsrichtung Leiterplatte
16 Anschlußkontakt
17 Bonddraht
18 Leiterbahn
19 Hohlkehle
The connecting contacts 16 are then connected to the conductor tracks 18 via the bonding wires 17 . Finally, the fillet 19 is made over the contacts 16 . 1 integrated circuit
2 chip
3 leadfram
4 conductor track
5 housing
6 connection contact
7 bond wire
10 electrical circuit
11 printed circuit board
12 chip
13 deepening
14 Main direction of extension chip
15 Main direction of extension PCB
16 connection contact
17 bond wire
18 conductor track
19 fillet
Claims (9)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19900803A DE19900803A1 (en) | 1999-01-12 | 1999-01-12 | Integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19900803A DE19900803A1 (en) | 1999-01-12 | 1999-01-12 | Integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE19900803A1 true DE19900803A1 (en) | 2000-07-20 |
Family
ID=7894000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19900803A Withdrawn DE19900803A1 (en) | 1999-01-12 | 1999-01-12 | Integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE19900803A1 (en) |
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