DE19920445B4 - Stapelbaustein aus Halbleiterbausteinen mit integrierter Schaltung ultrahoher Dichte sowie Verfahren zum Herstellen desselben - Google Patents

Stapelbaustein aus Halbleiterbausteinen mit integrierter Schaltung ultrahoher Dichte sowie Verfahren zum Herstellen desselben Download PDF

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Abstract

Stapelbauteil aus Halbleiterbausteinen mit
– wenigstens einem ersten Baustein (10), der eine in einem Bausteinkörper (12) eingekapselte integrierte Schaltung (7) mit ultrahoher Dichte und Anschlußleitungen (11) aufweist, deren im Bausteinkörper (12) angeordnete Abschnitte elektrisch mit der integrierten Schaltung (7) verbunden sind und die durch einen Boden des Bausteinkörpers (12) hindurch ins Freie treten und sich über eine Seitenfläche zur Oberseite des Bausteinkörpers (12) erstrecken, so daß an der Unterseite untere Zuleitungsabschnitte (111), an der Seitenfläche seitliche Zuleitungsabschnitte (113) und an der Oberseite obere Zuleitungsabschnitte (112) gebildet werden, und
– wenigstens einem zweiten Baustein (20), der eine in einem Bausteinkörper (12) eingekapselte integrierte Schaltung (7) mit ultrahoher Dichte und Anschlußleitungen (21) aufweist, deren im Bausteinkörper (12) angeordnete Abschnitte elektrisch mit der integrierten Schaltung (7) verbunden sind und die durch einen Boden des Bausteinkörpers (12) hindurch ins Freie treten, so daß Zuleitungsabschnitte gebildet werden, die mit Zuleitungsabschnitten des ersten Bausteins...

Description

  • Die Erfindung betrifft ein Stapelbauteil aus Halbleiterbausteinen mit eingekapselten integrierten Schaltungen mit ultrahoher Dichte sowie ein Verfahren zum Herstellen desselben.
  • Im Allgemeinen wurden in der Vergangenheit Bausteinherstellungstechniken für integrierte Schaltungen dahingehend entwickelt, Forderungen hinsichtlich Miniaturisierung an die Halbleiterindustrie zu genügen. Verbesserte Verfahren zum Miniaturisieren integrierter Schaltungen, die die Integration von Millionen von Schaltungselmenten in eine einzelne integrierte, auf Silizium aufgebaute Schaltung ermöglichen, haben zu Verfahren geführt, durch die diese Schaltungen in räumlich effizienten, aber dennoch zuverlässigen und in Massen herstellbaren Bausteinen eingebaut werden.
  • Die 1A3C veranschaulichen die Schritte von Herstellprozessen zum Erhalten von Stapeln von Halbleiterspeicher-Bauelementen. Spezieller werden Schritte eines Herstellprozesses für einen bekannten TSOP(Thin Small Outline Package = Flachbaustein mit kleiner Außenkontur)-Stapel 5 erläutert.
  • Gemäß den 1A und 1B werden ein oberes und ein unteres TSOP 50 bereitgestellt. Wie es in 2B dargestellt ist, werden die beiden umgebogenen Außenzuleitungen 500 an jedem der TSOPs 50 geradegerichtet, wie es in 2B dargestellt ist, und die Enden werden abgeschnitten, so dass nur kurze Stücke verbleiben, wie es in 2C dargestellt ist. Dann werden die TSOPs 50 aufeinander gestapelt und miteinander verbunden, während die Zuleitungen ausgerichtet sind, wie es in 3A dargestellt ist. Zwischen das obere und untere TSOP 50 wird ein Kleber 501 eingebracht. Wie es in 3B dargestellt ist, werden Stapelschienen 510 mit Löchern 511 zum Einführen der Außenzuleitungen 500 der TSOPs 50 und zum Anschließen derselben bereitgestellt, diese Löcher 511 und die Vorderenden der Außenzuleitungen 500 an den verklebten TSOPs 50 werden ausgerichtet, und dann werden diese Außenzuleitungen 500 in die Löcher 511 eingeführt. Anschließend wird Kleber 503 auf die Unterseite der oberen Teile der Schienen 510 aufgetragen, und die Schienen und die Oberfläche des oberen TSOP 50 werden aneinander befestigt, wodurch eine weitere Bewegung der Schienen 510 verhindert ist. Auf die Oberseiten der Löcher 511 wird eine Lotpaste 502 aufgetragen und erwärmt, so dass sie die Schienen 510 und die Außenzuleitungen 500 miteinander verbindet. Anstatt dass Lotpaste auf die zu verbindenden Teile aufgetragen wird, können diese auch in geschmolzenes Lot eingetaucht werden.
  • So wird durch mechanischen und elektrischen Anschluss der zwei Bausteine ein TSOP-Stapel 5 mit doppelter Speicherkapazität hergestellt. Die Speicherkapazität des Bausteinestapels kann dadurch variiert werden, dass so viele TSOPs 50 aufeinander gestapelt werden, dass die erforderliche Speicherkapazität erreicht wird. Wenn z. B. ein 8-Mega-DRAM-Bausteinestapel aus 4-Mega-DRAM-TSOPs hergestellt werden soll, werden zwei dieser TSOPs aufeinander gestapelt, während vier aufeinander gestapelt werden, wenn aus ihnen ein 1G-Mega-DRAM-Bausteinestapel hergestellt werden soll.
  • 5 veranschaulicht ein anderes Beispiel eines bekannten Stapelbausteins zum Bereitstellen eines dünnen Bausteinestapels 6, der dennoch beständig, widerstandsfähig gegen mechanische Beeinflussung durch Feuchtigkeit und Verwindung ist und außerdem gute Wärmeabstrahlung zeigt, wie es im Dokument US 5,446,620 A im Einzelnen offenbart ist.
  • Jedoch führt der bekannte einfache Bausteinestapel von Chipbausteinen zu einem sperrigen und schweren Stapel. Auch bestehen beim bekannten Bausteinestapel Probleme dahingehend, dass die Anschlüsse an den Schienen 510 freiliegen und keine zufriedenstellende Festigkeit aufweisen, was die Zuverlässigkeit beeinträchtigt. Außerdem können die langen Signalleitungen von den Bondflecken am Halbleiterchip 7 zu einer gedruckten Leiterplatte (die Außenzuleitungen und die Schienen) eine Signalverzögerung verursachen, die schnelles Funktionsvermögen beeinträchtigt oder zu mehr Störsignalen führt, was die Zuverlässigkeit hinsichtlich der elektrischen Funktion beeinträchtigt. Andererseits können die wiederholten Kleberbondschritte beim Herstellprozess zu einer Verwindung der Komponenten führen oder die Verwindungskraft zwischen einem Halbleiterchip und einem Vergusskörper schwä chen. Außerdem führen die erhöhte Anzahl von Herstellschritten durch das zusätzliche Aufstapeln der fertiggestellten Bausteine und das Erfordernis gesonderter Stapelausrüstungen neben den zum Herstellen des fertiggestellten Bausteins erforderlichen Ausrüstungen zu zusätzlichen Kosten und einer längeren Herstellzeit. Insbesondere sind im Fall eines TSOP-Stapels 5 die Prozessschritte zum Stapeln der Bausteine durch das Strecken und Abschneiden überflüssiger Teile der Außenzuleitung an den fertigen TSOPs 50, die gesonderte Herstellung der Schienen 510 und die Ausrichtung der Zuleitungen 500 zwischen dem oberen und dem unteren TSOP 50 zum Einführen der Zuleitungen 500 in die Löcher 511 in den Schienen 510 wie auch die Befestigung der Schienen an der Oberseite des oberen Bausteins sehr kompliziert.
  • Aus der JP 5-183103 A (Abstract) ist ein Stapelbauteil aus Halbleiterbausteinen bekannt, bei dem jeweils ein Speicherchip auf ein Leiterplattenbauteil aufgesetzt und dort mit Anschlüssen verbunden und vergossen ist. An den Leiterplattenbauteilen sind dabei elektrische Leitungen von der Oberseite über die Seitenflächen auf die Unterseite des Leiterplattenbauteils geführt.
  • Der Erfindung liegt die Aufgabe zugrunde, ein Stapelbauteil aus Halbleiterbausteinen mit hoher Dichte und kurzen Signalleitungen sowie hervorragender mechanischer und elektrischer Zuverlässigkeit bereitzustellen. Eine weitere Aufgabe der Erfindung besteht darin, ein geeignetes Verfahren zur Herstellung derartiger Stapelbausteine bereitzustellen.
  • Diese Aufgaben werden durch das Stapelbauteil nach Anspruch 1 sowie das Verfahren nach Anspruch 10 gelöst.
  • Das erfindungsgemäße Stapelbauteil, das im folgenden auch einfach als Stapel oder BLP-Stapel BLP für Bottom Leaded Package bezeichnet wird, und das aus wenigstens einem ersten und einem zweiten Baustein besteht, ist leicht, flach, kurz und klein und benötigt weniger Montagefläche bei höherer Packungsdichte, wobei dennoch eine hohe Zuverlässigkeit bezüglich der mechanischen und elektrischen Verbindung der beiden Bausteine erzielt wird.
  • Die Bausteine werden im folgenden auch einfach als BLP bezeichnet, wobei der erste Baustein insbesondere auch 3D-BLP und der zweiten Baustein auch als Standard-BLP bezeichnet wird.
  • Die Erfindung wird anhand des Figuren erläutert,
  • 1A3C zeigen Querschnitte zum Veranschaulichen jeweils eines Schritts eines bekannten Prozesses zum Herstellen eines Stapels von Halbleiterbausteinen, wobei
  • 1A1B Querschnitte fertiggestellter TSOPs zeigen, die für den Stapelvorgang bereitgestellt werden;
  • 2A2C Querschnitte zeigen, die Schritte eines Abschneidprozesses für Außenzuleitungen an einem TSOP veranschaulichen; und
  • 3A3C Querschnitte zeigen, die Schritte eines Prozesses zum Einführen eines TSOP-Stapels in Stapelschienen und zum gegenseitigen Verlöten veranschaulichen;
  • 4A ist ein Querschnitt eines bekannten Stapels von Halbleiterbausteinen;
  • 4B ist eine Seitenansicht des Stapels gemäß 4A gesehen aus einer Richtung "A";
  • 5 ist eine Seitenansicht eines anderen Beispiels eines bekannten Stapels von Halbleiterbausteinen;
  • 6A ist ein Querschnitt eines erfindungsgemäßen Standard-BLP;
  • 6B ist ein Querschnitt eines erfindungsgemäßen 3D-BLP;
  • 7 ist ein Querschnitt, der Schlüsselteile eines oberen und eines unteren Teils einer Spanneinrichtung zum Herstellen eines BLP-Stapels integrierter Schaltungen ultrahoher Dichte gemäß einem bevorzugten Ausführungsbeispiel der Erfindung zeigt;
  • 8 ist eine Gesamtdraufsicht des unteren Spannteils in 7;
  • 9 ist eine Schnittansicht, die einen BLP-Stapel integrierter Schaltungen ultrahoher Dichte gemäß einem ersten bevorzugten Ausführungsbeispiel der Erfindung zeigt (Stapel aus einem Standard-BLP und einem 3D-BLP);
  • 10 ist eine Schnittansicht, die einen Standard-BLP und einen 3D-BLP zeigt, die auf die zum Stapeln bereite Spanneinrichtung von 7 aufgesetzt sind;
  • 11 ist eine Schnittansicht, die einen BLP-Stapel inte grierter Schaltungen ultrahoher Dichte gemäß 9 zeigt, der an einem Motherboard angebracht ist;
  • 12 ist eine Schnittansicht, die einen fertiggestellten 3D-BLP-Stapel integrierter Schaltungen ultrahoher Dichte gemäß einem zweiten bevorzugten Ausführungsbeispiel der Erfindung zeigt (Stapelung zweier 3D-BLPs);
  • 13 ist eine Schnittansicht, die 3D-BLPs zeigt, die auf die zum Stapeln aufgesetzte Spanneinrichtung von 7 aufgesetzt sind;
  • 14 ist eine Schnittansicht, die ein zweites Ausführungsbeispiel eines BLP-Stapels integrierter Schaltungen ultrahoher Dichte zeigt, der auf einem Motherboard angebracht ist;
  • 15 ist eine Schnittansicht, die eine modifizierte Version eines zweiten Ausführungsbeispiels eines BLP-Stapels integrierter Schaltungen ultrahoher Dichte zeigt;
  • 16A ist eine Schnittansicht eines zweiten Ausführungsbeispiels eines BLP-Stapels integrierter Schaltungen ultrahoher Dichte, wobei ein Beispiel einer Kapazitätserweiterung dargestellt ist;
  • 16B ist eine Schnittansicht, die den in 16A dargestellten BLP-Stapel auf einem Motherboard montiert zeigt;
  • 16C ist eine Schnittansicht, die den in 16A dargestellten BLP-Stapel zeigt, der in anderer Form auf einem Motherboard montiert ist;
  • 17 ist eine Schnittansicht, die ein anderes Ausführungsbeispiel einer Spanneinrichtung zum Herstellen eines BLP-Stapels integrierter Schaltungen ultrahoher Dichte gemäß einem bevorzugten Ausführungsbeispiel der Erfindung zeigt;
  • 18 ist eine Schnittansicht, die 3D-BLPs zeigt, die auf die Spanneinrichtung von 17 aufgesetzt sind;
  • 19 ist eine Schnittansicht, die ein drittes Ausführungsbeispiel eines BLP-Stapels integrierter Schaltungen ultrahoher Dichte gemäß der Erfindung zeigt (Stapelung des bereits hergestellten Stapels aus einem Standard-BLP und einem 3D-BLP);
  • 20 ist eine Schnittansicht, die den in 19 dargestellten BLP-Stapel zeigt, der auf einem Motherboard montiert ist;
  • 21 ist eine Vorderansicht, die ein viertes Ausführungsbeispiel eines BLP-Stapels integrierter Schaltungen ultrahoher Dichte gemäß der Erfindung zeigt (Stapelung unter Verwendung von Abstandshaltern);
  • 22 ist eine perspektivische Ansicht einer Löttaucheinrichtung, die bei der Herstellung des vierten Ausführungsbeispiels eines BLP-Stapels integrierter Schaltungen ultrahoher Dichte gemäß der Erfindung anwendbar ist;
  • 23A23H sind Vorderansichten zum Veranschaulichen der Schritte eines Herstellprozesses für das genannte vierte Ausführungsbeispiel, wobei
  • 23A eine Vorderansicht ist, die punktweise auf den 3D-BLP aufgesetzte Abstandshalter zeigt;
  • 23B eine Vorderansicht ist, die einen auf den 3D-BLP montierten Standard-BLP zeigt;
  • 23C eine Vorderansicht ist, die den 3D-BLP und den darauf montierten Standard-BLP zeigt, die durch eine Spanneinrichtung aufeinander geklemmt sind;
  • 23D eine Vorderansicht ist, die einen BLP zeigt, der zur Verlötung auf einer Seite bereit ist;
  • 23E eine Vorderansicht ist, die einen BLP zeigt, dessen Zuleitungen auf einer Seite in Lot eingetaucht werden;
  • 23F eine Vorderansicht ist, die einen BLP zeigt, der durch die Spanneinrichtung festgeklemmt ist und gedreht und in Schwingung versetzt wird, um die Zuleitungen auf seiner anderen Seite in Lot einzutauchen;
  • 23G eine Vorderansicht ist, die einen BLP zeigt, während die Zuleitungen auf seiner anderen Seite in Lot eingetaucht sind;
  • 23H eine Schnittansicht ist, die einen fertiggestellten BLP-Stapel gemäß dem vierten Ausführungsbeispiel zeigt; und
  • 24 ist eine Vorderansicht des BLP-Stapels des vierten Ausführungsbeispiels der Erfindung der auf einem Motherboard montiert ist.
  • Nun wird im Einzelnen auf die bevorzugten Ausführungsformen der Erfindung Bezug genommen, zu denen in den beigefügten Zeichnungen Beispiele dargestellt sind. Die Schritte des Stapelungsprozesses eines BLP-Stapels gemäß einem bevorzugten Ausführungsbeispiel der Erfindung werden unter Bezugnahme auf die 6A11 erläutert. Die 6A und 6B sind Schnittansichten eines Standard-BLP und eines 3D-BLP, wie sie jeweils bei der Erfindung angewandt werden, und 9 ist eine Schnittansicht, die einen BLP-Stapel integrierter Schaltungen ultrahoher Dichte (im Folgenden der Kürze halber einfach als BLP-Stapel bezeichnet) gemäß einem ersten bevorzugten Ausführungsbeispiel der Erfindung zeigt (Stapelung eines Standard-BLP und eines 3D-BLP).
  • Gemäß den 6A, 6B und 9 beinhaltet ein BLP-Stapel gemäß dem ersten bevorzugten Ausführungsbeispiel der Erfindung einen 3D-BLP 10 mit äußeren Spannungsanschlussleitungen 11, die an ihrem Anfang jeweils durch den Boden desselben ins Freie treten und sich in umgebogener Weise so erstrecken, dass sie die Unterseite, eine Seitenfläche und einen Teil der Oberseite desselben umgeben, und einen Standard-BLP 20, der so auf den 3D-BLP 10 aufgestapelt ist, dass untere Zuleitungen 21 des Standard-BLP 20 elektrisch mit unteren Zuleitungsabschnitten 111 verbunden sind, die an der Unterseite des 3D-BLP 10 freiliegen. Jede der äußeren Spannungsanschlussleitungen 11 am 3D-BLP 10 beinhaltet einen unteren Zuleitungsabschnitt 111 an der Unterseite eines Bausteinkörpers 12, einen seitlichen Zuleitungsabschnitt 113 an einer Seite des Körpers, der sich ausgehend vom unteren Zuleitungsabschnitt 111 erstreckt, und einen oberen Zuleitungsabschnitt 112 an einem Teil der Oberseite des Körpers, der sich ausgehend vom seitlichen Zuleitungsabschnitt 113 erstreckt. Die äußeren Spannungsanschlussleitungen 21 am Standard-BLP 20 liegen nur an der Unterseite des Bausteinkörpers frei, und sie werden als "untere Zuleitungen" bezeichnet.
  • Nun werden Schritte des Herstellprozesses für den obigen BLP-Stapel gemäß einem ersten bevorzugten Ausführungsbeispiel der Erfindung unter Bezugnahme auf die 710 erläutert. 7 ist eine Schnittansicht, die Schlüsselteile eines oberen und unteren Teils einer Spanneinrichtung zur Herstellung eines BLP-Stapels gemäß einem bevorzugten Ausführungsbeispiel der Erfindung zeigt, 8 ist eine Ge samtansicht des unteren Spannteils in 7, und 10 ist eine Schnittansicht, die 3D-BLPs zeigt, die auf die in 7 dargestellte, zur Stapelung bereite Spanneinrichtung 100 aufgesetzt sind.
  • Gemäß den 710 beginnt der Herstellprozess für den BLP-Stapel gemäß dem ersten bevorzugten Ausführungsbeispiel der Erfindung damit, dass ein Standard-BLP 20 so auf eine Tasche 102 im unteren Spannteil 101 in 7 aufgesetzt wird, dass die unteren Zuleitungen 21 nach oben zeigen, und der BLP durch Unterdruck zum unteren Spannteil gezogen wird, um ihn dort festzuhalten. Dann wird ein 3D-BLP 10 auf den Standard-BLP 20 aufgesetzt und so zu diesem ausgerichtet, dass die unteren Zuleitungen 21 am Standard-BLP 20 und die unteren Zuleitungsabschnitte 111 des 3D-BLP 10 in Kontakt gebracht sind. Der 3D-BLP 10 wird durch das obere Spannteil 103 nach unten gedrückt, um ihn an seiner Position zu halten, und ein Laserstrahl (nicht dargestellt) wird auf die Grenze zwischen den unteren Zuleitungen 21 des Standard-BLP 20 und den unteren Zuleitungsabschnitten 111 des 3D-BLP 10 gebracht, um diese in Kontakt stehenden Teile miteinander zu verschweißen. So sind bei Fertigstellung des BLP-Stapels aus dem 3D-BLP 10 und dem Standard-BLP 20 die Halbleiterchips 7 dieser BLPs elektrisch miteinander verbunden und die Speicherkapazität ist erweitert.
  • Wie es in 11 dargestellt ist, kann der BLP-Stapel 1 des ersten Ausführungsbeispiels auf einem Motherboard 200 montiert werden. In diesem Fall können der 3D-BLP 10 und der Standard-BLP 20 so aufgestapelt werden, dass die oberen Zuleitungsabschnitte 112 des 3D-BLP 10 und die unteren Zuleitungen 21 des Standard-BLP 20 miteinander verschweißt werden. Auch können die Zuleitungen 11 am 3D-BLP 10 und die Zuleitungen 21 am Standard-BLP 20 durch Lot oder einen leitenden Film mechanisch und elektrisch miteinander verbunden werden.
  • 12 ist eine Schnittansicht, die einen fertiggestellten 3D-BLP-Stapel gemäß einem zweiten bevorzugten Ausführungsbeispiel der Erfindung zeigt (Aufstapeln zweier 3D-BLPs); 13 ist ein Querschnitt, der 3D-BLPs zeigt, die auf die zum Stapeln bereite Spanneinrichtung von 7 aufgesetzt sind, und 14 ist eine Schnittansicht, die ein zweites Ausführungsbeispiel eines BLP-Stapels des zweiten Ausführungsbeispiels zeigt, der auf einem Motherboard montiert ist.
  • Gemäß 12 beinhaltet der 3D-BLP-Stapel 2 gemäß dem zweiten bevorzugten Ausführungsbeispiel der Erfindung mindestens zwei aufeinanderfolgend aufgestapelte 3D-BLPs 10, von denen jeder äußere Spannungsanschlussleitungen 11 aufweist, die an ihrem Anfang jeweils durch den Boden derselben hindurchtreten und sich gebogen so erstrecken, dass sie die Unterseite, eine Seitenfläche und einen Teil der Oberseite derselben umgeben, wobei die Halbleiterchips 7 im oberen und unteren 3D-BLP 10 über jeweilige Zuleitungen 11 verbunden sind.
  • Nun werden die Schritte des Herstellprozesses für den obigen BLP-Stapel gemäß dem zweiten Ausführungsbeispiel der Erfindung erläutert.
  • Gemäß 13 beginnt der Herstellprozess mit dem Anordnen eines fertiggestellten 3D-BLP 10 in einer Tasche 102 im in 7 dargestellten unteren Spannteil 101, wobei dieser BLP durch Unterdruck an das untere Spannteil gezogen wird, um ihn dort festzuhalten. Der Unterdruck in der Tasche 102 wird mittels einer Vakuumleitung (nicht dargestellt) erzeugt, die mit dem Boden der Tasche verbunden ist. Nachdem der 3D-BLP 10 durch Unterdruck festgehalten wurde, wird ein weiterer 3D-BLP 10 auf diesen aufgesetzt. In diesem Fall sind die aufgestapelten 3D-BLPs 10 so ausgerichtet, dass die oberen Zuleitungsabschnitte 112, die an der Oberseite des Körpers des unteren 3D-BLP 10 freiliegen, und die unteren Zuleitungsabschnitte 111 des oberen 3D-BLP 10 zueinander passen. Dann wird, wie es in 13 dargestellt ist, der obere 3D-BLP 10 durch das obere Spannteil 103 nach unten gedrückt, um ihn positioniert zu halten, und ein Laserstrahl (nicht dargestellt) wird auf die Grenze zwischen den Zuleitungen 11 der 3D-BLP 10 gerichtet, um diese miteinander zu verschweißen. So verfügt der BLP-Stapel aus den 3D-BLPs 10 bei seiner Fertigstellung über Halbleiterchips 7 in den beiden BLPs, die elektrisch miteinander verbunden sind, so dass die Speicherkapazität erweitert ist. Wie es in 14 dargestellt ist, kann der so hergestellte BLP-Stapel gemäß dem zweiten Ausführungsbeispiel der Erfindung auf einem Motherboard 200 montiert werden.
  • 15 ist eine Schnittansicht, die eine modifizierte Version des zweiten Ausführungsbeispiels eines 3D-BLP-Stapels zeigt, wobei die zwei 3D-BLPs 10 anders als beim vorstehenden zweiten Ausführungsbeispiel so aufeinandergestapelt sind, dass, angesichts der Form der Zuleitungen 11, die Seiten der Zuleitungen 11 mit den oberen Zuleitungsabschnitten 112 einander zugewandt und in Kontakt miteinander gebracht sind, wobei die zwei 3D-BLPs 10 so aufgestapelt sein können, dass die Seiten der Zuleitungen 11 mit den unteren Zuleitungsabschnitten 111 einander zugewandt und in Kontakt gebracht sind.
  • 16A ist eine Schnittansicht des zweiten Ausführungsbeispiels eines BLP-Stapels mit Kapazitätserweiterung, aus dem erkennbar ist, dass diese Kapazitätserweiterung dadurch möglich ist, dass einfach die Anzahl aufgestapelter 3D-BLPs 10 erhöht wird. Die Anzahl aufgestapelter 3D-BLPs 10 beträgt vorzugsweise weniger als acht, bevorzugter weniger als vier, um eine zu große Höhe zu vermeiden. Der BLP-Stapel gemäß 16A kann in der in 16B oder der in 16C dargestellten Form montiert werden.
  • 17 ist eine Schnittansicht eines anderen Ausführungsbeispiels einer Spanneinrichtung zum Herstellen eines BLP-Stapels gemäß einem bevorzugten Ausführungsbeispiel der Erfindung, und 18 ist eine Schnittansicht, die 3D-BLPs 10 zeigt, die auf die Spanneinrichtung 100a in 17 aufgesetzt sind, wobei ein nach oben und unten verlaufender Laserstrahl auf die Grenze zwischen den Zuleitungen 11 der aufgestapelten BLPs gerichtet wird, die unter Verwendung der Spannteile 100a festgeklemmt werden, die von links und rechts statt von oben und unten wirken, um die Zuleitungen 11 miteinander zu verschweißen. Auf einer Seite der Spannteile 100a, die einander gegenüberstehend links und rechts angeordnet sind, existiert ein Führungsloch 105 zum Führen einer Stoßeinrichtung 104, wenn diese vorgeschoben oder zurückgezogen wird, um einen der auf die Spannteile gesetzten 3D-BLPs so zu verschieben, dass enger Kontakt mit dem anderen 3D-BLP 10 erreicht wird.
  • 19 ist eine Schnittansicht, die ein drittes Ausführungsbeispiel eines BLP-Stapels gemäß der Erfindung zeigt (Stapelung des bereits erstellten Stapels aus einem Standard-BLP und einem 3D-BLP).
  • Gemäß 19 beinhaltet der BLP-Stapel 3 des dritten Ausführungsbeispiels der Erfindung einen ersten BLP-Stapel und einen zweiten BLP-Stapel, der mit dem ersten identisch ist und diesem so gegenübersteht, dass die unteren Zuleitungsabschnitte 111 des 3D-BLP 10 im zweiten BLP-Stapel in Kontakt mit den unteren Zuleitungsabschnitten 111 des 3D-BLP 10 im ersten BLP-Stapel gebracht sind, wobei der erste BLP-Stapel einen 3D-BLP 10 mit äußeren Spannungsanschlussleitungen 11 aufweist, die an ihrem Anfang jeweils durch den Boden desselben treten und sich umgebogen so erstrecken, dass sie die Unterseite, eine Seitenfläche und einen Teil der Oberseite desselben umgeben, und wobei ein Standard-BLP 20 so auf den 3D-BLP 10 gestapelt ist, dass die unteren Zuleitungen 21 des ersteren elektrisch mit den oberen Zuleitungsabschnitten 111 verbunden sind, die an der Oberseite des Körpers des 3D-BLP 10 freiliegen.
  • Nun werden Schritte des Herstellprozesses für den vorstehenden BLP-Stapel gemäß dem dritten Ausführungsbeispiel der Erfindung erläutert.
  • Als Erstes wird der erste BLP-Stapel durch die folgenden Schritte hergestellt: (1) Positionieren eines 3D-BLP 10 in einer Tasche 102 in einem unteren Spannteil 101; (2) Anziehen des BLP 10 an das untere Spannteil durch Unterdruck, um es dort festzuhalten; (3) Positionieren und Ausrichten des Standard-BLP auf der Oberseite des 3D-BLP in solcher Weise, dass die an der Oberseite des 3D-BLP 10 freiliegenden oberen Zuleitungsabschnitte 112 und die unteren Zuleitungen 21 am Standard-BLP 20 übereinstimmen; und (4) Lenken eines Laserstrahls auf die Vorderenden der unteren Zuleitungen 21 des Standard-BLP 20, um die unteren Zuleitungen 21 des Standard-BLP 20 und die unteren Zuleitungsabschnitte 112 am 3D-BLP 10 zu verschweißen. Dann wird ein zweiter BLP-Stapel durch Herstellschritte hergestellt, die den obigen Schritten (1) – (4) entsprechen, und so auf den ersten BLP-Stapel aufgesetzt, dass der 3D-BLP 10 im ersten BLP-Stapel und der 3D-BLP 10 im zweiten BLP-Stapel so miteinander in Kontakt gebracht sind, dass ihre jeweiligen unteren Zuleitungsabschnitte 111 einander zugewandt sind. Der erste und der zweite BLP-Stapel werden durch ein oberes Spannteil 103, das die Stapel positioniert hält, heruntergedrückt, und ein Laserstrahl wird auf die Grenze zwischen den unteren Zulei tungsabschnitten 111 der 3D-BLPs 10 im ersten und zweiten BLP-Stapel gerichtet, um die Zuleitungen 11 der 3D-BLPs 10 im ersten und zweiten BLP-Stapel zu verschweißen, um dadurch den BLP-Stapel 3 gemäß dem dritten Ausführungsbeispiel der Erfindung fertigzustellen. Der BLP-Stapel 3 gemäß dem dritten Ausführungsbeispiel der Erfindung kann mit der in 20 dargestellten Form auf ein Motherboard 200 montiert werden.
  • 21 ist eine Vorderansicht, die ein viertes Ausführungsbeispiel eines BLP-Stapels gemäß der Erfindung zeigt, 22 ist eine perspektivische Ansicht einer Löttaucheinrichtung, die bei der Herstellung des BLP-Stapels des vierten Ausführungsbeispiels anwendbar ist; und 23A23H sind Vorderansichten zum Veranschaulichen von Schritten des Herstellprozesses für den BLP-Stapel gemäß dem vierten Ausführungsbeispiel.
  • Gemäß 21 umfasst der BLP-Stapel 4 des vierten Ausführungsbeispiels einen 3D-BLP 10 mit äußeren Spannungsanschlussleitungen 11, die an ihrem Anfang jeweils durch den Boden desselben ins Freie treten und sich gebogen so erstrecken, dass sie die Unterseite, eine Seitenfläche und einen Teil der Oberseite desselben umgeben, wobei ein Standard-BLP 20 so auf die unteren Zuleitungsabschnitte 111 am 3D-BLP 10 aufgesetzt ist, dass die unteren Zuleitungen 21 elektrisch in Kontakt mit den oberen Zuleitungsabschnitten 112 des 3D-BLP 10 gebracht sind, die an der Oberseite des Körpers derselben freiliegen, und wobei Abstandshalter 70 zwischen den 3D-BLP 10 und den Standard-BLP 20 eingesetzt sind, damit diese voneinander beabstandet sind. Die Abstandshalter 70 können aus Kleber bestehen, der sowohl am 3D-BLP 10 als auch am Standard-BLP 20 anhaftet. Die unteren Zuleitungsabschnitte 111 des 3D-BLP 10 sowie die unteren Zuleitungen 21 am Standard-BLP 20 sind so konzipiert, dass sie durch Eintau chen in Lot 71 miteinander verbunden werden.
  • Nun werden Schritte des Herstellprozesses für den BLP-Stapel 4 gemäß dem vierten Ausführungsbeispiel erläutert.
  • Der Herstellprozess für den BLP-Stapel 4 gemäß dem vierten Ausführungsbeispiel beginnt mit dem Bereitstellen eines Standard-BLP 20 und eines 3D-BLP 10 sowie einer Löttaucheinrichtung 8, wie sie in 22 dargestellt ist. Wie es in 23A dargestellt ist, werden Abstandshalter 70 punktförmig auf der Unterseite des Körpers des 3D-BLP 10 angebracht, wobei die oberen Zuleitungsabschnitte 112 des 3D-BLP 10 nach unten zeigen. Gemäß 23B wird der Standard-BLP 20 auf dem 3D-BLP 10 montiert, der die punktförmigen Abstandshalter 70 trägt. Gemäß 23C werden der Standard-BLP 20 und der 3D-BLP 10 gleichzeitig durch eine Spanneinrichtung 9 festgeklemmt. Der Standard-BLP 20 und der 3D-BLP 10 werden im geklemmten Zustand durch die Spanneinrichtung 9 über die Löttaucheinrichtung 8 gebracht, damit die Vorderenden sowohl der unteren Zuleitungsabschnitte 111 an einer Seite des 3D-BLP 10 als auch die unteren Zuleitungen 21 an einer Seite des Standard-BLP 20 in Lot 71 getaucht werden, das über eine Lotzuführspitze 81 in die Löttaucheinrichtung 8 gegeben wird, wie es in 23D dargestellt ist, um die unteren Zuleitungsabschnitte 111 an einer Seite des 3D-BLP 10 und die gegenüberstehenden unteren Zuleitungen 21 an einer Seite des Standard-BLP 20 zu verlöten und elektrisch zu verbinden. Der durch die Abstandshalter 70 geschaffene Abstand zwischen dem Standard-BLP 20 und dem 3D-BLP 10 sorgt für einfache Strömung von Lot in den Zwischenraum, was die Verbindungszuverlässigkeit zwischen den Bausteinen verbessert. Überschüssiges Lot 71, wie es über die Lotzuführspitze 81 im Zentrum der Löttaucheinrichtung 8 eingespült wird, wird nach dem Gebrauch beim Lötvorgang für erneute Umwälzung in einen Vorratsbehälter rückgeführt. Bei Abschluss des Lottauchvorgangs hinsichtlich der Zuleitungen 11 an einer Seite des Bausteinestapels wird die Spanneinrichtung 9 gedreht, während bei der Verstellung, um die entgegengesetzten Zuleitungen in die Tauchposition zu bringen, eine Schwingung angeregt wird, wie in 23F dargestellt, um die Menge des an den Zuleitungen 11 des Bausteinestapels anhaftenden Lots konstant zu halten und für eine große Ausbreitung des Lots im Zwischenraum zwischen den Bausteinen zu sorgen, wofür eine Schwingungsvorrichtung mit einem Schwingungsmotor (nicht dargestellt) vorhanden ist. Wenn die Spanneinrichtung 9 die Schwingung und eine Drehung um 180° beendet hat, werden die Vorderenden sowohl der unteren Zuleitungsabschnitte 111 an der anderen Seite des 3D-BLP 10 als auch der unteren Zuleitungen 21 an der anderen Seite des Standard-BLP 20 in das Lot 21 getaucht, das durch die Lotzuführspitze 81 in der Löttaucheinrichtung 8 ausgegeben wird, wie es in 23G dargestellt ist, um die unteren Zuleitungsabschnitte 111 an der anderen Seite des 3D-BLP 10 und die gegenüberstehenden unteren Zuleitungen 21 an der anderen Seite des Standard-BLP 20 zu verlöten und elektrisch zu verbinden. Der so fertiggestellte 3D-BLP-Stapel 4 (in 23N dargestellt) verfügt über vergrößerte Speicherkapazität und kann in der in 24 dargestellten Form an einem Motherboard 200 montiert werden.
  • Der erläuterte erfindungsgemäße BLP-Stapel kann bei kürzesten Signalpfaden, was schnelle Funktion ermöglicht, hohe Dichte aufweisen. Der Herstellprozess für diesen BLP-Stapel ist einfach, schnell und zuverlässig. Demgemäß kann der Bausteinestapel mit geringen Kosten innerhalb kurzer Zeit bei verringertem TAT-Effekt und verbesserter Produktivität hergestellt werden.

Claims (11)

  1. Stapelbauteil aus Halbleiterbausteinen mit – wenigstens einem ersten Baustein (10), der eine in einem Bausteinkörper (12) eingekapselte integrierte Schaltung (7) mit ultrahoher Dichte und Anschlußleitungen (11) aufweist, deren im Bausteinkörper (12) angeordnete Abschnitte elektrisch mit der integrierten Schaltung (7) verbunden sind und die durch einen Boden des Bausteinkörpers (12) hindurch ins Freie treten und sich über eine Seitenfläche zur Oberseite des Bausteinkörpers (12) erstrecken, so daß an der Unterseite untere Zuleitungsabschnitte (111), an der Seitenfläche seitliche Zuleitungsabschnitte (113) und an der Oberseite obere Zuleitungsabschnitte (112) gebildet werden, und – wenigstens einem zweiten Baustein (20), der eine in einem Bausteinkörper (12) eingekapselte integrierte Schaltung (7) mit ultrahoher Dichte und Anschlußleitungen (21) aufweist, deren im Bausteinkörper (12) angeordnete Abschnitte elektrisch mit der integrierten Schaltung (7) verbunden sind und die durch einen Boden des Bausteinkörpers (12) hindurch ins Freie treten, so daß Zuleitungsabschnitte gebildet werden, die mit Zuleitungsabschnitten des ersten Bausteins (10) in Kontakt gebracht sind, um mit diesem elektrisch verbunden zu sein.
  2. Stapelbauteil nach Anspruch 1, dadurch gekennzeichnet, daß die äußeren Anschlußleitungen (21) am zweiten Baustein (20) wahlweise entweder mit den oberen Zuleitungsabschnitten (112) oder den unteren Zuleitungsabschnitten (111) des ersten Bausteins (10) verbunden sind.
  3. Stapelbauteil nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die äußeren Anschlußleitungen (21) am zweiten Baustein (20), die durch den Boden des Bausteinkörpers (12) hindurch ins Freie treten, sich wie die äußeren Anschlußleitungen (11) am ersten Baustein (10) über eine Seitenfläche des Bausteinkörpers (12) zur Oberseite erstrecken.
  4. Stapelbauteil nach Anspruch 3, dadurch gekennzeichnet, daß die oberen Zuleitungsabschnitte des zweiten Bausteins (20) in Kontakt mit den oberen Zuleitungsabschnitten (112) des ersten Bausteins (10) gebracht sind, um elektrisch mit diesen verbunden zu sein.
  5. Stapelbauteil nach Anspruch 3, dadurch gekennzeichnet, daß die oberen Zuleitungsabschnitte des zweiten Bausteins (20) in Kontakt mit den unteren Zuleitungsabschnitten (111) des ersten Bausteins (10) gebracht sind, um mit diesen elektrisch verbunden zu sein.
  6. Stapelbauteil nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß sich zwischen den Bausteinkörpern (12) des ersten Bausteins (10) und des zweiten Bausteins (20) Abstandshalter (70) befinden, um die Bausteinkörper (12) voneinander zu beabstanden.
  7. Stapelbauteil nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß ein dritter und ein vierter Baustein auf den ersten Baustein (10) gestapelt sind, wobei der dritte Baustein über äußere Anschlußleitungen verfügt, die denen des ersten Bausteins (10) entsprechen, und der vierte Baustein über äußere Anschlußleitungen verfügt, die durch den Boden des Bausteinkörpers ins Freie treten und mit den äußeren Anschlußleitungen am dritten Baustein in Kontakt sind, um mit diesen elektrisch verbunden zu sein.
  8. Stapelbauteil nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß die äußeren Anschlußleitungen (11; 21) am ersten und zweiten Baustein (10; 20) durch Lot oder einen leitenden Film elektrisch miteinander verbunden sind.
  9. Stapelbauteil nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die äußeren Anschlußleitungen (11; 21) am ersten und zweiten Baustein (10; 20) durch einen Laserstrahl verschweißt wurden, um elektrisch miteinander verbunden zu sein.
  10. Verfahren zum Herstellen eines Stapelbauteils aus wenigstens einem ersten Baustein (10), der eine in einem Bausteinkörper (12) eingekapselte integrierte Schaltung (7) mit ultrahoher Dichte und Anschlußleitungen (11) aufweist, deren im Bausteinkörper (12) angeordnete Abschnitte elektrisch mit der integrierten Schaltung (7) verbunden sind und die durch einen Boden des Bausteinkörpers (12) hindurch ins Freie treten und sich über eine Seitenfläche zur Oberseite des Bausteinkörpers (12) erstrecken, so daß an der Unterseite untere Zuleitungsabschnitte (111), an der Seitenfläche seitliche Zuleitungsabschnitte (113) und an der Oberseite obere Zuleitungsabschnitte (112) gebildet werden, und aus wenigstens einem zweiten Baustein (20), der eine in einem Bausteinkörper (12) eingekapselte integrierte Schaltung (17) mit ultrahoher Dichte und Anschlußleitungen (21) aufweist, deren im Bausteinkörper (12) angeordnete Abschnitte elektrisch mit der integrierten Schaltung (7) verbunden sind, und die durch einen Boden des Bausteinkörpers hindurch ins Freie treten, so daß Zuleitungsabschnitte gebildet werden, mit folgenden Schritten: (1) Positionieren des ersten oder zweiten Bausteins (10; 20) in einer Tasche eines unteren Stapelspannteils in solcher Weise, daß die Zuleitungsabschnitte nach oben zeigen; (2) Anziehen des ersten oder zweiten Bausteins (10; 20) in der Tasche im unteren Stapelspannteil durch Unterdruck; (3) Positionieren des zweiten beziehungsweise ersten Bausteins (20; 10) auf der nach oben weisenden Seite des ersten beziehungsweise zweiten Bausteins (10; 20) in solcher Weise, daß die oberen oder unteren Zuleitungsabschnitte (112; 113) am ersten Baustein (10) mit den Zuleitungsabschnitten am zweiten Baustein (12) in Kontakt miteinander gebracht sind; (4) Herunterdrücken des zweiten beziehungsweise ersten Bausteins (20; 10) mit einem oberen Spannteil zum Festklemmen des ersten Bausteins (10) und des zwei ten Bausteins (20); und (5) Lenken eines Laserstrahls auf die Grenze zwischen den Zuleitungsabschnitten am ersten Baustein (10) und den damit in Kontakt befindlichen Zuleitungsabschnitten am zweiten Baustein (20), um die Zuleitungen am ersten und am zweiten Baustein miteinander zu verschweißen.
  11. Verfahren nach Anspruch 10, gekennzeichnet durch: – Punktweises Auftragen von Abstandshaltern auf die nach oben zeigende Unterseite des ersten oder zweiten Bausteins (10; 20); – Montieren des zweiten beziehungsweise ersten Bausteins (20; 10) auf dem ersten beziehungsweise zweiten Baustein (10; 20) mit den punktförmig aufgetragenen Abstandshaltern (70); – Festklemmen des ersten und zweiten Bausteins (10; 20) durch eine Spanneinrichtung (9); – Positionieren der festgeklemmten Bausteine über einer Löttaucheinrichtung (8) mittels der Spanneinrichtung in solcher Weise, daß die Vorderenden der einander gegenüberliegenden Zuleitungsabschnitte (21, 111) an einer Seite der Bausteine (10; 20) in das Lot getaucht werden, das über eine Lotzuführspitze in der Löttaucheinrichtung ausgegeben wird, um die einander gegenüberliegenden Zuleitungsabschnitte auf einer Seite der Bausteine zu verlöten und elektrisch zu verbinden; und – Umdrehen der Spanneinrichtung (9), während sie bei der Bewegung in Schwingung versetzt wird, um die Vorderenden der einander gegenüberliegenden Zuleitungsabschnitte (21; 111) auf der anderen Seite der ersten und zweiten Bausteine (10; 20) in das Lot einzutauchen, das durch die Lotzuführspitze in der Löttaucheinrichtung ausgegeben wird, um die einander gegenüberliegenden Zuleitungsabschnitte an der anderen Seite der Bausteine zu verlöten und elektrisch miteinander zu verbinden.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW434756B (en) * 1998-06-01 2001-05-16 Hitachi Ltd Semiconductor device and its manufacturing method
JP2001352035A (ja) * 2000-06-07 2001-12-21 Sony Corp 多層半導体装置の組立治具及び多層半導体装置の製造方法
DE10244713A1 (de) * 2002-07-18 2004-02-05 Epcos Ag Oberflächenmontierbares Bauelement und Verfahren zu dessen Herstellung
TWI226648B (en) 2002-07-18 2005-01-11 Epcos Ag Surface-mountable component and its production method
US20040108583A1 (en) * 2002-12-05 2004-06-10 Roeters Glen E. Thin scale outline package stack
CN2779618Y (zh) * 2005-01-21 2006-05-10 资重兴 可层叠的封装芯片结构改良
US8080867B2 (en) * 2009-10-29 2011-12-20 Stats Chippac Ltd. Integrated circuit packaging system with stacked integrated circuit and method of manufacture thereof
US20110147910A1 (en) * 2009-12-21 2011-06-23 Micron Technology, Inc. Method for stacking die in thin, small-outline package
US8513784B2 (en) * 2010-03-18 2013-08-20 Alpha & Omega Semiconductor Incorporated Multi-layer lead frame package and method of fabrication
TWI550823B (zh) * 2014-04-10 2016-09-21 南茂科技股份有限公司 晶片封裝結構

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5446620A (en) 1990-08-01 1995-08-29 Staktek Corporation Ultra high density integrated circuit packages
US5760471A (en) 1994-04-20 1998-06-02 Fujitsu Limited Semiconductor device having an inner lead extending over a central portion of a semiconductor device sealed in a plastic package and an outer lead exposed to the outside of a side face of the plastic package
US6002167A (en) * 1995-09-22 1999-12-14 Hitachi Cable, Ltd. Semiconductor device having lead on chip structure
KR100204753B1 (ko) 1996-03-08 1999-06-15 윤종용 엘오씨 유형의 적층 칩 패키지
JP3638750B2 (ja) * 1997-03-25 2005-04-13 株式会社ルネサステクノロジ 半導体装置
US5986209A (en) * 1997-07-09 1999-11-16 Micron Technology, Inc. Package stack via bottom leaded plastic (BLP) packaging

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
JP 5-183103 A, in: Patents Abstracts of Japan, Sect. E, Vol. 17 (1993) No. 599 (E-1455)
JP 5183103 A, in: Patents Abstracts of Japan, Sect. E, Vol. 17 (1993) No. 599 (E-1455) *

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Publication number Publication date
US20010040278A1 (en) 2001-11-15
US6399420B2 (en) 2002-06-04
DE19920445A1 (de) 1999-11-18
JPH11330312A (ja) 1999-11-30
JP4342013B2 (ja) 2009-10-14

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