DE19922920C1 - Integrierter Speicher mit Redundanzfunktion - Google Patents

Abstract

Der Speicher weist Codiereinheiten (FBn) auf, die zum adressenmäßigen Zuordnen je einer beliebigen der redundanten Leitungen (RCLm) zu einer beliebigen der ersten Leitungen (CLi) dienen. Jede Codiereinheit (FBn) weist eine programmierbare Aktivierungseinheit (AKT) auf. Bei einem ersten Programmierzustand der Aktivierungseinheit (AKT) ordnet die zugehörige Codiereinheit (FBn) im programmierten Zustand eine vollständige redundante Leitung (RCLm) adressenmäßig einer vollständigen ersten Leitung (CLi) zu. Bei einem zweiten Programmierzustand der Aktivierungseinheit (AKT) ordnet die zugehörige Codiereinheit (FBn) im programmierten Zustand nur einen der Teilbereiche (10...13) einer der redundanten Leitungen (RCLm) adressenmäßig einem entsprechenden Teilbereich (20...25) einer der ersten Leitungen (CLi) zu.

Description

Die Erfindung betrifft einen integrierten Speicher mit Redun­ danzfunktion.

Integrierte Speicher weisen oftmals neben den regulären Wort­ leitungen und Bitleitungen sogenannte redundante Wortleitun­ gen und/oder redundante Bitleitungen auf. Bei einem Defekt auf einer der regulären Wortleitungen beziehungsweise Bitlei­ tungen wird diese adressenmäßig durch die entsprechende re­ dundante Leitung ersetzt. Somit ist ein fehlerfreier Betrieb eines derartigen Speichers möglich.

In der EP 0 612 074 A1 ist ein integrierter Speicher be­ schrieben, der redundante Spalten aufweist. Zur adressenmäßi­ gen Zuordnung einer der redundanten Spalten zu einer entspre­ chenden regulären Spalte, die mehrere Bitleitungen aufweist, weist der Speicher Codiereinheiten auf. Diese können blockun­ abhängig eingesetzt werden, so daß durch Programmierung einer Blockadresse und einer Spaltenadresse jede Codierein­ heit einer redundanten Spalte in einem beliebigen Speicher­ block zugeordnet werden kann. Auf diese Weise sind zur Feh­ lerreparatur weniger Codiereinheiten notwendig, als wenn jede Codiereinheit nur einem bestimmten Speicherblock zugeordnet wäre.

In der US 4,051,354 A ist ein Speicher beschrieben, bei dem redundante Wort- oder Bitleitungen jeweils in Teilbereiche unterteilt sind, die unabhängig voneinander entsprechenden Teilbereichen der regulären Bitleitungen beziehungsweise Wortleitungen zugeordnet werden können und diese adressenmä­ ßig ersetzen. Auf diese Weise können beispielsweise mit nur einer redundanten Bitleitung mehrere Defekte auf unterschied­ lichen regulären Bitleitungen repariert werden.

In der US 4,051,356 A sind jedem Teilbereich der redundanten Leitung Codierelemente zugeordnet, die eine Zuordnung zu ei­ nem zu ersetzenden regulären Teilbereich ermöglichen. Somit sind ebensoviele Gruppen von Codierelementen vorhanden, wie Teilbereiche aller redundanten Leitungen.

Der Erfindung liegt die Aufgabe zugrunde, einen integrierten Speicher mit Redundanzfunktion anzugeben, bei dem die Anzahl von für eine adressenmäßige Zuordnung zu regulären Leitungen notwendigen Codiereinheiten reduziert werden kann, ohne daß die Reparaturfähigkeit des Speichers wesentlich vermindert wird.

Diese Aufgabe wird mit einem integrierten Speicher gemäß Pa­ tentanspruch 1 gelöst. Vorteilhafte Aus- und Weiterbildungen der Erfindung sind Gegenstand der abhängigen Patentansprüche.

Beim erfindungsgemäßen integrierten Speicher ist jeder Co­ diereinheit eine programmierbare Aktivierungseinheit zugeord­ net, deren Programmierzustand die Funktion der Codiereinheit beeinflußt. In einem ersten Programmierzustand der Aktivie­ rungseinheit ordnet die zugehörige Codiereinheit im program­ mierten Zustand eine vollständige redundante Leitung adres­ senmäßig einer vollständigen ersten Leitung zu. In einem zweiten Programmierzustand der Aktivierungseinheit ordnet die zugehörige Codiereinheit im programmierten Zustand nur einen der Teilbereiche einer der redundanten Leitungen adressenmä­ ßig einem entsprechenden Teilbereich einer der ersten Leitun­ gen zu.

Die Aktivierungseinheit jeder Codiereinheit bestimmt also, ob durch die Programmierung der Codiereinheit entweder eine kom­ plette erste Leitung durch eine komplette redundante Leitung ersetzt wird oder ob nur ein Teilbereich einer ersten Leitung durch einen entsprechenden Teilbereich einer der redundanten Leitungen ersetzt wird. Da jede Codiereinheit einer beliebi­ gen der redundanten Leitungen zugeordnet werden kann, ist es mit der Erfindung möglich, die Zuordnung der Codiereinheiten zu den redundanten Leitungen beziehungsweise zu deren Teilbe­ reichen so vorzunehmen, daß die vorhandenen redundanten Lei­ tungen und die vorhandenen Codierelemente optimal ausgenutzt werden.

Wenn mehrere defekte Teilbereich auf einer gemeinsamen ersten Leitung angeordnet sind, kann es günstig sein, die betreffen­ de erste Leitung vollständig durch eine redundante Leitung zu ersetzen, wofür erfindungsgemäß lediglich eine der Codierein­ heiten notwendig ist. In der Praxis sind beispielsweise De­ fekte einer vollständigen Leitung relativ häufig. Mit der Er­ findung ist es möglich, derartige Defekte durch Einsatz le­ diglich einer der Codiereinheiten zu reparieren. Gleichzeitig bietet der erfindungsgemäße Speicher den Vorteil, daß auch Teilbereiche der redundanten Leitungen durch Zuordnung je ei­ ner der Codiereinheiten individuell zur Reparatur entspre­ chender Teilbereich der regulären ersten Leitungen eingesetzt werden können. Dies gestattet die Reparatur defekter Teilbe­ reiche mehrerer der ersten Leitungen mittels mehrerer Teilbe­ reiche nur einer der redundanten Leitungen. Daher kann beim erfindungsgemäßen Speicher zum einen die Anzahl der redundan­ ten Leitungen im Vergleich zu Speichern klein gehalten wer­ den, bei denen lediglich vollständige Leitungen ersetzbar sind. Zum anderen kann auch die Anzahl der Codiereinheiten relativ klein gehalten werden, verglichen mit einem Speicher, bei dem jedem Teilbereich der redundanten Leitungen jeweils eine Codiereinheit fest zugeordnet ist, wie es beispielsweise bei der eingangs erwähnten US 4,051,354 A der Fall ist. Da beim erfindungsgemäßen Speicher zur Reparatur von Defekten weniger redundante Leitungen und/oder Codiereinheiten vorge­ sehen sein müssen als bei bekannten Speichern, weist er einen geringeren Platzbedarf als bekannte Speicher auf. Jede zu­ sätzlich notwendige redundante Leitung und jede zusätzlich notwendige Codiereinheit vergrößert nämlich die für die Her­ stellung des Speichers benötigte Fläche.

Die ersten Leitungen können beispielsweise Bitleitungen und die redundanten Leitungen redundante Bitleitungen sein. Die ersten Leitungen können jedoch auch Wortleitungen und die redundanten Leitungen redundante Wortleitungen sein. Jede Co­ diereinheit kann bei anderen Ausführungsbeispielen der Erfin­ dung auch beispielsweise dazu dienen, einer regulären Spalte aus mehreren Bitleitungen eine entsprechende redundante Spal­ te zuzuordnen.

Nach einer Weiterbildung der Erfindung weisen die Codierein­ heiten des integrierten Speichers unter anderem dritte Unter­ einheiten auf, die im programmierten Zustand die zugehörige Codiereinheit einem bestimmten Teilbereich der ihr über eine erste Untereinheit zugeordneten redundanten Leitung und der ihr über eine zweite Untereinheit zugeordneten ersten Leitung zuordnet. Eine Auswertung des Programmierzustands der dritten Untereinheiten erfolgt nur, wenn die der jeweiligen Co­ diereinheit zugeordnete Aktivierungseinheit einen entspre­ chenden Programmierzustand aufweist. Auf diese Weise wird un­ terschieden, ob die jeweilige Codiereinheit die zugeordnete redundante Leitung vollständig der zugeordneten ersten Lei­ tung zuordnet, oder ob dies nur für einen Teilbereich der Fall ist.

Nach einer Weiterbildung der Erfindung erfolgt die Unter­ scheidung der Teilbereiche der redundanten Leitungen bezie­ hungsweise ersten Leitungen über eine aus zweiten Adressen abgeleitete Teiladresse, wobei die zweiten Adressen zur Adressierung zweiter Leitungen dienen, die sich mit den er­ sten Leitungen kreuzen. In den Kreuzungspunkten sind die Speicherzellen des Speichers angeordnet. Wird die jeweilige Codiereinheit einer vollständigen redundanten Leitung zuge­ ordnet, erfolgt keine Berücksichtigung der aus den zweiten Adressen abgeleiteten Teiladressen. Ist die Codiereinheit je­ doch nur einem Teilbereich einer der redundanten Leitungen zugeordnet, wird dieser Teilbereich unter Verwendung der aus den zweiten Adressen abgeleiteten Teiladressen identifiziert.

Die Erfindung wird im folgenden anhand der Figuren näher er­ läutert. Es zeigen:

Fig. 1 ein Ausführungsbeispiel des erfindungsgemäßen inte­ grierten Speichers,

Fig. 2 ein Ausführungsbeispiel einer Codiereinheit aus Fig. 1,

Fig. 3 eine detailliertere Darstellung eines Speicherbloc­ kes aus Fig. 1,

Fig. 4 ein Ausführungsbeispiel von zweiten Adressen und daraus abgeleiteten Teiladressen und

Fig. 5 ein Ausführungsbeispiel einer Untereinheit einer Codiereinheit sowie einer Vergleichseinheit aus Fig. 2.

Fig. 1 zeigt einen erfindungsgemäßen Speicher vom Typ DRAM. Die Erfindung ist jedoch auch auf beliebige andere integrier­ te Speicher mit Redundanzfunktion anwendbar. Der Speicher dieses Ausführungsbeispiels weist zwei Speicherblöcke BL1, BL2 auf, die jeweils Wortleitungen WLk und Bitleitungen CLi beinhalten. In Kreuzungspunkten der Wortleitungen und Bitlei­ tungen befinden sich Speicherzellen MC des Speichers. Die Wortleitungen sind über Zeilendecoder RDEC mittels Zeilena­ dressen RADR adressierbar. Die Bitleitungen CLi sind über Spaltendecoder CDEC mittels Spaltenadressen CADR adressier­ bar. Bei anderen Ausführungsbeispielen der Erfindung können die Speicherblöcke BL1, BL2 auch einen gemeinsamen Spaltende­ coder CDEC aufweisen.

Jeder Speicherblock BL1, BL2 weist ferner einen Blockdecoder BDEC auf, dem eine Blockadresse BADR zugeführt wird. In Ab­ hängigkeit der Blockadresse BADR ist immer nur einer der Speicherblöcke BL1, BL2 aktiv. Jeder Speicherblock weist au­ ßerdem eine redundante Bitleitung RCL1, RCL2 auf. In Kreu­ zungspunkten der Wortleitungen WLk mit den redundanten Bit­ leitungen RCL1, RCL2 befinden sich redundante Speicherzellen RMC. Die redundanten Bitleitungen RCL1, RCL2 dienen zum adressenmäßigen Ersetzen der regulären Bitleitungen CLi, um Defekte zu reparieren.

Der Speicher in Fig. 1 weist weiterhin einen Redundanzmulti­ plexer RMUX auf, der einerseits mit Anschlüssen I/O und ande­ rerseits über eine Datenleitung DL und eine redundante Daten­ leitung RDL mit beiden Speicherblöcken BL1, BL2 verbunden ist. Die Spaltendecoder CDEC verbinden die über die Spaltena­ dresse CADR ausgewählte Bitleitung CLi des jeweils aktiven Speicherblockes BL1, BL2 mit der Datenleitung DL. Die beiden redundanten Bitleitungen RCL1, RCL2 sind mit der redundanten Datenleitung RDL verbunden.

Beim hier geschilderten Ausführungsbeispiel wurde unberück­ sichtigt gelassen, daß bei DRAMs normalerweise bei jedem Speicherzugriff ein Bitleitungspaar aktiviert wird. Außerdem werden üblicherweise im Redundanzfall immer die beiden Bit­ leitungen eines Bitleitungspaares durch ein redundantes Bit­ leitungspaar ersetzt. Obwohl hier also nur von Bitleitungen und redundanten Bitleitungen die Rede ist, sind in Wirklich­ keit Bitleitungspaare und redundante Bitleitungspaare ge­ meint. Außerdem weisen Speicher in der Praxis eine größere Anzahl von Speicherblöcken sowie eine größere Anzahl von red- undanten Leitungen pro Speicherblock auf. Aus Gründen der einfacheren Darstellbarkeit werden bei diesem Ausführungsbei- spiel lediglich zwei Speicherblöcke mit lediglich jeweils ei­ ner redundanten Bitleitung betrachtet.

In der Praxis wird oftmals über jede Spaltenadresse CADR eine Spalte mit jeweils mehreren Bitleitungen CLi angesprochen. Bei einem solchen Speicher werden reguläre Spalten, die einen Defekt aufweisen, durch entsprechende redundante Spalten er­ setzt. Die Erfindung ist selbstverständlich auch auf derarti­ ge Speicher anwendbar. Beim hier geschilderten Ausführungs­ beispiel sind lediglich die regulären Bitleitungen CLi und redundanten Bitleitungen RCL1, RCL2 durch entsprechende Spal­ ten zu ersetzen.

Der Speicher in Fig. 1 weist weiterhin ausgangsseitig mit dem Redundanzmultiplexer RMUX verbundene Codiereinheiten FB1 bis FB3 auf. Diese enthalten programmierbare Elemente in Form von mittels Laserstrahl auftrennbaren elektrischen Verbindun­ gen (Fußes). In Abhängigkeit des Programmierzustands der Fußes weisen die Codiereinheiten FB1 . . . 3 eine der redundanten Bitleitungen RCL1, RCL2 oder einen Teilbereich der redundan­ ten Bitleitungen adressenmäßig einer vollständigen der Bit­ leitungen CLi beziehungsweise einem Teilbereich einer der Bitleitungen zu. Den Codiereinheiten FB1 . . . 3 werden die Block­ adressen BADR, die Spaltenadressen CADR sowie aus den Zei­ lenadressen RADR abgeleitete Teiladressen RADR' zugeführt.

Fig. 4 zeigt die Zusammensetzung der Teiladressen RADR'. Beispielhaft wird angenommen, daß die Zeilenadressen RADR drei Bit aufweisen. Die Teiladressen RADR' sind durch die beiden höchstwertigen Bits B2 und B1 der Zeilenadressen RADR gebildet.

Der Redundanzmultiplexer RMUX verbindet die reguläre Daten­ leitung DL mit dem Anschluß I/O, sofern ihm von keiner der Codiereinheiten FBn ein hoher Pegel zugeführt wird. Dann kann über den Anschluß I/O auf die jeweils adressierte reguläre Bitleitung CLi zugegriffen werden. Wird dem Redundanzmulti­ plexer RMUX jedoch von einer der Codiereinheiten FBn ein ho­ her Pegel zugeführt, verbindet er den Anschluß I/O mit der redundanten Datenleitung RDL, die mit den redundanten Bitlei­ tungen RCL1, RC2 verbunden ist.

Fig. 2 zeigt beispielhaft den Aufbau einer der Codiereinhei­ ten FBn aus Fig. 1. Sie weist eine erste Untereinheit BF zum Speichern einer Blockadresse, eine zweite Untereinheit CF zum Speichern einer Spaltenadresse und eine dritte Untereinheit RF zum Speichern einer Teiladresse auf. Die Untereinheiten BF, CF, RF enthalten die bereits erwähnten Fuses zum Spei­ chern der genannten Adressen. Der ersten Untereinheit BF wer­ den die Blockadressen BADR, der zweiten Untereinheit CF die Spaltenadressen CADR und der dritten Untereinheit RF die Teiladressen RADR', die aus den Zeilenadressen RADR abgelei­ tet sind, zugeführt. Der zweiten Untereinheit CF ist eine er­ ste Vergleichseinheit CMP1, der dritten Untereinheit RF ist eine zweite Vergleichseinheit CMP2 und der ersten Unterein­ heit BF ist eine dritte Vergleichseinheit CMP3 zugeordnet. Die Vergleichseinheiten CMPi vergleichen die in den Unterein­ heiten BF, CF, RF gespeicherten Adressen mit den aktuellen Adressen BADR, CADR, RADR'.

Gemäß Fig. 2 weist jede Codiereinheit FBn weiterhin eine In­ itialisierungseinheit FE, eine Aktivierungseinheit AKT, ein UND-Gatter AND, sowie ein ODER-Gatter OR auf. Sowohl die Ini­ tialisierungseinheit FE als auch die Aktivierungseinheit wei­ sen jeweils eine Fuse auf, deren Programmierzustand (intakt beziehungsweise durchgetrennt) den Pegel ihres Ausgangs­ signals festlegt. Die Initialisierungseinheit FE zeigt durch ihren Programmierzustand an, ob die zugehörige Codiereinheit FBn für eine Reparatur eines Defekts vorgesehen ist oder nicht. Ist die Codiereinheit FBn für eine Reparatur vorgese­ hen (das heißt für das adressenmäßige Zuordnen einer der red- undanten Bitleitungen zu einer der regulären Bitleitungen), weist das Ausgangssignal der Initialisierungseinheit FE einen hohen Pegel auf, ansonsten einen niedrigen.

Der Ausgang der zweiten Vergleichseinheit CMP2 ist mit einem ersten Eingang und der Ausgang der Aktivierungseinheit AKT mit einen zweiten Eingang des ODER-Gatters OR verbunden. Die Aktivierungseinheit AKT legt fest, ob die jeweilige Codier­ einheit FBn zur Zuordnung einer vollständigen der redundanten Bitleitungen RCL1, RCL2 zu einer vollständigen der regulären Bitleitungen CLi oder zum Zuordnen nur eines Teilbereiches einer der redundanten Bitleitungen zu einem Teilbereich einer der regulären Bitleitungen dient. Liefert die Aktivierungs­ einheit ATK einen hohen Pegel, ordnet die Codiereinheit FBi eine vollständige reguläre Bitleitung einer vollständigen redundanten Bitleitung zu. Bei einem niedrigen Pegel ordnet die Codiereinheit nur entsprechende Teilbereiche einander zu, die durch die in der dritten Untereinheit gespeicherte Teila­ dresse identifiziert werden.

Die Ausgänge der Initialisierungseinheit FE, der ersten Ver­ gleichseinheit CMP1, der dritten Vergleichseinheit CMP3 sowie des ODER-Gatters OR sind mit entsprechenden Eingängen des UND-Gatters AND verbunden. Der Ausgang des UND-Gatters AND ist der Ausgang der jeweiligen Codiereinheit FBn. Er ist, wie in Fig. 1 gezeigt, mit dem Eingang des Redundanzmultiplexers RMUX verbunden.

Fig. 5 zeigt den Aufbau der dritten Untereinheit RF sowie der zweiten Vergleichseinheit CMP2 der Codiereinheit FBn aus Fig. 2. Die dritte Untereinheit RF weist vier Fuses F auf. Diese sind einerseits über je einen Transistor T mit Masse verbunden. Andererseits sind die Fuses F über eine Reihen­ schaltung zweier Inverter I mit dem Ausgang C der zweiten Vergleichseinheit CMP2 und über einen Pull-up-Widerstand R mit einem positiven Versorgungspotential VCC verbunden. Den Steueranschlüssen der Transistoren T werden die beiden Bits B1, B2 der Teiladressen RADR' invertiert beziehungsweise nicht invertiert zugeführt. Die Fuses F werden durch selekti­ ves Auftrennen programmiert. Sie werden so programmiert, daß am Ausgang C nur bei Anliegen der gewünschten Teiladresse RADR' der zu ersetzenden Speicherzellen ein hoher Pegel an­ liegt.

Die übrigen Untereinheiten BF, CF sowie Vergleichseinheiten CMP1, CMP3 sind analog zu Fig. 5 aufgebaut.

Fig. 3 zeigt einen der Speicherblöcke BLi, wobei Teilberei­ che 20 bis 25 der regulären Bitleitungen CLi sowie Teilberei­ che 10 bis 13 der redundanten Bitleitung RCL eingezeichnet wurden. Zunächst wird der Fall betrachtet, daß zwei Teilbe­ reiche 20, 21 der regulären Bitleitungen CL0, CL1 durch ent­ sprechende Teilbereiche 10, 12 der redundanten Bitleitung RCL ersetzt werden sollen. In diesem Fall muß der Teilbereich 20 adressenmäßig durch den Teilbereich 10 und der Teilbereich 21 durch den Teilbereich 12 ersetzt werden. Hierfür ist jeweils eine der Codiereinheiten FBn notwendig. Diese müssen so pro­ grammiert werden, daß ihre erste Untereinheit BF die Adresse des entsprechenden Blockes BLi, ihre zweite Untereinheit CF die Adresse der zu ersetzenden Bitleitung CLi sowie ihre dritte Untereinheit RF die aus der Zeilenadresse abgeleitete Teiladresse des entsprechenden Teilbereiches 20, 21 spei­ chert. Außerdem müssen die Initialisierungseinheit FE und die Aktivierungseinheit AKT der beiden Codiereinheiten FBn so programmiert werden, daß erstere an ihrem Ausgang einen hohen Pegel und letztere einen niedrigen Pegel liefert. Nur dann sind diese Codiereinheiten FBn zum Ersetzen der entsprechen­ den Teilbereiche 20, 21 durch die Teilbereiche 10, 12 der redundanten Bitleitung RCL aktiviert. Zum Ersetzen der beiden defekten Teilbereiche 20, 21 werden also zwei der Codierein­ heiten FBn, jedoch nur eine der redundanten Leitungen RCL be­ nötigt.

Nun soll anhand Fig. 3 eine andere Fehlerverteilung betrach­ tet werden. Diesmal seien alle Teilbereiche 22 bis 25 der Bitleitung CL2 defekt. Ein solcher Fehler kann nur dadurch repariert werden, daß die redundante Bitleitung RCL adressen­ mäßig vollständig der regulären Bitleitung CL2 zugewiesen wird. Anstelle nun jeden Teilbereich 10 bis 13 der redundan­ ten Bitleitung RCL über eine der Codiereinheiten FBn jeweils einem der Teilbereiche 22 bis 25 der regulären Bitleitung CL2 zuzuweisen, kann beim erfindungsgemäßen Speicher die gesamte redundante Bitleitung RCL mittels nur einer der Codiereinhei­ ten FBn der gesamten regulären Bitleitung CL2 zugeordnet wer­ den. Dies geschieht, indem in der ersten Untereinheit BF die Adresse des entsprechenden Blockes BLi und in der zweiten Un­ tereinheit CF die Adresse der betreffenden regulären Bitlei­ tung CL2 gespeichert wird. Außerdem ist die Initialisierungs­ einheit FE so zu programmieren, daß sie an ihrem Ausgang ei­ nen hohen Pegel erzeugt. Die Aktivierungseinheit AKT der Co­ diereinheit FBn ist ebenfalls so zu programmieren, daß sie an ihrem Ausgang einen hohen Pegel erzeugt. Dies hat gemäß Fig. 2 die Folge, daß unabhängig vom Pegel am Ausgang C der zwei­ ten Vergleichseinheit CMP2 am Ausgang des ODER-Gatters OR im­ mer ein hoher Pegel anliegt. Daher findet bei dieser Codier­ einheit FBn keine Auswertung der Teiladressen RADR' statt. Durch den Einsatz lediglich einer Codiereinheit FBn ist es also möglich, alle Teilbereiche 22 bis 25 der regulären Bit­ leitung CL2 durch die entsprechenden Teilbereiche 10 bis 13 der redundanten Bitleitung RCL zu ersetzen.

Claims (6)

1. Integrierter Speicher mit Redundanzfunktion

• - mit adressierbaren ersten (CLi) und zweiten (WLk) Leitun­ gen, in deren Kreuzungspunkten Speicherzellen (MC) ange­ ordnet sind,
• - mit redundanten Leitungen (RCLm) mit daran angeschlossenen redundanten Speicherzellen (RMC) zum adressenmäßigen Er­ setzen jeweils einer der ersten Leitungen (CLi), die in Teilbereiche (10 . . . 13) unterteilt sind,
• - und mit Codiereinheiten (FBn) zum adressenmäßigen Zuordnen je einer beliebigen der redundanten Leitungen (RCLm) zu einer beliebigen der ersten Leitungen (CLi),
• - wobei jeder Codiereinheit (FBn) eine programmierbare Akti­ vierungseinheit (AKT) zugeordnet ist, deren Programmierzu­ stand bestimmt,
• - ob die zugehörige Codiereinheit (FBn) im programmierten Zustand eine vollständige redundante Leitung (RCLm) adressenmäßig einer vollständigen ersten Leitung (CLi) zuordnet
• - oder ob die zugehörige Codiereinheit (FBn) im program­ mierten Zustand nur einen der Teilbereiche (10 . . . 13) ei­ ner der redundanten Leitungen (RCLm) adressenmäßig einem entsprechenden Teilbereich (20 . . . 25) einer der ersten Leitungen (CLi) zuordnet.

2. Integrierter Speicher mit Redundanzfunktion nach Anspruch 1, dessen erste Leitungen (CLi) Bitleitungen und dessen zweite Leitungen (WLk) Wortleitungen sind.

3. Integrierter Speicher mit Redundanzfunktion nach Anspruch 1, dessen erste Leitungen Wortleitungen und dessen zweite Lei­ tungen Bitleitungen sind.

4. Integrierter Speicher mit Redundanzfunktion nach einem der vorstehenden Ansprüche,

• - dessen Codiereinheiten (FBn) jeweils eine erste (BF), eine zweite (CF) und eine dritte (RF) programmierbare Unterein­ heit aufweisen,
• - dessen erste Untereinheiten (BF) im programmierten Zustand die zugehörige Codiereinheit (FBn) einer bestimmten der redundanten Leitungen (RCLm) zuordnen,
• - dessen zweite Untereinheiten (CF) im programmierten Zu­ stand die zugehörige Codiereinheit (FBn) einer bestimmten der ersten Leitungen (CLi) zuordnen, die adressenmäßig durch die der Codiereinheit über ihre erste Untereinheit (BF) zugeordnete redundante Leitung (RCLm) ersetzt werden soll,
• - dessen dritte Untereinheiten (RF) im programmierten Zu­ stand die zugehörige Codiereinheit (FBn) einem bestimmten Teilbereich (10 . . . 13; 20 . . . 25) der ihr über ihre erste Un­ tereinheit (BF) zugeordneten redundanten Leitung (RCLm) und der ihr über ihre zweite Untereinheit (CF) zugeordne­ ten ersten Leitung (CLi) zuordnen,
• - bei dem eine Auswertung des Programmierzustands der drit­ ten Untereinheiten (RF) nur erfolgt, wenn die der jeweili­ gen Codiereinheit (FBn) zugeordnete Aktivierungseinheit (AKT) einen entsprechenden Programmierzustand aufweist.

5. Integrierter Speicher mit Redundanzfunktion nach Anspruch 4,

• - dessen erste Leitungen (CLi) über erste Adressen (CADR) und dessen zweite Leitungen (WLk) über zweite Adressen (RADR) adressierbar sind,
• - deren Codiereinheiten (FBn) jeweils eine erste (CMP1) und eine zweite (CMP2) Vergleichseinheit aufweisen,
• - deren ersten Vergleichseinheiten (CMP1) die ersten Adres­ sen (CADR) und eine von der zugehörigen zweiten Unterein­ heit (CF) gespeicherte Adresse zugeführt werden,
• - deren zweiten Vergleichseinheiten (CMP2) aus den zweiten Adressen (RADR) abgeleitete Teiladressen (RADR') und eine von der zugehörigen dritten Untereinheit (RF) gespeicherte Adresse zugeführt werden,
• - bei dem bei einem ersten Programmierzustand der Aktivie­ rungseinheit (AKT) eine Aktivierung der der jeweiligen Co­ diereinheit (FBn) zugeordneten redundanten Leitung (RCLm) in Abhängigkeit eines Ergebnissignals der entsprechenden ersten Vergleichseinheit (CMP1), jedoch nicht der zweiten Vergleichseinheit (CMP2) erfolgt
• - und bei dem bei einem zweiten Programmierzustand der Akti­ vierungseinheit (AKT) eine Aktivierung der der jeweiligen Codiereinheit (FBn) zugeordneten redundanten Leitung (RCLm) in Abhängigkeit von Ergebnissignalen sowohl der entsprechenden ersten (CMP1) als auch der zweiten (CMP2) Vergleichseinheit erfolgt.

6. Integrierter Speicher mit Redundanzfunktion nach einem der vorstehenden Ansprüche, bei dem die Anzahl der Codiereinheiten (FBn) kleiner als die Anzahl der Teilbereiche (10 . . . 13) aller redundanten Leitungen (RCLm) ist.