DE19929606A1 - Integrierte Schaltung und Verfahren zu ihrer Herstellung - Google Patents

Integrierte Schaltung und Verfahren zu ihrer Herstellung

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Abstract

Die Erfindung betrifft eine integrierte Schaltung und ein Verfahren zu deren Herstellung, das folgende Schritte einschließt: DOLLAR A (a) Bilden einer Leiterplatteneinheit mit einer Chip-aufnehmenden Vertiefung und einer Vielzahl von Kontaktflächen auf einer oberen Fläche der Leiterplatteneinheit; DOLLAR A (b) Bilden eines Chips, das eine obere Fläche aufweist, die mit einer Vielzahl von Lötkontaktflächen versehen ist; DOLLAR A (c) Anordnen des Chips in der Chip-aufnehmenden Vertiefung, so daß die Lötkontaktflächen auf dem Chip freiliegend sind; DOLLAR A (d) Drahtbonden der Lötkontaktflächen an den Kontaktflächen über leitende Drähte; DOLLAR A (e) Anordnen eines Leiterrahmens auf der Oberseite der Leiterplatteneinheit und Verbinden von Anschlußleitungen auf dem Leiterrahmen mit jeweils entsprechenden Kontaktflächen über eine leitende Kontaktschicht; und DOLLAR A (f) Bilden einer Schutzschicht aus Kunststoff, um die Leiterplatteneinheit und mindestens einen Abschnitt des Leiterrahmens einzukapseln.

Description

Die vorliegende Erfindung bezieht sich auf eine integrierte Schaltung und ein Verfahren zu ihrer Herstellung, insbesondere eine integrierte Schaltung und ein Verfahren zu ihrer Herstellung, das Herstellungskosten vermindern kann und die Produktionskapazität erhöhen kann.
Ein herkömmliches Verfahren zur Herstellung einer integrierten Schaltung beinhaltet einen Chip, der eine obere Fläche aufweist, die mit einer Vielzahl von Lötkontaktflächen 100 ausgestattet ist, der an eine Verbindungsbrücke auf einem Leiterrahmen mittels eines doppelseitig klebenden Bandes angebracht ist, um den Chip an dem Leiterrahmen zu fixieren. Lötkontaktflächen sind durch eine Bohrung hindurch, die in der Verbindungsbrücke gebildet ist, freiliegend. Jede der Lötkontaktflächen ist elektrisch mit einer jeweils entsprechenden Leitung des Leiterrahmens über bekannte Drahtbondverfahren mittels eines leitenden Drahtes, der sich durch die Bohrung erstreckt, verbunden. Eine Schutzschicht aus Kunststoff wird zum Einkapseln des Chips und eines Abschnitts des Leiterrahmens verwendet, um eine integrierte Schaltung zu bilden.
Im folgenden sind einige Nachteile des konventionellen Verfahrens zur Herstellung einer integrierten Schaltung beschrieben:
  • 1. Das vorerwähnte Verfahren erfordert unterschiedliche Leiterrahmenarten für unterschiedliche Packungsarten, wie TSOP, SOJ, QFP, SOP, usw. Somit muß mindestens eine Form für jeden Kunden vorbereitet werden, wodurch die Kosten steigen.
  • 2. In dem vorerwähnten Verfahren ist ein doppelseitig klebendes Band erforderlich, um den Chip auf der Verbindungsbrücke zu sichern, wodurch die Herstellungskosten steigen.
  • 3. In dem vorerwähnten Verfahren wird eine lange Zeit benötigt, um die Formen für die Leiterrahmen zu bilden, wodurch die Wettbewerbsfähigkeit der Hersteller beeinträchtigt wird.
Deshalb ist es die Hauptaufgabe der vorliegenden Erfindung, eine integrierte Schaltung und ein Verfahren zu ihrer Herstellung zu schaffen, das die Nachteile, die mit dem vorerwähnten Stand der Technik verbunden sind, überwindet.
Gemäß der vorliegenden Erfindung beinhaltet ein Verfahren zum Herstellen einer integrierten Schaltung:
  • a) Bilden einer Leiterplatteneinheit mit einer Chip-aufnehmenden Vertiefung, und einer Vielzahl von Kontaktflächen auf der oberen Fläche der Leiterplatteneinheit;
  • b) Bilden eines Chips, das eine obere Fläche aufweist, die mit einer Vielzahl von Lötkontaktflächen bereitgestellt ist;
  • c) Anordnen des Chips in der Chip-aufnehmenden Vertiefung, so daß die Lötkontaktflächen auf dem Chip freigelegt sind;
  • d) Drahtbonden der Lötkontaktflächen über leitende Drähte an die Kontaktflächen;
  • e) Anordnen eines Leiterrahmens auf der Leiterplatteneinheit und Verbinden der Anschlußleitungen auf dem Leiterrahmen mit jeweils entsprechenden der Kontaktflächen über eine leitende Kontaktschicht; und
  • f) Bilden einer Schutzschicht aus Kunststoff, um die Leiterplatteneinheit und wenigstens einen Abschnitt des Leiterrahmens einzukapseln.
Andere Merkmale und Vorteile der vorliegenden Erfindung werden in der folgenden detaillierten Beschreibung bevorzugter Ausführungsformen mit Bezug auf die begleitenden Zeichnungen deutlich, von denen:
Fig. 1A-1D bruchstückhafte schematische teilweise Schnittansichten sind, welche die erste bevorzugte Ausführungsform eines Verfahrens zur Herstellung einer integrierten Schaltung dieser Erfindung zeigen;
Fig. 1E eine bruchstückhafte Draufsicht ist, die einen Leiterrahmen zeigt, der in der ersten bevorzugten Ausführungsform dieser Erfindung verwendet wird;
Fig. 2 eine bruchstückhafte schematische, teilweise Schnittansicht ist, die die zweite bevorzugte Ausführungsform dieser Erfindung zeigt;
Fig. 3 eine bruchstückhafte schematische, teilweise Schnittansicht ist, welche die dritte bevorzugte Ausführungsform dieser Erfindung zeigt;
Fig. 4 eine bruchstückhafte schematische, teilweise Schnittansicht ist, welche die vierte bevorzugte Ausführungsform dieser Erfindung zeigt;
Fig. 5 eine bruchstückhafte schematische, teilweise Schnittansicht ist, welche die fünfte bevorzugte Ausführungsform dieser Erfindung zeigt;
Fig. 6 eine bruchstückhafte schematische, teilweise Schnittansicht ist, welche die sechste bevorzugte Ausführungsform dieser Erfindung zeigt;
Fig. 7 eine bruchstückhafte schematische, teilweise Schnittansicht ist, welche die siebte bevorzugte Ausführungsform dieser Erfindung zeigt;
Fig. 8 eine bruchstückhafte Draufsicht ist, welche die siebte bevorzugte Ausführungsform dieser Erfindung zeigt;
Fig. 9 eine bruchstückhafte schematische, teilweise Schnittansicht ist, welche die achte bevorzugte Ausführungsform dieser Erfindung zeigt;
Fig. 10 eine bruchstückhafte schematische, teilweise Schnittansicht ist, welche die neunte bevorzugte Ausführungsform dieser Erfindung zeigt;
Fig. 11 eine bruchstückhafte schematische, teilweise Schnittansicht ist, welche die zehnte bevorzugte Ausführungsform dieser Erfindung zeigt;
Fig. 12 eine bruchstückhafte schematische, teilweise Schnittansicht ist, welche die elfte bevorzugte Ausführungsform dieser Erfindung zeigt;
Fig. 13 eine bruchstückhafte schematische, teilweise Schnittansicht ist, welche die zwölfte bevorzugte Ausführungsform dieser Erfindung zeigt;
Fig. 14 eine bruchstückhafte schematische, teilweise Schnittansicht ist, welche die dreizehnte bevorzugte Ausführungsform dieser Erfindung zeigt;
Fig. 15 eine bruchstückhafte schematische, teilweise Schnittansicht ist, welche die vierzehnte bevorzugte Ausführungsform dieser Erfindung zeigt;
Fig. 16 eine bruchstückhafte schematische, teilweise Schnittansicht ist, welche die fünfzehnte bevorzugte Ausführungsform dieser Erfindung zeigt;
Fig. 17 eine bruchstückhafte schematische, teilweise Schnittansicht ist, welche die sechzehnte bevorzugte Ausführungsform dieser Erfindung zeigt;
Fig. 18 eine bruchstückhafte schematische, teilweise Schnittansicht ist, welche die siebzehnte bevorzugte Ausführungsform dieser Erfindung zeigt;
Fig. 19 eine bruchstückhafte schematische, teilweise Schnittansicht ist, welche die achtzehnte bevorzugte Ausführungsform dieser Erfindung zeigt;
Fig. 20 eine bruchstückhafte schematische, teilweise Schnittansicht ist, welche die neunzehnte bevorzugte Ausführungsform dieser Erfindung zeigt;
Fig. 21 eine bruchstückhafte schematische, teilweise Schnittansicht ist, welche die zwanzigste bevorzugte Ausführungsform dieser Erfindung zeigt;
Fig. 22 eine bruchstückhafte schematische, teilweise Schnittansicht ist, welche die einundzwanzigste bevorzugte Ausführungsform dieser Erfindung zeigt;
Fig. 23 eine bruchstückhafte schematische, teilweise Schnittansicht ist, welche die zweiundzwanzigste bevorzugte Ausführungsform dieser Erfindung zeigt;
Fig. 24 eine bruchstückhafte schematische, teilweise Schnittansicht ist, welche die dreiundzwanzigste bevorzugte Ausführungsform dieser Erfindung zeigt;
Fig. 25 eine bruchstückhafte schematische, teilweise Schnittansicht ist, welche die vierundzwanzigste bevorzugte Ausführungsform dieser Erfindung zeigt.
Bevor die vorliegende Erfindung detaillierter beschrieben wird, sollte angemerkt werden, daß gleiche Elemente mit den gleichen Bezugszeichen in der gesamten Beschreibung versehen sind.
Bezugnehmend auf die Fig. 1A bis 1E umfaßt eine integrierte Schaltung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung eine Leiterplatteneinheit 2, einen Chip 3, eine Vielzahl von leitenden Drähten 4, einen Leiterrahmen 5, eine leitende Kontaktschicht 51 und eine Kunststoffschutzschicht 6. Unter Bezugnahme auf die Fig. 1A und 1B hat die Leiterplatteneinheit 2 eine untere Fläche 200, die mit einer Chip-aufnehmenden Vertiefung 20 versehen ist, eine obere Fläche 210, die mit einer Bohrung 21 versehen ist, um auf die Chip- aufnehmende Vertiefung 20 Zugriff zu haben, und einer Vielzahl von Kontaktflächen 22 auf der oberen Fläche 210 der Leiterplatteneinheit 2. Der Chip 3 hat eine obere Fläche 300, die mit einer Vielzahl von Lötkontaktflächen 30 ausgestattet ist. Der Chip 3 ist innerhalb der Chip-aufnehmenden Vertiefung 20 so angeordnet, daß die Lötkontaktflächen 30 durch die Bohrung 21 hindurch in der Leiterplatteneinheit 2 freiliegend (bzw. exponiert) sind. Bezugnehmend auf Fig. 1C erstrecken sich die leitenden Drähte 4 durch die Bohrung 21 und drahtbonden die Lötkontaktflächen 30 an die Kontaktflächen 22. Bezugnehmend auf die Fig. 1C und 1D ist der Leiterrahmen 5 auf der Oberseite der Leiterplatteneinheit 2 angeordnet. Der Leiterrahmen 5 hat eine Vielzahl von Anschlußleitungen 50. Die leitende Kontaktschicht 51 ist zwischen dem Leiterrahmen 5 und der Leiterplatteneinheit 2 angeordnet, um die Anschlußleitungen 50 auf dem Leiterrahmen 5 an die entsprechenden Kontaktflächen 22 zu bonden. Die leitende Kontaktschicht 51 ist aus einem derartigen Silberepoxidharz gebildet, wie etwa eine, die sowohl Zinn als auch Blei oder Lötpaste, die Zinn enthält, besteht. Die Schutzschicht 6 aus Kunststoff wird verwendet, um die Leiterplatteneinheit 2 und mindestens einen Abschnitt des Leiterrahmens 5, wie in Fig. 1E gezeigt, einzukapseln.
Fig. 2 stellt eine zweite bevorzugte Ausführungsform dieser Erfindung dar, die auf der ersten bevorzugten Ausführungsform basiert. Anders als bei der ersten bevorzugten Ausführungsform, die in Fig. 1D gezeigt wird, ist in Fig. 2 die Leiterplatteneinheit 2A weiter mit einer Vielzahl von elektroplattierten Durchgangslöchern 23 versehen, die entsprechend mit den Kontaktflächen 22A deckungsgenau sind und sich durch die untere Fläche der Leiterplatteneinheit 2A erstrecken. Der Leiterrahmen 5 ist unter der Leitenplatteneinheit 2A angeordnet. Die leitende Kontaktschicht 51 ist zwischen dem Leiterrahmen 5 und der Leiterplatteneinheit 2A angeordnet, um die Anschlußleitungen 50 auf dem Leiterrahmen 5 mit den elektroplattierten Durchgangslöchern 23 zu bonden, um eine elektrische Verbindung mit jeweils entsprechenden der Kontaktflächen 22A herzustellen.
Fig. 3 stellt eine dritte bevorzugte Ausführungsform dieser Erfindung dar, die auf der ersten bevorzugten Ausführungsform basiert. Anders als in der ersten bevorzugten Ausführungsform, die in der Fig. 1D gezeigt wird, beinhaltet Fig. 3 die Leiterplatteneinheit 2B und eine untere Leiterplatte 25, die mit der Chip- aufnehmenden Vertiefung 20B gebildet ist, und eine obere Leiterplatte 24, die auf der unteren Leiterplatte 25 übereinander angebracht ist und mit einer Bohrung 21B versehen ist. Die obere Leiterplatte 24 hat die Kontaktflächen 22B, die auf deren oberer Fläche vorgesehen sind, und ist weiter mit elektroplattierten Durchgangslöchern 240 versehen, die jeweils entsprechend mit den Kontaktflächen 22B deckungsgenau sind. Die untere Leiterplatte 25 ist mit zweiten elektroplattierten Durchgangslöchern 250 versehen, die jeweils deckungsgenau mit den ersten elektroplattierten Durchgangslöchern 240 sind. Somit können Schaltkreise (bzw. circuit traces) (nicht gezeigt) auf der unteren Seite der unteren Leiterplatte 25 mit Anschlußleitungen 50 des Leiterrahmens 5 über die Durchgangslöcher 250, 240 und die Kontaktflächen 22B verbunden werden.
Fig. 4 stellt die vierte bevorzugte Ausführungsform dieser Erfindung dar, die auf der ersten bevorzugten Ausführungsform basiert. Anders als in der ersten bevorzugten Ausführungsform, die in Fig. 1D gezeigt wird, hat in Fig. 4 die Leiterplatteneinheit 2C eine obere Fläche 21C, die mit der Chip-aufnehmenden Vertiefung 20C gebildet ist. Der Chip 3 ist in der Chip-aufnehmenden Vertiefung 20C angeordnet. Die obere Fläche 300 des Chips 3 ist mit der oberen Fläche 21C der Leiterplatteneinheit 2C bündig.
Fig. 5 stellt die fünfte bevorzugte Ausführungsform dieser Erfindung dar, die auf der vierten bevorzugten Ausführungsform basiert. Anders als in der vierten bevorzugten Ausführungsform, die in Fig. 4 gezeigt wird, ist in Fig. 5 die Leiterplatteneinheit 2D weiterhin mit einer Vielzahl von elektroplattierten Durchgangslöchern 23D geformt, die mit den jeweils entsprechenden Kontaktflächen 22D deckungsgleich sind und sich durch eine untere Fläche der Leiterplatteneinheit 2D erstrecken. Der Leiterrahmen 5 ist unterhalb der Leiterplatteneinheit 2D angeordnet. Die leitende Kontaktschicht 51 ist zwischen dem Leiterrahmen 5 und der Leiterplatteneinheit 2D angeordnet, um die Anschlußleitungen 50 auf dem Leiterrahmen 5 auf die elektroplattierten Durchgangslöcher 23D zu bonden, um eine elektrische Verbindung mit jeweils entsprechenden der Kontaktflächen 22D herzustellen.
Fig. 6 stellt die sechste bevorzugte Ausführungsform dieser Erfindung dar, die auf der vierten bevorzugten Ausführungsform basiert. Anders als in der vierten bevorzugten Ausführungsform, die in Fig. 4 gezeigt wird, beinhaltet in Fig. 6 die Leiterplatteneinheit 2E eine untere Leiterplatte 25E und eine obere Leiterplatte 24E, die mit der unteren Leiterplatte 25E übereinanderliegt und mit der Chip- aufnehmenden Vertiefung 20E versehen ist. Die obere Leiterplatte 24E weist Kontaktflächen 22E auf, die auf deren oberer Seite 21E vorgesehen sind, und ist weiterhin mit ersten elektroplattierten Durchgangslöchern 240E versehen, die mit entsprechenden Kontaktflächen 22E deckungsgenau sind. Die untere Leiterplatte 25E ist mit zweiten elektroplattierten Durchgangslöchern 250E, die mit ersten jeweils entsprechend elektroplattierten Durchgangslöchern 240E deckungsgenau sind, versehen. Schaltkreise (nicht gezeigt) können auf der unteren Seite der unteren Leiterplatte 25E mit den Kontaktflächen 22E über die Durchgangslöcher 250E, 240E verbunden sein.
Die Fig. 7 und 8 stellen die siebte bevorzugte Ausführungsform dieser Erfindung dar, die auf der ersten bevorzugten Ausführungsform basiert. Anders als in der ersten bevorzugten Ausführungsform, die in Fig. 1D gezeigt ist, hat die Leiterplatteneinheit 2F zusätzlich gegenüberliegende Seitenabschnitte, die mit einer Vielzahl von Positionierungskerben 26, die jeweils den Kontaktflächen entsprechen, vorgesehen sind. Jede Anschlußleitung 50 auf dem Leiterrahmen 5 weist ein Ende auf, das in eine jeweilige der Positionierungskerben eingefügt ist. Die leitende Kontaktschicht 51 wird verwendet, um die Anschlußleitungen 50 auf dem Rahmen 5 auf entsprechende Kontaktflächen 22F zu bonden. Die Höhe des sich ergebenden integrierten Schaltungsteils kann somit vermindert werden.
Fig. 9 stellt die achte bevorzugte Ausführungsform dieser Erfindung dar, die auf der siebten bevorzugten Ausführungsform basiert. In Fig. 9 beinhaltet anders als in der siebten bevorzugten Ausführungsform, die in Fig. 7 gezeigt ist, die Leiterplatteneinheit 2G eine untere Leiterplatte 25G, die mit der Chip- aufnehmenden Vertiefung gebildet ist, und eine obere Leiterplatte 24G, die auf der unteren Leiterplatte 25G übereinander plaziert ist und die mit der Bohrung versehen ist, um auf die Chip-aufnehmende Vertiefung Zugriff zu haben. Die obere Leiterplatte 24G hat Kontaktflächen 22G auf deren oberer Fläche und ist weiter mit elektroplattierten Durchgangslöchern 240G gebildet, die jeweils mit den Kontaktflächen 22G deckungsgleich sind. Die untere Leiterplatte 25G ist mit zweiten elektroplattierten Durchgangslöchern 250G versehen, die jeweils mit den ersten elektroplattierten Durchgangslöchern 240G deckungsgleich sind. Schaltkreise (bzw. circuit traces) (nicht gezeigt) auf der unteren Seite der unteren Leiterplatte 25G können mit den Kontaktflächen 22G über die Durchgangslöcher 250G, 240G verbunden sein.
Fig. 10 stellt die neunte bevorzugte Ausführungsform dieser Erfindung dar, die auf der siebten bevorzugten Ausführungsform basiert. Anders als in der siebten bevorzugten Ausführungsform, die in Fig. 7 gezeigt ist, hat in Fig. 10 die Leiterplatteneinheit 2H eine obere Fläche 21H, die mit der Chip-aufnehmenden Vertiefung 20H gebildet ist. Der Chip 3 ist in der Chip-aufnehmenden Vertiefung 20H angeordnet. Eine obere Fläche 300 des Chips 3 ist mit der oberen Fläche 21H der Leiterplatteneinheit 2H bündig.
Fig. 11 stellt die zehnte bevorzugte Ausführungsform dieser Erfindung dar, die auf der neunten bevorzugten Ausführungsform basiert. Anders als die neunte Ausführungsform, die in Fig. 10 gezeigt wird, beinhaltet die Fig. 11 die Leiterplatteneinheit 2I, eine untere Leiterplatte 25I und eine obere Leiterplatte 24I, die über der unteren Leiterplatte 25I angebracht ist und die mit der Chip- aufnehmenden Vertiefung 20I versehen ist. Die obere Leiterplatte 24I hat Kontaktflächen 22I, die auf deren oberer Fläche 21I gebildet sind, und ist weiter mit ersten elektroplattierten Durchgangslöchern 240I ausgebildet, die jeweils mit den Kontaktflächen 22I deckungsgleich sind. Die untere Leiterplatte 25I ist mit zweiten elektroplattierten Durchgangslöchern 250I gebildet, die jeweils mit den ersten elektroplattierten Durchgangslöchern 240I deckungsgleich sind. Schaltkreise (bzw. circuit traces) (nicht gezeigt) auf der unteren Seite der unteren Leiterplatte 25I können mit den Kontaktflächen 22I über die Durchgangslöcher 250I, 240I verbunden sein.
Fig. 12 stellt die elfte bevorzugte Ausführungsform dieser Erfindung dar. In dieser Ausführungsform hat eine Leiterplatteneinheit 2J eine untere Fläche, die mit einer Vielzahl von Chip-aufnehmenden Vertiefungen 20J versehen ist, und eine obere Fläche, die mit einer Vielzahl von Bohrungen 21J versehen ist, um Zugriff zu einer entsprechenden der Chip-aufnehmenden Vertiefungen 20J zu haben, und die weiter mit einer Vielzahl von Kontaktflächen 22J versehen ist. Jeder unter einer Anzahl von Chips 3 weist eine obere Fläche auf, die mit einer Vielzahl von Lötkontaktflächen 30 ausgestattet ist. Jeder der Chips 3 ist in eine jeweilig entsprechende der Chip-aufnehmenden Vertiefungen 20J so angeordnet, daß die Lötkontaktflächen 30 auf jedem der Chips 3 durch eine jeweils entsprechende Bohrung hindurch 21J in der Leiterplatteneinheit 2J freiliegend sind. Eine Vielzahl von leitenden Drähten 4 erstrecken sich durch die Bohrung 21J hindurch und verbinden die Lötanschlußflächen 30J mit den Kontaktflächen 22J mittels Drahtbonden. Ein Leiterrahmen 5 ist auf der Oberseite der Leiterplatteneinheit 2J angeordnet und weist eine Vielzahl von Anschlußleitungen 50 auf. Eine leitende Kontaktschicht 51 ist zwischen dem Leiterrahmen 5 und der Leiterplatteneinheit 2J angeordnet, um die Anschlußleitungen 50 auf dem Leiterrahmen 5 mit den entsprechenden der Kontaktflächen 22J zu bonden. Schließlich wird eine Schutzschicht aus Kunststoff verwendet, um die Leiterplatteneinheit 2J und mindestens einen Abschnitt des Leiterrahmens 5 einzukapseln. Somit sind die oberflächenseitigen Montageschritte vermindert, und die Produktionskapazität ist erhöht.
Fig. 13 stellt die zwölfte bevorzugte Ausführungsform dieser Erfindung dar, die auf der elften bevorzugten Ausführungsform basiert. Anders als in der elften bevorzugten Ausführungsform, die in Fig. 12 gezeigt wird, hat in Fig. 13 weiter die Leiterplatteneinheit 2L einander gegenüberliegende Seitenabschnitte, die mit einer Vielzahl von Positionierungskerben 26L versehen sind, die den jeweiligen Kontaktflächen 22L entsprechen. Jede der Anschlußleitungen 50 auf dem Leiterrahmen 5 weist ein Ende auf, das in eine jeweils entsprechende der Positionierungskerben 26L eingefügt ist. Die leitende Kontaktschicht 51 wird verwendet, um die Anschlußleitungen 50 auf dem Leiterrahmen 5 mit entsprechenden der Kontaktflächen 22L zu verbinden.
Fig. 14 stellt die dreizehnte bevorzugte Ausführungsform dieser Erfindung dar, die auf der elften bevorzugten Ausführungsform basiert. Anders als in der elften bevorzugten Ausführungsform, die in Fig. 12 gezeigt wird, hat in Fig. 14 die Leiterplatteneinheit 2M eine Oberfläche 21M, die mit einer Mehrzahl von Chip- aufnehmenden Vertiefungen 20M versehen ist. Jeder der Chips 3 ist in einem entsprechenden der Chip-aufnehmenden Vertiefungen 20M angeordnet. Eine obere Fläche 300 von jedem Chip 3 ist mit der oberen Fläche 21M der Leiterplatteneinheit 2M bündig.
Fig. 15 stellt die vierzehnte bevorzugte Ausführungsform dieser Erfindung dar, die auf der dreizehnten bevorzugten Ausführungsform basiert. Anders als in der dreizehnten bevorzugten Ausführungsform, die in Fig. 14 gezeigt wird, hat in Fig. 15 weiter die Leiterplatteneinheit 2N einander gegenüberliegende Seitenabschnitte, die mit einer Vielzahl von Positionierungskerben 26N versehen sind, die den jeweiligen Kontaktflächen 22N entsprechen. Jede der Anschlußleitungen 50 auf dem Leiterrahmen 5 hat ein Ende, das in eine jeweilige der Positionierungskerben 26N eingefügt ist. Eine leitende Kontaktschicht 51 wird verwendet, um die Anschlußleitungen 50 auf dem Leiterrahmen mit den entsprechenden der Kontaktflächen 22N zu bonden.
Fig. 16 stellt die fünfzehnte bevorzugte Ausführungsform dieser Erfindung dar, die auf der zweiten bevorzugten Ausführungsform basiert. Anders als in der zweiten bevorzugten Ausführungsform, die in Fig. 2 gezeigt wird, gibt es in Fig. 16 erste und zweite Leiterplatteneinheiten 2P, die identisch in ihrer Konstruktion sind. Jede der ersten und zweiten Leiterplatteneinheiten 2P hat eine untere Fläche, die mit einer Chip-aufnehmenden Vertiefung 20P versehen und eine obere Fläche, die mit einer Bohrung 21P versehen ist, um Zugriff zu der Chip-aufnehmenden Vertiefung 20P und eine Vielzahl von Kontaktflächen 22P auf der oberen Fläche zu haben. Jede der ersten und zweiten Leiterplatteneinheiten 2P ist weiterhin mit einer Vielzahl von elektroplattierten Durchgangslöchern 23P versehen, die jeweils mit Kontaktflächen 22P deckungsgleich sind und sich durch ihre untere Fläche hindurch erstrecken. Der Leiterrahmen 5 ist zwischen der ersten und zweiten Leiterplatteneinheit 2P angeordnet. Jede der zwei leitenden Kontaktschichten 51 ist zwischen dem Leiterrahmen 5 und einer jeweiligen der ersten und zweiten Leiterplatteneinheiten 2P angeordnet, um die Anschlußleitungen 50 auf dem Leiterrahmen 5 mit den jeweiligen der elektroplattierten Durchgangslöcher 23P zu bonden, um eine elektrische Verbindung mit den jeweiligen der Kontaktflächen 22P herzustellen.
Fig. 17 stellt die sechzehnte bevorzugte Ausführungsform dieser Erfindung dar, die auf der fünfzehnten bevorzugten Ausführungsform basiert. Anders als in der fünften bevorzugten Ausführungsform, die in Fig. 5 gezeigt wird, gibt es in Fig. 17 erste und zweite Leiterplatteneinheiten 2Q, die identisch in ihrer Konstruktion sind. Jede der ersten und zweiten Leiterplatteneinheiten 2Q hat eine obere Fläche, die mit Chip-aufnehmenden Vertiefungen 20Q und einer Vielzahl von Kontaktflächen 22Q und einer Vielzahl von elektroplattierten Durchgangslöchern 23Q gebildet ist, die jeweils mit entsprechenden Kontaktflächen 22Q deckungsgleich sind und die sich durch deren untere Fläche erstrecken. Der Leiterrahmen 5 ist zwischen der ersten und der zweiten Leiterplatteneinheit 2P angeordnet. Jede der zwei leitenden Kontaktflächen 51 ist zwischen dem Leiterrahmen < ;B 09829 00070 552 001000280000000200012000285910971800040 0002019929606 00004 09710OL<5 und einer jeweiligen der ersten und zweiten Leiterplatteneinheiten 2P angeordnet, um die Anschlußleitungen 50 auf dem Leiterrahmen 5 mit den jeweiligen der elektroplattierten Durchgangslöcher 23P zu bonden, um eine elektrische Verbindung mit den jeweiligen der Leiterflächen 22P herzustellen.
Fig. 18 stellt die siebzehnte bevorzugte Ausführungsform dieser Erfindung dar, die auf der elften bevorzugten Ausführungsform basiert. Anders als in der elften bevorzugten Ausführungsform, die in Fig. 12 gezeigt wird, ist weiter in Fig. 18 die Leiterplatteneinheit 2R mit einer Vielzahl von elektroplattierten Durchgangslöchern 23R gebildet, die mit jeweils entsprechenden der Kontaktflächen 22R deckungsgleich sind und sich durch eine untere Fläche der Leiterplatteneinheit 2R erstrecken. Der Leiterrahmen 5 ist unterhalb der Leiterplatteneinheit 2R angeordnet. Die leitende Kontaktschicht 51 ist zwischen dem Leiterrahmen 5 und der Leiterplatteneinheit 2R angeordnet, um die Anschlußleitungen 50 auf dem Leiterrahmen 5 mit den jeweiligen der elektroplattierten Durchgangslöcher 23P zu bonden, um eine elektrische Verbindung mit den jeweiligen der Leiterflächen 22R herzustellen.
Fig. 19 stellt die achtzehnte bevorzugte Ausführungsform dieser Erfindung dar, die auf der siebzehnten bevorzugten Ausführungsform basiert. Anders als in der siebzehnten bevorzugten Ausführungsform, die in Fig. 18 gezeigt wird, ist weiter in Fig. 20 erste und zweite Leiterplatteneinheiten 2S, die identisch in ihrer Konstruktion sind. Jede der ersten und zweiten Leiterplatteneinheiten 2S ist mit einer Vielzahl von elektroplattierten Durchgangslöchern 23S versehen, die mit jeweils entsprechenden der Kontaktflächen 22S deckungsgleich sind und sich durch ihre untere Fläche hindurch erstrecken. Der Leiterrahmen 5 ist zwischen der ersten und der zweiten Leiterplatteneinheit 2S angeordnet. Jede der zwei leitenden Kontaktflächen 51 ist zwischen dem Leiterrahmen 5 und einer jeweiligen der ersten und zweiten Leiterplatteneinheit 2S angeordnet, um die Anschlußleitungen 50 auf dem Leiterrahmen 5 mit den jeweiligen der elektroplattierten Durchgangslöcher 23S zu bonden, um eine elektrische Verbindung mit den jeweiligen der entsprechenden Kontaktflächen 22S herzustellen.
Fig. 20 stellt die neunzehnte bevorzugte Ausführungsform dieser Erfindung dar, die auf der dreizehnten bevorzugten Ausführungsform basiert. Anders als in der dreizehnten bevorzugten Ausführungsform, die in Fig. 14 gezeigt wird, ist weiter in Fig. 20 die Leiterplatteneinheit 2T mit einer Vielzahl von elektroplattierten Durchgangslöchern 23T gebildet, die mit jeweils entsprechenden der Kontaktflächen 22T deckungsgleich sind und sich durch eine untere Fläche der Leiterplatteneinheit 2T erstrecken. Der Leiterrahmen 5 ist unter der Leiterplatteneinheit 2T angeordnet. Die leitende Kontaktschicht 51 ist zwischen dem Leiterrahmen 5 und der Leiterplatteneinheit 2T angeordnet, um die Anschlußleitungen 50 auf dem Leiterrahmen 5 mit den jeweiligen der elektroplattierten Durchgangslöcher 23T zu bonden, um eine elektrische Verbindung mit den jeweiligen der Leiterflächen 22T herzustellen.
Fig. 21 stellt die zwanzigste bevorzugte Ausführungsform dieser Erfindung dar, die auf der neunzehnten bevorzugten Ausführungsform basiert. Anders als in der neunzehnten bevorzugten Ausführungsform, die in Fig. 20 gezeigt wird, gibt es in Fig. 21 erste und zweite Leiterplatteneinheiten 2U, die identisch in ihrer Konstruktion sind. Jede der ersten und zweiten Leiterplatteneinheit 2U ist mit einer Vielzahl von elektroplattierten Durchgangslöchern 23U gebildet, die mit jeweils entsprechenden der Kontaktflächen 22U deckungsgleich sind und sich durch ihre untere Fläche erstrecken. Der Leiterrahmen 5 ist zwischen der ersten und der zweiten Leiterplatteneinheit 2U angeordnet. Jede der zwei leitenden Kontaktschichten 51 ist zwischen dem Leiterrahmen 5 und einer jeweiligen der ersten und zweiten Leiterplatteneinheit 2U angeordnet, um die Anschlußleitungen 50 auf dem Leiterrahmen 5 mit den jeweiligen der elektroplattierten Durchgangslöcher 23U zu bonden, um eine elektrische Verbindung mit den jeweiligen der Kontaktflächen 22U herzustellen.
Fig. 22 stellt die einundzwanzigste bevorzugte Ausführungsform dieser Erfindung dar. In dieser Ausführungsform hat eine Leiterplatteneinheit 2V eine obere Fläche, die mit einer Bohrung 21V und einer Vielzahl von Kontaktflächen 22V gebildet ist. Ein Chip 3 weist eine obere Fläche auf, die mit einer Vielzahl Lötkontaktflächen 30 ausgestattet ist. Der Chip 3 ist an eine untere Fläche der Leiterplatteneinheit 2V durch eine klebende Schicht 27 so angebracht, daß die Lötanschlußflächen 30 auf dem Chip 3 über die Bohrung 21V in der Leiterplatteneinheit 2V freiliegend sind. Eine Vielzahl von leitenden Drähten 4 erstrecken sich durch die Bohrung 21V und verbinden die Lötanschlußflächen 30 mit den Kontaktflächen 22V durch Drahtbonden. Ein Leiterrahmen 5 ist auf der Oberseite der Leiterplatteneinheit 2V angeordnet und hat eine Vielzahl von Anschlußleitungen 50. Eine leitende Kontaktschicht 50 bondet die Anschlußleitungen 50 auf dem Leiterrahmen 5 an entsprechenden der Kontaktflächen 22V. Schließlich wird eine Schutzschicht 6 aus Kunststoff verwendet, um die Leiterplatteneinheit 2V und mindestens einen Abschnitt des Leiterrahmens 5 einzukapseln.
Fig. 23 stellt die zweiundzwanzigste Ausführungsform dieser Erfindung dar, die auf der einundzwanzigsten bevorzugten Ausführungsform basiert. Anders als in der einundzwanzigsten Ausführungsform, die in Fig. 22 gezeigt wird, hat in Fig. 23 weiter die Leiterplatteneinheit 2W einander gegenüberliegende Seitenabschnitte, die mit einer Vielzahl von Positionierungskerben 26W verbunden sind, die den jeweiligen Kontaktflächen 22N entsprechen. Jede der Anschlußleitungen 50 auf dem Leiterrahmen 5 hat ein Ende, das in eine jeweilige der Positionierungskerben 26W eingeführt ist. Eine leitende Kontaktschicht 51 wird verwendet, um die Anschlußleitungen 50 auf dem Leiterrahmen an den entsprechenden der Kontaktflächen 22W zu bonden.
Fig. 24 stellt die dreiundzwanzigste Ausführungsform dieser Erfindung dar, die auf der einundzwanzigsten bevorzugten Ausführungsform basiert. Anders als in der einundzwanzigsten bevorzugten Ausführungsform, die in Fig. 22 gezeigt wird, ist in Fig. 24 weiter die Leiterplatteneinheit 2X mit einer Vielzahl von elektroplattierten Durchgangslöchern 23X gebildet, die jeweils mit den Kontaktflächen 22X deckungsgleich sind und sich durch ihre untere Fläche erstrecken. Der Leiterrahmen 5 ist unterhalb der Leiterplatteneinheit 2X angeordnet. Die leitende Kontaktschicht 51 ist zwischen dem Leiterrahmen 5 und der Leiterplatteneinheit 2X angeordnet, um die Anschlußleitungen 50 auf dem Leiterrahmen 5 mit den jeweiligen der elektroplattierten Durchgangslöcher 23X zu bonden, um eine elektrische Verbindung an den jeweiligen der Kontaktflächen 22X herzustellen.
Fig. 25 stellt die fünfundzwanzigste bevorzugte Ausführungsform dieser Erfindung dar, die auf der dreiundzwanzigsten bevorzugten Ausführungsform basiert. Anders als in der dreiundzwanzigsten bevorzugten Ausführungsform, die in Fig. 24 gezeigt wird, gibt es in Fig. 25 erste und zweite Leiterplatteneinheiten 2Y, die identisch in ihrer Konstruktion sind. Jede der ersten und zweiten Leiterplatteneinheiten 2Y ist mit einer Vielzahl von elektroplattierten Durchgangslöchern 23Y versehen, die jeweils mit den Kontaktflächen 22Y deckungsgleich sind und sich durch ihre untere Fläche erstrecken. Der Leiterrahmen 5 ist zwischen der ersten und der zweiten Leiterplatteneinheit 2Y angeordnet. Jede der zwei leitenden Kontaktschichten 51 ist zwischen dem Leiterrahmen 5 und einer jeweiligen der ersten und zweiten Leiterplatteneinheiten 2X angeordnet, um die Anschlußleitungen 50 auf dem Leiterrahmen 5 an den jeweiligen der elektroplattierten Durchgangslöcher 23Y zu bonden, um eine elektrische Verbindung mit den jeweiligen der Kontaktflächen 22Y herzustellen.

Claims (90)

1. Verfahren zum Herstellen einer integrierten Schaltung, gekennzeichnet durch:
  • a) Bilden einer Leiterplatteneinheit (2) mit einer Chip-aufnehmenden Vertiefung (20) auf einer untere Fläche (200) der Leiterplatteneinheit (2), einer Bohrung (21), um Zugriff zu der Chip-aufnehmenden Vertiefung (20) auf der oberen Fläche (210) der Leiterplatteneinheit (2) zu haben und einer Vielzahl von Kontaktflächen (22) auf der oberen Seite (210) der Leiterplatteneinheit (2);
  • b) Bilden eines Chips (3), der eine obere Fläche (300) aufweist, die mit einer Vielzahl von Lötkontaktflächen (30) ausgestattet wird;
  • c) Anordnen des Chips (3) in der Chip-aufnehmenden Vertiefung (20), so daß die Lötkontaktflächen (30) auf dem Chip über die Bohrung (21) auf der Leiterplatteneinheit (2) freiliegend werden;
  • d) Drahtbonden der Lötkontaktflächen (30) an den Kontaktflächen (22) mittels leitender Drähte (4), die sich durch die Bohrung (21) erstrecken;
  • e) Anordnen eines Leiterrahmens (5) auf der Oberseite der Leiterplatteneinheit (2) und Bonden von Anschlußleitungen (50) auf dem Leiterrahmen (5) mit jeweils entsprechenden der Kontaktflächen (22) über eine leitende Kontaktschicht (51); und
  • f) Bilden einer Schutzschicht (6) aus Kunststoff, um die Leiterplatteneinheit (2) und mindestens einen Abschnitt des Leiterrahmens (5) einzukapseln.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die leitende Kontaktschicht (51), die in Schritt (e) verwendet wird, aus einem Silberepoxidharz gebildet wird.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die leitende Kontaktschicht (51), die in Schritt (e) verwendet wird, aus einer Lotpaste gebildet wird.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß in Schritt (a) die Leiterplatteneinheit (2B) eine untere Leiterplatte (25) einschließt, die mit der Chip-aufnehmenden Vertiefung (20B) gebildet ist, und eine obere Leiterplatte (24) aufweist, die über der unteren Leiterplatte (25) angebracht ist und mit der Bohrung (21B) versehen ist, wobei die obere Leiterplatte (24) mit ersten elektroplattierten Durchgangslöchern (240) versehen ist, die jeweils mit den Kontaktflächen (22B) deckungsgleich sind, wobei die untere Leiterplatte (25) mit zweiten elektroplattierten Durchgangslöchern (250) versehen ist, die jeweils mit den ersten elektroplattierten Durchgangslöchern (240) deckungsgleich sind.
5. Verfahren zur Herstellung einer integrierten Schaltung, gekennzeichnet durch:
  • a) Bilden einer Leiterplatteneinheit (2C) mit einer Chip-aufnehmenden Vertiefung (20C) und einer Vielzahl von Kontaktflächen (22C) auf einer oberen Fläche der Leiterplatteneinheit (2C); Bilden eines Chips (3), der eine obere Fläche (300) aufweist, die mit einer Vielzahl von Lötkontaktflächen (30) ausgestattet ist;
  • b) Bilden eines Chips (3), der eine untere Fläche (300) aufweist, die mit einer Vielzahl von Lötkontaktflächen (30) ausgestattet wird;
  • c) Anordnen des Chips (3) in der Chip-aufnehmenden Vertiefung (20C), so daß die Lötkontaktflächen (30) auf dem Chip (3) von der Chip- aufnehmenden Vertiefung (20C) freiliegend werden;
  • d) Drahtbonden der Lötkontaktflächen (30) mit den Kontaktflächen (22C) mittels leitender Drähte (4);
  • e) Anordnen eines Leiterrahmens (5) auf der Oberseite der Leiterplatteneinheit (2C) und Bonden von Anschlußleitungen (50) auf dem Leiterrahmen (5) mit entsprechenden der Kontaktflächen (22C) über eine leitende Kontaktschicht (51); und
  • f) Bilden einer Schutzschicht (6) aus Kunststoff, um die Leiterplatteneinheit (2C) und mindestens einen Abschnitt des Leiterrahmens (5) einzukapseln.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die leitende Kontaktschicht (51), die in Schritt (e) verwendet wird, aus einem Silberepoxidharz gebildet wird.
7. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die leitende Kontaktschicht (51), die in Schritt (e) verwendet wird, aus einer Lotpaste gebildet wird.
8. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß in Schritt (a) die Leiterplatteneinheit (2E) eine untere Leiterplatte (25E) und eine obere Leiterplatte (24E), die über der unteren Leiterplatte (25E) angebracht ist, einschließt und die mit der Chip-aufnehmenden Vertiefung (20E) versehen ist, wobei die obere Leiterplatte (24E) mit ersten elektroplattierten Durchgangslöchern (240E) versehen ist, die jeweils mit entsprechenden der Kontaktflächen (22E) deckungsgleich sind, und wobei die untere Leiterplatte (25E) mit zweiten elektroplattierten Durchgangslöchern (250E) versehen ist, die jeweils entsprechend mit den ersten elektroplattierten Durchgangslöchern (240E) deckungsgenau werden.
9. Verfahren zum Herstellen einer integrierten Schaltung, gekennzeichnet durch:
  • a) Bilden einer Leiterplatteneinheit (2J) mit mindestens zwei Chip­ aufnehmenden Vertiefungen (20J) auf einer Unterseite der Leiterplatteneinheit (2J), mindestens zweier Bohrungen (21J), um Zugriff zu einer jeweiligen der Chip-aufnehmenden Vertiefungen (20J) auf der oberen Fläche (210) der Leiterplatteneinheit (2J) zu haben, und einer Vielzahl von Kontaktflächen (22J) auf der oberen Seite der Leiterplatteneinheit (2J);
  • b) Bilden von mindestens zwei Chips (3), wobei jeder eine obere Fläche (300) aufweist, die mit einer Vielzahl von Lötkontaktflächen (30) ausgestattet wird;
  • c) Anordnen jeder der Chips (3) in einer jeweiligen der Chip- aufnehmenden Vertiefungen (20J), so daß die Lötkontaktflächen (30) auf jedem der Chips über eine jeweilige der Bohrungen (21J) auf der Leiterplatteneinheit (2J) freiliegend werden;
  • d) Drahtbonden der Lötkontaktflächen (30) mit den Kontaktflächen (22J) mittels leitender Drähte (4), die sich durch die Bohrung (21J) erstrecken;
  • e) Anordnen eines Leiterrahmens (5) auf der Oberseite der Leiterplatteneinheit (2J) und Bonden von Anschlußleitungen (50) auf dem Leiterrahmen (5) mit entsprechenden der Kontaktflächen (22J) auf Endabschnitten der Leiterplatteneinheit (2J) über eine leitende Kontaktschicht (51); und
  • f) Bilden einer Schutzschicht (6) aus Kunststoff, um die Leiterplatteneinheit (2J) und mindestens einen Abschnitt des Leiterrahmens (5) einzukapseln.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die leitende Kontaktschicht (51), die in Schritt (e) verwendet wird, aus einem Silberepoxidharz gebildet wird.
11. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die leitende Kontaktschicht (51), die in Schritt (e) verwendet wird, aus einer Lotpaste gebildet wird.
12. Verfahren zum Herstellen einer integrierten Schaltung, gekennzeichnet durch:
  • a) Bilden einer Leiterplatteneinheit (2M) mit mindestens zwei Chip- aufnehmenden Vertiefungen (20M) und einer Vielzahl von Kontaktflächen (22M) auf der oberen Fläche (210) der Leiterplatteneinheit (2M);
  • b) Bilden von mindestens zwei Chips (3), wobei jeder eine obere Fläche (300) aufweist, die mit einer Vielzahl von Lötkontaktflächen (30) ausgestattet wird;
  • c) Anordnen jeder der Chips (3) in einer jeweiligen der Chip- aufnehmenden Vertiefungen (20M), so daß die Lötkontaktflächen (30) auf jedem der Chips von jeder der Chip-aufnehmenden Vertiefungen (20M) freiliegend werden;
  • d) Drahtbonden der Lötkontaktflächen (30) mit den Kontaktflächen (22M) mittels leitender Drähte (4);
  • e) Anordnen eines Leiterrahmens (5) auf der Oberseite der Leiterplatteneinheit (2M) und Bonden von Anschlußleitungen (50) auf dem Leiterrahmen (5) mit entsprechenden der Kontaktflächen (22M) auf Endabschnitten der Leiterplatteneinheit (2M) über eine leitende Kontaktschicht (51); und
  • f) Bilden einer Schutzschicht (6) aus Kunststoff, um die Leiterplatteneinheit (2M) und mindestens einen Abschnitt des Leiterrahmens (5) einzukapseln.
13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß die leitende Kontaktschicht (51), die in Schritt (e) verwendet wird, aus einem Silberepoxidharz gebildet wird.
14. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß die leitende Kontaktschicht (51), die in Schritt (e) verwendet wird, aus einer Lotpaste gebildet wird.
15. Verfahren zum Herstellen einer integrierten Schaltung, gekennzeichnet durch:
  • a) Bilden einer ersten Leiterplatteneinheit (2P) mit einer ersten Chip- aufnehmenden Vertiefung (20P) bei einer unteren Fläche der ersten Leiterplatteneinheit (2P), einer ersten Bohrung (21P), um Zugriff zu der ersten Chip-aufnehmenden Vertiefung (20P) auf der oberen Fläche der ersten Leiterplatteneinheit (2P) zu haben, und einer Vielzahl von ersten Kontaktflächen (22P) auf der oberen Seite der ersten Leiterplatteneinheit (2P) und einer Vielzahl von ersten elektroplattierten Durchgangslöchern (23P), die jeweils mit den ersten Kontaktflächen (22P) deckungsgleich sind und die sich durch die untere Fläche der ersten Leiterplatteneinheit (2P) erstrecken;
  • b) Bilden eines ersten Chips (3), der eine obere Fläche (300) aufweist, die mit einer Vielzahl von ersten Lötkontaktflächen (30) ausgestattet wird;
  • c) Anordnen des ersten Chips (3) in der ersten Chip-aufnehmenden Vertiefung (20P), so daß die ersten Lötkontaktflächen (30) auf dem ersten Chip (3) über die erste Bohrung (21P) auf der ersten Leiterplatteneinheit (2P) freiliegend werden;
  • d) Drahtbonden der ersten Lötkontaktflächen (30) mit den ersten Kontaktflächen (22P) mittels leitender Drähte (4), die sich durch die erste Bohrung (21P) erstrecken;
  • e) Anordnen eines Leiterrahmens (5) unter der ersten Leiterplatteneinheit (2P) und Bonden von Anschlußleitungen (50) auf dem Leiterrahmen (5) an den ersten elektroplattierten Durchgangslöchern (23P), um einen elektrischen Kontakt mit den entsprechenden der ersten Kontaktflächen (22P) über eine erste leitende Kontaktschicht (51) herzustellen; und
  • f) Bilden einer Schutzschicht (6) aus Kunststoff, um die erste Leiterplatteneinheit (2P) und mindestens einen Abschnitt des Leiterrahmens (5) einzukapseln.
16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß die leitende Kontaktschicht (51), die in Schritt (e) verwendet wird, aus einem Silberepoxidharz gebildet wird.
17. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß die leitende Kontaktschicht (51), die in Schritt (e) verwendet wird, aus einer Lotpaste gebildet wird.
18. Verfahren nach Anspruch 15, weiter gekennzeichnet durch einen Schritt vor dem Schritt (f):
Bilden einer zweiten Leiterplatteneinheit (2P) mit einer zweiten Chip- aufnehmenden Vertiefung (20P) an der unteren Fläche der zweiten Leiterplatteneinheit (2P), einer zweiten Bohrung (21P), um Zugriff auf die zweite aufnehmende Vertiefung (20P) auf einer Oberfläche der zweiten Leiterplatteneinheit (2P) zu haben, einer Vielzahl von zweiten Kontaktflächen (22P) auf der oberen Fläche der zweiten Leiterplatteneinheit (2P) und einer Vielzahl von zweiten elektroplattierten Durchgangslöchern (23P), die jeweils mit den zweiten Kontaktflächen (22P) deckungsgleich sind und die sich durch die untere Oberfläche der zweiten Leiterplatteneinheit (2P) erstrecken;
Bilden eines zweiten Chips (3), der eine obere Fläche (300) aufweist, die mit einer Vielzahl von zweiten Lötkontaktflächen (30) ausgestattet wird;
Anordnen des zweiten Chips (3) in der zweiten Chip-aufnehmenden Vertiefung (20P), so daß die zweiten Lötkontaktflächen (30) auf dem zweiten Chip (3) über die zweite Bohrung (21P) in der zweiten Leiterplatteneinheit (2P) freiliegend werden;
Drahtbonden der zweiten Lötkontaktflächen (30) mit den zweiten Kontaktflächen (22P) mittels zweiter leitender Drähte (4), die sich durch die zweite Bohrung (21P) erstrecken; und
wobei der Leiterrahmen (5), der zwischen der ersten und zweiten Leiterplatteneinheit (2P) angeordnet ist, die Anschlußleitungen (50) auf dem Leiterrahmen (5) an die zweiten elektroplattierten Durchgangslöchern (23P) bondet, um eine elektrische Verbindung mit entsprechenden der zweiten Kontaktflächen (22P) über eine zweite leitende Kontaktschicht (51) herzustellen.
19. Verfahren zum Herstellen einer integrierten Schaltung, gekennzeichnet durch:
  • a) Bilden einer ersten Leiterplatteneinheit (2Q) mit einer ersten Chip- aufnehmenden Vertiefung (20Q) und einer Vielzahl von ersten Kontaktflächen (30Q) auf einer Oberfläche der ersten Leiterplatteneinheit (2Q) und einer Vielzahl von ersten elektroplattierten Durchgangslöchern (23Q) die mit entsprechenden ersten Kontaktflächen (22Q) deckungsgleich sind und die sich durch eine untere Fläche der ersten Leiterplatteneinheit (2Q) erstrecken;
  • b) Bilden eines ersten Chips (3), der eine untere Fläche (300) aufweist, die mit einer Vielzahl von ersten Lötkontaktflächen (30) ausgestattet wird;
  • c) Anordnen des ersten Chips (3) in der ersten Chip-aufnehmenden Vertiefung (20Q), so daß die ersten Lötkontaktflächen (30) auf dem ersten Chip (3) von der ersten aufnehmenden Vertiefung (20Q) freiliegend werden;
  • d) Drahtbonden der ersten Lötkontaktflächen (30) mit den ersten Kontaktflächen (22Q) mittels erster leitender Drähte (4);
  • e) Anordnen eines Leiterrahmens (5) unter der ersten Leiterplatteneinheit (2Q) und Bonden von Anschlußleitungen (50) auf dem Leiterrahmen (5) mit den ersten elektroplattierten Durchgangslöchern (23Q), um eine elektrische Verbindung mit den jeweils entsprechenden ersten Kontaktflächen (22Q) über eine erste leitende Kontaktschicht (51) herzustellen; und
  • f) Bilden einer Schutzschicht (6) aus Kunststoff, um die erste Leiterplatteneinheit (2Q) und mindestens einen Abschnitt des Leiterrahmens (5) einzukapseln.
20. Verfahren nach Anspruch 19, dadurch gekennzeichnet, daß die leitende Kontaktschicht (51), die in Schritt (e) verwendet wird, aus einem Silberepoxidharz gebildet wird.
21. Verfahren nach Anspruch 19, dadurch gekennzeichnet, daß die leitende Kontaktschicht (51), die in Schritt (e) verwendet wird, aus einer Lotpaste gebildet wird.
22. Verfahren nach Anspruch 19, weiter gekennzeichnet durch einen Schritt vor dem Schritt (f):
Bilden einer zweiten Leiterplatteneinheit (2Q) mit einer zweiten Chip- aufnehmenden Vertiefung (20Q) und einer Vielzahl von zweiten Kontaktflächen (22Q) auf einer oberen Fläche der zweiten Leiterplatteneinheit (2Q) und einer Vielzahl von zweiten elektroplattierten Durchgangslöchern (23Q), die jeweils mit den zweiten Kontaktflächen (22Q) deckungsgleich sind und die sich durch eine untere Fläche der zweiten Leiterplatteneinheit (2Q) erstrecken;
Bilden eines zweiten Chips (3), der eine obere Fläche (300) aufweist, die mit einer Vielzahl von zweiten Lötkontaktflächen (30) ausgestattet wird;
Anordnen des zweiten Chips (3) in der zweiten Chip-aufnehmenden Vertiefung (20Q), so daß die zweiten Lötkontaktflächen (30) auf dem zweiten Chip (3) von der zweiten Chip-aufnehmenden Vertiefung (2Q) freiliegend werden;
Drahtbonden der zweiten Lötkontaktflächen (30) mit den zweiten Kontaktflächen (22Q) mittels zweiter leitender Drähte (4); und
mit dem Leiterrahmen (5), der zwischen der ersten und zweiten Leiterplatteneinheit (2Q) angeordnet ist, und Bonden der Anschlußleitungen (50) auf dem Leiterrahmen (5) mit den zweiten elektroplattierten Durchgangslöchern (23Q), um eine elektrische Verbindung mit entsprechenden der zweiten Kontaktflächen (22Q) über eine zweite leitende Kontaktschicht (51) herzustellen.
23. Verfahren zum Herstellen einer integrierten Schaltung, gekennzeichnet durch:
  • a) Bilden einer ersten Leiterplatteneinheit (2F) mit einer ersten Chip- aufnehmenden Vertiefung (20F) auf einer Unterseite einer Leiterplatteneinheit (2F), einer Bohrung (21F), um Zugriff zu der Chip-aufnehmenden Vertiefung (20F) auf der oberen Fläche der Leiterplatteneinheit (2F) zu haben, einer Vielzahl von ersten Kontaktflächen (22F) auf der oberen Seite der ersten Leiterplatteneinheit (2F) und einer Vielzahl von Positionierungskerben (26), die auf gegenüberliegenden Seitenabschnitten der Leiterplatteneinheit (2F) angeordnet sind und die jeweils den Kontaktflächen (22F) entsprechen;
  • b) Bilden eines Chips (3), der eine obere Fläche (300) aufweist, die mit einer Vielzahl von Lötkontaktflächen (30) ausgestattet wird;
  • c) Anordnen des Chips (3) in der Chip-aufnehmenden Vertiefung (20F), so daß die Lötkontaktflächen (30) auf dem Chip (3) über die Bohrung (21F) auf der Leiterplatteneinheit (2F) freiliegend werden;
  • d) Drahtbonden der Lötkontaktflächen (30) mit den Kontaktflächen (22F) mittels leitender Drähte (4), die sich durch die Bohrung (21F) erstrecken;
  • e) Einführen eines Endes von jedem der Vielzahl der Anschlußleitungen (50) eines Leiterrahmens (5) in eine jeweilige der Positionierungskerben (26) und Bonden der Anschlußleitungen (50) auf dem Leiterrahmen (5) mit entsprechenden der Kontaktflächen (22F) über eine leitende Kontaktschicht (51); und
  • f) Bilden einer Schutzschicht (6) aus Kunststoff, um die Leiterplatteneinheit (2F) und mindestens einen Abschnitt des Leiterrahmens (5) einzukapseln.
24. Verfahren nach Anspruch 23, dadurch gekennzeichnet, daß die leitende Kontaktschicht (51), die in Schritt (e) verwendet wird, aus einem Silberepoxidharz gebildet ist.
25. Verfahren nach Anspruch 23, dadurch gekennzeichnet, daß die leitende Kontaktschicht (51), die in Schritt (e) verwendet wird, aus einer Lotpaste gebildet wird.
26. Verfahren nach Anspruch 23, dadurch gekennzeichnet, daß in Schritt (a) die Leiterplatteneinheit (2G) eine untere Leiterplatte (25G) einschließt, die mit der Chip-aufnehmenden Vertiefung (20G) gebildet ist und eine obere Leiterplatte (24G), die über der unteren Leiterplatte (25G) angebracht ist, und die mit einer Bohrung (21G) versehen ist, wobei die obere Leiterplatte (24G) mit ersten elektroplattierten Durchgangslöcher (240G) versehen ist, die jeweils mit den Kontaktflächen (2G) deckungsgleich sind und die untere Leiterplatte (22G) mit zweiten elektroplattierten Durchgangslöchern (250G) versehen ist, die jeweils mit den ersten elektroplattierten Durchgangslöchern (240G) deckungsgleich sind.
27. Verfahren zum Herstellen einer integrierten Schaltung, gekennzeichnet durch:
  • a) Bilden einer Leiterplatteneinheit (2H) mit einer Chip-aufnehmenden Vertiefung (20H) und einer Vielzahl von ersten Kontaktflächen auf der Oberseite (21H) der Leiterplatteneinheit (2H) und einer Vielzahl von Positionierungskerben (26H), die auf gegenüberliegenden Seitenabschnitten der Leiterplatteneinheit (2H) angeordnet sind und die jeweils den Kontaktflächen (22H) entsprechen;
  • b) Bilden eines Chips (3), der eine obere Fläche (300) aufweist, die mit einer Vielzahl von Lötkontaktflächen (30) ausgestattet wird;
  • c) Anordnen des Chips (3) in der Chip-aufnehmenden Vertiefung (20H), so daß die Lötkontaktflächen (30) auf dem Chip (3) von der Chip- aufnehmenden Vertiefung (20H) freiliegend werden;
  • d) Drahtbonden der Lötkontaktflächen (30) mit den Kontaktflächen (22H) mittels leitender Drähte (4);
  • e) Einführen eines Endes von jedem der Vielzahl der Anschlußleitungen (50) eines Leiterrahmens (5) in eine jeweilige der Positionierungskerben (26H) und Bonden der Anschlußleitungen (50) auf dem Leiterrahmen (5) mit entsprechenden der Kontaktflächen (22H) über eine leitende Kontaktschicht (51); und
  • f) Bilden einer Schutzschicht (6) aus Kunststoff, um die Leiterplatteneinheit (2H) und mindestens einen Abschnitt des Leiterrahmens (5) einzukapseln.
28. Verfahren nach Anspruch 27, dadurch gekennzeichnet, daß die leitende Kontaktschicht (51), die in Schritt (e) verwendet wird, aus einem Silberepoxidharz gebildet wird.
29. Verfahren nach Anspruch 27, dadurch gekennzeichnet, daß die leitende Kontaktschicht (51), die in Schritt (e) verwendet wird, aus einer Lotpaste gebildet wird.
30. Verfahren nach Anspruch 27, dadurch gekennzeichnet, daß in Schritt (a) die Leiterplatteneinheit (2I) eine untere Leiterplatte (25I) und eine obere Leiterplatte (24I) einschließt, die über der unteren Leiterplatte (25I) angebracht ist und mit der Chip-aufnehmenden Vertiefung (20I) versehen ist, wobei die obere Leiterplatte (24I) mit ersten elektroplattierten Durchgangslöchern (240I) versehen ist, die jeweils mit den Kontaktflächen (22I) deckungsgleich sind und die untere Leiterplatte (25I) mit zweiten elektroplattierten Durchgangslöchern (250I) versehen ist, die jeweils mit den ersten elektroplattierten Durchgangslöchern (240I) deckungsgleich sind.
31. Verfahren zum Herstellen einer integrierten Schaltung, gekennzeichnet durch:
  • a) Bilden einer Leiterplatteneinheit (2L) mit mindestens zwei Chip- aufnehmenden Vertiefungen (20L) auf einer Unterseite einer Leiterplatteneinheit (2L), mindestens zweier Bohrungen (21L), um Zugriff zu einer jeweiligen der Chip-aufnehmenden Vertiefungen (20L) auf der oberen Fläche der Leiterplatteneinheit (2L) zu haben, einer Vielzahl von Kontaktflächen (22L) auf der oberen Seite der Leiterplatteneinheit (2L) und einer Vielzahl von Positionierungskerben (26L), die auf gegenüberliegenden Seitenabschnitten der Leiterplatteneinheit (2L) angeordnet sind und die jeweils den Kontaktflächen (22L) entsprechen;
  • b) Bilden mindestens zweier Chips (3), wobei jeder eine obere Fläche (300) aufweist, die mit einer Vielzahl von Lötkontaktflächen (30) ausgestattet wird;
  • c) Anordnen jedes der Chips (3) in einer der jeweiligen Chip- aufnehmenden Vertiefungen (20L), so daß die Lötkontaktflächen (30) auf jedem der Chips (3) über eine jeweilige der Bohrungen (21L) auf der Leiterplatteneinheit (2L) freiliegend werden;
  • d) Drahtbonden der Lötkontaktflächen (30) mit den Kontaktflächen (22L) mittels leitender Drähte (4), die sich durch die Bohrung (21L) erstrecken;
  • e) Einführen eines Endes von jedem der Vielzahl der Anschlußleitungen (50) eines Leiterrahmens (5) in eine jeweilige der Positionierungskerben (26L) und Bonden der Anschlußleitungen (50) auf dem Leiterrahmen (5) mit entsprechenden der Kontaktflächen (22L) über eine leitende Kontaktschicht (51); und
  • f) Bilden einer Schutzschicht (6) aus Kunststoff, um die Leiterplatteneinheit (2L) und mindestens einen Abschnitt des Leiterrahmens (5) einzukapseln.
32. Verfahren nach Anspruch 31, dadurch gekennzeichnet, daß die leitende Kontaktschicht (51), die in Schritt (e) verwendet wird, aus einem Silberepoxidharz gebildet wird.
33. Verfahren nach Anspruch 31, dadurch gekennzeichnet, daß die leitende Kontaktschicht (51), die in Schritt (e) verwendet wird, aus einer Lotpaste gebildet wird.
34. Verfahren zum Herstellen einer integrierten Schaltung, gekennzeichnet durch:
  • a) Bilden einer Leiterplatteneinheit (2N) mit mindestens zwei Chip- aufnehmenden Vertiefungen (20N) und einer Vielzahl von Kontaktflächen (22N) auf einer oberen Seite der Leiterplatteneinheit (2N) und einer Vielzahl von Positionierungskerben (26N), die auf gegenüberliegenden Seitenabschnitten der Leiterplatteneinheit (2N) angeordnet sind und die jeweils den Kontaktflächen (22N) entsprechen;
  • b) Bilden mindestens zweier Chips (3), wobei jeder eine obere Fläche (300) aufweist, die mit einer Vielzahl von Lötkontaktflächen (30) ausgestattet wird;
  • c) Anordnen jedes der Chips (3) in einer jeweiligen der Chip- aufnehmenden Vertiefungen (20N), so daß die Lötkontaktflächen (30) auf jedem der Chip (3) von jeder der Chip-aufnehmenden Vertiefung (20N) freiliegend werden;
  • d) Drahtbonden der Lötkontaktflächen (30) mit den Kontaktflächen (22N) mittels leitender Drähte (4);
  • e) Einführen eines Endes von jedem der Vielzahl der Anschlußleitungen (50) eines Leiterrahmens (5) in eine jeweilige der Positionierungskerben (26N) und Bonden der Anschlußleitungen (50) auf dem Leiterrahmen (5) mit entsprechenden der Kontaktflächen (22N) über eine leitende Kontaktschicht (51); und
  • f) Bilden einer Schutzschicht (6) aus Kunststoff, um die Leiterplatteneinheit (2N) und mindestens einen Abschnitt des Leiterrahmens (5) einzukapseln.
35. Verfahren nach Anspruch 34, dadurch gekennzeichnet, daß die leitende Kontaktschicht (51), die in Schritt (e) verwendet wird, aus einem Silberepoxidharz gebildet wird.
36. Verfahren nach Anspruch 34, dadurch gekennzeichnet, daß die leitende Kontaktschicht (51), die in Schritt (e) verwendet wird, aus einer Lotpaste gebildet wird.
37. Integrierte Schaltung, gekennzeichnet durch:
eine Leiterplatteneinheit (2) mit einer unteren Fläche (200), die mit einer Chip-aufnehmenden Vertiefung (20) versehen ist, einer oberen Fläche (210), die mit einer Bohrung (21) versehen ist, um Zugriff zu der Chip- aufnehmenden Vertiefung (20) zu haben, und eine Vielzahl von Kontaktflächen (22) auf der oberen Fläche der Leiterplatteneinheit;
einen Chip (3) mit einer oberen Fläche (300), die mit einer Vielzahl von Lötkontaktflächen (30) versehen ist, wobei der Chip (3) innerhalb der Chip-aufnehmenden Vertiefung (20) angeordnet ist, so daß die Lötkontaktflächen (30) über die Bohrung (21) in der Leiterplatteneinheit (2) freiliegend sind;
eine Vielzahl von leitenden Drähten (4), die sich durch die Bohrung (21) erstrecken und die die Lötkontaktflächen (30) an den Kontaktflächen (22) drahtbonden;
einen Leiterrahmen (5), der auf der Oberfläche der Leiterplatteneinheit (2) angeordnet ist, wobei der Leiterrahmen (5) eine Vielzahl von Anschlußleitungen (50) aufweist;
eine leitende Kontaktschicht (51), die zwischen dem Leiterrahmen (5) und der Leiterplatteneinheit (2) angeordnet ist, um die Anschlußleitungen (50) auf dem Leiterrahmen (5) an entsprechenden der Kontaktanschlüsse (22) zu bonden; und
eine Schutzschicht (6) aus Kunststoff, um die Leiterplatteneinheit (2) und mindestens einen Abschnitt des Leiterrahmens (5) einzukapseln.
38. Integrierte Schaltung nach Anspruch 37, dadurch gekennzeichnet, daß die leitende Kontaktschicht (51) aus einem Silberepoxidharz gebildet ist.
39. Integrierte Schaltung nach Anspruch 37, dadurch gekennzeichnet, daß die leitende Kontaktschicht (51) aus einer Lotpaste gebildet ist.
40. Integrierte Schaltung nach Anspruch 37, dadurch gekennzeichnet, daß die Leiterplatteneinheit (2B) eine untere Leiterplatte (25) einschließt, die mit der Chip-aufnehmenden Vertiefung (20B) gebildet ist und eine obere Leiterplatte (24), die über der unteren Leiterplatte (25) angebracht ist, und die mit einer Bohrung (21B) gebildet ist, wobei die obere Leiterplatte (24) mit ersten elektroplattierten Durchgangslöcher (240) versehen ist, die jeweils mit den Kontaktflächen (22B) deckungsgleich sind und die untere Leiterplatte (25) mit zweiten elektroplattierten Durchgangslöchern (250) versehen ist, die jeweils mit den elektroplattierten Durchgangslöchern (240) deckungsgleich sind.
41. Integrierte Schaltung, gekennzeichnet durch:
eine Leiterplatteneinheit (2C), die eine obere Fläche aufweist, die mit einer Chip-aufnehmenden Vertiefung (20C) und einer Vielzahl von Kontaktflächen (22C) versehen ist;
einen Chip (3), der eine obere Fläche (300) aufweist, die mit einer Vielzahl von Lötkontaktflächen (30) versehen ist, wobei der Chip (3) in der aufnehmenden Vertiefung (20C) so angeordnet ist, daß die Lötkontaktflächen (30) von der Chip-aufnehmenden Vertiefung (20C) freiliegend sind;
eine Vielzahl von leitenden Drähten (4) zum Drahtbonden der Lötkontaktflächen (30) an den Kontaktflächen (22C);
einen Leiterrahmen (5), der auf der Oberfläche der Leiterplatteneinheit (2C) angeordnet ist, wobei der Leiterrahmen (5) eine Vielzahl von Anschlußleitungen (50) aufweist;
eine leitende Kontaktschicht (51), die zwischen dem Leiterrahmen und der Leiterplatteneinheit (2C) angeordnet ist, um die Anschlußleitungen (50) auf dem Leiterrahmen (5) an entsprechenden Kontaktflächen (22C) zu bonden, und
eine Schutzschicht (6) aus Kunststoff, um die Leiterplatteneinheit (2C) und mindestens einen Abschnitt des Leiterrahmens (5) einzukapseln.
42. Integrierte Schaltung nach Anspruch 41, dadurch gekennzeichnet, daß die leitende Kontaktschicht (51) aus einem Silberepoxidharz gebildet ist.
43. Integrierte Schaltung nach Anspruch 41, dadurch gekennzeichnet, daß die leitende Kontaktschicht (51) aus einer Lotpaste gebildet ist.
44. Integrierte Schaltung nach Anspruch 41, dadurch gekennzeichnet, daß die Leiterplatteneinheit (2E) eine untere Leiterplatte (25E) und eine obere Leiterplatte (24E) einschließt, die über der unteren Leiterplatte (25E) angebracht ist, und die mit der Chip-aufnehmenden Vertiefung (20E) gebildet ist, wobei die obere Leiterplatte (24E), die mit ersten elektroplattierten Durchgangslöchern (240E) versehen ist, die jeweils mit den Kontaktflächen (22E) deckungsgleich sind, und die untere Leiterplatte (25E) mit zweiten elektroplattierten Durchgangslöchern (250E) versehen ist, die jeweils mit den ersten elektroplattierten Durchgangslöchern (240E) deckungsgleich sind.
45. Integrierte Schaltung, gekennzeichnet durch:
eine Leiterplatteneinheit (2J) mit einer unteren Fläche, die mit mindestens zwei Chip-aufnehmenden Vertiefungen (30J) versehen ist und einer oberen Fläche, die mit mindestens zwei Bohrungen (21J) versehen ist, um einen Zugriff zu einer der Chip-aufnehmenden Vertiefungen (20J) zu haben, und weiter mit einer Vielzahl von Kontaktflächen (22J) versehen ist;
mindestens zwei Chips (3), wobei jeder eine obere Fläche (300) aufweist, die mit einer Vielzahl von Lötkontaktflächen (30) ausgestattet ist, wobei jeder Chip (3) innerhalb einem jeweiligen der Chip-aufnehmenden Vertiefungen (20J) angeordnet ist, so daß die Lötkontaktflächen (30) von jedem der Chips (3) über jeweilige der Bohrungen (21J) in der Leiterplatteneinheit (2J) freiliegend sind;
eine Vielzahl von leitenden Drähten (4), die sich durch die Bohrung (21J) erstrecken und die die Lötkontaktflächen (30) mit den Kontaktflächen (22J) drahtbonden;
einen Leiterrahmen (5), der auf der Oberfläche der Leiterplatteneinheit (2J) angeordnet ist, wobei der Leiterrahmen (5) eine Vielzahl von Anschlußleitungen (50) aufweist;
eine leitende Kontaktschicht (51), die zwischen dem Leiterrahmen (5) und der Leiterplatteneinheit (2J) angeordnet ist, um die Anschlußleitungen (50) auf dem Leiterrahmen (5) an entsprechenden der Kontaktanschlüsse (22J) zu bonden; und
eine Schutzschicht (6) aus Kunststoff, um die Leiterplatteneinheit (2J) und mindestens einen Abschnitt des Leiterrahmens (5) einzukapseln.
46. Integrierte Schaltung nach Anspruch 45, dadurch gekennzeichnet, daß die leitende Kontaktschicht (51) aus einem Silberepoxidharz gebildet ist.
47. Integrierte Schaltung nach Anspruch 45, dadurch gekennzeichnet, daß die leitende Kontaktschicht (51) aus einer Lotpaste gebildet ist.
48. Integrierte Schaltung, gekennzeichnet durch:
eine Leiterplatteneinheit (2M), die eine oberen Fläche (21M) aufweist, die mit mindestens zwei Chip-aufnehmenden Vertiefungen (20M) und einer Vielzahl von Kontaktflächen (22M) versehen ist;
mindestens zwei Chips (3), die eine obere Fläche (300) aufweisen, die mit einer Vielzahl von Lötkontaktflächen (30) versehen ist, wobei jeder Chip (3) innerhalb einer jeweiligen der Chip-aufnehmenden Vertiefungen (20M) angeordnet ist, so daß die Lötkontaktflächen (30) von jedem der Chips (3) von der jeweiligen Chip-aufnehmenden Vertiefung (20M) freiliegend sind;
eine Vielzahl von leitenden Drähten (4), die sich durch die die Lötkontaktflächen (30) mit den Kontaktflächen (22M) drahtbonden;
einen Leiterrahmen (5), der auf der Oberfläche der Leiterplatteneinheit (2M) angeordnet ist, wobei der Leiterrahmen (5) eine Vielzahl von Anschlußleitungen (50) aufweist;
eine leitende Kontaktschicht (51), die die Anschlußleitungen (50) auf dem Leiterrahmen (5) mit entsprechenden der Kontaktanschlüssen (22M) bondet; und
eine Schutzschicht (6) aus Kunststoff, um die Leiterplatteneinheit (2M) und mindestens einen Abschnitt des Leiterrahmens (5) einzukapseln.
49. Integrierte Schaltung nach Anspruch 48, dadurch gekennzeichnet, daß die leitende Kontaktschicht (51) aus einem Silberepoxidharz gebildet ist.
50. Integrierte Schaltung nach Anspruch 48, dadurch gekennzeichnet, daß die leitende Kontaktschicht (51) aus einer Lotpaste gebildet ist.
51. Integrierte Schaltung, gekennzeichnet durch:
eine erste Leiterplatteneinheit (2P) mit einer unteren Fläche, die mit einer Chip-aufnehmenden Vertiefung (20P) versehen ist, eine obere Fläche, die mit einer Bohrung (21P) versehen ist, um Zugriff zu der ersten Chip- aufnehmenden Vertiefung (20P) und einer Vielzahl von ersten Kontaktflächen (22P) zu haben und die weiterhin mit einer Vielzahl von ersten elektroplattierten Durchgangslöchern (23P) versehen ist, die jeweils mit den ersten Kontaktflächen (22P) deckungsgleich sind und die sich durch die untere Fläche der ersten Leiterplatteneinheit (2P) erstrecken;
einen Chip (3), der eine obere Fläche (300) aufweist, die mit einer Vielzahl von ersten Lötkontaktflächen (30) ausgestattet ist, wobei der erste Chip (3) innerhalb der Chip-aufnehmenden Vertiefung (20P) so angeordnet ist, so daß die ersten Lötkontaktflächen (30) auf dem ersten Chip (3) über die erste Bohrung (21P) in der ersten Leiterplatteneinheit (2P) freiliegend sind;
eine Vielzahl von ersten leitenden Drähten (4), die sich durch die erste Bohrung (21P) erstrecken und die die ersten Lötkontaktflächen (30) mit den ersten Kontaktflächen (22P) drahtbonden;
einen Leiterrahmen (5), der unter der ersten Leiterplatteneinheit (2P) angeordnet ist, wobei der Leiterrahmen (5) eine Vielzahl von Anschlußleitungen (50) aufweist;
eine erste leitende Kontaktschicht (51), um die Anschlußleitungen (50) auf dem Leiterrahmen (5) mit den ersten elektroplattierten Durchgangslöchern (23P) zu bonden, um eine elektrische Verbindung mit entsprechenden ersten Kontaktflächen (22P) herzustellen; und
eine Schutzschicht (6) aus Kunststoff, um die erste Leiterplatteneinheit (2P) und mindestens einen Abschnitt des Leiterrahmens (5) einzukapseln.
52. Integrierte Schaltung nach Anspruch 51, dadurch gekennzeichnet, daß die leitende Kontaktschicht (51) aus einem Silberepoxidharz gebildet ist.
53. Integrierte Schaltung nach Anspruch 51, dadurch gekennzeichnet, daß die leitende Kontaktschicht (51) aus einer Lotpaste gebildet ist.
54. Integrierte Schaltung nach Anspruch 51, weiterhin gekennzeichnet durch:
eine zweite Leiterplatteneinheit (2P) mit einer unteren Fläche, die mit einer zweiten Chip-aufnehmenden Vertiefung (20P) versehen ist, eine obere Fläche, die mit einer zweiten Bohrung (21P) versehen ist, um Zugriff zu der zweiten Chip-aufnehmenden Vertiefung (20P) und einer Vielzahl von ersten Kontaktflächen (22P) zu haben und die weiterhin mit einer Vielzahl von zweiten elektroplattierten Durchgangslöchern (23P) versehen ist, die jeweils mit den zweiten Kontaktflächen (22P) deckungsgleich sind und die sich durch die untere Fläche der ersten Leiterplatteneinheit (2P) erstrecken; wobei der Leiterrahmen (5) zwischen der ersten und der zweiten Leiterplatteneinheit (2P) angeordnet ist;
einen zweiten Chip (3), der eine untere Fläche (300) aufweist, die mit einer Vielzahl von zweiten Lötkontaktflächen (30) versehen ist, wobei der zweite Chip (3) innerhalb der zweiten Chip-aufnehmenden Vertiefung (20P) so angeordnet ist, daß die zweiten Lötkontaktflächen (30) über die zweite Bohrung (21P) in der zweiten Leiterplatteneinheit (2P) freiliegend sind;
eine Vielzahl von zweiten leitenden Drähten (4), die sich durch die zweite Bohrung (21P) erstrecken und die die zweiten Lötkontaktflächen (30) an den zweiten Kontaktflächen (22P) drahtbonden; und
eine zweite leitende Kontaktschicht (51), um die Anschlußleitungen (50) auf dem Leiterrahmen (5) mit den zweiten elektroplattierten Durchgangslöchern (23P) zu bonden, um eine elektrische Verbindung mit entsprechenden zweiten Kontaktflächen (22P) herzustellen.
55. Integrierte Schaltung, gekennzeichnet durch:
eine erste Leiterplatteneinheit (2Q), die eine obere Fläche aufweist; die mit einer ersten Chip-aufnehmenden Vertiefung (20Q) und einer Vielzahl von ersten Kontaktflächen (22Q) versehen ist und mit einer Vielzahl von ersten elektroplattierten Durchgangslöchern (23Q), die mit den ersten Kontaktflächen (22Q) deckungsgleich sind und sich durch eine untere Fläche der ersten Leiterplatteneinheit (2Q) erstrecken;
einen ersten Chip (3), der eine obere Fläche (300) aufweist, die mit einer Vielzahl von ersten Lötkontaktflächen (30) ausgestattet ist, wobei der erste Chip (3) in der ersten Chip-aufnehmenden Vertiefung (20Q) so angeordnet ist, daß die ersten Lötkontaktflächen (30) von der ersten Chip- aufnehmenden Vertiefung (20Q) freiliegend sind;
eine Vielzahl von ersten leitenden Drähten (4), welche die ersten Lötkontaktflächen (30) und die ersten Kontaktflächen (22Q) drahtbonden;
einen Leiterrahmen (5), der unter der ersten Leiterplatteneinheit (2Q) angeordnet ist, wobei der Leiterrahmen (5) eine Vielzahl von Anschlußleitungen (50) aufweist;
eine erste leitende Kontaktschicht (51), um die Anschlußleitungen (50) auf dem Leiterrahmen (5) mit den ersten elektroplattierten Durchgangslöchern (23Q) zu bonden, um eine elektrische Verbindung an entsprechenden der ersten Kontaktflächen (22Q) herzustellen, und
eine Schutzschicht (6) aus Kunststoff, um die erste Leiterplatteneinheit (2Q) und mindestens einen Abschnitt des Leiterrahmens (5) einzukapseln.
56. Integrierte Schaltung nach Anspruch 55, dadurch gekennzeichnet, daß die leitende Kontaktschicht (51) aus einem Silberepoxidharz gebildet ist.
57. Integrierte Schaltung nach Anspruch 55, dadurch gekennzeichnet, daß die leitende Kontaktschicht (51) aus einer Lotpaste gebildet ist.
58. Integrierte Schaltung nach Anspruch 55, weiterhin gekennzeichnet durch:
eine zweite Leiterplatteneinheit (2Q), die eine obere Fläche aufweist, die mit einer zweiten Chip-aufnehmenden Vertiefung (20Q) und einer Vielzahl von zweiten Kontaktflächen (22Q) versehen ist und mit einer Vielzahl von ersten elektroplattierten Durchgangslöchern (23Q), die jeweils mit den zweiten Kontaktflächen (22Q) deckungsgleich sind und sich durch eine untere Fläche der zweiten Leiterplatteneinheit (2Q) erstrecken, wobei der Leiterrahmen (5) zwischen der ersten und zweiten Leiterplatteneinheit (2Q) angeordnet ist;
einen zweiten Chip (3), der eine obere Fläche (300) aufweist, die mit einer Vielzahl von zweiten Lötkontaktflächen (30) versehen ist, wobei der zweite Chip (3) in der zweiten Chip-aufnehmenden Vertiefung (20Q) derart angeordnet ist, daß die zweiten Lötkontaktflächen (30) in der zweiten Chip- aufnehmenden Vertiefung (20Q) freiliegend sind;
eine Vielzahl von zweiten leitenden Drähten (4), um die zweiten Lötkontaktflächen (30) und die zweiten Kontaktflächen (22Q) drahtzubonden; und
eine zweite leitende Kontaktschicht (51), um die Anschlußleitungen (50) auf dem Leiterrahmen (5) an den zweiten elektroplattierten Durchgangslöchern (23Q) zu bonden, um eine elektrische Verbindung mit jeweils entsprechenden der zweiten Kontaktflächen (22Q) herzustellen.
59. Integrierte Schaltung, gekennzeichnet durch:
eine Leiterplatteneinheit (2F) mit einer unteren Fläche, die mit einer Chip- aufnehmenden Vertiefung (20F) versehen ist, eine obere Fläche, die mit einer Bohrung gebildet ist, um Zugriff zu der Chip-aufnehmenden Vertiefung (20F) zu haben und die weiterhin mit einer Vielzahl von Kontaktflächen (22F) versehen ist und gegenüberliegenden Seitenabschnitten, die mit einer Vielzahl von Positionierungskerben (26), die jeweils den Kontaktflächen (22F) entsprechen, versehen sind;
einen Chip (3), der eine obere Fläche (300) aufweist, die mit einer Vielzahl von Lötkontaktflächen (30) versehen ist, wobei der Chip (3) innerhalb der Chip-aufnehmenden Vertiefung (20F) so angeordnet ist, daß die Lötkontaktflächen (30) über die erste Bohrung (21F) in der Leiterplatteneinheit (2F) freiliegend sind;
eine Vielzahl von leitenden Drähten (4), die sich durch die Bohrung (21F) erstrecken und die die Lötkontaktflächen (30) an den Kontaktflächen (22F) drahtbonden;
einen Leiterrahmen (5), der eine Vielzahl von Anschlußleitungen (50) aufweist, wobei ein Ende von jedem der Anschlußleitungen (50) in eine jeweilige der Positionierungskerben (26) eingeführt ist;
eine leitende Kontaktschicht (51), um die Anschlußleitungen (50) auf dem Leiterrahmen (5) an entsprechenden der Kontaktflächen (22F) benachbart zu den Seitenabschnitten der Leiterplatteneinheit (2F) zu bonden; und
eine Schutzschicht (6) aus Kunststoff, um die Leiterplatteneinheit (2F) und mindestens einen Abschnitt des Leiterrahmens (5) einzukapseln.
60. Integrierte Schaltung nach Anspruch 59, dadurch gekennzeichnet, daß die leitende Kontaktschicht (51) aus einem Silberepoxidharz gebildet ist.
61. Integrierte Schaltung nach Anspruch 59, dadurch gekennzeichnet, daß die leitende Kontaktschicht (51) aus einer Lotpaste gebildet ist.
62. Integrierte Schaltung, gekennzeichnet durch:
eine Leiterplatteneinheit (2H) mit einer oberen Fläche, die mit einer Chip- aufnehmenden Vertiefung (20H) und einer Vielzahl von Kontaktflächen (22H) und gegenüberliegenden Seitenabschnitten versehen ist, die den jeweiligen Kontaktflächen (22H) entsprechen;
einen Chip (3), der eine obere Fläche (300) aufweist, die mit einer Vielzahl von Lötkontaktflächen (30) versehen ist, wobei der Chip (3) in der Chip- aufnehmenden Vertiefung (20H) so angeordnet ist, daß die Lötkontaktflächen (30) auf dem Chip (3) von der Chip-aufnehmenden Vertiefung (20H) freiliegend sind;
eine Vielzahl von leitenden Drähten (4), die die Lötkontaktflächen (30) mit den Kontaktflächen (20H) bonden;
einen Leiterrahmen (5), der eine Vielzahl von Anschlußleitungen (50) aufweist, wobei ein Ende von jedem der Anschlußleitungen (50) in eine jeweilige der Positionierungskerben (26H) eingefügt ist;
eine leitende Kontaktschicht (51), um die Anschlußleitungen (50) auf dem Leiterrahmen (5) mit den entsprechenden Kontaktflächen (22H) benachbart zu den gegenüberliegenden Seitenabschnitten der Leiterplatteneinheit (2H) zu bonden; und
eine Schutzschicht (6) aus Kunststoff, um die Leiterplatteneinheit (2H) und mindestens einen Abschnitt des Leiterplattenrahmens (5) einzukapseln.
63. Integrierte Schaltung nach Anspruch 62, dadurch gekennzeichnet, daß die leitende Kontaktschicht (51) aus einem Silberepoxidharz gebildet ist.
64. Integrierte Schaltung nach Anspruch 62, dadurch gekennzeichnet, daß die leitende Kontaktschicht (51) aus einer Lotpaste gebildet ist.
65. Integrierte Schaltung, gekennzeichnet durch:
eine Leiterplatteneinheit (2L), die eine untere Fläche aufweist, die mit mindestens zwei Chip-aufnehmenden Vertiefungen (20L) versehen ist, wobei eine obere Fläche mit mindestens zwei Bohrungen (21L) versehen ist, um Zugriff zu einer jeweiligen der Chip-aufnehmenden Vertiefungen (20L) zu haben und die weiterhin mit einer Vielzahl von Kontaktflächen (22L) und gegenüberliegenden Seitenabschnitten versehen ist, die mit einer Vielzahl von Positionierungskerben (26L), die jeweils den Kontaktflächen (22L) entsprechen, gebildet sind;
mindestens zwei Chips (3), wobei jeder eine obere Fläche (300) aufweist, die mit einer Vielzahl von Lötkontaktflächen (30) versehen ist, wobei jeder der Chips (3) innerhalb einer entsprechenden der Chip-aufnehmenden Vertiefungen (20L) so angeordnet ist, daß die Lötkontaktflächen (30) von jedem der Chips (3) über jeweilige der Bohrungen (21L) in der Leiterplatteneinheit (2L) freiliegend sind;
eine Vielzahl von leitenden Drähten (4), die sich durch die Bohrung (21L) erstrecken und die die Lötkontaktflächen (30) mit den Kontaktflächen (22L) drahtbonden;
einen Leiterrahmen (5), der eine Vielzahl von Anschlußleitungen (50) aufweist, wobei ein Ende von jedem der Anschlußleitungen (50) in eine jeweilige der Positionierungskerben (26L) eingefügt ist;
eine leitende Kontaktschicht (51), um die Anschlußleitungen (50) auf dem Leiterrahmen (5) mit entsprechenden der Kontaktflächen (22L) benachbart zu den gegenüberliegenden Seitenabschnitten der Leiterplatteneinheit (2L) zu bonden; und
eine Schutzschicht (6) aus Kunststoff, um die Leiterplatteneinheit (2L) und mindestens einen Abschnitt des Leiterrahmens (5) einzukapseln.
66. Integrierte Schaltung nach Anspruch 65, dadurch gekennzeichnet, daß die leitende Kontaktschicht (51) aus einem Silberepoxidharz gebildet ist.
67. Integrierte Schaltung nach Anspruch 65, dadurch gekennzeichnet, daß die leitende Kontaktschicht (51) aus einer Lotpaste gebildet ist.
68. Integrierte Schaltung, gekennzeichnet durch:
eine Leiterplatteneinheit (2N), die eine oberen Fläche aufweist, die mit mindestens zwei Chip-aufnehmenden Vertiefungen (20N) versehen ist, und mit einer Vielzahl von Kontaktflächen (22N) und gegenüberliegenden Seitenabschnitten, die mit einer Vielzahl von Positionierungskerben (26N), die jeweils den Kontaktflächen (22N) entsprechen, versehen sind;
mindestens zwei Chips (3), wobei jeder eine obere Fläche (300) aufweist, die mit einer Vielzahl von Lötkontaktflächen (30) ausgestattet ist, wobei jeder der Chips (3) innerhalb einer entsprechenden der Chip-aufnehmenden Vertiefungen (20N) so angeordnet ist, daß die Lötkontaktflächen (30) von jedem der Chips (3) von der jeweiligen der Chip-aufnehmenden Vertiefung (20N) freiliegend sind;
eine Vielzahl von leitenden Drähten (4), die die Lötkontaktflächen (30) an den Kontaktflächen (22N) drahtbonden;
einen Leiterrahmen (5), der eine Vielzahl von Anschlußleitungen (50) aufweist, wobei ein Ende von jeder der Anschlußleitungen (50) in eine jeweilige der Positionierungskerben (26N) eingeführt ist;
eine leitende Kontaktschicht (51), um die Anschlußleitungen (50) auf dem Leiterrahmen (5) mit entsprechenden der Kontaktflächen (22N) benachbart zu den gegenüberliegenden Seitenabschnitten der Leiterplatteneinheit (2N) zu bonden; und
eine Schutzschicht (6) aus Kunststoff, um die Leiterplatteneinheit (2N) und mindestens einen Abschnitt des Leiterrahmens (5) einzukapseln.
69. Integrierte Schaltung nach Anspruch 68, dadurch gekennzeichnet, daß die leitende Kontaktschicht (51) aus einem Silberepoxidharz gebildet ist.
70. Integrierte Schaltung nach Anspruch 68, dadurch gekennzeichnet, daß die leitende Kontaktschicht (51) aus einer Lotpaste gebildet ist.
71. Verfahren zur Herstellung einer integrierten Schaltung, gekennzeichnet durch:
  • a) Bilden einer Leiterplatteneinheit (2V) mit einer Bohrung (21V) und einer Vielzahl von Kontaktflächen (22V) auf einer Oberfläche der Leiterplatteneinheit (2V);
  • b) Bilden eines Chips (3), der eine obere Seite (300) aufweist, die mit einer Vielzahl von Lötkontaktflächen (30) versehen wird;
  • c) Anbringen des Chips (3) auf der unteren Fläche der Leiterplatteneinheit (2V), so daß die Lötkontaktflächen (30) auf dem Chip (3) über die Bohrung (21V) in der Leiterplatteneinheit (2V) freiliegend werden;
  • d) Drahtbonden der Lötkontaktflächen (30) mit den Kontaktflächen (22V) mittels leitender Drähte (4), die sich durch die Bohrung (21V) erstrecken;
  • e) Anordnen eines Leiterrahmens (5) auf der Oberfläche der Leiterplatteneinheit (2V) und Bonden von Anschlußleitungen (50) auf dem Leiterrahmen (5) mit den entsprechenden Kontaktflächen (22V) über eine leitende Kontaktschicht (51); und
  • f) Bilden einer Schutzschicht (6) aus Kunststoff, um die Leiterplatteneinheit (2V) und mindestens einen Abschnitt des Leiterrahmens (5) einzukapseln.
72. Verfahren nach Anspruch 71, dadurch gekennzeichnet, daß die leitende Kontaktschicht (51), die in dem Schritt (e) verwendet wird, von einer Silberepoxidharzschicht gebildet wird.
73. Verfahren nach Anspruch 71, dadurch gekennzeichnet, daß die leitende Kontaktschicht (51), die in dem Schritt (e) verwendet wird, von einer Lötpaste gebildet wird.
74. Verfahren zur Herstellung einer integrierten Schaltung, gekennzeichnet durch:
  • a) Bilden einer ersten Leiterplatteneinheit (2X, 2Y) mit einer ersten Bohrung (21X, 21Y), einer Vielzahl von ersten Kontaktflächen (22X, 22Y) auf einer oberen Fläche der ersten Leiterplatteneinheit (2X, 2Y) und einer Vielzahl von ersten elektroplattierten Durchgangslöchern (23X, 23Y), die mit den ersten Kontaktflächen (22X, 22Y) jeweils deckungsgleich sind und die sich durch eine untere Seite der ersten Leiterplatteneinheit (2X, 2Y) erstrecken;
  • b) Bilden eines ersten Chips (3), das eine obere Fläche (300) aufweist, die mit einer Vielzahl von ersten Lötkontaktflächen (30) versehen wird;
  • c) Anbringen des ersten Chips (3) auf der unteren Fläche der ersten Leiterplatteneinheit (2X, 2Y), so daß die ersten Lötkontaktflächen (30) über die erste Bohrung (21X, 21Y) in der ersten Leiterplatteneinheit (2X, 2Y) freiliegend werden;
  • d) Drahtbonden der ersten Lötkontaktflächen (30) mit den ersten Kontaktflächen (22X, 22Y) mittels erster leitender Drähte (4), die sich durch die erste Bohrung (21X, 21Y) erstrecken;
  • e) Anordnen eines Leiterrahmens (5) unter der ersten Leiterplatteneinheit (2X, 2Y) und Bonden von Anschlußleitungen (50) auf dem Leiterrahmen (5) mit den ersten elektroplattierten Durchgangslöchern (23X, 23Y), um eine elektrische Verbindung mit entsprechenden der ersten Kontaktflächen (22X, 22Y) über eine erste leitende Kontaktschicht (51) herzustellen; und
  • f) Bilden einer Schutzschicht (6) eines Kunststoffes, um die erste Leiterplatteneinheit (2X, 2Y) und mindestens einen Abschnitt des Leiterrahmens (5) einzukapseln.
75. Verfahren nach Anspruch 74, dadurch gekennzeichnet, daß die erste leitende Kontaktschicht (51), die in dem Schritt (e) verwendet wird, von einem Silberepoxidharz gebildet wird.
76. Verfahren nach Anspruch 74, dadurch gekennzeichnet, daß die erste leitende Kontaktschicht (51), die im Schritt (e) verwendet wird, von einer Lötpaste gebildet wird.
77. Verfahren nach Anspruch 74, weiterhin vor dem Schritt (f) gekennzeichnet durch:
Bilden einer zweiten Leiterplatteneinheit (2Y) mit einer zweiten Bohrung (21Y), einer Vielzahl von zweiten Kontaktflächen (22Y) auf der oberen Fläche der zweiten Leiterplatteneinheit (2Y) und einer Vielzahl von zweiten elektroplattierten Durchgangslöchern (23Y), die mit den zweiten Kontaktflächen (22Y) deckungsgenau sind und die sich durch eine untere Seite der zweiten Leiterplatteneinheit (2Y) erstrecken;
Bilden eines zweiten Chips (3), der eine obere Fläche (300) aufweist, die mit einer Vielzahl von zweiten Lötkontaktflächen (30) versehen wird;
Anbringen des zweiten Chips (3) auf der unteren Fläche der zweiten Leiterplatteneinheit (2Y), so daß die zweiten Lötkontaktflächen (30) über die zweite Bohrung (21Y) in der zweiten Leiterplatteneinheit (2Y) freiliegend werden;
Drahtbonden der zweiten Lötkontaktflächen (30) mit den zweiten Kontaktflächen (22Y) mittels zweiter leitender Drähte (4), die sich durch die zweite Bohrung (21Y) erstrecken; und
mit dem Leiterrahmen (5) zwischen den ersten und zweiten Leiterplatteneinheiten (2Y), Bonden der Anschlußleitungen (50) auf dem Leiterrahmen (5) mit den zweiten elektroplattierten Durchgangslöchern (23Y), um einen elektrischen Kontakt mit den entsprechenden zweiten Kontaktflächen (22Y) über eine zweite leitende Kontaktschicht (51) herzustellen.
78. Verfahren zum Herstellen einer integrierten Schaltung, gekennzeichnet durch:
  • a) Bilden einer Leiterplatteneinheit (2W) mit einer Bohrung (21W), einer Vielzahl von Kontaktflächen (22W) auf einer oberen Fläche der Leiterplatteneinheit (2W) und einer Vielzahl von Positionierungskerben (26W), die gegenüberliegend auf Seitenabschnitten der Leiterplatteneinheit (2W) angeordnet sind, und die den jeweiligen Kontaktflächen (22W) entsprechen;
  • b) Bilden eines Chips (3), der eine obere Fläche (300) aufweist, die mit einer Vielzahl von Lötkontaktflächen (30) versehen wird;
  • c) Anbringen des Chips (3) auf einer unteren Fläche der Leiterplatteneinheit (2W), so daß die Lötkontaktflächen (30) auf den Chip (3) über die Bohrung (21W) in der Leiterplatteneinheit (2W) freiliegend werden;
  • d) Drahtbonden der Lötkontaktflächen (30) mit den Kontaktflächen (22W) mittels leitender Drähte (4), die sich durch die Bohrung (21W) erstrecken;
  • e) Einführen eines Endes von jedem der Vielzahl der Anschlußleitungen (50) eines Leiterrahmens (5) in eine jeweilige der Positionierungskerben (26W) und Bonden der Anschlußleitungen (50) auf dem Leiterrahmen (5) mit entsprechenden der Kontaktflächen (22W), die benachbart zu den gegenüberliegenden Seitenabschnitten
  • f) der Leiterplatteneinheit (2W) über eine leitende Kontaktschicht (51) sind; und
  • g) Bilden einer Schutzschicht (6) aus Kunststoff, um die Leiterplatteneinheit (2W) und mindestens einen Teil des Leiterrahmens (5) einzukapseln.
79. Verfahren nach Anspruch 78, dadurch gekennzeichnet, daß die leitende Kontaktschicht (51), die in dem Schritt (e) verwendet wird, von einem Silberepoxidharz gebildet ist.
80. Verfahren nach Anspruch 78, dadurch gekennzeichnet, daß die leitende Kontaktschicht (51), die in dem Schritt (e) verwendet wird, von einer Lötpaste gebildet ist.
81. Integrierte Schaltung, gekennzeichnet durch:
eine Leiterplatteneinheit (2V), die eine obere Fläche, die mit einer Bohrung (21V) und einer Vielzahl von Kontaktflächen (22V) versehen ist, aufweist:
einen Chip (3) mit einer oberen Fläche (300), die mit einer Vielzahl von Lötkontaktflächen (30) versehen ist, wobei der Chip (3) an einer unteren Fläche der Leiterplatteneinheit (2V) so angebracht ist, daß die Lötkontaktflächen (30) auf dem Chip (3) über die Bohrung (21V) in der Leiterplatteneinheit (2V) freiliegend sind;
eine Vielzahl von leitenden Drähten (4), die sich durch die Bohrung (21V) erstrecken und welche die Lötkontaktflächen (30) mit den Kontaktflächen (22V) drahtbonden;
einen Leiterrahmen (5), der auf der Leiterplatteneinheit (2V) angeordnet ist, wobei der Leiterrahmen (5) eine Vielzahl von Anschlußleitungen (50) aufweist;
eine leitende Kontaktschicht (51), die die Anschlußleitungen (50) auf dem Leiterrahmen (5) mit entsprechenden der Kontaktflächen (22V) bondet; und
eine Schutzschicht (6) aus Kunststoff, um die Leiterplatteneinheit (2V) und mindestens einen Abschnitt des Leiterrahmens (5) einzukapseln.
82. Integrierte Schaltung nach Anspruch 81, dadurch gekennzeichnet, daß die leitende Schicht (51) von einem Silberepoxidharz gebildet ist.
83. Integrierte Schaltung nach Anspruch 81, dadurch gekennzeichnet, daß die leitende Schicht (51) von einer Lötpaste gebildet ist.
84. Integrierte Schaltung gekennzeichnet durch:
eine erste Leiterplatteneinheit (2X, 2Y) mit einer ersten Bohrung (21X, 21Y), einer oberen Fläche, die mit einer Vielzahl von ersten Kontaktflächen (22X, 22Y) gebildet ist, und einer Vielzahl von ersten elektroplattierten Durchgangslöchern (23X, 23Y), die mit den jeweiligen ersten Kontaktflächen (22X, 22Y) deckungsgenau sind und die sich durch eine untere Fläche der ersten Leiterplatteneinheit (2X, 2Y) erstrecken;
einen ersten Chip (3), der eine untere Fläche (300) aufweist, die mit einer Vielzahl von ersten Lötkontaktflächen (30) ausgestattet ist, wobei der erste Chip (3) an der unteren Fläche der ersten Leiterplatteneinheit (2X, 2Y) derart angebracht ist, daß die ersten Lötkontaktflächen (30) über die erste Bohrung (21X, 21Y) in der ersten Leiterplatteneinheit (2X, 2Y) freiliegend sind;
einen Leiterrahmen (5), der unter der ersten Leiterplatteneinheit (2X, 2Y) angeordnet ist, wobei der Leiterrahmen (5) eine Vielzahl von Anschlußleitungen (50) aufweist;
eine erste leitende Kontaktschicht (51), um die Anschlußleitungen (50) auf dem Leiterrahmen (5) mit den ersten elektroplattierten Durchgangslöchern (23X, 23Y) zu bonden, um eine elektrische Verbindung mit einer entsprechenden der Kontaktflächen (22X, 22Y) herzustellen; und
eine Schutzschicht (6) aus Kunststoff, um die erste Leiterplatteneinheit (2X, 2Y) und mindestens einen Abschnitt des Leiterrahmens (5) einzukapseln.
85. Integrierte Schaltung nach Anspruch 84, dadurch gekennzeichnet, daß die erste leitende Kontaktschicht (51) von einem Silberepoxidharz gebildet ist.
86. Integrierte Schaltung, nach Anspruch 84, dadurch gekennzeichnet, daß die erste leitende Kontaktschicht (51) von Lotpaste gebildet ist.
87. Integrierte Schaltung nach Anspruch 84, weiterhin gekennzeichnet durch:
eine zweite Leiterplatteneinheit (2Y) mit einer zweiten Bohrung (21Y), einer oberen Fläche, die mit einer Vielzahl von zweiten Kontaktflächen (22Y) gebildet ist und einer Vielzahl von zweiten elektroplattierten Durchgangslöchern (23Y), die mit jeweiligen Seitenkontaktflächen (22Y) deckungsgenau sind und die sich durch eine untere Fläche der zweiten Leiterplatteneinheit (2Y) erstreckt, wobei der Leiterrahmen (5) zwischen der ersten und der zweiten Leiterplatteneinheit (2Y) angeordnet ist;
einen zweiten Chip (3), der eine obere Fläche (300) aufweist, die mit einer Vielzahl von zweiten Lötkontaktflächen (30) versehen ist, wobei der zweite Chip (3) an der unteren Fläche der zweiten Leiterplatteneinheit (2Y) so angeordnet ist, daß die zweiten Lötkontaktflächen (30) über die zweite Bohrung (21Y) der zweiten Leiterplatteneinheit (2Y) freiliegend sind;
eine Vielzahl von zweiten leitenden Drähten (4), die sich durch die zweite Bohrung (21Y) erstrecken und die die zweiten Lötkontaktflächen (30) mit den zweiten Kontaktflächen (22Y) drahtbonden; und
eine zweite leitende Kontaktschicht (51), um die Anschlußleitung (50) auf dem Leiterrahmen (5) mit den elektroplattierten Durchgangslöchern (23Y) zu bonden, um eine elektrische Verbindung mit den entsprechenden zweiten Kontaktflächen (22Y) herzustellen.
88. Integrierte Schaltung, gekennzeichnet durch:
eine Leiterplatteneinheit (2W) mit einer Bohrung (21W), eine Oberfläche, die mit einer Vielzahl von Kontaktflächen (22W) versehen ist und gegenüberliegender Seitenabschnitte, die mit einer Vielzahl von Positionierungskerben (26W), die den jeweiligen Kontaktflächen (22W) entsprechen, gebildet sind;
einen Chip (3), der eine obere Fläche (300) aufweist, die mit einer Vielzahl von Lötkontaktflächen (30) versehen ist, wobei der Chip (3) an einer Unterseite der Leiterplatteneinheit (2W) so angebracht ist, daß die Lötkontaktflächen (30) auf dem Chip (3) über die Bohrung (21W) in der Leiterplatteneinheit (2W) freiliegend sind;
eine Vielzahl von leitenden Drähten (4), die sich durch die Bohrung (21W) erstrecken und die die Lötkontaktflächen (30) mit den Kontaktflächen (22W) drahtbonden;
einen Leiterrahmen (5); der eine Vielzahl von Anschlußleitungen (50) aufweist, wobei ein Ende von jeder der Anschlußleitungen (50) in eine jeweilige der Positionierungskerben (26W) eingeführt ist;
eine leitende Kontaktschicht (51), die die Anschlußleitungen (50) auf dem Leiterrahmen (5) mit einer entsprechenden der Kontaktflächen (22W), die benachbart zu den gegenüberliegenden Abschnitten der Leiterplatteneinheit (2W) sind, bondet; und
eine Schutzschicht (6) aus Kunststoff, um die Leiterplatteneinheit (2W) und mindestens einen Abschnitt des Leiterrahmens (5) einzukapseln.
89. Integrierte Schaltung nach Anspruch 88, dadurch gekennzeichnet, daß die leitende Kontaktschicht (51) von einem Silberepoxidharz gebildet ist.
90. Integrierte Schaltung nach Anspruch 88, dadurch gekennzeichnet, daß die leitende Kontaktschicht (51) von einer Lötpaste gebildet ist.
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