DE19933265A1 - TSOP-Speicherchipgehäuseanordnung - Google Patents

TSOP-Speicherchipgehäuseanordnung

Info

Publication number
DE19933265A1
DE19933265A1 DE19933265A DE19933265A DE19933265A1 DE 19933265 A1 DE19933265 A1 DE 19933265A1 DE 19933265 A DE19933265 A DE 19933265A DE 19933265 A DE19933265 A DE 19933265A DE 19933265 A1 DE19933265 A1 DE 19933265A1
Authority
DE
Germany
Prior art keywords
memory chip
tsop memory
pins
tsop
arrangement according
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE19933265A
Other languages
English (en)
Inventor
Andreas Woerz
Bernd Roemer
Alfred Gottlieb
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Priority to DE19933265A priority Critical patent/DE19933265A1/de
Priority to EP00954331A priority patent/EP1196951B1/de
Priority to PCT/DE2000/002292 priority patent/WO2001006562A1/de
Priority to JP2001510916A priority patent/JP3691016B2/ja
Publication of DE19933265A1 publication Critical patent/DE19933265A1/de
Priority to US10/047,815 priority patent/US6538895B2/en
Priority to US10/375,762 priority patent/US20030127723A1/en
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/12—Apparatus or processes for interconnecting storage elements, e.g. for threading magnetic cores
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1029—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being a lead frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/107—Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

Die Erfindung betrifft eine Anordnung von mindestens zwei übereinander gestapelten TSOP-Speicherchipgehäusen mit jeweils mindestens einem im Inneren des TSOP-Speicherchipgehäuses angeordneten Speicherchip mit mehreren Pins, die aus dem jeweiligen TSOP-Speicherchipgehäuse herausgeführt sind und über eine Umverdrahtungsanordnung mit aus dem jeweils direkt benachbarten TSOP-Speicherchipgehäuse des gleichen TSOP-Speicherchipgehäusestapels herausgeführten Pins verbunden sind. DOLLAR A Um solche Gehäusestapel mittels eines automatisierten Montageverfahrens möglichst kostengünstig und einfach herstellen zu können, wird nach der Erfindung vorgeschlagen, dass die Umverdrahtungsanordnung in Form von jeweils zwischen den oder seitlich zwischen den einzelnen TSOP-Speicherchipgehäusen angeordneten Verbindungsleitungsrahmen realisiert ist.

Description

Die Erfindung betrifft eine Anordnung von mindestens zwei übereinander gestapelten TSOP-Speicherchipgehäusen gemäss Oberbegriff des Patentanspruchs 1.
TSOP-Speicherchipgehäuse (TSOP: Thin Small Online Package) enthalten in ihrem Inneren mindestens einen Speicherchip, der mehrere Pins aufweist, die aus dem jeweiligen TSOP- Speicherchipgehäuse herausgeführt sind. Die Speicherkapazität solcher TSOP-Speicherchipgehäuse kann durch Übereinandersta­ peln von einzelnen Gehäusen vervielfacht werden. Dabei muss allerdings beachtet werden, dass gleich verdrahtete Speicher­ chips von unterschiedlichen Pins angesteuert werden. Es ist deshalb notwendig und auch bereits vorgeschlagen worden, eine Umverdrahtungsebene vorzusehen, die gleichzeitig die jeweili­ gen Pins der übereinander gestapelten Gehäuse miteinander verbindet.
Vorgeschlagen wurde bereits, solche übereinander gestapelten TSOP-Speicherchipgehäuse mit Hilfe von kleinen integrierten Schaltkreisen ("PCB-Boards" (PCB: Printed-Circuit-Board)) oder mit Hilfe von Verbindungsleitungsrahmen ("Leadframes") auf der Aussenseite der Gehäuse und mit Flexmaterialien (mit umgebogenen Beinchen) zwischen den einzelnen Gehäusen zu rea­ lisieren.
Die vorgeschlagenen Lösungen sind relativ aufwendig und für eine kostengünstige Automatisierung der Herstellung solcher Gehäusestapel nur bedingt brauchbar.
Die der Erfindung zugrunde liegende Aufgabe besteht daher darin, eine TSOP-Speicherchipgehäuseanordnung der eingangs genannten Art zu schaffen, die kostengünstig ist in ihrer Herstellung und zudem für die automatisierte Herstellung ge­ eignet ist.
Die erfindungsgemässe Loesung dieser Aufgabe ist durch die Merkmale des Patentanspruchs 1 wiedergegeben. Die übrigen Pa­ tentansprüche enthalten vorteilhafte Aus- und Weiterbildungen der Erfindung.
Ausgehend von einer Anordnung von mindestens zwei übereinan­ der gestapelten TSOP-Speicherchipgehäusen mit jeweils minde­ stens einem im Inneren des TSOP-Speicherchipgehäuses angeord­ neten Speicherchip mit mehreren Pins, die aus dem jeweiligen TSOP-Speicherchipgehäuse herausgeführt sind und über eine Um­ verdrahtungsanordnung mit aus dem jeweils direkt benachbarten TSOP-Speicherchipgehäuse des gleichen TSOP- Speicherchipgehäusestapels herausgeführten Pins verbunden sind, sieht die Erfindung vor, dass die Umverdrahtungsanord­ nung in Form von jeweils zwischen den oder seitlich zwischen den einzelnen TSOP-Speicherchipgehäusen angeordneten Verbin­ dungsleitungsrahmen realisiert ist.
Durch die Einbringung der Umverdrahtungs- bzw. Verbindungse­ bene mittels Verbindungsleitungsrahmen zwischen den einzelnen Gehäusen bzw. seitlich zwischen den Gehäusen ergeben sich ei­ ne Reihe von Vorteilen gegenüber den bereits vorgeschlagenen und weiter oben geschilderten anderen Lösungen:
  • - hohe Kosteneinsparung durch die Verwendung der an sich bekannten Verbindungsleitungstechnik,
  • - die Einbringung von Umverdrahtungsebenen zwischen den Gehäusen ist auf einfache Weise möglich,
  • - wohldefinierte Lötbereiche können auf einfache Weise festgelegt werden; eine Lotdepotauftragung ist möglich,
  • - seitliche Lötverfahren wie z. B. Minilotwelle realisierbar.
Im folgenden wird die Erfindung anhand der in den Figuren be­ schriebenen Ausführungsbeispielen näher erläutert. Es zeigen:
Fig. 1: ein erstes vorteilhaftes Ausführungsbeispiel der erfindungsgemässen Anordnung im Qürschnitt von der Seite
Fig. 2: ein zweites vorteilhaftes Ausführungsbeispiel der erfindungsgemässen Anordnung im Qürschnitt von der Seite
Fig. 3: ein drittes vorteilhaftes Ausführungsbeispiel der erfindungsgemässen Anordnung im Qürschnitt von der Seite
Fig. 4: ein viertes vorteilhaftes Ausführungsbeispiel der erfindungsgemässen Anordnung im Qürschnitt von der Seite
Fig. 5: die Anordnung gemäss Fig. 4 im Ausschnitt und um die vertikale Achse um 90 Grad gedreht von der Seite
Fig. 6: ein fünftes vorteilhaftes Ausführungsbeispiel der erfindungsgemässen Anordnung im Qürschnitt von der Seite
Fig. 7: die Anordnung gemäss Fig. 6 im Ausschnitt und um die vertikale Achse um 90 Grad gedreht von der Seite
Fig. 8: eine vorteilhafte Ausführungsform eines Trägers von oben mit mehreren nebeneinander angeordneten Verbindungsleitungsrahmen nach der Erfindung
Fig. 9: den Verbindungsleitungsrahmen gemäss Fig. 8 von der Seite mit montierten TSOP-Speicherchipgehäusepaaren
Fig. 10: ein sechstes vorteilhaftes Ausführungsbeispiel der erfindungsgemässen Anordnung im Qürschnitt von der Seite
Fig. 11: einen Träger mit mehreren Verbindungsleitungsrahmen und TSOP-Speicherchipgehäusestapeln gemäss Fig. 10 von der Seite
Fig. 12: die Anordnung gemäss Fig. 10 bzw. Fig. 11 um die vertikale Achse um 90 Grad gedreht von der Seite.
In den einzelnen Fig. 1 bis 12 sind gleiche Teile jeweils mit dem gleichen Bezugszeichen versehen.
Die Anordnung in Fig. 1 zeigt im Qürschnitt von der Seite zwei übereinander gestapelte TSOP-Speicherchipgehäuse 1 und 2, deren aus dem Gehäuse 1, 2 herausragende Pins 10 und 20 im Qürschnitt s-förmig (Fachbegriff: "gull-wing"-förmig) gebogen sind, im Raum parallel züinander ausgerichtet sind und durch einen als Umverdrahtungs- und Verbindungsanordnung dienenden Verbindungsleitungsrahmen 3 miteinander verbunden sind, und zwar dergestalt, dass die einzelnen Verbindungsleitungen des Verbindungsleitungsrahmens 3 an ihren freien Enden 30 im Qur­ schnitt u-förmig geformt sind, so dass die einzelnen Pins 10 des oberen Gehäuses 1 mit dem jeweiligen äusseren Schenkel des u-förmig gebogenen freien Endes 30 der zugehörigen Ver­ bindungsleitung verbunden sind und die einzelnen Pins 20 des unteren Gehäuses 2 mit dem jeweiligen u-Bogen des freien En­ des 30 der zugehörigen Verbindungsleitung verbunden sind.
Der wesentliche Vorteil dieser Anordnung ist darin zu sehen, dass an den miteinander zu verbindenden Gehäusen 1 und 2 kei­ ne zusätzlichen Beinchen- bzw. Pin-Biegungen erforderlich sind.
Die Anordnung in Fig. 2 unterscheidet sich von der Anordnung in Fig. 1 dadurch, dass in Fig. 2 die freien Enden 30 der ein­ zelnen Verbindungsleitungen des Verbindungsleitungsrahmens 3 ebenso wie die Pins 20 des unteren TSOP-Speicherchipgehäuses 2 im Qürschnitt s-förmig gebogen sind und im Raum parallel züinander ausgerichtet sind. Bei diesem Aufbau reicht eine einfache nach unten gerichtete Biegung der Pins 10 des oberen TSOP-Speicherchipgehäuses 1 aus, um die gewünschte Verbindung zwischen den Pins 10, 20 der beiden Gehäuse 1, 2 herstellen zu können.
Der wesentliche Vorteil dieser Anordnung ist darin zu sehen, dass die Pins des oberen Gehäuses nur einfach gebogen werden müssen.
Die Anordnung gemäss Fig. 3 zeigt zwei übereinander gestapel­ te TSOP-Speicherchipgehäuse 1 und 2 im Qürschnitt von der Seite, deren Pins 10, 20 über einen seitlich zwischen den Ge­ häusen 1, 2 angeordneten Verbindungsleitungsrahmen 3 mitein­ ander verbunden sind. Die einzelnen Verbindungsleitungen des Rahmens 3 sind dabei im Qürschnitt u-förmig ausgebildet und derart im Raum ausgerichtet, dass die freien Enden der jewei­ ligen Verbindungsleitung, d. h. die Schenkel der einzelnen "u"-s die zugehörigen Pins 10, 20 der beiden Gehäuse 1, 2 miteinander verbinden.
Der wesentliche Vorteil dieser Anordnung besteht darin, dass an den zu verbindenden Gehäusen 1, 2 keine zusätzlichen Bein­ chen-, d. h. Pin-Biegungen erforderlich sind (vergleichbar zur Anordnung gemäss Fig. 1).
Die Anordnung gemäss Fig. 4 und Fig. 5 zeigt ebenfalls zwei übereinander gestapelte TSOP-Speicherchipgehäuse 1 und 2 im Qürschnitt von der Seite, deren Pins 10, 20 über einen zwi­ schen den Gehäusen 1, 2 angeordneten Verbindungsleitungsrah­ men 3 miteinander verbunden sind. Die einzelnen Verbindungs­ leitungen des Rahmens 3 sind dabei an ihren freien Enden 30 in Längsrichtung aufgespalten, wobei die eine Hälfte 31 sich horizontal (ohne Biegung nach oben oder unten) erstreckt, während die andere Hälfte 32 nach unten abgebogen ist. Die beiden Teile 31 und 32 der freien Enden 30 der einzelnen Ver­ bindungsleitungen des Verbindungsleitungsrahmens 3 sind dabei so angeordnet, dass die horizontal ausgerichteten Teile 31 der freien Enden 30 die Pins 10 des oberen Gehäuses 1 kontak­ tieren, während die nach unten gebogenen Teile 32 der freien Enden 30 die Pins 20 des unteren Gehäuses 2 kontaktieren.
Der wesentliche Vorteil dieser Anordnung ist darin zu sehen, dass, ähnlich wie bei den Anordnungen gemäss Fig. 1 und Fig. 3, an den zu verbindenden Gehäusen 1, 2 keine zusätzlichen Beinchen-, d. h. Pin-Biegungen erforderlich sind.
Die Anordnung gemäss Fig. 6 und Fig. 7 unterscheidet sich von der Anordnung gemäss Fig. 4 und Fig. 5 lediglich dadurch, dass die Verbindungsleitungen des Verbindungsleitungsrahmens 3 vor ihren jeweils in zwei Teile 31, 32 aufgespaltenen frei­ en Enden 30 nach unten abgeknickt sind und im Knickbereich 33 im Qürschnitt jeweils s-förmig ausgebildet sind.
Der wesentliche Vorteil dieser Anordnung ist darin zu sehen, dass der horizontal ausgerichtete Teil 31 der freien Enden 30 der einzelnen Verbindungsleitungen des Verbindungsleitungs­ rahmens 3 gegenüber der Anordnung gemäss Fig. 4 und Fig. 5 herabgesetzt ("tiefer gelegt") ist, wodurch der Abstand der Gehäuseunterseite des oberen Gehäuses 1 zum Verbindungslei­ tungsrahmen 3 derart verkleinert wird, dass eine zuverlässige Klebeverbindung des oberen Gehäuses 1 mit dem Rahmen 3 ohne weiteres realisiert werden kann.
Generell zeichnen sich die Anordnungen gemäss der Fig. 1 bis Fig. 7 dadurch aus, dass die TSOP-Speicherchipgehäuse 1, 2 auf sehr einfache Art montiert werden können, dass Form­ schluss und Selbstjustage der gesamten Anordnung bei der Mon­ tage ohne zusätzlichen Aufwand möglich ist und dass eine au­ tomatisierte Montage ohne weiteres realisiert werden kann. Die Anordnungen gemäss Fig. 4 bis Fig. 7 zeichnen sich ferner dadurch aus, dass die Selbstjustage besonders einfach zu rea­ lisieren ist und ein mechanische Befestigung des Verbindungs­ leitungsrahmens 3 mit den beiden Gehäusen 1, 2 besonders ein­ fach hergestellt werden kann.
In Fig. 8 ist eine aus mehreren nebeneinander angeordneten Verbindungsleitungsrahmen 3 bestehende Rahmenanordnung, d. h. ein Träger 4 für mehrere solcher Rahmen 3 von oben gezeigt. Der Träger ist hier in Fig. 8 so gestaltet, dass die TSOP- Speicherchipgehäuse parallel zur Stirnseite des Trägers 4 montiert werden können.
Fig. 9 zeigt den Träger 4 von der Seite mit mehreren Stapeln a-n von montierten TSOP-Speicherchipgehäusepaaren 1 und 2, die durch einen jeweils dazwischen liegenden Verbindungsrah­ men miteinander verbunden sind.
Die Anordnung in Fig. 10 zeigt, ähnlich zu der Anordnung ge­ mäss Fig. 1, im Qürschnitt von der Seite zwei übereinander gestapelte TSOP-Speicherchipgehäuse 1 und 2, deren aus dem Gehäuse 1, 2 herausragende Pins 10 und 20 im Qürschnitt s- förmig (Fachbegriff: "gull-wing"-förmig) gebogen sind, im Raum parallel züinander ausgerichtet sind und durch einen als Umverdrahtungs- und Verbindungsanordnung dienenden Verbin­ dungsleitungsrahmen 3 miteinander verbunden sind, und zwar dergestalt, dass die einzelnen Verbindungsleitungen des Ver­ bindungsleitungsrahmens 3 an ihren freien Enden 30 im Qur­ schnitt nut-förmig geformt sind, so dass die einzelnen Pins 10 des oberen Gehäuses 1 mit dem jeweiligen äusseren Schenkel des nut-förmig gebogenen freien Endes 30 der zugehörigen Ver­ bindungsleitung verbunden sind und die einzelnen Pins 20 des unteren Gehäuses 2 mit dem Boden der jeweiligen Nut des frei­ en Endes 30 der zugehörigen Verbindungsleitung verbunden sind.
Der wesentliche Vorteil dieser Anordnung ist, wie bei den An­ ordnungen gemäss Fig. 1, Fig. 3, Fig. 4 und Fig. 5, Fig. 6 und Fig. 7, darin zu sehen, dass an den miteinander zu ver­ bindenden Gehäusen keine zusätzlichen Beinchen- bzw. Pin- Biegungen erforderlich sind.
Fig. 11 zeigt mehrere solcher Gehäuse/Rahmen-Anordnungen a-n gemäss Fig. 10 nebeneinander auf einem gemeinsamen Träger 4 parallel zur Längsseite angeordnet, und zwar von der Seite.
Fig. 12 schliesslich zeigt eine vergrößerte Seitenansicht der Anordnung gemäss Fig. 10, die um die vertikale Achse um 90 Grad gegenüber der Ansicht gemäss Fig. 10 gedreht ist.
Die Anordnungen gemäss Fig. 8 bis Fig. 12 zeichnen sich vor allem dadurch aus, dass mit ihnen besonders einfach eine ko­ stengünstige und damit industriell interessante automatisier­ te Nutzenmontage möglich ist.
Die Erfindung ist nicht auf die in den Figuren dargestellten Ausführungsbeispiele beschränkt, sondern vielmehr auf weitere übertragbar.
So ist es z. B. möglich, die freien Enden der einzelnen Ver­ bindungsleitungen des Verbindungsleitungsrahmens in Längs­ richtung symmetrisch zur Horizontalen v-förmig oder s-förmig aufzuspalten.
Ferner ist es möglich, mehr als zwei TSOP-Speicherchipgehäuse übereinander zu stapeln mit jeweils einem dazwischen oder seitlich dazwischen liegenden Verbindungsleitungsrahmen.
Schliesslich ist es möglich mehrere solcher Stapel in Form eines zweidimensionalen Stapelfeldes auf einem gemeinsamen Träger anzuordnen.
Bezugszeichenliste
1
TSOP-Speicherchipgehäuse
2
TSOP-Speicherchipgehäuse
3
Verbindungsleitungsrahmen ("leadframe")
4
Träger fuer mehrere Verbindungsleitungsrahmen
3
10
Pin des TSOP-Speicherchipgehäuses
1
20
Pin des TSOP-Speicherchipgehäuses
2
21
freie Enden einer Verbindungsleitung eines Verbindungsleitungsrahmens
3
22
Teil eines freien Endes einer Verbindungsleitung eines Verbindungsleitungsrahmens
3
23
Teil eines freien Endes einer Verbindungsleitung eines Verbindungsleitungsrahmens
3
24
Knickstelle vor dem freien Ende
30
einer Verbindungsleitung eines Verbindungsleitungsrahmens
3

Claims (10)

1. Anordnung von mindestens zwei übereinander gestapelten TSOP-Speicherchipgehäusen mit jeweils mindestens einem im Inneren des TSOP-Speicherchipgehäuses angeordneten Spei­ cherchip mit mehreren Pins, die aus dem jeweiligen TSOP- Speicherchipgehäuse herausgeführt sind und über eine Um­ verdrahtungsanordnung mit aus dem jeweils direkt benach­ barten TSOP-Speicherchipgehäuse des gleichen TSOP- Speicherchipgehäusestapels herausgeführten Pins verbunden sind, dadurch gekennzeichnet, dass die Umverdrahtungsan­ ordnung in Form von jeweils zwischen den oder seitlich zwischen den einzelnen TSOP-Speicherchipgehäusen (1, 2) angeordneten Verbindungsleitungsrahmen (3) realisiert ist.
2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass die einzelnen Verbindungsleitungen des Verbindungslei­ tungsrahmens (3) an ihren freien Enden (30; 30, 31, 32) 50 geformt sind, dass sie jeweils direkt übereinanderliegende Pins (10, 20) der direkt benachbarten TSOP- Speicherchipgehäuse (1, 2) miteinander verbinden.
3. Anordnung nach einem der Ansprüche 1 oder 2, dadurch ge­ kennzeichnet, dass die Pins (10, 20) an ihren aus den TSOP-Speicherchipgehäusen (1, 2) herausgeführten Enden im Qürschnitt s- oder stufenförmig ausgebildet sind oder nach unten oder oben abgeknickt sind und dass übereinander an­ geordnete Pins (10, 20) der übereinander gestapelten TSOP- Speicherchipgehäuse (1, 2) mit im Qürschnitt gleicher Kon­ tur vorzugsweise parallel züinander im Raum ausgerichtet sind.
4. Anordnung nach Anspruch 3, dadurch gekennzeichnet, dass die freien Enden (30) der einzelnen Verbindungsleitungen des Verbindungsleitungsrahmens (3) jeweils im Qürschnitt nut- oder trog- oder u- oder v-förmig ausgebildet sind.
5. Anordnung nach Anspruch 3, dadurch gekennzeichnet, dass die freien Enden (30, 31, 32) der einzelnen Verbindungs­ leitungen des Verbindungsleitungsrahmens (3) in Längsrich­ tung jeweils in zwei Teile (31, 32) aufgespalten sind und dass der eine Teil (31) jeweils einen der Pins (10) des oberen TSOP-Speicherchipgehäuses (1) kontaktiert und der andere Teil (32) jeweils einen der Pins (20) des darunter angeordneten TSOP-Speicherchipgehäuses (2) kontaktiert.
6. Anordnung nach Anspruch 5, dadurch gekennzeichnet, dass die beiden Teile (31, 32) der freien Enden (30) der ein­ zelnen Verbindungsleitungen des Verbindungsleitungsrahmens (3) im Qürschnitt die Schenkel eines Winkels bilden und dass der Winkel vorzugsweise kleiner 180 Grad ist, insbe­ sondere im Bereich zwischen 30 Grad und 150 Grad, vorzugs­ weise im Bereich zwischen 60 Grad und 120 Grad liegt, ins­ besondere annähernd gleich 90 Grad ist.
7. Anordnung nach einem der Ansprüche 5 oder 6, dadurch ge­ kennzeichnet, dass die einzelnen Verbindungsleitungen des Verbindungsleitungsrahmens (3) vor ihren freien Enden (30) jeweils nach oben oder nach unten abgeknickt sind und im Knickbereich (33) vorzugsweise im Qürschnitt jeweils s- oder stufenförmig ausgebildet sind.
8. Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass mindestens zwei Stapel (a-n) von min­ desten zwei übereinander angeordneten TSOP- Speichergehäusen (1, 2) nebeneinander angeordnet sind und dass die Verbindungsleitungsrahmen (3) der einzelnen TSOP- Speichergehäusestapel (a-n) auf einem gemeinsamen Träger (4) angeordnet sind.
9. Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass ein Teil oder alle TSOP- Speicherchipgehäuse (1, 2) mit dem jeweils dazwischen lie­ genden Verbindungsleitungsrahmen (3) mechanisch verbunden sind und dass diese mechanische Verbindung vorzugsweise eine Klebeverbindung ist.
10. Anordnung nach einem der vorhergehenden Ansprüche, da­ durch gekennzeichnet, dass die Pins (10, 20) mit den zuge­ hörigen freien Enden (30; 30, 31, 32) der Verbindungslei­ tungen des jeweiligen Verbindungsleitungsrahmens (3) ver­ lötet oder verschweißt sind.
DE19933265A 1999-07-15 1999-07-15 TSOP-Speicherchipgehäuseanordnung Withdrawn DE19933265A1 (de)

Priority Applications (6)

Application Number Priority Date Filing Date Title
DE19933265A DE19933265A1 (de) 1999-07-15 1999-07-15 TSOP-Speicherchipgehäuseanordnung
EP00954331A EP1196951B1 (de) 1999-07-15 2000-07-13 Tsop-speicherchipgehäuseanordnung
PCT/DE2000/002292 WO2001006562A1 (de) 1999-07-15 2000-07-13 Tsop-speicherchipgehäuseanordnung
JP2001510916A JP3691016B2 (ja) 1999-07-15 2000-07-13 Ｔｓｏｐメモリーチップハウジングの構成
US10/047,815 US6538895B2 (en) 1999-07-15 2002-01-15 TSOP memory chip housing configuration
US10/375,762 US20030127723A1 (en) 1999-07-15 2003-02-26 TSOP memory chip housing configuration

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19933265A DE19933265A1 (de) 1999-07-15 1999-07-15 TSOP-Speicherchipgehäuseanordnung

Publications (1)

Publication Number Publication Date
DE19933265A1 true DE19933265A1 (de) 2001-02-01

Family

ID=7914939

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19933265A Withdrawn DE19933265A1 (de) 1999-07-15 1999-07-15 TSOP-Speicherchipgehäuseanordnung

Country Status (5)

Country Link
US (2) US6538895B2 (de)
EP (1) EP1196951B1 (de)
JP (1) JP3691016B2 (de)
DE (1) DE19933265A1 (de)
WO (1) WO2001006562A1 (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001059840A1 (de) * 2000-02-14 2001-08-16 Infineon Technologies Ag Leadframe interposer
DE102004023307B3 (de) * 2004-05-11 2005-10-20 Infineon Technologies Ag Leistungs-Halbleiterbauteil

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060255446A1 (en) * 2001-10-26 2006-11-16 Staktek Group, L.P. Stacked modules and method
US7485951B2 (en) * 2001-10-26 2009-02-03 Entorian Technologies, Lp Modularized die stacking system and method
US6914324B2 (en) * 2001-10-26 2005-07-05 Staktek Group L.P. Memory expansion and chip scale stacking system and method
US6940729B2 (en) * 2001-10-26 2005-09-06 Staktek Group L.P. Integrated circuit stacking system and method
US7371609B2 (en) * 2001-10-26 2008-05-13 Staktek Group L.P. Stacked module systems and methods
US7656678B2 (en) * 2001-10-26 2010-02-02 Entorian Technologies, Lp Stacked module systems
US20030234443A1 (en) * 2001-10-26 2003-12-25 Staktek Group, L.P. Low profile stacking system and method
US20040195666A1 (en) * 2001-10-26 2004-10-07 Julian Partridge Stacked module systems and methods
KR100462991B1 (ko) * 2002-03-11 2004-12-23 최영인 적층형 반도체 칩 패키지의 제조방법 및 장치
KR20050000972A (ko) * 2003-06-25 2005-01-06 주식회사 하이닉스반도체 칩 스택 패키지
JP2005051143A (ja) 2003-07-31 2005-02-24 Nec Toshiba Space Systems Ltd スタックメモリ及びその製造方法
KR100575590B1 (ko) * 2003-12-17 2006-05-03 삼성전자주식회사 열방출형 적층 패키지 및 그들이 실장된 모듈
US20060043558A1 (en) * 2004-09-01 2006-03-02 Staktek Group L.P. Stacked integrated circuit cascade signaling system and method
US7183638B2 (en) * 2004-12-30 2007-02-27 Intel Corporation Embedded heat spreader
US7033861B1 (en) * 2005-05-18 2006-04-25 Staktek Group L.P. Stacked module systems and method
JP4840591B2 (ja) * 2005-11-30 2011-12-21 住友ベークライト株式会社 複合型半導体装置およびその製造方法
US7375418B2 (en) * 2006-06-14 2008-05-20 Entorian Technologies, Lp Interposer stacking system and method
US7446403B2 (en) * 2006-06-14 2008-11-04 Entorian Technologies, Lp Carrier structure stacking system and method
US7417310B2 (en) 2006-11-02 2008-08-26 Entorian Technologies, Lp Circuit module having force resistant construction
US7508070B2 (en) * 2007-01-13 2009-03-24 Cheng-Lien Chiang Two dimensional stacking using interposers
US20090166820A1 (en) * 2007-12-27 2009-07-02 Hem Takiar Tsop leadframe strip of multiply encapsulated packages
US9184122B2 (en) 2012-06-06 2015-11-10 Stats Chippac Ltd. Integrated circuit packaging system with interposer and method of manufacture thereof
CN103579198B (zh) * 2012-08-08 2016-03-30 扬智科技股份有限公司 芯片封装结构与导线架
CN113410193A (zh) * 2021-05-27 2021-09-17 力成科技（苏州）有限公司 一种8+1堆叠式芯片封装装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5138438A (en) 1987-06-24 1992-08-11 Akita Electronics Co. Ltd. Lead connections means for stacked tab packaged IC chips
US5147815A (en) 1990-05-14 1992-09-15 Motorola, Inc. Method for fabricating a multichip semiconductor device having two interdigitated leadframes
KR940003560B1 (ko) 1991-05-11 1994-04-23 금성일렉트론 주식회사 적층형 반도체 패키지 및 그 제조방법.
US5484959A (en) * 1992-12-11 1996-01-16 Staktek Corporation High density lead-on-package fabrication method and apparatus
US5541812A (en) 1995-05-22 1996-07-30 Burns; Carmen D. Bus communication system for stacked high density integrated circuit packages having an intermediate lead frame
US5455740A (en) * 1994-03-07 1995-10-03 Staktek Corporation Bus communication system for stacked high density integrated circuit packages
JP2571021B2 (ja) 1994-08-05 1997-01-16 日本電気株式会社 半導体装置の接続アダプタ及び実装構造
JPH08125118A (ja) 1994-10-21 1996-05-17 Hitachi Ltd 半導体集積回路装置
JP2910668B2 (ja) 1996-04-15 1999-06-23 日本電気株式会社 電子部品組立体およびその製造方法ならびに電子部品の接続部材
US5778522A (en) * 1996-05-20 1998-07-14 Staktek Corporation Method of manufacturing a high density integrated circuit module with complex electrical interconnect rails having electrical interconnect strain relief
US5910885A (en) * 1997-12-03 1999-06-08 White Electronic Designs Corporation Electronic stack module

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
JP 08051183 A,-in: Patent Abstracts of Japan (1996) *
JP 08125118 A,-in: Patent Abstracts of Japan (1996) *
JP 09283702 A,-in: Patent Abstracts of Japan (1997) *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001059840A1 (de) * 2000-02-14 2001-08-16 Infineon Technologies Ag Leadframe interposer
US6652291B2 (en) 2000-02-14 2003-11-25 Infineon Technologies Ag Leadframe interposer
DE102004023307B3 (de) * 2004-05-11 2005-10-20 Infineon Technologies Ag Leistungs-Halbleiterbauteil

Also Published As

Publication number Publication date
JP2003505861A (ja) 2003-02-12
JP3691016B2 (ja) 2005-08-31
EP1196951A1 (de) 2002-04-17
US20030012002A1 (en) 2003-01-16
US20030127723A1 (en) 2003-07-10
WO2001006562A1 (de) 2001-01-25
EP1196951B1 (de) 2013-04-03
US6538895B2 (en) 2003-03-25

Similar Documents

Publication Publication Date Title
DE19933265A1 (de) TSOP-Speicherchipgehäuseanordnung
DE19802347B4 (de) Stapelbares Halbleitersubstrat und stapelbare Halbleiterbaugruppe sowie Herstellungsverfahren derselben und Herstellungsverfahren eines stapelbaren Halbleiterbaugruppenmoduls
EP0236260B1 (de) Bauelement für Baumodelle, insbesondere Bauspielzeuge
DE69817220T2 (de) Oberflächenmontierter federkontaktstreifen und emi gehause
DE10251863B4 (de) Stromverteilerkasten und Leistungsgerätemodul
EP0969705A2 (de) Kontaktträger insbesondere für einen dünnen Smart Card Connector
DE19747105A1 (de) Bauelement mit gestapelten Halbleiterchips
DE3718463A1 (de) Kondensator mit drei anschluessen
DE4010886A1 (de) Vorrichtung zum verbinden von substraten
DE2242337A1 (de) Vorrichtung zur halterung von schaltungskarten
DE2435461A1 (de) Elektrischer kontaktstift
DE4130899A1 (de) Halbleitervorrichtung
DE2007014C3 (de) Elektrische Kontaktbuchse
DE19812836A1 (de) Induktives Miniatur-Bauelement für SMD-Montage
DE3038903C2 (de) Elektrischer Steckverbinder
DE102012218433B4 (de) Kontaktanordnung
DE19901962A1 (de) Verfahren zum Montieren elektrischer Steckverbindungen sowie Montagehilfe zur Verfahrensdurchführung
EP3232454A1 (de) Busbar mit einer mehrzahl von filmkondensatoren
DE19723431A1 (de) Mit einer ESD-Schutzschaltung versehenes Halbleiterbauelement
AT390695B (de) T-foermiger elektrischer verbinder
DE2944276A1 (de) Mehrteiliges mikroschaltkreisgehaeuse und verfahren zur herstellung desselben
DE19833248A1 (de) Vorrichtung zum Führen und Massekontaktieren von Leiterplatten
DE19822811C1 (de) Kontaktträger
DE2300485A1 (de) Kontaktfederleiste fuer ein stecksystem mit gedruckten schaltungsplatten
DE19922186C1 (de) IC-Chip

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8127 New person/name/address of the applicant

Owner name: INFINEON TECHNOLOGIES AG, 81669 MUENCHEN, DE

8139 Disposal/non-payment of the annual fee