DE19954888A1 - Verpackung für einen Halbleiterchip - Google Patents

Verpackung für einen Halbleiterchip

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Abstract

Die Erfindung betrifft eine Verpackung für ein Halbleiterchip (10), bei der auf der Trägerplatine (1) auf der Seite der Nubbins (8) ein den Slot (5) unmittelbar umgebender Rahmen (9) vorgesehen ist, der die gleiche Höhe aufweist wie die Nubbins (8), und daß der Slot (5) und der diesen umgebende Rahmen (9) wenigstens teilweise mit einer Vergußmasse verfüllt ist, die bevorzugt an den thermischen Ausdehnungskoeffizienten des Halbleiterchips (10) angepaßt ist.

Description

Die Erfindung betrifft eine Verpackung für ein Halbleiter­ chip, insbesondere für CSP-, µBGA- oder FBGA- Verpackungen, mit einer Trägerplatine aus einem Polyimid, wobei die Träger­ platine einen zentralen Slot aufweist und auf einer Seite mit Leitbahnen und einem Micro-Ball Grid Array sowie auf der an­ deren Seite neben dem Slot mit mehreren Reihen von Nubbins zur Aufnahme des Halbleiterchips durch Diebonden versehen ist und bei dem die Bondpads linienförmig zentral auf dem Halb­ leiterchip angeordnet und über durch den Slot geführte Kon­ taktbrücken mit den Leiterbahnen auf der Trägerplatine ver­ bunden sind.
Derartige Verpackungen, bei denen der Zwischenraum zwischen Halbleiterchip und Trägerplatine zumindest teilweise mit ei­ nem Silikon ausgefüllt ist, müssen extreme Anforderungen be­ züglich Streßabsorption erfüllen. Insbesondere müssen ther­ misch bedingte Spannungen, bedingt durch unterschiedliche Ausdehnungskoeffizienten (CTE) einzelner Komponenten der Ver­ packung, verhindert, oder zumindest weitgehend ausgeglichen werden.
Mit der eingangs beschriebenen Struktur einer Verpackung ge­ lingt es, diese Anforderungen weitgehend zu erfüllen, aller­ dings mit dem Nachteil einer sehr aufwendigen und zeitinten­ siven Herstellungstechnologie.
Etwas vereinfacht dargestellt, sind eine Reihe von Prozeß­ schritten erforderlich, die zunächst mit der Bereitstellung einer geeigneten Trägerplatine (Polyimidframe) beginnen. Um eine größere Anzahl von Halbleiterchips gleichzeitig verpa­ cken zu können, ist die Trägerplatine in eine entsprechende Anzahl von vollkommen identisch strukturierten Einzelberei­ chen eingeteilt. Jeder Einzelbereich enthält dabei die nöti­ gen Leitbahnen und Kontaktinseln auf einer Seite einerseits und eine ausreichende Anzahl von Nubbins (Abstandshaltern) zur Aufnahme eines Halbleiterchips andererseits. Diese Nub­ bins, auf denen im weiteren Herstellungsprozeß dann das Halb­ leiterchip durch Diebonden (Chipkleben) befestigt wird, die­ nen der Streßabsorption und insbesondere dem Ausgleich nicht vermeidbarer thermischer Spannungen. Üblicherweise werden die Leitbahnen, Kontaktinseln und die Nubbins durch Drucken auf die Trägerplatine aufgebracht.
Um eine leichte Vereinzelung der Einzelbereiche zu ermög­ lichen, sind diese mit Aussparungen umgeben, die sich nahezu jeweils über die gesamte Kantenlänge des Einzelbereiches erstrecken und durch Sollbruchstellen begrenzt sind. Weiter­ hin ist jeder Einzelbereich mit einem zentralen Slot verse­ hen, der den Bondinselbereich des Halbleiterchips freiläßt. Damit können nach dem Diebonden elektrische Verbindungen von den Bondinseln auf dem Halbleiterchip zu den Leitbahnen auf dem Trägerelement durch Leadbonden oder Drahtbonden herge­ stellt werden. Die bereits erwähnten Nubbins sind auf der Trägerplatine rasterförmig in parallelen Reihen angeordnet, die sich parallel zum Slot erstrecken.
Da diese Struktur, die bei CSP, MBGA oder FBGA-Verpackungen grundsätzlich ähnlich ist, noch relativ streßempfindlich ist, erfolgt nach dem mechanischen und elektrischen Verbinden der Komponenten noch ein Verschluß sämtlicher Hohlräume. Das be­ trifft insbesondere den mechanisch äußerst empfindlichen Be­ reich, in dem sich die Kontaktbrücken befinden.
Dieser Verschluß (Encapsulation) wird üblicherweise mit einem Silikon durchgeführt, das sehr dünnflüssig sein muß. Das Si­ likon wird mit einem Dispenser in den Bondkanal eingefüllt und verteilt sich infolge der Kapillarwirkung zwischen dem Halbleiterchip und dem Trägerelement, wobei gleichzeitig die Nubbins mit eingehüllt werden. Da das Silikon sehr dünn­ flüssig sein muß, würde dieses auch durch die Aussparungen zwischen den Sollbruchstellen fließen und nach unten aus dem Trägerelement herauslaufen. Da dieser Vorgang unbedingt ver­ hindert werden muß, ist es erforderlich, das Trägerelement in einem vorbereitenden Schritt auf seiner Unterseite mit einer dünnen Folie zu laminieren. Diese Folie muß einerseits genü­ gend temperaturstabil sein und muß insbesondere rück­ standsfrei entfernbar sein.
Das erforderliche dünnflüssige Silikon besitzt außerdem noch den Nachteil, daß es nicht möglich ist, einen CTE zu reali­ sieren, der mit dem von Silizium vergleichbar ist. Das liegt daran, daß wegen der erforderlichen Dünnflüssigkeit kaum Zu­ satzstoffe beigemischt werden können.
Nach dem schon zeitaufwendigen Verschluß muß dann noch eine Entgasung der Anordnung in einer Vakuumkammer, ein sogenann­ tes Vakuumwait, vorgenommen werden. Anschließend ist dann die Folie wieder zu entfernen (Prozeßschritt Peelen), wonach dann die Vereinzelung der Einzelbereiche zu einzelnen Bau­ elementen vorgenommen werden kann.
Der Erfindung liegt nunmehr die Aufgabe zugrunde, eine Ver­ packung für ein Halbleiterchip zu realisieren, die mit weni­ ger Prozeßschritten kostengünstiger hergestellt werden kann und mit der eine wesentlich bessere Streßabsorption erreicht werden kann.
Die der Erfindung zugrundeliegende Aufgabenstellung wird bei einer Verpackung für ein Halbleiterchip der eingangs genann­ ten Art dadurch gelöst, daß auf der Trägerplatine auf der Seite der Nubbins ein den Slot unmittelbar umgebender Rahmen vorgesehen ist, der die gleiche Höhe aufweist, wie die übri­ gen Nubbins und der zumindest auf der Chipseite eine Klebe­ kante aufweist und daß der Slot und der den Slot umgebende Rahmen wenigstens teilweise mit einer Vergußmasse verfüllt ist.
Bei einer derartig ausgestalteten Trägerplatine wird beim Verfüllen des Bondkanales mit einem Silikon zuverlässig ver­ hindert, daß dieses sich auch zwischen dem Halbleiterchip und der Trägerplatine verteilen kann. Das hat den erheblichen Vorteil, daß bei der Herstellung der Verpackung eine Reihe von zeitintensiven Prozeßschritten eingespart werden kann. Dies sind insbesondere die Schritte Laminieren, Vakuumwait und Peelen. Der Rahmen kann einfach anstelle der dem Slot un­ mittelbar benachbarten Reihe von Nubbins auf der Trägerplati­ ne positioniert werden.
Dies kann beispielsweise dadurch erfolgen, daß ein Rahmen se­ parat hergestellt wird und anschließend mit der Trägerplatine verklebt wird. Eine derartige Arbeitsweise ist allerdings nur bei geringen Stückzahlen sinnvoll.
Einfacher ist es natürlich, wenn der Rahmen entsprechend ei­ ner Fortbildung der Erfindung ebenso wie die Nubbins auf die Trägerplatine gleichzeitig mit diesen aufgedruckt wird. Damit kann der Fertigungsaufwand auf einem Minimum gehalten werden.
Die Vergußmasse kann wie üblich aus Silikon bestehen, wobei es bei Bedarf nunmehr möglich ist, dick- oder dünnflüssiges Silikon einzusetzen. Die Verwendung von besonders dünnflüssi­ ges Silikon ist problemlos, da der Rahmen eine ausreichende Abdichtung des Bondkanales gewährleistet.
Andererseits kann der thermische Ausdehnungskoeffizient der Vergußmasse infolge der erfindungsgemäßen Ausgestaltung des Miniaturgehäuses sehr gut an den thermischen Ausdehnungs­ koeffizienten des Halbleiterchips angepaßt werden. Die in diesem Fall dickflüssigere Vergußmasse mit schlechten Fließ­ eigenschaften ist lediglich in den Bondkanal einzufüllen, so daß es nicht mehr erforderlich ist, eine Kapillarwirkung wäh­ rend des Einfüllvorganges auszunutzen. Das Einfüllen der Ver­ gußmasse in den Bondkanal kann mit einem üblichen Dispenser erfolgen.
Die Anpassung des Ausdehnungskoeffizienten der Vergußmasse an den Ausdehnungskoeffizienten des Halbleiterchips kann einfach dadurch erfolgen, daß der Vergußmasse ein ausreichender An­ teil an Si-Partikeln beigemischt wird.
Es ist auch möglich, daß als Vergußmasse ein Glob Top mit an­ sich schlechten Fließeigenschaften verwendet wird.
Die Füllhöhe der Vergußmasse ist in dem nach dem Diebonden gebildeten Bondkanal, der durch den Slot und den Rahmen ei­ nerseits und durch das gebondete Halbleiterchip andererseits begrenzt wird, vorteilhafterweise so hoch zu wählen, daß min­ destens die Kontaktbrücken durch die Vergußmasse vollständig eingeschlossen sind.
Da der Bondkanal gegenüber den übrigen Bereichen des Minia­ turgehäuses vollkommen abgedichtet ist und somit kein Mengen­ verlust eintritt, kann die Füllhöhe der Vergußmasse durch Vorgabe der Füllmenge beim Dispensieren bestimmt werden.
Die Erfindung soll nachfolgend an einem Ausführungsbeispiel näher erläutert werden. In den zugehörigen Zeichnungsfiguren zeigen:
Fig. 1 eine Draufsicht auf eine schematische Darstellung ei­ ner mit einem Rahmen ausgestatteten Trägerplatine; und
Fig. 2 eine schematische Schnittdarstellung der Verpackung für ein Halbleiterchip.
Die aus Fig. 1 ersichtliche Trägerplatine 1 stellt einen Aus­ schnitt mit einem Einzelbereich 2 dar, wobei die einander be­ nachbarten Einzelbereiche 2 durch Sollbruchstellen 3 und Schlitze 4 gegeneinander abgegrenzt sind. Die Sollbruchstel­ len 3 erlauben in Verbindung mit den Schlitzen 4 nach der Fertigstellung der Verpackungen eine einfache Vereinzelung der Einzelbereiche 2 beispielsweise durch Stanzen.
Jeder Einzelbereich 2 besitzt einen zentralen Slot 5 und ist auf einer Seite mit Leitbahnen 7 und Landing Pads für das später herzustellende Micro-Ball Grid Array 6 versehen, die bis an den Slot 5 heranreichen.
Das Micro-Ball Grid Array 6 dient zur elektrischen und mecha­ nischen Kontaktierung der kompletten Anordnung auf einer nicht dargestellten Leiterplatte.
Weiterhin befinden sich auf der dem Micro-Ball Grid Array 6 gegenüberliegenden Seite der Trägerplatine 1 sogenannte Nub­ bins 8 (bzw. Abstandshalter), die in parallelen Reihen neben dem Slot 5 angeordnet sind (Fig. 2). Diese Nubbins 8 bestehen üblicherweise aus Silikon. Weiterhin ist ein Rahmen 9 vorge­ sehen, der den Slot 5 umgibt. Der Rahmen 9 besteht ebenfalls aus Silikon und ist dabei so ausgebildet, daß dessen Höhe ge­ nau der Höhe der Nubbins 8 entspricht. Dadurch ist es mög­ lich, ein Halbleiterchip 10 auf den Nubbins 8 und gleichzei­ tig auf dem Rahmen 9 durch Diebonden zu befestigen. Die Be­ festigung des Halbleiterchips 10 mit einem Klebstoff 13 er­ folgt dabei mit der aktiven Seite (also Face down) auf den Nubbins 8 und dem Rahmen 9, wobei die Halbleiterchips 10 mit einer zentralen Reihe von Bondpads 11 versehen sein müssen.
Die elektrische Verbindung der Bondpads 11 und der Leitbahnen 7 auf der Trägerplatine 1 mit Kontaktbrücken 12 kann wie üb­ lich durch Lead- oder Drahtbonden erfolgen.
Nachdem die elektrische Verbindung hergestellt worden ist, kann in einem abschließenden Schritt das Verfüllen des Bond­ kanales, der durch den Slot 5 und den Rahmen 9 einerseits und das Halbleiterchip 10 andererseits begrenzt wird, vorgenommen werden. Die Füllhöhe der Vergußmasse ist dabei mindestens so hoch zu wählen, daß wenigstens die Kontaktbrücken 12 durch die Vergußmasse vollständig eingeschlossen sind. Die Füllhöhe der Vergußmasse kann einfach durch die Vorgabe der Füllmenge beim Dispensieren bestimmt werden. Das ist dadurch möglich, daß durch den Rahmen 9 eine vollständige Abdichtung des Bond­ kanales erreicht wird, die das Eindringen der Vergußmasse in den Zwischenraum zwischen Halbleiterchip 10 und Trägerplatine 1 zuverlässig verhindert, so daß kein Mengenverlust eintreten kann.
Die Vergußmasse kann wie üblich aus Silikon bestehen und dick- oder dünnflüssig sein. Besonders vorteilhaft ist es, daß es infolge des den Slot 5 umgebenden Rahmens 9 weiterhin möglich ist, den thermischen Ausdehnungskoeffizienten der Vergußmasse an den thermischen Ausdehnungskoeffizienten des Halbleiterchips 10 anzupassen. Das kann einfach dadurch er­ folgen, daß der Vergußmasse ein hoher Anteil an Si-Partikeln beigemischt wird. Die Vergußmasse kann relativ zähflüssig sein, da es nur darauf ankommt, den Bondkanal zu füllen und keinerlei Kapillarwirkung ausgenutzt werden muß.
Bezugszeichenliste
1
Trägerplatine
2
Einzelbereich
3
Sollbruchstelle
4
Schlitz
5
Slot
6
Micro-Ball Grid Array
7
Leitbahn
8
Nubbin
9
Rahmen
10
Halbleiterchip
11
Bondpad
12
Kontaktbrücke
13
Klebstoff

Claims (9)

1. Verpackung für ein Halbleiterchip, insbesondere für CSP, µBGA oder FBGA Verpackungen, mit einer Trägerplatine aus einem Polyimid, wobei die Trägerplatine einen zentralen Slot aufweist und auf einer Seite mit Leitbahnen und ei­ nem Miro-Ball Grid Array sowie auf der anderen Seite ne­ ben dem Slot mit mehreren Reihen von Nubbins zur Aufnahme des Halbleiterchips durch Diebonden versehen ist und bei dem die Bondpads linienförmig zentral auf dem Halbleiter­ chip angeordnet und über durch den Slot geführte Kontakt­ brücken mit den Leiterbahnen auf der Trägerplatine ver­ bunden sind, dadurch gekennzeichnet, daß auf der Trägerplatine (1) auf der Seite der Nubbins (8) ein den Slot (5) unmittelbar umgebender Rahmen (9) vorgesehen ist, der die gleiche Höhe aufweist, wie die Nubbins (8) und der zumindest auf der Chipseite eine Kle­ bekante aufweist und daß der Slot (5) und der diesen um­ gebende Rahmen (9) wenigstens teilweise mit einer Verguß­ masse verfüllt ist.
2. Verpackung nach Anspruch 1, dadurch gekenn­ zeichnet, daß der Rahmen (9) mit der Trägerplatine (1) verklebt ist.
3. Verpackung nach Anspruch 1, dadurch gekenn­ zeichnet, daß der Rahmen (9) ebenso wie die Nub­ bins (8) auf die Trägerplatine aufgedruckt sind.
4. Verpackung nach einem der Ansprüche 1 bis 3, da­ durch gekennzeichnet, daß die Verguß­ masse aus Silikon besteht.
5. Verpackung nach Anspruch 4, dadurch gekenn­ zeichnet, daß der thermische Ausdehnungs­ koeffizient der Vergußmasse an den thermischen Ausdeh­ nungskoeffizienten des Halbleiterchips (10) angepaßt ist.
6. Verpackung nach Anspruch 5, dadurch gekenn­ zeichnet, daß die Vergußmasse einen hohen Anteil an Si-Partikeln enthält.
7. Verpackung nach einem der Ansprüche 1 bis 6, da­ durch gekennzeichnet, daß die Verguß­ masse als Glob Top ausgebildet ist.
8. Verpackung nach einem der Ansprüche 1 bis 7, da­ durch gekennzeichnet, daß die Füllhöhe der Vergußmasse in dem nach dem Diebonden gebildeten Bondkanal, der durch den Slot (5) und den Rahmen (9) ei­ nerseits und durch das gebondete Halbleiterchip (10) an­ dererseits begrenzt wird, so hoch gewählt ist, daß min­ destens die Kontaktbrücken (12) durch die Vergußmasse vollständig eingeschlossen sind.
9. Verpackung nach Anspruch 8, dadurch gekenn­ zeichnet, daß die Füllhöhe der Vergußmasse durch Vorgabe der Füllmenge beim Dispensieren bestimmt wird.
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10127009A1 (de) * 2001-06-05 2002-12-12 Infineon Technologies Ag Kunststoffgehäuse mit mehreren Halbleiterchips und einer Umverdrahtungsplatte sowie ein Verfahren zur Herstellung des Kunststoffgehäuses in einer Spritzgußform
DE10129387A1 (de) * 2001-06-20 2003-01-09 Infineon Technologies Ag Elektronisches Bauteil und Verfahren zu seiner Herstellung
DE10238581A1 (de) * 2002-08-22 2004-03-11 Infineon Technologies Ag Halbleiterbauelement
DE10327515A1 (de) * 2003-06-17 2005-01-20 Infineon Technologies Ag Substratbasiertes IC-Package
DE10347320A1 (de) * 2003-10-08 2005-05-19 Infineon Technologies Ag Anordnung eines auf einem Substrat aufbauenden Chip-Packages und Substrat zur Herstellung desselben
US6949820B2 (en) 2003-06-02 2005-09-27 Infineon Technologies Ag Substrate-based chip package
DE102005003390A1 (de) * 2005-01-24 2006-07-27 Infineon Technologies Ag Substrat für ein FBGA-Halbleiterbauelement
DE102006062473A1 (de) * 2006-12-28 2008-07-03 Qimonda Ag Halbleiterbauelement mit auf einem Substrat montiertem Chip
DE10127010B4 (de) * 2001-06-05 2009-01-22 Infineon Technologies Ag Elektronisches Bauteil mit einem Halbleiterchip auf einem spannungsreduzierten Substrat
DE102014200126A1 (de) * 2014-01-08 2014-12-04 Robert Bosch Gmbh Bauteil mit einem Halbleiterbauelement auf einem Träger
DE102014008838A1 (de) * 2014-06-20 2015-12-24 Kunststoff-Zentrum In Leipzig Gemeinnützige Gmbh Spannungsreduzierendes Verbindungselement für ein Mikroelektroniksystem

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7656678B2 (en) 2001-10-26 2010-02-02 Entorian Technologies, Lp Stacked module systems
US20060255446A1 (en) 2001-10-26 2006-11-16 Staktek Group, L.P. Stacked modules and method
US7485951B2 (en) * 2001-10-26 2009-02-03 Entorian Technologies, Lp Modularized die stacking system and method
US7109588B2 (en) * 2002-04-04 2006-09-19 Micron Technology, Inc. Method and apparatus for attaching microelectronic substrates and support members
DE10254648A1 (de) * 2002-11-22 2004-06-09 Infineon Technologies Ag Trägerstruktur für einen Chip und Verfahren zum Herstellen derselben
TWI241697B (en) * 2005-01-06 2005-10-11 Siliconware Precision Industries Co Ltd Semiconductor package and fabrication method thereof
US8278751B2 (en) * 2005-02-08 2012-10-02 Micron Technology, Inc. Methods of adhering microfeature workpieces, including a chip, to a support member
US7033861B1 (en) * 2005-05-18 2006-04-25 Staktek Group L.P. Stacked module systems and method
US7417310B2 (en) 2006-11-02 2008-08-26 Entorian Technologies, Lp Circuit module having force resistant construction
US7749810B2 (en) * 2007-06-08 2010-07-06 Analog Devices, Inc. Method of packaging a microchip having a footprint that is larger than that of the integrated circuit

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0810655A2 (de) * 1996-05-29 1997-12-03 Texas Instruments Incorporated Eine Packung für eine Halbleiteranordnung
US5920118A (en) * 1996-12-18 1999-07-06 Hyundai Electronics Industries Co., Ltd. Chip-size package semiconductor

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CH660551GA3 (de) 1982-12-27 1987-05-15
US5148265A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
DE9417734U1 (de) 1994-11-08 1995-03-16 Zentr Mikroelekt Dresden Gmbh Halbleiteranordnung für Chip-Module
US6046076A (en) 1994-12-29 2000-04-04 Tessera, Inc. Vacuum dispense method for dispensing an encapsulant and machine therefor
WO1999007014A1 (en) 1997-08-01 1999-02-11 Minnesota Mining And Manufacturing Company Interposer/adhesive composite
JPH1197569A (ja) 1997-09-16 1999-04-09 Nec Kofu Ltd 半導体パッケージ
DE29803001U1 (de) 1998-02-20 1998-04-09 Mikroelektronik Packaging Dres Häusung für ein Halbleiterchip
JP2000156435A (ja) * 1998-06-22 2000-06-06 Fujitsu Ltd 半導体装置及びその製造方法
US6541872B1 (en) 1999-01-11 2003-04-01 Micron Technology, Inc. Multi-layered adhesive for attaching a semiconductor die to a substrate
US6528408B2 (en) * 2001-05-21 2003-03-04 Micron Technology, Inc. Method for bumped die and wire bonded board-on-chip package
TW483134B (en) * 2001-06-13 2002-04-11 Walsin Advanced Electronics Micro BGA package

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0810655A2 (de) * 1996-05-29 1997-12-03 Texas Instruments Incorporated Eine Packung für eine Halbleiteranordnung
US5920118A (en) * 1996-12-18 1999-07-06 Hyundai Electronics Industries Co., Ltd. Chip-size package semiconductor

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP 11097569 A in Patent Abstracts of Japan *

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10127009A1 (de) * 2001-06-05 2002-12-12 Infineon Technologies Ag Kunststoffgehäuse mit mehreren Halbleiterchips und einer Umverdrahtungsplatte sowie ein Verfahren zur Herstellung des Kunststoffgehäuses in einer Spritzgußform
DE10127010B4 (de) * 2001-06-05 2009-01-22 Infineon Technologies Ag Elektronisches Bauteil mit einem Halbleiterchip auf einem spannungsreduzierten Substrat
DE10129387A1 (de) * 2001-06-20 2003-01-09 Infineon Technologies Ag Elektronisches Bauteil und Verfahren zu seiner Herstellung
DE10238581B4 (de) * 2002-08-22 2008-11-27 Qimonda Ag Halbleiterbauelement
DE10238581A1 (de) * 2002-08-22 2004-03-11 Infineon Technologies Ag Halbleiterbauelement
US7274110B2 (en) 2002-08-22 2007-09-25 Infineon Technologies Ag Semiconductor component having a CSP housing
US6949820B2 (en) 2003-06-02 2005-09-27 Infineon Technologies Ag Substrate-based chip package
DE10327515A1 (de) * 2003-06-17 2005-01-20 Infineon Technologies Ag Substratbasiertes IC-Package
US7030473B2 (en) 2003-06-17 2006-04-18 Infineon Technologies Ag Substrate-based IC package
DE10327515B4 (de) * 2003-06-17 2009-07-30 Qimonda Ag Verfahren zum Herstellen eines substratbasierten IC-Packages
DE10347320A1 (de) * 2003-10-08 2005-05-19 Infineon Technologies Ag Anordnung eines auf einem Substrat aufbauenden Chip-Packages und Substrat zur Herstellung desselben
DE102005003390B4 (de) * 2005-01-24 2007-09-13 Qimonda Ag Substrat für ein FBGA-Halbleiterbauelement
US7518220B2 (en) 2005-01-24 2009-04-14 Infineon Technologies Ag Substrate for an FBGA semiconductor component
DE102005003390A1 (de) * 2005-01-24 2006-07-27 Infineon Technologies Ag Substrat für ein FBGA-Halbleiterbauelement
DE102006062473A1 (de) * 2006-12-28 2008-07-03 Qimonda Ag Halbleiterbauelement mit auf einem Substrat montiertem Chip
US8410595B2 (en) 2006-12-28 2013-04-02 Qimonda Ag Semiconductor device with chip mounted on a substrate
DE102014200126A1 (de) * 2014-01-08 2014-12-04 Robert Bosch Gmbh Bauteil mit einem Halbleiterbauelement auf einem Träger
DE102014008838A1 (de) * 2014-06-20 2015-12-24 Kunststoff-Zentrum In Leipzig Gemeinnützige Gmbh Spannungsreduzierendes Verbindungselement für ein Mikroelektroniksystem

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